KR20150009922A - Multi-layered ceramic capacitor part and board for mounting the same - Google Patents

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KR20150009922A KR20140080924A KR20140080924A KR20150009922A KR 20150009922 A KR20150009922 A KR 20150009922A KR 20140080924 A KR20140080924 A KR 20140080924A KR 20140080924 A KR20140080924 A KR 20140080924A KR 20150009922 A KR20150009922 A KR 20150009922A
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Abstract

According to an embodiment of the present invention, a multi-layered ceramic capacitor includes: a ceramic body forming a plurality of dielectric layers; a first internal electrode which is disposed inside the ceramic body and has a first and second extraction units to be exposed toward a first surface in a width direction of the ceramic body with predetermined intervals; a second internal electrode which is exposed at regular intervals toward the first surface in a width direction of the ceramic body and has a third extraction unit to be disposed at regular intervals with a third surface, which is connected to the first surface, and a fourth surface; first to third external electrodes which is disposed on the first surface in a width direction of the ceramic body and is connected to the first to third extraction units, respectively; and an insulating layer which is disposed on the first surface in a width direction of the ceramic body. The first and second extraction units supply the multi-layer ceramic capacitor which is separated at regular intervals with the third extraction unit, respectively.

Description

적층 세라믹 커패시터 및 그 실장 기판{Multi-layered ceramic capacitor part and board for mounting the same}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a multilayer ceramic capacitor,

본 발명은 적층 세라믹 커패시터 및 적층 세라믹 커패시터의 회로 기판 실장 구조에 관한 것이다.The present invention relates to a multilayer ceramic capacitor and a circuit board mounting structure of a multilayer ceramic capacitor.

일반적으로 커패시터, 인턱터, 압전체 소자, 바리스터 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 세라믹 본체, 본체 내부에 형성된 내부전극 및 상기 내부전극과 접속되도록 세라믹 본체 표면에 설치된 외부전극을 구비한다.
In general, an electronic component using a ceramic material such as a capacitor, an inductor, a piezoelectric element, a varistor or a thermistor includes a ceramic body made of a ceramic material, internal electrodes formed inside the body, and external electrodes provided on the surface of the ceramic body to be connected to the internal electrodes Respectively.

세라믹 전자부품 중 적층 세라믹 커패시터는 적층된 복수의 유전체층, 일 유전체층을 사이에 두고 대향 배치되는 내부전극, 상기 내부전극에 전기적으로 접속된 외부전극을 포함한다.A multilayer ceramic capacitor in a ceramic electronic device includes a plurality of laminated dielectric layers, an inner electrode disposed opposite to the dielectric layer with one dielectric layer interposed therebetween, and an outer electrode electrically connected to the inner electrode.

적층 세라믹 커패시터는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.The multilayer ceramic capacitor is widely used as a component of a mobile communication device such as a computer, a PDA, and a mobile phone due to its small size, high capacity, and ease of mounting.

최근에는 전자제품이 소형화 및 다기능화됨에 따라 칩 부품 또한 소형화 및 고기능화되는 추세이므로, 적층 세라믹 커패시터도 크기가 작고, 용량이 큰 고용량 제품이 요구되고 있다.In recent years, miniaturization and multifunctionalization of electronic products have led to the tendency of miniaturization and high functioning of chip components. Therefore, a multilayer ceramic capacitor is required to have a small-sized and high capacity high-capacity product.

또한, 적층 세라믹 커패시터는 LSI의 전원 회로 내에 배치되는 바이패스(bypass) 커패시터로 유용하게 사용되고 있으며, 이러한 바이패스 커패시터로 기능하기 위해서는 적층 세라믹 커패시터가 고주파 노이즈를 효과적으로 제거할 수 있어야 한다. 이러한 요구는 전자장치의 고주파화 경향에 따라 더욱 증가되고 있다. 바이패스 커패시터로 사용되는 적층 세라믹 커패시터는 회로기판 상의 실장 패드 상에 솔더링을 통하여 전기적으로 연결되며 상기 실장 패드는 기판 상의 배선 패턴이나 도전성 비아를 통해 다른 외부 회로와 연결될 수 있다. In addition, the multilayer ceramic capacitor is usefully used as a bypass capacitor disposed in the power circuit of the LSI. In order to function as a bypass capacitor, the multilayer ceramic capacitor must be capable of effectively removing high frequency noise. Such a demand is further increased in accordance with a tendency toward high frequency of electronic devices. A multilayer ceramic capacitor used as a bypass capacitor is electrically connected to a mounting pad on a circuit board through soldering, and the mounting pad can be connected to another external circuit through a wiring pattern or a conductive via on the substrate.

적층 세라믹 커패시터는 커패시턴스 성분 외에 등가직렬저항(ESR) 및 등가직렬인덕턴스(ESL) 성분을 함께 가지며, 이러한 등가직렬저항(ESR) 및 등가직렬인덕턴스(ESL) 성분은 바이패스 커패시터의 기능을 저해하게 된다. 특히, 등가직렬인덕턴스(ESL)는 고주파에서 커패시터의 인덕턴스를 높여 고주파 노이즈 제거 특성을 저해하게 된다.
Multilayer ceramic capacitors have both an equivalent series resistance (ESR) and an equivalent series inductance (ESL) component in addition to a capacitance component, and these equivalent series resistance (ESR) and equivalent series inductance (ESL) components impair the function of the bypass capacitor . In particular, the equivalent series inductance (ESL) increases the inductance of a capacitor at a high frequency, thereby deteriorating the high frequency noise removing characteristic.

한편, 수직 적층형 커패시터의 경우에도 낮은 등가직렬인덕턴스(ESL)가 요구되고 있으며, 이를 구현하기 위하여 내부전극이 형성되지 않는 마진부 영역을 기 제작된 세라믹 적층체에 형성하는 방법이 고안되고 있으나, 이 경우 쇼트 불량 문제가 발생할 수 있다.
Meanwhile, a low equivalent series inductance (ESL) is required in the case of a vertical stacked capacitor. To realize this, a method of forming a margin region in which the internal electrode is not formed is formed in the manufactured ceramic stacked body, In this case, short-circuit problems may occur.

한국공개특허 2010-0068056Korean Published Patent 2010-0068056

본 발명은 적층 세라믹 커패시터 및 적층 세라믹 커패시터의 회로 기판 실장 구조에 관한 것이다.The present invention relates to a multilayer ceramic capacitor and a circuit board mounting structure of a multilayer ceramic capacitor.

본 발명의 일 실시형태는 세라믹 본체의 내부에 배치되며, 서로 소정의 간격을 두고 상기 세라믹 본체의 폭 방향 제1 면으로 노출되는 제1 및 제2 인출부를 가지는 제1 내부전극과 상기 세라믹 본체의 폭 방향 제1 면으로 노출되되 상기 제1 면과 연결된 제3 면 및 제4 면과 소정의 간격을 두고 배치되는 제3 인출부를 가지는 제2 내부전극과 상기 세라믹 본체의 폭 방향 제1면에 배치되며, 상기 제1 내지 제3 인출부와 각각 연결되는 제1 내지 제3 외부전극 및 상기 세라믹 본체의 폭 방향 제1 면에 배치되는 절연층을 포함하고, 상기 제1 및 제2 인출부는 각각 상기 제3 인출부와 소정의 간격 이격된 적층 세라믹 커패시터를 제공한다.
One embodiment of the present invention is a ceramic body including a first internal electrode disposed inside a ceramic body and having first and second lead portions exposed at a first widthwise surface of the ceramic body at a predetermined interval, A second internal electrode exposed on the first surface in the width direction, the second internal electrode having a third surface connected to the first surface and a third lead portion disposed at a predetermined distance from the fourth surface, and a second internal electrode disposed on the first surface in the width direction of the ceramic body And first to third external electrodes respectively connected to the first to third lead portions, and an insulating layer disposed on a first widthwise surface of the ceramic body, wherein the first and second lead portions And a laminated ceramic capacitor spaced apart from the third lead portion by a predetermined distance.

본 발명의 다른 실시형태는 세라믹 본체의 내부에 배치되며, 서로 소정의 간격을 두고 상기 세라믹 본체의 폭 방향 제1 면 및 제2 면으로 노출되는 제1 내지 제4 인출부를 가지는 제1 내부전극과 상기 세라믹 본체의 폭 방향 제1 면 및 제2 면으로 노출되되 상기 제1 면 및 제2 면과 연결된 상기 세라믹 본체의 길이 방향 제3 면 및 제4 면과 소정의 간격을 두고 배치되는 제5 및 제6 인출부를 가지는 제2 내부전극과 상기 세라믹 본체의 폭 방향 제1 면 및 제2 면에 배치되며, 상기 제1 내지 제6 인출부와 각각 연결되는 제1 내지 제6 외부전극 및 상기 세라믹 본체의 폭 방향 제1 면 및 제2 면에 배치된 절연층을 포함하고, 상기 제1 내지 제4 인출부는 각각 상기 제5 및 제6 인출부와 소정의 간격 이격된 적층 세라믹 커패시터를 제공한다.
According to another aspect of the present invention, there is provided a ceramic capacitor comprising: a first internal electrode disposed in a ceramic body and having first to fourth lead portions exposed at first and second surfaces in a widthwise direction of the ceramic body, And fifth and sixth surfaces exposed at the first and second surfaces in the width direction of the ceramic body and spaced apart from the third and fourth surfaces in the longitudinal direction of the ceramic body connected to the first and second surfaces, A sixth internal electrode having a sixth lead portion, first to sixth external electrodes which are disposed on first and second surfaces in the width direction of the ceramic body and are respectively connected to the first to sixth lead portions, Wherein the first to fourth lead portions are spaced apart from the fifth and sixth lead portions by a predetermined distance, respectively. The multilayer ceramic capacitor according to claim 1, wherein the first to fourth lead portions are spaced apart from the first and second lead portions.

본 발명의 또 다른 실시형태는 상부에 제1 내지 제3 전극 패드를 갖는 인쇄회로기판; 및 상기 인쇄회로기판 위에 설치된 상기 적층 세라믹 커패시터;를 포함하는 적층 세라믹 커패시터의 실장 기판을 제공한다.
Another embodiment of the present invention is a printed circuit board comprising: a printed circuit board having first to third electrode pads on the top; And a multilayer ceramic capacitor provided on the printed circuit board.

본 발명의 일 실시형태에 따르면, 내부전극은 세라믹 본체의 유전체층에 최소한의 마진부 또는 갭을 남기고, 최대한 넓은 면적으로 형성될 수 있다. 이에 따라, 제1 및 제2 내부전극의 중첩 영역이 넓어져 고용량의 적층 세라믹 커패시터를 형성할 수 있다.
According to one embodiment of the present invention, the internal electrode can be formed as wide as possible, leaving a minimum margin or gap in the dielectric layer of the ceramic body. As a result, the overlap region of the first and second internal electrodes is widened, and a high-capacity multilayer ceramic capacitor can be formed.

또한, 외부 극성이 인가되는 제1 및 제2 내부전극 간의 거리가 가까워져 커런트 루프(current loop)가 짧아질 수 있고, 이에 따라 등가직렬인덕턴스(ESL, Equivalent Series Inductance)가 낮아질 수 있다.
In addition, the distance between the first and second internal electrodes to which the external polarity is applied is shortened, so that the current loop can be shortened, and the equivalent series inductance (ESL) can be lowered.

본 발명의 일 실시형태에 따르면, 세라믹 본체에 형성되는 절연층은 세라믹 본체의 일면으로 노출되는 제1 및 제2 내부전극의 단부, 제1 및 제2 내부전극의 인출부를 덮어 내부전극 간의 단락을 방지하고, 내습 특성 저하 등의 내부결함을 방지할 수 있다.
According to an embodiment of the present invention, the insulating layer formed on the ceramic body includes an end portion of the first and second internal electrodes exposed on one surface of the ceramic body, a portion between the end portions of the first and second internal electrodes, It is possible to prevent internal defects such as deterioration of moisture resistance and the like.

본 발명의 일 실시형태에 따르면, 절연층의 높이가 조절될 수 있고, 절연층의 높이를 제1 및 제2 외부전극의 높이보다 낮게 형성하는 경우 적층 세라믹 커패시터가 회로 기판 상에 보다 안정적으로 실장될 수 있다.
According to one embodiment of the present invention, when the height of the insulating layer can be adjusted and the height of the insulating layer is formed lower than the height of the first and second external electrodes, the multilayer ceramic capacitor is more reliably mounted on the circuit board .

본 발명의 일 실시형태에 따르면, 적층 세라믹 커패시터의 전류의 흐름은 복수 개의 외부전극을 통하여 내부전극으로 전달될 수 있고, 이에 따라 적층 세라믹 커패시터의 커패시턴스 성분에 직렬로 연결되는 인덕턴스의 성분의 크기를 매우 작게 할 수 있다.
According to an embodiment of the present invention, the current flow of the multilayer ceramic capacitor can be transmitted to the internal electrode through the plurality of external electrodes, and thus the magnitude of the component of the inductance connected in series to the capacitance component of the multilayer ceramic capacitor Can be made very small.

또한, 상기 제1 및 제2 내부전극의 인출부가 서로 중첩되지 않도록 형성함으로써, 쇼트 불량을 감소시켜 신뢰성이 우수한 효과가 있다.Further, since the lead portions of the first and second internal electrodes are formed so as not to overlap with each other, the short defects are reduced and the reliability is excellent.

도 1는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이다.
도 2는 도 1에 도시된 적층 세라믹 커패시터의 내부전극 구조를 나타내는 단면도이다.
도 3은 도 1의 A-A'선에 따른 단면도이다.
도 4는 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터를 나타내는 사시도이다.
도 5는 도 4에 도시된 적층 세라믹 커패시터의 내부전극 구조를 나타내는 단면도이다.
도 6은 도 4의 A-A'선에 따른 단면도이다.
도 7은 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터를 나타내는 사시도이다.
도 8은 도 5의 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 도시한 사시도이다.1 is a schematic perspective view showing a multilayer ceramic capacitor according to an embodiment of the present invention.
2 is a cross-sectional view showing an internal electrode structure of the multilayer ceramic capacitor shown in FIG.
3 is a cross-sectional view taken along line A-A 'in Fig.
4 is a perspective view showing a multilayer ceramic capacitor according to another embodiment of the present invention.
5 is a cross-sectional view showing the internal electrode structure of the multilayer ceramic capacitor shown in FIG.
6 is a cross-sectional view taken along line A-A 'of FIG.
7 is a perspective view showing a multilayer ceramic capacitor according to another embodiment of the present invention.
8 is a perspective view showing a state in which the multilayer ceramic capacitor of FIG. 5 is mounted on a printed circuit board.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다. 다만, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, the embodiments of the present invention may be modified into various other forms, and the scope of the present invention is not limited to the embodiments described below. Furthermore, embodiments of the present invention are provided to more fully explain the present invention to those skilled in the art. Accordingly, the shapes and sizes of the elements in the drawings may be exaggerated for clarity of description, and the elements denoted by the same reference numerals in the drawings are the same elements.

적층 세라믹 커패시터Multilayer Ceramic Capacitors

도 1는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이다.1 is a schematic perspective view showing a multilayer ceramic capacitor according to an embodiment of the present invention.

도 2는 도 1에 도시된 적층 세라믹 커패시터의 내부전극 구조를 나타내는 단면도이다. 2 is a cross-sectional view showing an internal electrode structure of the multilayer ceramic capacitor shown in FIG.

도 3은 도 1의 A-A'선에 따른 단면도이다.
3 is a cross-sectional view taken along line A-A 'in Fig.

본 실시형태에 따른 적층 세라믹 커패시터는 3단자 수직 적층형 커패시터일 수 있다. “수직 적층형(vertically laminated or vertical multilayer)”은 커패시터 내의 적층된 내부전극이 회로기판의 실장 영역 면에 수직으로 배치되는 것을 의미하고, “3단자(3-terminal)”는 커패시터의 단자로서 3개의 단자가 회로기판에 접속됨을 의미한다.
The multilayer ceramic capacitor according to the present embodiment may be a three-terminal vertical stacked capacitor. The term " vertically laminated or vertical multilayer " means that the stacked internal electrodes in the capacitor are disposed perpendicular to the mounting area of the circuit board, and " 3-terminal " Terminal is connected to the circuit board.

도 1 및 도 2를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)는 세라믹 본체(110); 상기 세라믹 본체의 내부에 형성되는 내부전극(121, 122); 상기 세라믹 본체의 일면에 각각 형성되는 절연층(141, 142, 143, 144) 및 외부전극(131, 132, 133)을 포함할 수 있다.
1 and 2, the multilayer ceramic capacitor 100 according to the present embodiment includes a ceramic body 110; Internal electrodes (121, 122) formed inside the ceramic body; 142, 143, and 144 and external electrodes 131, 132, and 133, respectively, formed on one surface of the ceramic body.

본 실시형태에서, 세라믹 본체(110)는 폭 방향으로 서로 대향하는 제1면(1) 및 제2면(2)과 상기 제1면 및 제2면을 연결하는 길이 방향 제3면(3), 제4면(4), 두께 방향 제5면(5) 및 제6면(6)을 가질 수 있다. In the present embodiment, the ceramic body 110 has a first surface 1 and a second surface 2 facing each other in the width direction, and a third longitudinal surface 3 connecting the first surface and the second surface. A fourth surface 4, a fifth surface 5 in the thickness direction, and a sixth surface 6. [

상기 세라믹 본체(110)의 형상에 특별히 제한은 없지만, 도시된 바와 같이 제1면 내지 제6면을 가지는 육면체 형상일 수 있다. The shape of the ceramic body 110 is not particularly limited, but may be a hexahedron having first to sixth surfaces as shown in the figure.

본 발명의 일 실시형태에 따르면, 제3면(3)과 제4면(4)이 서로 대향하고, 제5면(5) 및 제6면(6)이 서로 대향할 수 있다. According to one embodiment of the present invention, the third surface 3 and the fourth surface 4 are opposed to each other, and the fifth surface 5 and the sixth surface 6 are opposed to each other.

본 발명의 일 실시형태에 따르면, 세라믹 본체의 제1면(1)은 회로기판의 실장 영역에 배치되는 실장면이 될 수 있다.
According to one embodiment of the present invention, the first surface 1 of the ceramic body may be a mounting surface arranged in the mounting region of the circuit board.

본 발명의 일 실시형태에 따르면, x-방향은 제1 내지 제3 외부전극이 소정의 간격을 두고 형성되는 방향이고, y-방향은 내부전극이 유전체층을 사이에 두고 적층되는 방향이며, z-방향은 내부전극이 회로기판에 실장되는 방향일 수 있다.
According to one embodiment of the present invention, the x-direction is a direction in which the first to third external electrodes are formed at a predetermined interval, the y-direction is a direction in which the internal electrodes are stacked with the dielectric layer sandwiched therebetween, Direction may be a direction in which the internal electrode is mounted on the circuit board.

본 발명의 일 실시형태에 따르면, 상기 세라믹 본체(110)는 복수의 유전체층(111)이 적층되어 형성될 수 있다. 상기 세라믹 본체(110)를 구성하는 복수의 유전체층(111)은 소결된 상태로써, 인접하는 유전체층끼리의 경계는 확인할 수 없을 정도로 일체화되어 있을 수 있다.
According to an embodiment of the present invention, the ceramic body 110 may be formed by stacking a plurality of dielectric layers 111. The plurality of dielectric layers 111 constituting the ceramic body 110 are sintered so that the boundaries between adjacent dielectric layers can be unified so as not to be confirmed.

상기 세라믹 본체의 길이 방향 길이는 1.0 mm 이하일 수 있으나, 반드시 이에 제한되는 것은 아니다.
The longitudinal length of the ceramic body may be 1.0 mm or less, but is not limited thereto.

상기 유전체층(111)은 세라믹 파우더, 유기 용제 및 유기 바인더를 포함하는 세라믹 그린시트의 소성에 의하여 형성될 수 있다. 상기 세라믹 파우더는 높은 유전율을 갖는 물질로서 이에 제한되는 것은 아니나 티탄산바륨(BaTiO3)계 재료, 티탄산스트론튬(SrTiO3)계 재료 등을 사용할 수 있다.
The dielectric layer 111 may be formed by firing a ceramic green sheet including a ceramic powder, an organic solvent, and an organic binder. The ceramic powder may be a material having a high dielectric constant, but not limited thereto, a barium titanate (BaTiO 3 ) -based material, a strontium titanate (SrTiO 3 ) -based material, or the like can be used.

본 발명의 일 실시형태에 따르면, 세라믹 본체(110) 내부에는 제1 및 제2 내부전극(121, 122)이 배치될 수 있다.According to an embodiment of the present invention, the first and second inner electrodes 121 and 122 may be disposed inside the ceramic body 110.

도 2는 세라믹 본체(110)를 구성하는 유전체층(111)과 상기 유전체층에 배치된 내부전극(121, 122)을 나타내는 단면도이다. 2 is a cross-sectional view showing a dielectric layer 111 constituting the ceramic body 110 and internal electrodes 121 and 122 arranged in the dielectric layer.

본 발명의 일 실시형태에 따르면, 제1 극성의 제1 내부전극(121)과 제2 극성의 제2 내부전극(122)을 한 쌍으로 할 수 있으며, 일 유전체층(111)을 사이에 두고 서로 대향하도록 y-방향으로 배치될 수 있다. According to one embodiment of the present invention, the pair of the first inner electrode 121 of the first polarity and the second inner electrode 122 of the second polarity can be formed as a pair, Direction so as to face each other.

본 발명의 일 실시형태에 따르면, 제1 및 제2 내부전극(121, 122)은 적층 세라믹 커패시터의 실장면 즉, 상기 세라믹 본체(110)의 폭 방향 제1면(1)에 수직으로 배치될 수 있다.
According to an embodiment of the present invention, the first and second internal electrodes 121 and 122 are disposed in a stacked state of the multilayer ceramic capacitor, that is, perpendicular to the first widthwise side 1 of the ceramic body 110 .

본 발명에서 제1 및 제2 는 서로 다른 극성을 의미할 수 있고, 제1 및 제3은 동일한 극성을 의미할 수 있다.
In the present invention, the first and second may mean different polarities, and the first and third may mean the same polarity.

본 발명의 일 실시형태에 따르면, 제1 및 제2 내부전극(121, 122)은 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다. According to an embodiment of the present invention, the first and second internal electrodes 121 and 122 may be formed of a conductive paste containing a conductive metal.

상기 도전성 금속은 이에 제한되는 것은 아니나, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있다.The conductive metal may be, but is not limited to, nickel (Ni), copper (Cu), palladium (Pd), or an alloy thereof.

유전체층을 형성하는 세라믹 그린시트 상에 스크린 인쇄법 또는 그라비아 인쇄법과 같은 인쇄법을 통하여 도전성 페이스트로 내부전극층을 인쇄할 수 있다. The internal electrode layer can be printed with a conductive paste through a printing method such as a screen printing method or a gravure printing method on a ceramic green sheet forming a dielectric layer.

내부전극이 인쇄된 세라믹 그린시트를 번갈아가며 적층하고 소성하여 세라믹 본체를 형성할 수 있다.
The ceramic green sheet on which the internal electrodes are printed may be alternately laminated and fired to form the ceramic body.

도 2 및 도 3을 참조하면, 제1 및 제2 내부전극(121, 122)은 서로 다른 극성의 외부전극과 연결되기 위하여 각각 인출부(121a, 121b, 122a)를 가지며, 상기 인출부(121a, 121b, 122a)는 세라믹 본체의 폭 방향 제1면(1)으로 노출될 수 있다. 2 and 3, the first and second internal electrodes 121 and 122 have lead portions 121a, 121b and 122a, respectively, to be connected to external electrodes having different polarities, , 121b and 122a may be exposed on the first widthwise side 1 of the ceramic body.

본 발명의 일 실시형태에 따르면 적층 세라믹 커패시터는 수직 적층형으로서, 제1 내부전극의 인출부 및 제2 내부전극의 인출부는 세라믹 본체의 동일면으로 노출될 수 있다.According to one embodiment of the present invention, the multilayer ceramic capacitor is vertically stacked, and the lead portion of the first internal electrode and the lead portion of the second internal electrode can be exposed to the same side of the ceramic body.

본 발명의 일 실시형태에 따르면, 내부전극의 인출부는 내부전극을 형성하는 도체 패턴 중에서 폭(W)이 증가하여 세라믹 본체의 일면으로 노출된 영역을 의미할 수 있다.
According to an embodiment of the present invention, the lead-out portion of the internal electrode may be an area exposed to one surface of the ceramic body due to an increase in the width W of the conductor pattern forming the internal electrode.

본 발명의 일 실시형태에 따르면, 제1 내부전극은 2개의 인출부(121a, 121b)를 가질 수 있다. According to an embodiment of the present invention, the first internal electrode may have two lead portions 121a and 121b.

상기 제1 내부전극의 2개의 인출부(121a, 121b)는 소정의 간격을 두고 배치되며, 세라믹 본체의 폭 방향 제1면(1)으로 노출될 수 있다.The two lead portions 121a and 121b of the first internal electrode are disposed at predetermined intervals and can be exposed to the first surface 1 in the width direction of the ceramic body.

본 발명의 일 실시형태에 따르면, 상기 제1 내부전극의 제1 인출부(121a)는 세라믹 본체의 폭 방향 제1면(1)으로 노출되며 동시에 길이 방향 제3면(3)으로 노출될 수 있고, 제1 내부전극의 제2 인출부(121b)는 세라믹 본체의 폭 방향 제1면(1)으로 노출되며 동시에 길이 방향 제4면(4)으로 노출될 수 있다.
According to an embodiment of the present invention, the first lead portion 121a of the first internal electrode may be exposed to the first widthwise surface 1 of the ceramic body and simultaneously exposed to the third lengthwise surface 3 And the second lead portion 121b of the first internal electrode is exposed to the first widthwise surface 1 of the ceramic body and simultaneously exposed to the fourth longitudinally facing surface 4.

본 발명의 일 실시형태에 따르면, 제2 내부전극은 1개의 인출부(122a)를 가질 수 있다. According to one embodiment of the present invention, the second internal electrode may have one lead portion 122a.

상기 제2 내부전극의 제3 인출부(122a)는 상기 세라믹 본체의 길이 방향 제3면(3) 및 제4면(4)과 소정의 간격을 두고 배치되며, 세라믹 본체의 제1면(1)으로 노출될 수 있다.
The third lead portion 122a of the second internal electrode is disposed at a predetermined distance from the third and fourth surfaces 3 and 4 in the longitudinal direction of the ceramic body, ). ≪ / RTI >

상기 "소정의 간격을 두고"라는 의미는 상기 제2 내부전극의 제3 인출부(122a)가 상기 세라믹 본체의 길이 방향 제3면(3) 및 제4면(4)으로 노출되지 않아 절연된 상태를 의미한다.
Means that the third lead portion 122a of the second internal electrode is not exposed to the third and fourth surfaces 3 and 4 in the longitudinal direction of the ceramic body, State.

상기 제1 내부전극의 2개의 인출부(121a, 121b)는 각각 제2 내부전극의 인출부(122a)와 소정의 간격(G)을 두고 이격될 수 있다.
The two lead portions 121a and 121b of the first internal electrode may be spaced apart from the lead portion 122a of the second internal electrode by a predetermined gap G, respectively.

상기 "소정의 간격(G)을 두고 이격"이라는 의미는 서로 중첩되지 않아 절연된 상태를 의미하며, 이하에서는 동일한 의미로 사용된다.
The above-mentioned "spacing apart by the predetermined gap G" means an insulated state without overlapping with each other, and the same meaning is used in the following.

이에 대한 보다 구체적인 사항은 후술하도록 한다.
More specific details will be described later.

본 발명의 일 실시형태에 따르면, 상기 제1 및 제2 내부전극(121, 122)의 단부는 세라믹 본체(110)의 길이 방향 제3면(3) 및 제4면(4)으로 노출될 수 있다. 상기 세라믹 본체의 길이 방향 제3면(3) 및 제4면(4)에는 절연층이 형성되어 내부전극 간의 단락을 방지할 수 있다.
The end portions of the first and second internal electrodes 121 and 122 may be exposed to the third and fourth surfaces 3 and 4 in the longitudinal direction of the ceramic body 110. According to an embodiment of the present invention, have. An insulating layer is formed on the third and fourth longitudinal faces 3 and 4 of the ceramic body to prevent short-circuiting between the internal electrodes.

본 발명의 일 실시형태에 따르면, 상기 제1 및 제2 내부전극(121, 122)은 세라믹 본체(110)의 폭 방향 제2면(2)에만 마진부를 형성하고, 상기 제3면(3) 및 제4면(4)에는 마진부 없이 형성될 수 있다.
The first and second internal electrodes 121 and 122 may form a margin only on the second widthwise side 2 of the ceramic body 110, And the fourth surface (4) without a margin.

일반적으로, 제1 및 제2 내부전극은 중첩되는 영역에 의하여 정전용량을 형성하며, 서로 다른 극성의 외부전극과 연결되는 인출부는 중첩되는 영역을 갖지 않는다. Generally, the first and second internal electrodes form an electrostatic capacitance by overlapping regions, and the lead portions connected to the external electrodes having different polarities do not have overlapping regions.

한편, 상기 서로 다른 극성의 외부전극과 연결되는 인출부의 일부를 중첩되도록 형성함으로써, 정전 용량을 증가시키는 시도가 있었다.On the other hand, attempts have been made to increase the capacitance by forming the lead portions connected to the external electrodes having different polarities to overlap each other.

그러나, 이 경우에 외부로 노출되는 인출부의 중첩되는 영역에서 쇼트 불량 문제가 발생할 수 있다.
However, in this case, a short failure problem may occur in the overlapped region of the lead portion exposed to the outside.

본 발명의 일 실시형태에 따르면, 상기의 문제를 해결하기 위하여 상기 제1 내부전극의 2개의 인출부(121a, 121b)는 각각 제2 내부전극의 인출부(122a)와 소정의 간격을 두고 이격될 수 있다.
According to an embodiment of the present invention, in order to solve the above problem, the two lead portions 121a and 121b of the first internal electrode are separated from the lead portion 122a of the second internal electrode by a predetermined distance .

상기 제1 및 제2 인출부(121a, 121b)가 각각 상기 제3 인출부(122a)와 이격된 상기 소정의 간격을 G라 하면, 0 ≤ G ≤ 50 μm를 만족할 수 있다.
If the predetermined spacing of the first and second lead portions 121a and 121b from the third lead portion 122a is G, 0? G? 50 占 퐉 can be satisfied.

상기와 같이, 제1 및 제2 인출부(121a, 121b)가 각각 상기 제3 인출부(122a)와 이격된 상기 소정의 간격(G)이 0 ≤ G ≤ 50 μm를 만족하도록 조절함으로써, 쇼트 불량 문제를 해결할 수 있다.
By adjusting the gap G so that the first and second lead portions 121a and 121b are spaced apart from the third lead portion 122a by 0? G? 50 占 퐉, The problem of defects can be solved.

상기 제1 및 제2 인출부(121a, 121b)가 각각 상기 제3 인출부(122a)와 이격된 상기 소정의 간격(G)이 0 μm인 경우는 상기 제1 및 제2 인출부(121a, 121b)와 제3 인출부(122a)가 일치하는 경우로서 중첩되는 영역이 없어 쇼트 불량 문제가 발생하지 않으나, 간격이 0 μm 미만(음(-)의 값을 가지는 것으로 정의함)인 경우에는 중첩되는 영역이 발생하여 칩 절단 공정에서 쇼트 불량이 발생할 수 있다.
If the predetermined gap G between the first and second lead portions 121a and 121b is 0 占 퐉, the first and second lead portions 121a and 121b are separated from the third lead portion 122a, 121b and the third lead portion 122a are coincident with each other, there is no overlapping region, and no problem of short failure occurs. However, when the interval is less than 0 占 퐉 (defined as having a negative value) A short-circuit defect may occur in the chip cutting process.

반면, 제1 및 제2 인출부(121a, 121b)가 각각 상기 제3 인출부(122a)와 이격된 상기 소정의 간격(G)이 50 μm를 초과하는 경우에는 외부 극성이 인가되는 제1 및 제2 내부전극 간의 거리가 증가하여 커런트 루프(current loop)가 길어져서, 이에 따라 등가직렬인덕턴스(ESL, Equivalent Series Inductance)가 높아질 수 있다.
On the other hand, when the predetermined gap G between the first and second lead portions 121a and 121b is different from the third lead portion 122a, The distance between the second internal electrodes increases and the current loop becomes longer, so that the equivalent series inductance (ESL) can be increased.

본 발명의 일 실시형태에 따르면, 상기 제3 인출부(122a)의 폭을 W1, 상기 제3 인출부(122a)와 연결되는 제3 외부전극(133)의 폭을 W2라 하면, 1.0 ≤ W1/W2 ≤ 2.0를 만족할 수 있다.
According to an embodiment of the present invention, when the width of the third lead portion 122a is W1 and the width of the third external electrode 133 connected to the third lead portion 122a is W2, 1.0? W1 / W2 < / = 2.0.

상기와 같이, 제3 인출부(122a)의 폭(W1)과 상기 제3 인출부(122a)와 연결되는 제3 외부전극(133)의 폭(W2)의 비가 1.0 ≤ W1/W2 ≤ 2.0를 만족하도록 조절함으로써, 등가직렬인덕턴스(ESL, Equivalent Series Inductance)가 낮아질 수 있으며, 쇼트 불량을 막아 신뢰성이 우수한 효과가 있다.
As described above, when the ratio of the width W1 of the third lead portion 122a to the width W2 of the third external electrode 133 connected to the third lead portion 122a is 1.0? W1 / W2? 2.0 It is possible to lower the equivalent series inductance (ESL), and it is possible to prevent a short failure and to have an excellent reliability.

상기 제3 인출부(122a)의 폭(W1)과 상기 제3 인출부(122a)와 연결되는 제3 외부전극(133)의 폭(W2)의 비(W1/W2)가 1.0 미만일 경우와 2.0을 초과하는 경우에는 쇼트 불량이 발생할 수 있으며, 등가직렬인덕턴스(ESL, Equivalent Series Inductance)도 높아질 수 있어 문제가 된다.
The ratio W1 / W2 of the width W1 of the third lead portion 122a to the width W2 of the third external electrode 133 connected to the third lead portion 122a is less than 1.0 and 2.0 , A short failure may occur and an equivalent series inductance (ESL) may be increased, which is a problem.

본 발명의 일 실시형태에 따르면, 상기 세라믹 본체의 일면에는 내부전극과 연결되도록 외부전극이 배치될 수 있다.
According to an embodiment of the present invention, an external electrode may be disposed on one surface of the ceramic body so as to be connected to the internal electrode.

보다 구체적으로, 세라믹 본체(110)의 폭 방향 제1면(1)으로 노출된 제1 내부전극(121)의 제1 인출부(121a)와 연결되도록 제1 외부전극(131)이 배치될 수 있고, 세라믹 본체(110)의 폭 방향 제1면(1)으로 노출된 제1 내부전극의 제2 인출부(121b)와 연결되도록 제2 외부전극(132)이 배치될 수 있다.
More specifically, the first external electrode 131 may be disposed so as to be connected to the first lead portion 121a of the first internal electrode 121 exposed in the first widthwise surface 1 of the ceramic body 110 And the second external electrode 132 may be disposed so as to be connected to the second lead portion 121b of the first internal electrode exposed on the first widthwise surface 1 of the ceramic body 110. [

상기 제1 및 제2 외부전극(131, 132)은 특별히 제한되는 것은 아니나, 예를 들어 상기 제1 및 제2 인출부(121a, 121b)의 일부와 연결될 수 있다.
The first and second external electrodes 131 and 132 may be connected to a part of the first and second lead portions 121a and 121b without being particularly limited.

또한, 상기 세라믹 본체(110)의 폭 방향 제1면(1)으로 인출된 제2 내부전극(122)의 제3 인출부(122a)와 연결되도록 제3 외부전극(133)이 형성될 수 있다.
The third external electrode 133 may be formed to be connected to the third lead portion 122a of the second internal electrode 122 extended to the first widthwise surface 1 of the ceramic body 110 .

본 발명의 일 실시형태에 따르면, 세라믹 본체(110)의 일면에는 절연층(141, 142, 143, 144)이 형성될 수 있다.
According to an embodiment of the present invention, insulating layers 141, 142, 143, and 144 may be formed on one surface of the ceramic body 110.

보다 구체적으로 세라믹 본체의 폭 방향 제1면(1)에는 제1 절연층(141) 및 제2 절연층(142)이 형성될 수 있고, 세라믹 본체의 길이 방향 제3면(3) 및 제4면(4)에는 각각 제3 절연층(143) 및 제4 절연층(144)이 형성될 수 있다.
More specifically, the first insulating layer 141 and the second insulating layer 142 may be formed on the first widthwise surface 1 of the ceramic body, and the third longitudinal surface 3 and fourth A third insulating layer 143 and a fourth insulating layer 144 may be formed on the surface 4, respectively.

상기 세라믹 본체(110)의 폭 방향 제1면(1)에 형성된 제1 절연층(141)은 제1 및 제3 외부전극(131, 133) 사이에 형성될 수 있고, 제2 절연층(142)은 제2 및 제3 외부전극(132, 133) 사이에 형성될 수 있다.
The first insulating layer 141 formed on the first widthwise surface 1 of the ceramic body 110 may be formed between the first and third external electrodes 131 and 133 and the second insulating layer 142 May be formed between the second and third external electrodes 132 and 133.

상기 제1 및 제2 절연층(141, 142)은 제1면으로 노출된 제1 내부전극의 인출부(121a, 121b)와 제2 내부전극의 인출부(122a)를 덮도록 형성될 수 있다. The first and second insulating layers 141 and 142 may be formed to cover the lead portions 121a and 121b of the first internal electrode exposed at the first surface and the lead portion 122a of the second internal electrode .

제1 및 제2 절연층(141, 142)은 제1 내부전극의 인출부(121a, 121b)와 제2 내부전극의 인출부(122a)의 노출된 영역까지 덮도록 형성될 수 있다.
The first and second insulating layers 141 and 142 may be formed so as to cover the exposed portions of the lead portions 121a and 121b of the first internal electrode and the lead portion 122a of the second internal electrode.

본 발명의 일 실시형태에 따르면, 도 3에 도시된 바와 같이 상기 제1 및 제2 절연층(141, 142)은 세라믹 본체의 폭 방향 제1면(1)을 완전히 메우도록 형성될 수 있다.According to an embodiment of the present invention, as shown in FIG. 3, the first and second insulating layers 141 and 142 may be formed to completely fill the first widthwise surface 1 of the ceramic body.

또한 도시되지 않았으나, 본 발명의 일 실시형태에 따르면, 상기 제1 및 제2 절연층(141, 142)은 제1 내지 제3 외부전극(131, 132, 133)과 소정의 간격을 두고 형성될 수 있다.
Although not shown, according to an embodiment of the present invention, the first and second insulating layers 141 and 142 are formed to be spaced apart from the first to third external electrodes 131, 132, and 133 .

본 발명의 일 실시형태에 따르면, 상기 제1 및 제2 내부전극(121, 122)의 단부가 노출된 상기 세라믹 본체(110)의 길이 방향 제3면 및 제4면에는 각각 제3 절연층(143) 및 제4 절연층(144)이 형성될 수 있다.According to one embodiment of the present invention, a third insulating layer (not shown) is formed on the third surface and the fourth surface in the longitudinal direction of the ceramic body 110 where the ends of the first and second internal electrodes 121 and 122 are exposed, 143 and a fourth insulating layer 144 may be formed.

상기 제3 절연층(143)은 세라믹 본체의 폭 방향 제2면(2)에 형성된 마진부 유전체층(111)과 연결될 수 있다. The third insulating layer 143 may be connected to the margin sub-dielectric layer 111 formed on the second widthwise side 2 of the ceramic body.

상기 제4 절연층(144)은 세라믹 본체의 폭 방향 제2면(2)에 형성된 마진부 유전체층(111)과 연결될 수 있다.
The fourth insulating layer 144 may be connected to the margin sub-dielectric layer 111 formed on the second widthwise side 2 of the ceramic body.

본 발명의 일 실시형태에 따르면 절연층은 유전체층과 동일하거나 유사한 물질로 형성될 수 있으며, 유전체층과 연결되는 경우 절연층과 세라믹 본체의 결합 강도가 향상될 수 있다.
According to an embodiment of the present invention, the insulating layer may be formed of the same or similar material as the dielectric layer, and the bonding strength between the insulating layer and the ceramic body may be improved when the dielectric layer is connected to the dielectric layer.

본 발명의 일 실시형태에 따르면, 절연층(141, 142, 143, 144)은 세라믹 슬러리로 형성될 수 있다. 상기 세라믹 슬러리의 양 및 형상을 조절하여 절연층의 형성 위치 및 높이를 조절할 수 있다. 상기 절연층(141, 142, 143, 144)은 소성 공정에 의하여 세라믹 본체가 형성된 후, 상기 세라믹 본체에 세라믹 슬러리를 도포하고, 소성하여 형성될 수 있다.According to one embodiment of the present invention, the insulating layers 141, 142, 143, and 144 may be formed of a ceramic slurry. The position and height of the insulating layer can be adjusted by adjusting the amount and shape of the ceramic slurry. The insulating layers 141, 142, 143, and 144 may be formed by forming a ceramic body by a firing process, applying a ceramic slurry to the ceramic body, and firing the ceramic body.

또는 세라믹 본체를 형성하는 세라믹 그린시트 상에 절연층을 형성하는 세라믹 슬러리를 형성하고, 세라믹 그린시트와 함께 소성되어 형성될 수 있다.Or may be formed by firing together with a ceramic green sheet to form a ceramic slurry for forming an insulating layer on the ceramic green sheet forming the ceramic body.

상기 세라믹 슬러리의 형성 방법은 특별히 제한되지 않으며, 예를 들면 스프레이 방식으로 분사하거나, 롤러를 이용한 도포, 코팅, 부착 등의 방법을 이용할 수 있다.
The method of forming the ceramic slurry is not particularly limited, and for example, a spray method, a coating method using a roller, a coating method, and the like can be used.

본 발명의 일 실시형태에 따르면, 절연층(141, 142, 143, 144)은 세라믹 본체의 일면으로 노출된 제1 및 제2 내부전극의 인출부(121a, 121b, 122a), 제1 및 제2 내부전극(121, 122)의 단부를 덮어 내부전극 간의 단락을 방지하고, 내습 특성 저하 등의 내부결함을 방지할 수 있다.
According to an embodiment of the present invention, the insulating layers 141, 142, 143, and 144 include lead portions 121a, 121b, and 122a of the first and second internal electrodes exposed on one surface of the ceramic body, 2 It is possible to cover the end portions of the internal electrodes 121 and 122 to prevent short-circuiting between the internal electrodes and to prevent internal defects such as degradation of moisture resistance.

본 발명의 일 실시형태에 따르면, 외부 극성이 인가되는 제1 및 제2 내부전극 간의 거리가 가까워져 커런트 루프(current loop)가 짧아질 수 있고, 이에 따라 등가직렬인덕턴스(ESL, Equivalent Series Inductance)가 낮아질 수 있다.
According to an embodiment of the present invention, the distance between the first and second internal electrodes to which the external polarity is applied is shortened, so that the current loop can be shortened, so that the equivalent series inductance (ESL) Can be lowered.

본 발명의 일 실시형태에 따르면, 상기 제1 및 제2 절연층(141, 142)의 높이는 상기 제1 내지 제3 외부전극(131, 132, 133)의 높이보다 작게 형성될 수 있다. According to an embodiment of the present invention, the height of the first and second insulating layers 141 and 142 may be smaller than the height of the first, second, and third external electrodes 131, 132, and 133.

상기 절연층(141, 142) 및 외부전극(131, 132, 133)의 높이는 상기 제1면을 기준으로 측정될 수 있다.The heights of the insulating layers 141 and 142 and the external electrodes 131, 132, and 133 may be measured based on the first surface.

본 발명의 일 실시형태에 따르면, 상기 제1 및 제2 절연층(141, 142)의 높이가 제1 내지 제3 외부전극(131, 132, 133)의 높이보다 낮아 적층 세라믹 커패시터가 회로 기판상에 보다 안정적으로 실장될 수 있다.According to an embodiment of the present invention, the height of the first and second insulating layers 141 and 142 is lower than the height of the first to third external electrodes 131, 132, and 133 so that the multilayer ceramic capacitor As shown in Fig.

또한, 도시되지 않았으나, 제1 및 제2 절연층(141, 142)의 높이는 서로 다르게 형성될 수 있다.
Although not shown, the height of the first and second insulating layers 141 and 142 may be different from each other.

도 4는 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터를 나타내는 사시도이다.4 is a perspective view showing a multilayer ceramic capacitor according to another embodiment of the present invention.

도 5는 도 4에 도시된 적층 세라믹 커패시터의 내부전극 구조를 나타내는 단면도이다. 5 is a cross-sectional view showing the internal electrode structure of the multilayer ceramic capacitor shown in FIG.

도 6은 도 4의 A-A'선에 따른 단면도이다.
6 is a cross-sectional view taken along line A-A 'of FIG.

상술한 본 발명의 일 실시형태와 다른 구성요소를 중심으로 설명하며, 동일한 구성요소에 대한 자세한 설명은 생략한다.
The present invention will now be described more fully with reference to the accompanying drawings, in which exemplary embodiments of the invention are shown.

도 4 내지 도 6을 참조하면, 본 실시형태에 따른 적층 세라믹 커패시터는 6단자 수직 적층형 커패시터일 수 있다. Referring to FIGS. 4 to 6, the multilayer ceramic capacitor according to the present embodiment may be a six-terminal vertical stacked capacitor.

“6 단자(6-terminal)”는 커패시터의 단자로서 6개의 단자가 회로기판에 접속될 수 있음을 의미한다.
&Quot; 6-terminal " means a terminal of a capacitor, and 6 terminals can be connected to a circuit board.

본 실시 형태에 따른 적층 세라믹 커패시터(200)는 세라믹 본체(210); 상기 세라믹 본체의 내부에 배치되는 내부전극(221, 222); 상기 세라믹 본체(210)의 일면에 형성되는 절연층(241, 242, 243, 244, 245, 246) 및 외부전극(231, 232, 233, 234, 235, 236)을 포함할 수 있다.
The multilayer ceramic capacitor 200 according to the present embodiment includes a ceramic body 210; Internal electrodes (221, 222) disposed inside the ceramic body; And may include insulating layers 241, 242, 243, 244, 245 and 246 and external electrodes 231, 232, 233, 234, 235 and 236 formed on one surface of the ceramic body 210.

도 5는 세라믹 본체(210)를 구성하는 유전체층(211)과 상기 유전체층에 형성된 내부전극(221, 222)을 나타내는 단면도이다. 5 is a cross-sectional view showing a dielectric layer 211 constituting the ceramic body 210 and internal electrodes 221 and 222 formed in the dielectric layer.

본 발명의 일 실시형태에 따르면, 제1 극성의 제1 내부전극(221)과 제2 극성의 제2 내부전극(222)을 한 쌍으로 할 수 있으며, 일 유전체층(211)을 사이에 두고 서로 대향하도록 y-방향으로 배치될 수 있다. According to one embodiment of the present invention, the pair of the first internal electrode 221 of the first polarity and the second internal electrode 222 of the second polarity may be formed as a pair, Direction so as to face each other.

본 발명의 일 실시형태에 따르면, 제1 및 제2 내부전극(221, 222)은 적층 세라믹 커패시터의 실장면에 수직으로 배치될 수 있다.According to one embodiment of the present invention, the first and second internal electrodes 221 and 222 may be disposed perpendicular to the mounting surface of the multilayer ceramic capacitor.

본 실시형태에 따르면 적층 세라믹 커패시터의 실장면은 상기 세라믹 본체의 제1면(1) 또는 이에 대향하는 제2면(2)이 될 수 있다.
According to the present embodiment, the mounting surface of the multilayer ceramic capacitor may be the first surface 1 of the ceramic body or the second surface 2 opposite thereto.

도 5 및 도 6을 참조하면, 상기 제1 및 제2 내부전극(221, 222)은 서로 다른 극성의 외부전극과 연결되기 위하여 각각 인출부(221a, 221b, 221c, 221d, 222a, 222b)를 가질 수 있다.Referring to FIGS. 5 and 6, the first and second internal electrodes 221 and 222 are respectively connected to external electrodes having different polarities, such as lead portions 221a, 221b, 221c, 221d, 222a, and 222b Lt; / RTI >

본 발명의 일 실시형태에 따르면 적층 세라믹 커패시터는 수직 적층형으로서, 제1 내부전극의 인출부 및 제2 내부전극의 인출부는 세라믹 본체의 동일면으로 노출될 수 있다.
According to one embodiment of the present invention, the multilayer ceramic capacitor is vertically stacked, and the lead portion of the first internal electrode and the lead portion of the second internal electrode can be exposed to the same side of the ceramic body.

본 발명의 일 실시형태에 따르면, 상기 제1 내부전극(221)은 4개의 인출부(221a, 221b, 221c, 221d)를 가질 수 있다. According to an embodiment of the present invention, the first internal electrode 221 may have four lead portions 221a, 221b, 221c and 221d.

본 발명의 일 실시형태에 따르면, 상기 제1 내부전극(221)의 2개의 인출부(221a, 221b)는 서로 소정의 간격을 두고 세라믹 본체의 폭 방향 제1면(1)으로 노출되고, 상기 제1 내부전극(221)의 다른 2개의 인출부(221c, 221d)는 서로 소정의 간격을 두고 세라믹 본체의 폭 방향 제1면(1)에 대향하는 제2면(2)으로 노출될 수 있다.
According to an embodiment of the present invention, the two lead portions 221a and 221b of the first internal electrode 221 are exposed at the first surface 1 in the width direction of the ceramic body at predetermined intervals, The other two lead portions 221c and 221d of the first internal electrode 221 can be exposed to the second surface 2 facing the first widthwise surface 1 of the ceramic body at a predetermined interval .

본 발명의 일 실시형태에 따르면, 상기 제1 내부전극(221)의 제1 인출부(221a)는 상기 세라믹 본체(210)의 폭 방향 제1면(1)으로 노출되며 동시에 길이 방향 제3면(3)으로 노출될 수 있고, 제1 내부전극(221)의 제2 인출부(221b)는 상기 세라믹 본체(210)의 폭 방향 제1면(1)으로 노출되며 동시에 길이 방향 제4면(4)으로 노출될 수 있다. According to an embodiment of the present invention, the first lead portion 221a of the first internal electrode 221 is exposed to the first widthwise surface 1 of the ceramic body 210, And the second lead portion 221b of the first internal electrode 221 is exposed to the first widthwise surface 1 of the ceramic body 210 and is exposed to the fourth longitudinally facing surface 4). ≪ / RTI >

또한, 유사한 방식으로 상기 제1 내부전극(221)의 제3 인출부(221c)는 상기 세라믹 본체(210)의 폭 방향 제2면(2)으로 노출되며 동시에 길이 방향 제3면(3)으로 노출될 수 있고, 제1 내부전극(221)의 제4 인출부(221d)는 상기 세라믹 본체(210)의 폭 방향 제2면(2)으로 노출되며 동시에 길이 방향 제4면(4)으로 노출될 수 있다.
Similarly, the third lead 221c of the first internal electrode 221 is exposed to the second widthwise surface 2 of the ceramic body 210 and at the same time, And the fourth lead portion 221d of the first internal electrode 221 is exposed to the second widthwise surface 2 of the ceramic body 210 and exposed to the fourth longitudinally facing surface 4 .

본 발명의 일 실시형태에 따르면, 상기 제2 내부전극(222)은 2개의 인출부(222a, 222b)를 가질 수 있다. According to an embodiment of the present invention, the second internal electrode 222 may have two lead portions 222a and 222b.

본 발명의 일 실시형태에 따르면, 상기 제2 내부전극(222)의 제5 인출부(222a)는 세라믹 본체의 길이 방향 제3면(3) 및 제4면(4)과 소정의 간격을 두고 형성되며, 상기 세라믹 본체(210)의 폭 방향 제1면(1)으로 노출되고, 제2 내부전극(222)의 제6 인출부(222b)는 세라믹 본체(210)의 길이 방향 제3면(3) 및 제4면(4)과 소정의 간격을 두고 형성되며, 세라믹 본체(210)의 폭 방향 제1면(1)에 대향하는 제2면(2)으로 노출될 수 있다.
According to an embodiment of the present invention, the fifth lead portion 222a of the second internal electrode 222 is spaced apart from the third and fourth surfaces 3 and 4 in the longitudinal direction of the ceramic body And the sixth lead portion 222b of the second internal electrode 222 is exposed on the third surface in the lengthwise direction of the ceramic body 210 3 and the fourth surface 4 and may be exposed to the second surface 2 facing the first widthwise side 1 of the ceramic body 210. [

상기 제1 내부전극의 제1 및 제2 인출부(221a, 221b)는 각각 제2 내부전극의 제5 인출부(222a)와 서로 소정 간격(G) 이격될 수 있다. The first and second lead portions 221a and 221b of the first internal electrode may be spaced apart from the fifth lead portion 222a of the second internal electrode by a predetermined gap G, respectively.

또한, 유사한 방식으로 제1 내부전극의 제3 및 제4 인출부(221c, 221d)는 각각 제2 내부전극의 제6 인출부(222b)와 서로 소정 간격(G) 이격될 수 있다.
In a similar manner, the third and fourth lead portions 221c and 221d of the first internal electrode may be spaced apart from the sixth lead portion 222b of the second internal electrode by a predetermined gap G, respectively.

또한, 본 발명의 일 실시형태에 따르면, 제1 및 제2 내부전극(221, 222)의 단부는 상기 세라믹 본체(210)의 길이 방향 제3면(3) 및 제4면(4)으로 노출될 수 있다. The end portions of the first and second internal electrodes 221 and 222 are exposed to the third and fourth surfaces 3 and 4 in the longitudinal direction of the ceramic body 210 according to an embodiment of the present invention. .

상기 세라믹 본체(210)의 길이 방향 제3면(3) 및 제4면(4)에는 절연층이 형성되어 제1 및 제2 내부전극 간의 단락을 방지할 수 있다.
An insulating layer is formed on the third and fourth longitudinal faces 3 and 4 of the ceramic body 210 to prevent a short circuit between the first and second internal electrodes.

도 6을 참조하면, 상기 세라믹 본체의 일면에는 내부전극과 연결되도록 외부전극이 형성될 수 있다. Referring to FIG. 6, external electrodes may be formed on one surface of the ceramic body to be connected to internal electrodes.

보다 구체적으로, 상기 세라믹 본체(210)의 폭 방향 제1면(1)으로 노출된 제1 내부전극(221)의 제1 및 제2 인출부(221a, 221b)와 각각 연결되도록 제1 및 제2 외부전극(231, 233)이 형성될 수 있다.More specifically, the first and second lead portions 221a and 221b of the first internal electrode 221 exposed in the widthwise first surface 1 of the ceramic body 210 are connected to the first and second lead portions 221a and 221b, 2 external electrodes 231 and 233 may be formed.

또한, 상기 세라믹 본체(210)의 폭 방향 제1면(1)으로 노출된 제2 내부전극(222)의 제5 인출부(222a)와 연결되도록 제5 외부전극(235)이 형성될 수 있다.
The fifth external electrode 235 may be formed to be connected to the fifth lead portion 222a of the second internal electrode 222 exposed in the widthwise first surface 1 of the ceramic body 210 .

또한, 이와 유사하게, 세라믹 본체의 폭 방향 제2면(2)으로 노출된 제1 내부전극의 제3 및 제4 인출부(221c, 221d)와 각각 연결되도록 제3 및 제4 외부전극(233, 234)이 형성될 수 있고, 세라믹 본체의 제2면으로 노출된 제2 내부전극의 제6 인출부(222b)와 연결되도록 제6 외부전극(236)이 형성될 수 있다.
Similarly, the third and fourth external electrodes 233 and 233 are connected to the third and fourth lead portions 221c and 221d of the first internal electrode exposed to the second surface 2 in the width direction of the ceramic body, respectively. And a sixth external electrode 236 may be formed to be connected to the sixth lead portion 222b of the second internal electrode exposed on the second surface of the ceramic body.

상술한 실시예와 유사하게, 상기 제1 내지 제4 외부전극(231, 232, 233, 234)은 제1 내부전극의 제1 내지 제4 인출부(221a, 221b, 221c, 221d)의 일부와 연결될 수 있다.
The first to fourth external electrodes 231, 232, 233, and 234 may be formed of a part of the first to fourth lead portions 221a, 221b, 221c, and 221d of the first internal electrode, Can be connected.

본 발명의 일 실시형태에 따르면, 세라믹 본체의 일면에는 절연층(241, 242, 243, 244, 245, 246)이 형성될 수 있다. According to an embodiment of the present invention, insulating layers 241, 242, 243, 244, 245, and 246 may be formed on one surface of the ceramic body.

보다 구체적으로 세라믹 본체의 폭 방향 제1면에는 제1 절연층(241) 및 제2 절연층(242)이 형성될 수 있고, 세라믹 본체의 길이 방향 제3면 및 제4면에는 각각 제3 절연층(243) 및 제4 절연층(244)이 형성될 수 있으며, 세라믹 본체의 폭 방향 제2면에는 제5 절연층(245) 및 제6 절연층(246)이 형성될 수 있다.
More specifically, the first insulating layer 241 and the second insulating layer 242 may be formed on the first surface in the width direction of the ceramic body, and the third insulating layer 242 and the second insulating layer 242 may be formed on the third surface and the fourth surface, A fourth insulating layer 244 and a fifth insulating layer 245 and a sixth insulating layer 246 may be formed on the second surface in the width direction of the ceramic body.

세라믹 본체의 폭 방향 제1면에 형성된 제1 절연층(241)은 제1 및 제5 외부전극(231, 235) 사이에 형성될 수 있고, 제2 절연층(242)은 제2 및 제5 외부전극(232, 235) 사이에 형성될 수 있다. The first insulating layer 241 formed on the first widthwise surface of the ceramic body may be formed between the first and fifth external electrodes 231 and 235 and the second insulating layer 242 may be formed between the second and fifth And may be formed between the external electrodes 232 and 235.

상기 제1 및 제2 절연층(241, 242)은 제1면으로 노출된 제1 내부전극의 인출부(221a, 221b)와 제2 내부전극의 인출부(222a)를 덮도록 형성될 수 있다. 제1 및 제2 절연층(241, 242)은 제1 내부전극의 인출부 및 제2 내부전극의 인출부의 노출된 영역까지 덮도록 형성될 수 있다.
The first and second insulating layers 241 and 242 may be formed to cover the lead portions 221a and 221b of the first internal electrode exposed at the first surface and the lead portion 222a of the second internal electrode . The first and second insulating layers 241 and 242 may be formed to cover the exposed portion of the first internal electrode and the exposed portion of the second internal electrode.

또한, 본 발명의 일 실시형태에 따르면, 상기 제1 및 제2 절연층(241, 242)은 세라믹 본체의 폭 방향 제1면을 완전히 메우도록 형성될 수 있다.According to an embodiment of the present invention, the first and second insulating layers 241 and 242 may be formed to completely fill the first widthwise surface of the ceramic body.

또한 도시되지 않았으나, 본 발명의 일 실시형태에 따르면, 제1 및 제2 절연층(241, 242)은 제1, 제2 및 제5 외부전극(231, 232, 235)과 소정의 간격을 두고 형성될 수 있다.
Although not shown, according to one embodiment of the present invention, the first and second insulating layers 241 and 242 are spaced apart from the first, second, and fifth external electrodes 231, 232, and 235 by a predetermined distance .

또한, 상기와 유사한 방식으로 세라믹 본체의 제2면에는 제5 절연층(245) 및 제6 절연층(246)이 형성될 수 있다.
In addition, a fifth insulating layer 245 and a sixth insulating layer 246 may be formed on the second surface of the ceramic body in a similar manner.

본 발명의 일 실시형태에 따르면, 제1 및 제2 내부전극(221, 222)의 단부가 노출된 세라믹 본체의 제3면 및 제4면에는 각각 제3 절연층(243) 및 제4 절연층(244)이 형성될 수 있다.
According to an embodiment of the present invention, a third insulating layer 243 and a fourth insulating layer 243 are formed on the third surface and the fourth surface of the ceramic body in which the ends of the first and second internal electrodes 221 and 222 are exposed, (244) may be formed.

본 발명의 일 실시형태에 따르면 절연층은 유전체층과 동일하거나 유사한 물질로 형성될 수 있으며, 유전체층과 연결되는 경우 절연층과 세라믹 본체의 결합 강도가 향상될 수 있다.
According to an embodiment of the present invention, the insulating layer may be formed of the same or similar material as the dielectric layer, and the bonding strength between the insulating layer and the ceramic body may be improved when the dielectric layer is connected to the dielectric layer.

또한, 상기 절연층은 세라믹 본체의 일면으로 노출된 제1 및 제2 내부전극의 단부, 제1 및 제2 내부전극의 인출부를 덮어 내부전극 간의 단락을 방지하고, 내습 특성 저하 등의 내부결함을 방지할 수 있다.
The insulating layer covers the end portions of the first and second internal electrodes exposed at one surface of the ceramic body and the lead portions of the first and second internal electrodes to prevent short-circuiting between the internal electrodes and to prevent internal defects such as degradation of moisture- .

본 실시형태에 따르면, 외부 극성이 인가되는 제1 및 제2 내부전극 간의 거리가 가까워져 커런트 루프(current loop)가 짧아질 수 있고, 이에 따라 등가직렬인덕턴스(ESL, Equivalent Series Inductance)가 낮아질 수 있다.
According to the present embodiment, the distance between the first and second internal electrodes to which the external polarity is applied may be shortened so that the current loop may be shortened, thereby lowering the equivalent series inductance (ESL) .

또한 도시되지 않았으나, 제1 내부전극 또는 제2 내부전극은 2 개 이상의 인출부를 가질 수 있으며, 제1 내부전극 또는 제2 내부전극에 형성된 인출부는 세라믹 본체의 동일면으로 노출되거나 세라믹 본체의 서로 다른 면으로 노출될 수 있다. 당업자에 의하여 내부전극이 가지는 인출부의 갯수, 인출부의 위치 등은 다양하게 변경될 수 있다.
Although not shown, the first internal electrode or the second internal electrode may have two or more lead portions, and the lead portions formed on the first internal electrode or the second internal electrode may be exposed to the same side of the ceramic body, Lt; / RTI > The number of lead portions of the internal electrode, the position of the lead portion, and the like may be variously changed by those skilled in the art.

도 7은 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터를 나타내는 사시도이다.
7 is a perspective view showing a multilayer ceramic capacitor according to another embodiment of the present invention.

도 7을 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터는 상기 도 4에 도시된 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터에 있어서, 상기 세라믹 본체(210)의 폭 방향 제2 면(2)에 배치된 제3, 제4 및 제6 외부전극(233, 234, 236)과 제5, 6 절연층(245, 246) 대신에 제5 절연층(245)이 배치될 수 있다.
Referring to FIG. 7, the multilayer ceramic capacitor according to another embodiment of the present invention is the multilayer ceramic capacitor according to the embodiment of the present invention shown in FIG. 4, The fifth insulating layer 245 may be disposed in place of the third, fourth and sixth external electrodes 233, 234 and 236 and the fifth and sixth insulating layers 245 and 246 disposed in the second insulating layer 2.

이 경우, 상기 제3, 4 인출부(221c, 221d)와 상기 제6 인출부(222b)는 상기 세라믹 본체(210)의 폭 방향 제2 면(2)으로 노출되나, 상기 제5 절연층(245)에 의해 절연되어 신뢰성 저하의 문제는 발생하지 않는다.
In this case, the third and fourth lead portions 221c and 221d and the sixth lead portion 222b are exposed by the second surface 2 in the width direction of the ceramic body 210, 245 so that the problem of reliability deterioration does not occur.

이하, 실시예를 들어 본 발명을 더욱 상세히 설명하지만, 본 발명이 이에 의해 제한되는 것은 아니다.
Hereinafter, the present invention will be described in more detail by way of examples, but the present invention is not limited thereto.

실시예
Example

실시예는 수직 적층형 커패시터의 제1 내부전극의 제1 및 제2 인출부가 각각 제2 내부전극의 제3 인출부와 이격된 소정의 간격(G) 및 제3 인출부의 폭(W1)과 상기 제3 인출부와 연결되는 제3 외부전극의 폭(W2)의 비(W1/W2)가 본 발명의 수치 범위를 만족하도록 제작하였다.
The embodiment is characterized in that the first and second lead portions of the first internal electrode of the vertical stacked capacitor are respectively spaced apart from the third lead portion of the second internal electrode by a predetermined gap G and a width W1 of the third lead portion, (W1 / W2) of the width (W2) of the third external electrode connected to the lead-out portion satisfies the numerical range of the present invention.

비교예
Comparative Example

비교예는 수직 적층형 커패시터의 제1 내부전극의 제1 및 제2 인출부가 각각 제2 내부전극의 제3 인출부와 이격된 소정의 간격(G) 및 제3 인출부의 폭(W1)과 상기 제3 인출부와 연결되는 제3 외부전극의 폭(W2)의 비(W1/W2)가 본 발명의 범위를 벗어나는 것을 제외하고는 상기 실시예와 동일한 조건에서 제작하였다.
In the comparative example, the first and second lead portions of the first internal electrode of the vertical stacked-type capacitor are spaced apart from the third lead portion of the second internal electrode by a predetermined gap G and a width W1 of the third lead portion, And the ratio (W1 / W2) of the width (W2) of the third external electrode connected to the lead-out portion deviates from the range of the present invention.

아래의 표 1은 본 발명의 실시 형태에 따라 수직 적층형 커패시터의 제1 내부전극의 제1 및 제2 인출부가 각각 제2 내부전극의 제3 인출부와 이격된 소정의 간격(G)의 값에 따른 등가직렬인덕턴스(ESL, Equivalent Series Inductance)와 쇼트 발생수에 따른 신뢰성을 비교한 것이다.
Table 1 below shows the relationship between the first and second lead portions of the first internal electrode of the vertical stacked capacitor according to the embodiment of the present invention at a predetermined gap G spaced from the third lead portion of the second internal electrode The equivalent series inductance (ESL) and the reliability according to the number of short circuits are compared.

상기 쇼트 발생수에 따른 신뢰성 평가는 시료 50개에 대하여 쇼트 발생 개수를 측정하여 판단하였으며, 제3 인출부의 폭(W1)과 상기 제3 인출부와 연결되는 제3 외부전극의 폭(W2)의 비(W1/W2)는 1.7로 고정한 상태로 측정하였다.
The reliability evaluation according to the number of generated shorts was performed by measuring the number of shorts generated for 50 samples. The width W1 of the third lead portion and the width W2 of the third external electrode connected to the third lead portion And the ratio (W1 / W2) was fixed at 1.7.

샘플Sample 제1 및 제2 인출부가 각각 제3 인출부와 이격된 간격(G)
(μm)The gap (G) between the first and second draw-out portions and the third draw-
(μm) 등가직렬인덕턴스(ESL, Equivalent Series Inductance)
(pH)Equivalent series inductance (ESL)
(pH) 쇼트 발생 개수
(개)Number of short occurrences
(dog) *1*One -200-200 19.819.8 2525 *2*2 -100-100 20.420.4 1212 *3* 3 -50-50 20.820.8 66 *4*4 -20-20 21.121.1 22 55 00 22.822.8 00 66 2020 23.623.6 00 77 5050 24.724.7 00 *8*8 7575 28.128.1 00 *9* 9 100100 32.232.2 00 *10* 10 150150 40.340.3 00

*: 비교예
*: Comparative Example

상기 표 1을 참조하면, 비교예인 샘플 1 내지 4의 경우는 제1 내부전극의 제1 및 제2 인출부가 각각 제2 내부전극의 제3 인출부와 이격된 소정의 간격(G)이 음(-)의 값을 가지는 경우로서, 이는 인출부가 서로 중첩되는 경우를 의미하는 것이다.Referring to Table 1, in the case of Samples 1 to 4, which are comparative examples, the predetermined gap G between the first and second lead portions of the first internal electrode and the third lead portion of the second internal electrode is negative -), which means a case where the drawing portions overlap each other.

이와 같은 경우 쇼트 발생수가 많아 신뢰성에 있어서 문제가 있음을 알 수 있다.
In such a case, it can be seen that there is a problem in reliability due to a large number of shot occurrences.

또한, 비교예인 샘플 8 내지 10은 제1 내부전극의 제1 및 제2 인출부가 각각 제2 내부전극의 제3 인출부와 이격된 소정의 간격(G)이 50 μm를 초과하는 경우로서, 등가직렬인덕턴스(ESL, Equivalent Series Inductance)가 높아 문제가 있음을 알 수 있다.
Samples 8 to 10, which are comparative examples, are those in which the predetermined gap G between the first and second lead portions of the first internal electrode and the third lead portion of the second internal electrode exceeds 50 mu m, It can be seen that there is a problem because the series inductance (ESL) is high.

반면, 실시예인 샘플 5 내지 7의 경우에는 본 발명의 수치 범위를 만족하는 것으로서, 등가직렬인덕턴스(ESL, Equivalent Series Inductance)가 낮고 쇼트 발생이 없어 신뢰성이 우수함을 알 수 있다.
On the other hand, the samples 5 to 7 of the embodiments satisfy the numerical range of the present invention, and it is understood that the equivalent series inductance (ESL) is low and there is no occurrence of a short circuit, and therefore the reliability is excellent.

아래의 표 2는 본 발명의 실시 형태에 따라 수직 적층형 커패시터의 제3 인출부의 폭(W1)과 상기 제3 인출부와 연결되는 제3 외부전극의 폭(W2)의 비(W1/W2)의 값에 따른 등가직렬인덕턴스(ESL, Equivalent Series Inductance)와 쇼트 발생수에 따른 신뢰성을 비교한 것이다.
Table 2 below shows the ratio (W1 / W2) of the width W1 of the third lead portion of the vertical stacked capacitor to the width W2 of the third external electrode connected to the third lead portion according to the embodiment of the present invention. (Equivalent series inductance) and the reliability according to the number of short circuits.

상기 쇼트 발생수에 따른 신뢰성 평가는 시료 50개에 대하여 쇼트 발생 개수를 측정하여 판단하였으며, 제1 내부전극의 제1 및 제2 인출부가 각각 제2 내부전극의 제3 인출부와 이격된 소정의 간격(G)은 0, 20, 50 μm로 고정한 상태로 측정하였다.
The reliability evaluation according to the number of generated shorts was made by measuring the number of shorts generated for 50 samples. The first and second lead portions of the first internal electrode were each separated from the third lead portion of the second internal electrode The gap (G) was measured at 0, 20, and 50 μm.

샘플Sample 제1 및 제2 인출부가 각각 제3 인출부와 이격된 간격(G)
(μm)The gap (G) between the first and second draw-out portions and the third draw-
(μm) W1/W2W1 / W2 등가직렬인덕턴스(ESL, Equivalent Series Inductance)
(pH)Equivalent series inductance (ESL)
(pH) 쇼트 발생 개수
(개)Number of short occurrences
(dog) *11* 11 00 0.80.8 23.123.1 44 1212 00 1.01.0 22.922.9 00 1313 00 1.51.5 22.822.8 00 1414 00 2.02.0 22.922.9 00 *15* 15 00 2.52.5 23.223.2 1One *16* 16 2020 0.80.8 24.124.1 33 1717 2020 1.01.0 23.823.8 00 1818 2020 1.51.5 23.623.6 00 1919 2020 2.02.0 23.723.7 00 *20* 20 2020 2.52.5 23.923.9 33 *21* 21 5050 0.80.8 25.325.3 1One 2222 5050 1.01.0 24.824.8 00 2323 5050 1.51.5 24.624.6 00 2424 5050 2.02.0 24.724.7 00 *25* 25 5050 2.52.5 25.425.4 55

*: 비교예
*: Comparative Example

상기 표 2를 참조하면, 비교예인 샘플 11, 15, 16, 20, 21 및 25의 경우는 제3 인출부의 폭(W1)과 상기 제3 인출부와 연결되는 제3 외부전극의 폭(W2)의 비(W1/W2)가 본 발명의 수치 범위를 벗어나는 것으로서, 쇼트 불량에 따라 신뢰성에 있어서 문제가 있으며, 등가직렬인덕턴스(ESL, Equivalent Series Inductance)가 높아 문제가 있음을 알 수 있다.
In the samples 11, 15, 16, 20, 21 and 25 of the comparative example, the width W1 of the third lead-out portion and the width W2 of the third external electrode connected to the third lead- (W1 / W2) is out of the numerical range of the present invention. As a result, there is a problem in terms of reliability due to a short defect, and there is a problem because the equivalent series inductance (ESL) is high.

반면, 실시예인 샘플 12 내지 14, 17 내지 19 및 22 내지 24의 경우에는 본 발명의 수치 범위를 만족하는 것으로서, 등가직렬인덕턴스(ESL, Equivalent Series Inductance)가 낮고 쇼트 발생이 없어 신뢰성이 우수함을 알 수 있다.
On the other hand, the samples 12 to 14, 17 to 19 and 22 to 24, which are examples, satisfy the numerical range of the present invention and show that the equivalent series inductance (ESL) .

적층 세라믹 커패시터의 실장 기판The mounting substrate of the multilayer ceramic capacitor

도 8은 도 5의 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
8 is a perspective view showing a state in which the multilayer ceramic capacitor of FIG. 5 is mounted on a printed circuit board.

도 8을 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(200)의 실장 기판(300)은 적층 세라믹 커패시터(200)가 수직하도록 실장되는 인쇄회로기판(310)과, 인쇄회로기판(310)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(321, 322, 323)을 포함한다.8, the mounting substrate 300 of the multilayer ceramic capacitor 200 according to the present embodiment includes a printed circuit board 310 mounted so that the multilayer ceramic capacitor 200 is vertically aligned with the printed circuit board 310, And first and second electrode pads 321, 322, and 323 spaced apart from each other on the upper surface.

이때, 적층 세라믹 커패시터(200)는 제1, 제2 및 제5 외부 전극(231, 232, 235)이 각각 제1, 제2 전극 패드(321, 322) 및 제3 전극 패드(323) 위에 접촉되게 위치한 상태에서 솔더에 의해 인쇄회로기판(310)과 전기적으로 연결될 수 있다.
At this time, the multilayer ceramic capacitor 200 is formed such that the first, second and fifth external electrodes 231, 232 and 235 are in contact with the first and second electrode pads 321 and 322 and the third electrode pad 323, And may be electrically connected to the printed circuit board 310 by solder.

상기의 설명을 제외하고 상술한 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 특징과 중복되는 설명은 여기서 생략하도록 한다.
Except for the above description, the overlapping description of the features of the multilayer ceramic capacitor according to the embodiment of the present invention described above will be omitted here.

본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
The present invention is not limited by the above-described embodiments and the accompanying drawings, but is intended to be limited only by the appended claims. It will be apparent to those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims. something to do.

100, 200; 적층 세라믹 커패시터 110, 210; 세라믹 본체
111, 211; 유전체층
121, 122, 221, 222; 제1 및 제2 내부 전극
121a, 121b, 122a, 221a, 221b, 221c, 221d, 222a, 222b; 제1 내지 제6 인출부
131, 132, 133, 231, 232, 233, 234, 235, 236; 제1 내지 제6 외부전극
300; 실장 기판 310; 인쇄회로기판 321, 322, 323; 제1 내지 제3 전극 패드100, 200; A multilayer ceramic capacitor 110, 210; Ceramic body
111, 211; Dielectric layer
121, 122, 221, 222; The first and second internal electrodes
121a, 121b, 122a, 221a, 221b, 221c, 221d, 222a, 222b; The first through sixth draw-
131, 132, 133, 231, 232, 233, 234, 235, 236; The first to sixth external electrodes
300; A mounting substrate 310; Printed circuit boards 321, 322, 323; The first to third electrode pads

Claims (20)

복수의 유전체층을 포함하는 세라믹 본체;
상기 세라믹 본체의 내부에 배치되며, 서로 소정의 간격을 두고 상기 세라믹 본체의 폭 방향 제1 면으로 노출되는 제1 및 제2 인출부를 가지는 제1 내부전극과 상기 세라믹 본체의 폭 방향 제1 면으로 노출되되 상기 제1 면과 연결된 제3 면 및 제4 면과 소정의 간격을 두고 배치되는 제3 인출부를 가지는 제2 내부전극;
상기 세라믹 본체의 폭 방향 제1면에 배치되며, 상기 제1 내지 제3 인출부와 각각 연결되는 제1 내지 제3 외부전극; 및
상기 세라믹 본체의 폭 방향 제1 면에 배치되는 절연층;을 포함하고,
상기 제1 및 제2 인출부는 각각 상기 제3 인출부와 소정의 간격 이격된 적층 세라믹 커패시터.
A ceramic body including a plurality of dielectric layers;
A first internal electrode disposed inside the ceramic body and having first and second lead portions exposed at a first widthwise surface of the ceramic body at a predetermined interval from each other and a second internal electrode disposed on a first widthwise surface of the ceramic body A second internal electrode having a third surface connected to the first surface and a third internal electrode exposed at a predetermined interval from the fourth surface;
First to third external electrodes disposed on a first surface in a width direction of the ceramic body and connected to the first to third lead portions, respectively; And
And an insulating layer disposed on a first widthwise surface of the ceramic body,
Wherein the first and second lead portions are spaced apart from the third lead portion by a predetermined distance, respectively.
제1항에 있어서,
상기 제1 및 제2 인출부가 각각 상기 제3 인출부와 이격된 상기 소정의 간격을 G라 하면, 0 ≤ G ≤ 50 μm를 만족하는 적층 세라믹 커패시터.
The method according to claim 1,
And G < / = 50 [mu] m, where G is the predetermined distance between the first and second lead portions spaced from the third lead portion.
제1항에 있어서,
상기 제3 인출부의 폭을 W1, 상기 제3 인출부와 연결되는 제3 외부전극의 폭을 W2라 하면, 1.0 ≤ W1/W2 ≤ 2.0를 만족하는 적층 세라믹 커패시터.
The method according to claim 1,
W1 is a width of the third lead portion, and W2 is a width of a third external electrode connected to the third lead portion, 1.0? W1 / W2? 2.0.
제1항에 있어서,
상기 제1 및 제2 내부전극의 단부는 상기 세라믹 본체의 길이 방향 제3 면 및 제4 면으로 노출되는 적층 세라믹 커패시터.
The method according to claim 1,
And the end portions of the first and second internal electrodes are exposed to the third and fourth longitudinal surfaces of the ceramic body.
제1항에 있어서,
상기 제1 및 제2 내부전극은 상기 세라믹 본체의 폭 방향 제1면에 대하여 수직으로 배치되는 적층 세라믹 커패시터.
The method according to claim 1,
Wherein the first and second internal electrodes are disposed perpendicular to a first width-wise surface of the ceramic body.
제1항에 있어서,
상기 제1 및 제2 외부전극은 상기 제1 및 제2 인출부의 일부와 연결되는 적층 세라믹 커패시터.
The method according to claim 1,
And the first and second external electrodes are connected to a part of the first and second lead portions.
제1항에 있어서,
상기 세라믹 본체의 길이 방향 길이는 1.0 mm 이하인 적층 세라믹 커패시터.
The method according to claim 1,
Wherein a longitudinal length of said ceramic body is 1.0 mm or less.
제1항에 있어서,
상기 절연층은 상기 세라믹 본체의 길이 방향 제3 면 및 제4 면에 더 배치된 적층 세라믹 커패시터.
The method according to claim 1,
Wherein the insulating layer is further disposed on third and fourth longitudinal surfaces of the ceramic body.
제1항에 있어서,
상기 세라믹 본체의 제1 면에 형성되는 절연층은 상기 세라믹 본체의 제1면으로부터 측정되는 제1 및 제2 외부전극의 높이보다 작게 배치된 적층 세라믹 커패시터.
The method according to claim 1,
Wherein an insulating layer formed on a first surface of the ceramic body is disposed smaller than a height of first and second external electrodes measured from a first surface of the ceramic body.
제1항에 있어서,
상기 세라믹 본체의 폭 방향 제2 면에는 제4 내지 제6 외부전극이 더 배치된 적층 세라믹 커패시터.
The method according to claim 1,
And fourth to sixth external electrodes are further disposed on the second surface in the width direction of the ceramic body.
복수의 유전체층을 포함하는 세라믹 본체;
상기 세라믹 본체의 내부에 배치되며, 서로 소정의 간격을 두고 상기 세라믹 본체의 폭 방향 제1 면 및 제2 면으로 노출되는 제1 내지 제4 인출부를 가지는 제1 내부전극과 상기 세라믹 본체의 폭 방향 제1 면 및 제2 면으로 노출되되 상기 제1 면 및 제2 면과 연결된 상기 세라믹 본체의 길이 방향 제3 면 및 제4 면과 소정의 간격을 두고 배치되는 제5 및 제6 인출부를 가지는 제2 내부전극;
상기 세라믹 본체의 폭 방향 제1 면 및 제2 면에 배치되며, 상기 제1 내지 제6 인출부와 각각 연결되는 제1 내지 제6 외부전극; 및
상기 세라믹 본체의 폭 방향 제1 면 및 제2 면에 배치된 절연층;을 포함하고,
상기 제1 내지 제4 인출부는 각각 상기 제5 및 제6 인출부와 소정의 간격 이격된 적층 세라믹 커패시터.
A ceramic body including a plurality of dielectric layers;
A first internal electrode disposed inside the ceramic body and having first to fourth lead portions exposed at first and second surfaces in a widthwise direction of the ceramic body at predetermined intervals, And having fifth and sixth lead portions exposed at the first and second surfaces and spaced apart from the third and fourth surfaces in the longitudinal direction of the ceramic body connected to the first and second surfaces, 2 internal electrodes;
First to sixth external electrodes disposed on the first and second surfaces in the width direction of the ceramic body and connected to the first to sixth lead portions, respectively; And
And an insulating layer disposed on the first and second surfaces in the width direction of the ceramic body,
Wherein the first to fourth lead portions are spaced apart from the fifth and sixth lead portions by a predetermined distance, respectively.
제11항에 있어서,
상기 제1 내지 제4 인출부가 각각 상기 제5 및 제6 인출부와 이격된 상기 소정의 간격을 G라 하면, 0 ≤ G ≤ 50 μm를 만족하는 적층 세라믹 커패시터.
12. The method of claim 11,
And G < / = 50 [mu] m, where G is the predetermined distance between the first and fourth lead portions spaced from the fifth and sixth lead portions, respectively.
제11항에 있어서,
상기 제5 또는 제6 인출부의 폭을 W1, 상기 제5 또는 제6 인출부와 연결되는 제5 또는 제6 외부전극의 폭을 W2라 하면, 1.0 ≤ W1/W2 ≤ 2.0를 만족하는 적층 세라믹 커패시터.
12. The method of claim 11,
The width of the fifth or sixth lead portion is W1, and the width of the fifth or sixth external electrode connected to the fifth or sixth lead portion is W2, 1.0? W1 / W2? 2.0 is satisfied. .
제11항에 있어서,
상기 제1 및 제2 내부전극의 단부는 상기 세라믹 본체의 제3 면 및 제4 면으로 노출되는 적층 세라믹 커패시터.
12. The method of claim 11,
And the end portions of the first and second internal electrodes are exposed on the third and fourth surfaces of the ceramic body.
제11항에 있어서,
상기 제1 및 제2 내부전극은 세라믹 본체의 실장면에 대하여 수직으로 배치된 적층 세라믹 커패시터.
12. The method of claim 11,
Wherein the first and second internal electrodes are disposed perpendicular to a mounting surface of the ceramic body.
제11항에 있어서,
상기 제1 내지 제4 외부전극은 상기 제1 내지 제4 인출부의 일부와 연결되는 적층 세라믹 커패시터.
12. The method of claim 11,
And the first to fourth external electrodes are connected to a part of the first to fourth lead portions.
제11항에 있어서,
상기 세라믹 본체의 길이 방향 길이는 1.0 mm 이하인 적층 세라믹 커패시터.
12. The method of claim 11,
Wherein a longitudinal length of said ceramic body is 1.0 mm or less.
제11항에 있어서,
상기 절연층은 상기 세라믹 본체의 길이 방향 제3 면 및 제4 면에 더 배치된 적층 세라믹 커패시터.
12. The method of claim 11,
Wherein the insulating layer is further disposed on third and fourth longitudinal surfaces of the ceramic body.
제11항에 있어서,
상기 세라믹 본체의 폭 방향 제1 면 또는 제2 면에 형성되는 절연층은 상기 세라믹 본체의 폭 방향 제1 면 또는 제2 면으로부터 측정되는 제1 내지 제6 외부전극의 높이보다 작게 형성되는 적층 세라믹 커패시터.
12. The method of claim 11,
Wherein the insulating layer formed on the first surface or the second surface in the width direction of the ceramic body is formed to be smaller than the height of the first through sixth external electrodes measured from the first surface or the second surface in the width direction of the ceramic body, Capacitor.
상부에 제1 내지 제3 전극 패드를 갖는 인쇄회로기판; 및
상기 인쇄회로기판 위에 설치된 상기 제1항 또는 제11항의 적층 세라믹 커패시터;를 포함하는 적층 세라믹 커패시터의 실장 기판.


A printed circuit board having first to third electrode pads on its upper surface; And
And a multilayer ceramic capacitor according to any one of claims 1 to 11 provided on the printed circuit board.


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