KR20140146467A - 발광 다이오드 및 그 제조 방법 - Google Patents
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Abstract
본 발명에 따른 발광 다이오드는 기판, 기판 위에 위치하는 n형 반도체층, n형 반도체층 위에 위치하는 활성층, 활성층 위에 위치하는 p형 반도체층, p형 반도체 층 위에 위치하며 금속-산화물로 이루어지는 제1 전극, 제1 전극 위에 위치하며 그래핀으로 이루어지는 제2 전극, 제2 전극 위에 위치하는 p형 전극, 그리고 n형 반도체층 위에 위치하는 n형 전극을 포함하고, 제1 전극의 일함수는 상기 p형 반도체층의 일함수보다 작고, 상기 제2 전극의 일함수보다 크다.
Description
본 발명은 발광 다이오드 및 그 제조 방법에 관한 것으로, 특히 그래핀 투명 전극층을 포함하는 고휘도 발광 다이오드에 관한 것이다.
III-V족 질화물 반도체 재료를 이용한 LED 혹은 LD는 청색 또는 녹색 파장대의 광을 얻기 위한 발광 소자에 많이 사용되고 있다.
이 중 GaN은 III-V족 질화물 반도체 중에서도 우수한 물리적, 화학적 특성으로 인해서 발광 다이오드(light emitting diode: LED) 또는 레이저 다이오드(laser diode: LD) 등의 발광 소자의 핵심 소재로 각광을 받고 있다.
GaN을 포함하는 반도체 물질의 성장을 위한 기판, 기판 위에 순차적으로 적층된 n형 질화물 반도체, 화성층 및 p형 질화물 반도체층을 포함하며, n형 및 p형 질화물 반도체층 위에 각각 형성된 전극을 포함한다.
이때, p형 질화물 반도체층 위에는 전류 주입 면적을 증가시키고 오믹 콘택을 형성하기 위해서 ITO(indium tin oxide) 등과 같은 물질로 투명 전극(transparent electrode)을 형성한 후 전극을 형성한다.
그러나 ITO와 같은 투명 전극의 경우 발광 다이오드의 파장이 UV 대역(300 ~ 400 nm)인 경우 투과 효율이 40% 이하로 현저하게 떨어지고, 가시광 영역(450 ~ 750 nm)에서도 그린 영역(500 ~ 550nm)의 경우 역시 투과 효율이 좋지 않은 문제점이 있다.
따라서 본 발명은 기존의 산화물 반도체 투명 전극보다 자외선 영역에서 적외선 영역까지 전 영역에 걸쳐서 투과 효율이 향상된 발광다이오드를 제공하는 것이다.
상기한 과제를 달성하기 위한 본 발명에 따른 발광 다이오드는 기판, 기판 위에 위치하는 n형 반도체층, n형 반도체층 위에 위치하는 활성층, 활성층 위에 위치하는 p형 반도체층, p형 반도체 층 위에 위치하며 금속-산화물로 이루어지는 제1 전극, 제1 전극 위에 위치하며 그래핀으로 이루어지는 제2 전극, 제2 전극 위에 위치하는 p형 전극, 그리고 n형 반도체층 위에 위치하는 n형 전극을 포함하고, 제1 전극의 일함수는 상기 p형 반도체층의 일함수보다 작고, 상기 제2 전극의 일함수보다 크다.
상기 제1 전극은 그물망 구조를 가질 수 있다.
상기 제1 전극은 원형 또는 다각형으로 이루어지며 행렬을 이루는 복수의 제1 도전 패턴,
상기 제1 도전 패턴으로부터 돌출하여 이웃하는 제1 도전 패턴 사이를 연결하는 복수의 제2 도전 패턴, 제1 도전 패턴으로부터 상기 제2 도전 패턴과 수직한 방향으로 돌출하여 이웃하는 제1 도전 패턴 사이를 연결하는 복수의 제3 도전 패턴을 포함하고, 제2 도전 패턴과 상기 제3 도전 패턴은 선형일 수 있다.
상기 제1 전극의 선폭은 10nm 내지 100nm일 수 있다.
상기 제1 전극은 ITO, ZnO, SnO2, TiO2, SbO2, NiO, CrO, CuO 중 적어도 하나를 포함할 수 있다.
상기한 다른 과제를 달성하기 위한 본 발명에 따른 발광 다이오드의 제조 방법은 기판 위에 n형 반도체층을 형성하는 단계, n형 반도체층 위에 활성층을 형성하는 단계, 활성층 위에 p형 반도체층을 형성하는 단계, p형 반도체 층 위에 마스크를 배치한 후 전기 방사 방법으로 제1 전극을 형성하는 단계, 마스크를 제거한 후 상기 제1 전극 위에 그래핀으로 이루어지는 제2 전극을 형성하는 단계, 제2 전극 위에 p형 전극을 형성하는 단계, 그리고 n형 반도체층 n형 전극을 형성하는 단계를 포함한다.
상기 제1 전극을 형성하는 단계는 선형의 제1 개구 패턴을 가지는 제1 마스크를 배치하는 단계, 제1 개구 패턴 내에 방사 용액을 방사하여 상기 제1 전극의 제1 도전 패턴을 형성하는 단계, 제1 개구 패턴 위에 선형의 제2 개구 패턴을 가지는 제2 마스크를 배치하는 단계, 제2 개구 패턴 내에 상기 방사 용액을 방사하여 상기 제1 전극의 제2 도전 패턴을 형성하는 단계를 포함하고, 제2 개구 패턴과 상기 제1 개구 패턴은 교차하도록 배치할 수 있다.
상기 방사 용액은 10cPs 내지 50cPs의 점도를 가질 수 있다.
상기 방사 용액은 아연(Zn), 인(In), 티타니움(Ti), 주석(Sn), 동(Cu) 및 안티몬(Sb) 등의 금속 입자를 포함하는 쿠퍼아세테이트(cooper-acetate), 모노하이트레이트(mono hydrate, (CH3COO)2Cu), 타티늄테트라-이소프로폭사이드(titanium tetra-isopropoxide, Ti[OCH(CH3)2]4), 틴 이소-프로폭사이드(Sn[OCH(CH3)2]4), 안티모니 이소-프로폭사이드(antimony iso-propoxide, C9H21O3Sb) 와 같은 금속염과 10cps 내지 50cps의 점도를 가지는 용매를 포함할 수 있다.
상기 용매는 디-에틸렌 글리콜(di-ethylene glycol), 테르피네올(terpineol), 에틸렌 글리콜(ethylene glycol), 디-에틸렌 글리콜 모노 벤질 에테르(di-ethylene glycol mono-benzyl ether), 프로필렌 글리콜 모노-페닐 에테르(propylene glycol mono-phenyl ether), 글리세롤(glycerol), 플로필렌 글리콜(propylene glycol), 트리-에틸렌 글리콜(tri-ethylene glycol) 중 적어도 하나를 포함할 수 있다.
상기한 다른 과제를 달성하기 위한 본 발명에 따른 발광 다이오드의 제조 방법은 기판 위에 n형 반도체층을 형성하는 단계, n형 반도체층 위에 활성층을 형성하는 단계, 활성층 위에 p형 반도체층을 형성하는 단계, 기판 아래에 전계 유도 패턴을 배치하는 단계, p형 반도체 층 위에 전기 방사 방법으로 금속-산화물로 이루어지는 제1 전극을 형성하는 단계, 전계 유도 패턴을 제거하고 상기 제1 전극 위에 그래핀으로 이루어지는 제2 전극을 형성하는 단계, 제2 전극 위에 p형 전극을 형성하는 단계, 그리고 n형 반도체층 n형 전극을 형성하는 단계를 포함한다.
상기 전계 유도 패턴과 상기 제1 전극은 그물망 구조를 가질 수 있다.
상기 제1 전극은 10cPs 내지 50cPs의 점도의 방사 용액으로 형성할 수 있다.
본 발명에서와 같이 그래핀으로 투명 전극을 형성하면 자외선 영역에서 적외선 영역까지 모든 영역에서 투과 효율이 향상된 발광 다이오드를 제공할 수 있다.
그리고 그물망 전극을 형성함으로써 그래핀으로 이루어지는 전극에 크랙이 발생하더라도 그물망 전극에 의해서 전류가 차단되는 현상이 발생하지 않는다.
도 1은 본 발명의 한 실시예에 따른 발광다이오드의 평면도이다.
도 2는 도 1의 II-II선을 따라 잘라 도시한 단면도이다.
도 3은 도 1의 발광 다이오드의 제1 전극의 평면도이다.
도 4 및 도 5는 본 발명의 다른 실시예에 따른 제1 전극의 평면도이다.
도 6은 본 발명의 한 실시예에 따른 발광 다이오드를 제조하는 방법 중 중간 단계에서의 단면도이다.
도 7은 본 발명의 한 실시예에 따른 발광 다이오드를 제조하는 방법 중 중간 단계에서의 전극의 평면도이다.
도 8은 본 발명의 한 실시예에 따른 전기 방사 장치를 개략적으로 도시한 도면이다.
도 9는 본 발명의 한 실시예에 따른 발광 다이오드를 제조하기 위한 제1 마스크의 평면도이다.
도 10, 도 13 및 도 15는 본 발명의 한 실시예에 따른 발광 다이오드를 제조하는 방법 중 중간 단계에서의 평면도이다.
도 11 및 도 12는 도 10의 XI-XI선을 따라 잘라 도시한 단면도이다.
도 14는 도 13의 XIV-XIV선을 따라 잘라 도시한 단면도이다.
도 16은 도 15의 XVI-XVI선을 따라 잘라 도시한 단면도이다.
도 17은 본 발명의 다른 실시예에 따른 발광 다이오드를 제조하는 방법 중 중간 단계에서의 단면도이다.
도 2는 도 1의 II-II선을 따라 잘라 도시한 단면도이다.
도 3은 도 1의 발광 다이오드의 제1 전극의 평면도이다.
도 4 및 도 5는 본 발명의 다른 실시예에 따른 제1 전극의 평면도이다.
도 6은 본 발명의 한 실시예에 따른 발광 다이오드를 제조하는 방법 중 중간 단계에서의 단면도이다.
도 7은 본 발명의 한 실시예에 따른 발광 다이오드를 제조하는 방법 중 중간 단계에서의 전극의 평면도이다.
도 8은 본 발명의 한 실시예에 따른 전기 방사 장치를 개략적으로 도시한 도면이다.
도 9는 본 발명의 한 실시예에 따른 발광 다이오드를 제조하기 위한 제1 마스크의 평면도이다.
도 10, 도 13 및 도 15는 본 발명의 한 실시예에 따른 발광 다이오드를 제조하는 방법 중 중간 단계에서의 평면도이다.
도 11 및 도 12는 도 10의 XI-XI선을 따라 잘라 도시한 단면도이다.
도 14는 도 13의 XIV-XIV선을 따라 잘라 도시한 단면도이다.
도 16은 도 15의 XVI-XVI선을 따라 잘라 도시한 단면도이다.
도 17은 본 발명의 다른 실시예에 따른 발광 다이오드를 제조하는 방법 중 중간 단계에서의 단면도이다.
그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이하 도면을 참고하여 본 발명의 한 실시예에 따른 발광다이오드에 대해서 구체적으로 설명한다.
도 1은 본 발명의 한 실시예에 따른 발광다이오드의 평면도이고, 도 2는 도 1의 II-II선을 따라 잘라 도시한 단면도이고, 도 3은 도 1의 발광 다이오드의 제1 전극의 평면도이고, 도 4 및 도5는 본 발명의 다른 실시예에 따른 제1 전극의 평면도이다.
도 1 및 도 2에 도시한 바와 같이, 본 발명의 한 실시예에 따른 발광다이오드는 기판(100), 기판 위에 형성되어 있는 버퍼층(102), 버퍼층 위에 위치하는 n형 반도체층(104), n형 반도체층(104) 위에 위치하는 활성층(106), 활성층(106) 위에 위치하는 p형 반도체층(108), p형 반도체층(108) 위에 위치하는 투명 전극(110)을 포함하고, n형 반도체층(104) 위에 위치하는 n형 전극(112)과 투명 전극(30) 위에 위치하는 p형 전극(114)을 포함한다.
기판(100)은 질화갈륨 반도체의 성장이 용이한 사파이어 기판일 수 있다.
버퍼층(102)은 도전형 불순물이 도핑되지 않은(undoped) 질화 갈륨으로 이루어지며, 기판(100)과 반도체층의 격자 상수 및 열 팽창 계수의 차이를 극복하기 위해 형성한다.
n형 반도체층(104), 활성층(106) 및 p 반도체층(108)은 InxAlyGa(1-x-y)N 조성식(여기서, 0≤X, 0≤Y, X+Y≤1)을 갖는 반도체 물질일 수 있다. n형 반도체층은 n형 도전형 불순물이 도핑된 GaN층 또는 GaN/AlGaN층으로 이루어질 수 있고, p형 반도체층은 p형 도전형 불순물이 도핑된 GaN층 또는 GaN/AlGaN층으로 이루어질 수 있다.
그리고 활성층은 다중 양자 우물(multi quantum well: MQW) 구조의 GaN/InGaN층으로 이루어질 수 있다.
투명 전극(110)은 제1 전극(12)과 제1 전극 위에 위치하는 제2 전극(14)을 포함한다.
투명 전극(110)의 면저항은 100Ω/㎠이하이고, 80%이상의 광투과율을 가진다. 투명 전극(110)은 100nm 내지 500nm의 두께일 수 있으며, 비저항은 1ㅧ10-3Ωㅇcm일 수 있다.
제1 전극(12)은 p형 반도체(108)보다 낮은 일-함수(work function)를 가지며 그래핀 전극보다는 큰 일-함수를 가지는 금속 산화물로 이루어질 수 있으며, ITO, ZnO, SnO2, TiO2, SbO2, NiO, CrO, CuO 중 적어도 하나를 포함하여 이루어질 수 있다. 제1 전극(12)은 쇼트키 장벽(shottky barrier height, SBH)의 높이를 낮춤으로서 p형 반도체(108)와 제2 전극(14) 사이의 접촉 저항을 낮춘다.
이때, 제1 전극(12)은 도 3에서와 같이 선폭(D)이 10nm 내지 100nm인 그물망 구조를 가질 수 있다. 그물망 구조는 복수의 제1 도전 패턴(51)과 제2 도전 패턴(53)이 교차할 수 있으며, 제1 도전 패턴(5)과 제2 도전 패턴(7)은 선형이다.
또한, 제1 전극(12)은 도 4 및 도 5에 도시한 바와 같이 원형 또는 다각형으로 이루어지는 제3 도전 패턴(55), 제3 도전 패턴(55)으로부터 돌출하여 이웃하는 제3 도전 패턴(55) 사이를 연결하는 제4 도전 패턴(57), 제3 도전 도전 패턴(55)으로부터 제4 도전 패턴(57)과 수직한 방향으로 돌출하여 이웃하는 제3 도전 패턴(55) 사이를 연결하는 복수의 제5 도전 패턴(59)을 포함한다.
이때, 제4 도전 패턴(57)과 제5 도전 패턴(59)은 선형일 수 있다.
다시 도 1 및 도 2를 참조하면, 제2 전극(14)은 그래핀으로 이루어질 수 있으며, 그래핀은 공유결합으로 연결된 탄소 원자 층이 단층 또는 다층으로 이루어진다. 이때, 각 층의 탄소 원자 층은 6원환을 기본반복단위로 층을 이루며 5원화 또는 7원환을 더 포함할 수도 있다.
p형 전극(114)과 n형 전극(112)은 니켈 또는 구리로 이루어질 수 있다.
이하에서는 도 6 내지 도 9와 기 설명한 도 2를 참조하여 본 발명의 한 실시 예에 따른 발광 다이오드를 제조하는 방법에 대해서 구체적으로 설명한다.
도 6은 본 발명에 따른 발광 다이오드를 제조하는 방법 중 중간 단계에서의 단면도이고, 도 7은 본 발명에 따른 발광 다이오드를 제조하는 방법 중 중간 단계에서의 전극의 평면도이고, 도 8은 본 발명의 한 실시 예에 따른 전기 방사 장치를 개략적으로 도시한 도면이고, 도 9는 본 발명에 따른 발광 다이오드를 제조하기 위한 제1 마스크의 평면도이고, 도 10, 도 13 및 도 15는 본 발명에 따른 발광 다이오드를 제조하는 방법 중 중간 단계에서의 평면도이고, 도 11 및 도 12는 도 10의 XI-XI선을 따라 잘라 도시한 단면도이고, 도 14는 도 13의 XIV-XIV선을 따라 잘라 도시한 단면도이고, 도 16은 도 15의 XVI-XVI선을 따라 잘라 도시한 단면도이다.
먼저, 도 6에 도시한 바와 같이 기판(100) 위에 버퍼층(102), n형 반도체층(104), 활성층(106) 및 p형 반도체층(108)을 차례로 형성한다.
n형 반도체층(104) 및 p형 반도체층(108)과 활성층(106)은 유기 금속 화학 기상 증착(metal organic chemical vapor depositon: MOCVD), 액상 에피택셜(liquid phase epitaxy), 수소액상성장(hydride vapor phase epitaxy), 분자 빔 에피텍셜법(molecular beam epitaxy) 등의 공정을 통해 형성될 수 있다.
도 7에 도시한 바와 같이, p형 반도체층(108) 위에 제1 마스크(300)를 배치한 후 전기 방사 방법으로 제1 전극 패턴(51)을 형성한 후, 진공 챔버(chamber)에 500도에서 90분동안 열처리를 수행하여 잔여 용매를 제거한다. 제1 마스크(300)는 도 8에 도시한 바와 같이 일 방향으로 일정한 간격으로 배치된 복수의 선형 개구부(35)를 가진다.
전기 방사 방법은 도 9에 도시한 바와 같이, 수 백 내지 수천 V이상의 고전압에 의한 정전기력에 의해서 저장소(reservoir)(60)에 저장된 고분자 용액 또는 고분자 용융체가 노즐(65)을 통해서 접지(ground) 콜렉트(corrector) 위에 위치하여 그라운드(ground) 상태인 기판(100)의 p형 반도체(도시하지 않음) 위로 이동하면서 패턴을 형성한다.
이때, 노즐(65)은 금속으로 형성되며 지름은 5㎛ 내지 200㎛이고, 방사 용액은 10cps 내지 50cps 사이의 점도를 가지며, 방사 용액은 nl/min 내지 ul/min의 속도로 토출될 수 있다.
방사 용액은 아연(Zn), 인(In), 티타니움(Ti), 주석(Sn), 동(Cu) 및 안티몬(Sb) 등의 금속 입자를 포함하는 쿠퍼아세테이트(cooper-acetate), 모노하이트레이트(mono hydrate, (CH3COO)2Cu), 타티늄테트라-이소프로폭사이드(titanium tetra-isopropoxide, Ti[OCH(CH3)2]4), 틴 이소-프로폭사이드(Sn[OCH(CH3)2]4), 안티모니 이소-프로폭사이드(antimony iso-propoxide, C9H21O3Sb) 와 같은 금속염과 10cps 내지 50cps의 점도를 가지는 용매를 혼합하여 형성한다.
용매는 디-에틸렌 글리콜(di-ethylene glycol), 테르피네올(terpineol), 에틸렌 글리콜(ethylene glycol), 디-에틸렌 글리콜 모노 벤질 에테르(di-ethylene glycol mono-benzyl ether), 프로필렌 글리콜 모노-페닐 에테르(propylene glycol mono-phenyl ether), 글리세롤(glycerol), 플로필렌 글리콜(propylene glycol), 트리-에틸렌 글리콜(tri-ethylene glycol) 중 적어도 하나를 포함할 수 있다.
다음, 도 10 및 도 11에 도시한 바와 같이, 제1 마스크를 제거한 후 제1 도전 패턴(51) 위에 제2 마스크(37)를 배치한 후 제2 도전 패턴(53)을 형성한다. 제2 도전 패턴(53)은 제1 도전 패턴(51)과 교차하는 방향으로 형성한다.
제2 마스크(37)는 복수의 선형 개구부(37)를 가지고, 제1 도전 패턴(51)과 교차하는 방향으로 선형 개구부(37)를 배치한다. 제2 도전 패턴(53)은 제1 도전 패턴(51)과 동일한 방법으로 형성할 수 있다.
이처럼 전기 방사 방법으로 제1 도전 패턴(51) 및 제2 도전 패턴(53)을 가지는 제1 전극(12)을 형성하면 제1 전극(12)을 형성하기 위한 포토리소그래피 공정을 실시하지 않으므로 공정 시간을 감소시킬 수 있다.
다음, 도 12에 도시한 바와 같이, 제2 마스크를 제거한 후 제1 전극(12) 위에 제2 전극(14)을 형성한다.
제2 전극(14)은 그래핀을 포함하는 전사 기판을 이용하여 전사하여 형성할 수 있다. 구체적으로는 산화규소막이 형성된 SOI(silicon on insulator) 기판 위에 전자 빔 조사 장치를 사용하여 니켈(Ni), 구리(Cu) 및 백금(Pt) 등과 같이 탄소를 잘 흡착하는 전이 금속으로 이루어지는 촉매층을 형성한다. 촉매층은 대략 200nm의 두께로 형성한다.
그리고 촉매층이 형성된 기판을 열처리하여 탄소층을 형성한다. 이때, 열처리는 열 기상 증착 장치(thermal chemical vapor deposition, T-CVD)나 급속 승온 기상 증착 장치(apid thermal chemical vapor deposition, RT-CVD)에 넣어서 1,000℃ 이상의 고온을 유지시키고, 증착 장치 내에 CH4, H2, Ar의 혼합가스를 주입하여 진행한다.
이후, 급속 냉각으로 촉매층과 결합한 탄소를 분리시킴으로써 촉매층 표면에 그래핀을 성장시키고, 그래핀 위에 PDMS(polydimethylsiloxane) 또는 PMMA(poly(methylmethacrylate))로 이루어지는 전사 기판을 형성한다. 그런 다음 촉매층을 제거한다.
이후, 전사 기판을 이용하여 제1 전극(12) 위에 그래핀을 전사시키고 아세톤으로 전사 기판을 제거하여 그래핀으로 이루어지는 제2 전극을 형성한다.
다음, 도 13 및 도 14에 도시한 바와 같이, 제1 쉐도우 마스크(도시하지 않음)를 배치한 후 건식 식각하여 n형 반도체를 노출하는 제1 개구부(95)를 형성 후, 제1 개구부(95) 내에 n형 반도체와 접촉하는 n형 전극을 형성한다. N형 전극은 진공 챔버(chamber)에서 구리(Cu), 니켈(Ni), 크롬(Cr), 골드(Au) 또는 TiAu 중 어느 하나를 증착하여 형성할 수 있다.
다음, 도 15 및 도 16에 도시한 바와 같이, 제2 쉐도우 마스크(도시하지 않음)를 배치한 후, 염소(Cl2) 가스를 진공 챔버 내에 주입하여 ICP(Indutively Coupled Plasma) 장비를 사용하여 먼저 상부의 그래핀 층을 식각한다. 그리고 산소(O2) 가스를 주입하여 그래핀 하부에 위치한 질화갈륨(GaN) 층을 식각하여 p형 반도체를 노출하는 제 2 개구부(97)을 형성한다.
이후, 도 1 및 도 2에 도시한 바와 같이, 제2 개구부(97) 내에 Cr, Au 또는 TiAu 중 어느 하나를 증착하여 p형 전극을 형성한다.
이하에서는 본 발명의 다른 실시 예에 따른 발광 다이오드의 제조 방법에 대해서 도 17과 기 설명한 도 6, 도 13 내지 도 16을 참조하여 구체적으로 설명한다.
도 17은 본 발명의 다른 실시 예에 따른 발광 다이오드를 제조하는 방법 중 중간 단계에서의 단면도이다.
먼저 도 6에서와 같이 기판(100) 위에 버퍼층(102), n형 반도체층(104), 활성층(106), p형 반도체층(108)을 차례로 형성한다.
다음, 도 17에 도시한 바와 같이, 기판(100) 아래에 전계 유도 패턴(700)을 배치한 후 전기 방사 방법으로 제1 전극(12)을 형성한다.
전계 유도 패턴(700)은 형성하고자 하는 제1 전극(12)과 동일한 평면 패턴을 가지며 노즐과 함께 전계를 형성한다.
이처럼 전계 유도 패턴(700)을 형성하면 노즐로부터 토출된 방사 용액이 전계 유도 패턴(700)을 따라서 기판(100) 위에 증착되어 제1 전극(12)을 형성한다.
다음, 도 13 내지 도 16에서와 같이 제2 전극(14), n형 전극(112), p형 전극(114)을 형성한다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
12: 제1 전극 14: 제2 전극
35, 37: 개구부 51: 제1 전극 패턴
53: 제2 전극 패턴 55: 제3 전극 패턴
57: 제4 전극 패턴 59: 제5 전극 패턴
65: 노즐 95, 97: 개구부
100: 기판 102: 버퍼층
104: n형 반도체층 106: 활성층
108: p형 반도체층 110: 투명 전극
112: n형 전극 114: p형 전극
110: 투명 전극 300: 제1 마스크
302: 제2 마스크 700: 전계 유도 패턴
35, 37: 개구부 51: 제1 전극 패턴
53: 제2 전극 패턴 55: 제3 전극 패턴
57: 제4 전극 패턴 59: 제5 전극 패턴
65: 노즐 95, 97: 개구부
100: 기판 102: 버퍼층
104: n형 반도체층 106: 활성층
108: p형 반도체층 110: 투명 전극
112: n형 전극 114: p형 전극
110: 투명 전극 300: 제1 마스크
302: 제2 마스크 700: 전계 유도 패턴
Claims (13)
- 기판,
상기 기판 위에 위치하는 n형 반도체층,
상기 n형 반도체층 위에 위치하는 활성층,
상기 활성층 위에 위치하는 p형 반도체층,
상기 p형 반도체 층 위에 위치하며 금속-산화물로 이루어지는 제1 전극,
상기 제1 전극 위에 위치하며 그래핀으로 이루어지는 제2 전극,
상기 제2 전극 위에 위치하는 p형 전극, 그리고
상기 n형 반도체층 위에 위치하는 n형 전극
을 포함하고,
상기 제1 전극의 일함수는 상기 p형 반도체층의 일함수보다 작고, 상기 제2 전극의 일함수보다 큰 발광 다이오드. - 제1항에서,
상기 제1 전극은 그물망 구조를 가지는 발광 다이오드. - 제2항에서,
상기 제1 전극은 원형 또는 다각형으로 이루어지며 행렬을 이루는 복수의 제1 도전 패턴,
상기 제1 도전 패턴으로부터 돌출하여 이웃하는 제1 도전 패턴 사이를 연결하는 복수의 제2 도전 패턴,
상기 제1 도전 패턴으로부터 상기 제2 도전 패턴과 수직한 방향으로 돌출하여 이웃하는 제1 도전 패턴 사이를 연결하는 복수의 제3 도전 패턴
을 포함하고,
상기 제2 도전 패턴과 상기 제3 도전 패턴은 선형인 발광 다이오드. - 제2항에서,
상기 제1 전극의 선폭은 10nm 내지 100nm 인 발광 다이오드. - 제1항에서,
상기 제1 전극은 ITO, ZnO, SnO2, TiO2, SbO2, NiO, CrO, CuO 중 적어도 하나를 포함하는 발광 다이오드. - 기판 위에 n형 반도체층을 형성하는 단계,
상기 n형 반도체층 위에 활성층을 형성하는 단계,
상기 활성층 위에 p형 반도체층을 형성하는 단계,
상기 p형 반도체 층 위에 마스크를 배치한 후 전기 방사 방법으로 제1 전극을 형성하는 단계,
상기 마스크를 제거한 후 상기 제1 전극 위에 그래핀으로 이루어지는 제2 전극을 형성하는 단계,
상기 제2 전극 위에 p형 전극을 형성하는 단계, 그리고
상기 n형 반도체층 n형 전극을 형성하는 단계
를 포함하는 발광 다이오드의 제조 방법. - 제6항에서,
상기 제1 전극을 형성하는 단계는
선형의 제1 개구 패턴을 가지는 제1 마스크를 배치하는 단계,
상기 제1 개구 패턴 내에 방사 용액을 방사하여 상기 제1 전극의 제1 도전 패턴을 형성하는 단계,
상기 제1 개구 패턴 위에 선형의 제2 개구 패턴을 가지는 제2 마스크를 배치하는 단계,
상기 제2 개구 패턴 내에 상기 방사 용액을 방사하여 상기 제1 전극의 제2 도전 패턴을 형성하는 단계
를 포함하고,
상기 제2 개구 패턴과 상기 제1 개구 패턴은 교차하도록 배치하는 발광 다이오드의 제조 방법. - 제7항에서,
상기 방사 용액은 10cPs 내지 50cPs의 점도를 가지는 발광 다이오드의 제조 방법. - 제8항에서,
상기 방사 용액은 아연(Zn), 인(In), 티타니움(Ti), 주석(Sn), 동(Cu) 및 안티몬(Sb) 등의 금속 입자를 포함하는 쿠퍼아세테이트(cooper-acetate), 모노하이트레이트(mono hydrate, (CH3COO)2Cu), 타티늄테트라-이소프로폭사이드(titanium tetra-isopropoxide, Ti[OCH(CH3)2]4), 틴 이소-프로폭사이드(Sn[OCH(CH3)2]4), 안티모니 이소-프로폭사이드(antimony iso-propoxide, C9H21O3Sb) 와 같은 금속염과 10cps 내지 50cps의 점도를 가지는 용매를 포함하는 발광 다이오드의 제조 방법. - 제9항에서,
상기 용매는 디-에틸렌 글리콜(di-ethylene glycol), 테르피네올(terpineol), 에틸렌 글리콜(ethylene glycol), 디-에틸렌 글리콜 모노 벤질 에테르(di-ethylene glycol mono-benzyl ether), 프로필렌 글리콜 모노-페닐 에테르(propylene glycol mono-phenyl ether), 글리세롤(glycerol), 플로필렌 글리콜(propylene glycol), 트리-에틸렌 글리콜(tri-ethylene glycol) 중 적어도 하나를 포함하는 발광 다이오드의 제조 방법. - 기판 위에 n형 반도체층을 형성하는 단계,
상기 n형 반도체층 위에 활성층을 형성하는 단계,
상기 활성층 위에 p형 반도체층을 형성하는 단계,
상기 기판 아래에 전계 유도 패턴을 배치하는 단계,
상기 p형 반도체 층 위에 전기 방사 방법으로 금속-산화물로 이루어지는 제1 전극을 형성하는 단계,
상기 전계 유도 패턴을 제거하고 상기 제1 전극 위에 그래핀으로 이루어지는 제2 전극을 형성하는 단계,
상기 제2 전극 위에 p형 전극을 형성하는 단계, 그리고
상기 n형 반도체층 n형 전극을 형성하는 단계
를 포함하는 발광 다이오드의 제조 방법. - 제11항에서,
상기 전계 유도 패턴과 상기 제1 전극은 그물망 구조를 가지는 발광 다이오드의 제조 방법. - 제11항에서,
상기 제1 전극은 10cPs 내지 50cPs의 점도의 방사 용액으로 형성하는 발광 다이오드의 제조 방법.
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