KR20100027410A - 반도체 발광소자 및 그 제조방법 - Google Patents

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실시 예는 반도체 발광소자 및 그 제조방법에 관한 것이다.
실시 예에 따른 반도체 발광소자는, 제 1도전형 반도체층; 상기 제 1도전형 반도체층 위에 형성된 활성층; 상기 활성층 위에 형성된 제 2도전형 반도체층을 포함하며, 상기 제1도전형 반도체층 및 제2도전형 반도체층 중 적어도 한 층에는 고 전도층 및 저 전도층을 포함한다.
반도체, 발광소자, 전류확산

Description

반도체 발광소자 및 그 제조방법{Semiconductor light emitting device and fabrication method thereof}
실시 예는 반도체 발광소자 및 그 제조방법에 관한 것이다.
Ⅲ-Ⅴ족 질화물 반도체(group Ⅲ-Ⅴ nitride semiconductor)는 물리적, 화학적 특성으로 인해 발광 다이오드(LED) 또는 레이저 다이오드(LD) 등의 발광 소자의 핵심 소재로 각광을 받고 있다. Ⅲ-Ⅴ족 질화물 반도체는 통상 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 이루어져 있다.
발광 다이오드(Light Emitting Diode : LED)는 화합물 반도체의 특성을 이용하여 전기를 적외선 또는 빛으로 변환시켜서 신호를 주고 받거나, 광원으로 사용되는 반도체 소자의 일종이다.
이러한 질화물 반도체 재료를 이용한 LED 혹은 LD(Laser Diode)의 광을 얻기 위한 발광 소자에 많이 사용되고 있으며, 단말기의 키패드 발광부, 전광판, 조명 장치 등 제품의 광원으로 응용되고 있다.
실시 예는 제1도전형 반도체층 또는/및 제2도전형 반도체층에 고 농도층 및 저 농도층을 구비함으로써, 전류를 확산시켜 줄 수 있는 반도체 발광소자 및 그 제조방법을 제공한다.
실시 예는 제1도전형 반도체층 또는/및 제2도전형 반도체층의 일부에는 전류 주입 방향에 대해 고 전도층 및 저 전도층의 순서로 적층됨으로써, 수직 방향 및 수평 방향으로의 전류확산을 개선시켜 줄 수 있는 반도체 발광소자 및 그 제조방법을 제공한다.
실시 예에 따른 반도체 발광소자는, 제 1도전형 반도체층; 상기 제 1도전형 반도체층 위에 형성된 활성층; 상기 활성층 위에 형성된 제 2도전형 반도체층을 포함하며, 상기 제1도전형 반도체층 및 제2도전형 반도체층 중 적어도 한 층에는 고 전도층 및 저 전도층을 포함한다.
실시 예에 따른 반도체 발광소자 제조방법은 고 전도층 및 저 전도층을 포함하는 제1도전형 반도체층을 형성하는 단계; 상기 제1도전형 반도체층 위에 활성층을 형성하는 단계; 상기 활성층 위에 제2도전형 반도체층을 형성하는 단계를 포함한다.
실시 예는 전류 확산을 개선시켜 줄 수 있다.
실시 예는 반도체 발광소자의 전기적, 광학적 효율을 개선시켜 줄 수 있다.
실시 예는 ESD 내성이 강한 소자를 제공할 수 있다.
이하 첨부된 도면을 참조하여 실시 예를 설명하면 다음과 같다.
도 1은 제 1실시 예에 따른 반도체 발광소자를 나타낸 도면이며, 도 2는 도 1의 제2전도층 및 제3전도층에서의 전류 이동 상태를 나타낸 도면이다.
도 1을 참조하면, 반도체 발광소자(100)는 기판(110), 언도프드 반도체층(120), 제 1도전형 반도체층(130), 활성층(140), 제 2도전형 반도체층(150A)을 포함한다.
상기 기판(110)은 사파이어(Al2O3),SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP, Ge 중 적어도 하나를 이용할 수 있으며, 도전 특성을 갖는 기판으로 이용할 수도 있다. 상기 기판(110)의 위 또는/및 아래에는 요철 패턴이 형성될 수 있으며, 상기 요철 패턴은 형상은 스트라이프 형태, 렌즈 형태, 기둥 형태, 뿔 형태 중 어느 하나를 포함할 수 있다.
상기 기판(110) 위에는 3족-5족 질화물 반도체가 성장되는 데, 성장 장비는 전자빔 증착기, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착기(dual-type thermal evaporator) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등에 의해 형성할 수 있으며, 이러한 장비로 한정하지는 않는다.
상기 기판(110) 위에는 버퍼층(미도시)이 형성될 수 있다. 상기 버퍼층은 GaN 재료와 기판 재료의 격자 부정합을 완화시켜 줄 수 있으며, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나로 형성될 수 있다.
상기 기판(110) 위에는 언도프드 반도체층(120)이 형성될 수 있다. 상기 언도프드 반도체층(120)은 undoped GaN층일 수 있다. 여기서, 상기 버퍼층(미도시) 및/또는 언도프드 반도체층(120)은 형성하지 않거나, 최종 소자에 존재하지 않을 수도 있다.
상기 제1도전형 반도체층(130)은 제1전극 접촉층으로 기능할 수 있으며, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나로 형성될 수 있다. 상기 제1도전형 반도체층(130)에는 제1도전형 도펀트가 도핑된다. 상기 제1도전형 도펀트는 n형 도펀트로서, Si, Ge, Sn , Se, Te를 포함한다.
상기 제1도전형 반도체층(130)은 예컨대, NH3, TMGa( 또는 TEGa), 및 Si와 같은 n형 도펀트를 포함한 실란가스를 공급하여 소정 두께의 n형 GaN층을 형성할 수 있다.
상기 제1도전형 반도체층(130)은 소정 영역에 전류 확산(current spreading) 구조를 포함한다. 상기 전류 확산 구조는 인가되는 전류를 수직 확산을 억제하여 수평 확산시켜 줄 수 있는 구조로서, 서로 다른 도펀트 농도를 가지는 층을 적층한 구조를 포함할 수 있다.
상기 제1도전형 반도체층(130)은 제1내지 제3전도층(131,132,133)을 포함한다. 상기 제1전도층(131)은 상기 언도프드 반도체층(120) 위에 형성되며, 상기 제1전도층(131) 위에는 전류 확산 구조로서, 상기 제2전도층(132) 및 제3전도층(133) 이 교대로 형성된다.
상기 제1전도층(131)은 노말 농도의 n형 반도체층 또는 고 농도의 n형 반도체층으로 형성될 수 있다. 여기서, 상기 제1전도층(131)에는 제1도전형 도펀트가 도핑되며, 도핑 농도는 5~6 ×1016cm-3 또는 그 이상으로 도핑될 수 있다.
상기 제2전도층(132)은 수평 방향으로의 전류 이동이 활발히 일어나는 층이며, 상기 제3전도층(133)은 그 아래의 제2전도층(132)의 전류에 대해 수직 방향으로의 전류 이동을 억제하는 층으로 기능한다. 즉, 상기 제2전도층(132)은 고 농도층이고 저 저항층이며, 상기 제3전도층(133)은 저 농도층이고 고 저항층으로 형성될 수 있다. 상기 제1도전형 반도체층(130)에서 고 전도층, 고 저항층, 저 전도층, 저 저항층의 기준은 상기 제1도전형 반도체층(130)에서 노말 농도의 n형 반도체층 예컨대, 상기 제1전도층(131)에 대해 고 전도, 고 저항, 저 전도, 저 저항 특성을 갖는 층으로 정의할 수 있다.
상기 제2전도층(132)의 제1도전형 도펀트의 도핑 농도는 5~9 × 1018cm-3 이상이며, 상기 제3전도층(133)의 제1도전형 도펀트의 도핑 농도는 1~5 × 1015cm-3 이하로 도핑된다. 또한 상기 제3전도층(133)에는 제2도전형 도펀트가 더 도핑될 수도 있으며, 도펀트를 도핑하지 않을 수도 있다.
상기 제2전도층(132)의 Sheet resistivity는 60~80 Ω/sq 범위로 형성될 수 있으며, 상기 제3전도층(133)의 Sheet resistivity는 100~200 Ω/sq 범위로 형성될 수 있다.
상기 제2전도층(132)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나로 형성될 수 있으며, 상기 제3전도층(133)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나로 형성될 수 있다. 상기 제2전도층(132)의 반도체 재료와 상기 제3전도층(133)의 반도체 재료는 서로 동일하거나 다를 수 있다.
상기 제2전도층(132) 및 제3전도층(133)은 주기적으로 형성될 수 있며, 1 ~ 50 주기로 형성될 수 있다. 상기 제2전도층(132) 및 제3전도층(133)의 두께는 500~1000Å로 형성될 수 있다. 여기서, 상기 두께는 상기 제2전도층(132) 및 제3전도층(133)의 전체 두께 또는 적어도 한 주기의 두께를 나타낼 수 있다.
상기 제2전도층(132) 및 제3전도층(133)의 형성 위치는 상기 제1도전형 반도체층(130)의 소정 위치에 형성될 수 있으며, 예컨대 상층부 또는 중앙 부근에 형성될 수 있다.
여기서, 상기 제1도전형 반도체층(130)의 최상층(예: 활성층과 접촉되는 층)은 상기 제2전도층(132) 또는 상기 제3전도층(133)이 형성될 수 있으며, 바람직하게는 제2전도층(132)이 형성될 수 있다.
도 2에 도시된 바와 같이, 상기 제3전도층(133)은 저 농도층이기 때문에, 그 아래의 제2전도층(132)에서 상기 제3전도층(133)으로 이동하려는 전자(-)의 수직 방향의 이동(M1)을 억제하게 된다. 이에 따라 상기 제2전도층(132)의 전자(-)는 수직 방향으로의 이동(M1)이 억제되어, 수직 방향의 이동(M1)보다는 수평 방향으로의 이동(M2)이 커진다. 즉, 상기 제3전도층(133)은 수직 방향 전류 이동 억제 효과가 있으며, 상기 제2전도층(132)은 상기 제3전도층(133)에 의해 수평 방향으로의 전류 확산 효과가 있다.
상기 제 2전도층(132)에서 캐리어 전자의 이동은 수평 방향 및 수직 방향으로 확산된다. 이때 상기 제2전도층(132) 위에 상기 제3전도층(133)이 배치되어 있기 때문에, 상기 제2전도층(132)에서의 캐리어 전자는 수직 방향의 이동(M1)보다는 수평 방향의 이동(M2,M3)이 커지게 된다. 즉, 캐리어 전자는 제3전도층(133)에 의해 수직 방향으로의 이동(M1) 속도보다는 수평 방향으로의 이동(M2) 속도가 크게 된다.
또한 상기 제2전도층(132)과 제3전도층(133)의 주기가 몇 주기 반복됨으로써, 전류는 보다 넓은 영역으로 균일하게 확산될 수 있다.
이에 따라 상기 제1도전형 반도체층(130)의 제2전도층(132)에서 전류가 확산되어 제3전도층(133)으로 공급됨으로써, 활성층(140)으로 캐리어 전자가 균일하게 주입될 수 있다.
상기 제1도전형 반도체층(130) 위에는 활성층(140)이 형성된다. 상기 활성층(140)은 단일 양자 우물 또는 다중 양자 우물(MQW) 구조로 형성되며, InGaN/GaN 또는 AlGaN/GaN 등으로 형성될 수 있다.
상기 제1도전형 반도체층(130)과 활성층(140) 사이에는 제1도전형 클래드층(미도시)이 형성될 수 있다. 상기 제1도전형 클래드층은 n형 AlGaN로 형성될 수 있다.
상기 활성층(140) 위에는 제2도전형 반도체층(150A)이 형성된다. 상기 제2도 전형 반도체층(150A)은 제2도전형 도펀트가 도핑된 p형 반도체층으로 구현될 수 있다. 상기 p형 반도체층은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 등과 같은 화합물 반도체 중 어느 하나로 이루어질 수 있다. 상기 제2도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등에서 적어도 하나를 첨가될 수 있다.
상기 제2도전형 반도체층(150A)은 예컨대, NH3, TMGa( 또는 TEGa), 및 Cp2Mg와 같은 p형 도펀트를 포함한 가스를 공급하여 소정 두께의 p형 GaN층을 형성할 수 있다.
상기 제2도전형 반도체층(150A) 위에는 투명전극층(미도시)이 형성될 수 있다. 상기 투명 전극층은 ITO, ZnO, IrOx, RuOx, NiO의 물질 중에서 선택되어 형성될 수 있다. 상기 반도체 발광소자(100)는 상기 제1도전형 반도체층(130)이 n형 반도체층, 상기 제2도전형 반도체층(150A)은 p형 반도체층으로 구현하거나, 이의 역 구조로 구현할 수 있다. 또한 상기 제2도전형 반도체층(150A) 위에 n형 반도체층 또는 p형 반도체층을 형성할 수도 있다. 이에 따라 상기 반도체 발광소자(100)는 n-p 접합 구조, p-n 접합 구조, n-p-n 접합 구조, p-n-p 접합 구조 중 어느 한 구조로 구현할 수 있다.
상기 제1도전형 반도체층(130)에 인가되는 전류는 상기 제2전도층(132) 및 제3전도층(133)에 의해 전 영역에 골고루 확산(current spreading)되고 균일한 분포로 상기 활성층(140)에 주입된다. 상기 활성층(140)에는 전류가 균일하게 퍼져서 주입되므로, 광 효율이 개선되는 효과가 있다.
또한 발광소자(100)에는 역 전압이나 정전기에 의한 순간 전압도 소자 전체가 분산하여 해소하기 때문에 ESD(Electro-Static Discharge) 내성도 증가하게 되며, 이러한 ESD 내성의 증가는 소자의 수명과 신뢰성을 개선시킬 수 있다.
도 3은 제2실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이며,도 4는 도 3의 제4전도층 및 제5전도층에서의 전류 이동 상태를 나타낸 도면이다. 이러한 제2실시 예는 제1실시 예에 동일한 부분에 대해서는 동일 부호로 처리하며, 중복 설명은 생략하기로 한다.
도 3을 참조하면, 반도체 발광소자(100A)는 제1도전형 반도체층(130A), 활성층(140) 및 전류 확산 구조를 가지는 제2도전형 반도체층(150)을 포함한다. 상기 제2도전형 반도체층(150)의 전류 확산 구조는 인가되는 전류를 확산시켜 줄 수 있는 층으로서, 서로 다른 도펀트 농도를 가지는 층을 적층한 구조를 포함할 수 있다.
상기 제2도전형 반도체층(150)에는 제4내지 제6전도층(151,152,155)을 포함한다. 상기 제2도전형 반도체층(150)의 전류 확산 구조인 제4 및 제5전도층(151,152)은 상기 활성층(140)에 가깝거나 인접하게 형성될 수 있다.
상기 활성층(140)과 접촉되는 최하층은 제4전도층(151) 또는 상기 제5전도층(152)이 배치될 수 있으며, 바람직하게 제4전도층(151)이 배치될 수 있다.
상기 제4전도층(151)과 제5전도층(152)은 주기적으로 형성되며, 상기 제4전도층(151)과 제5전도층(152)의 주기는 1~50주기로 형성될 수 있으며, 어느 한 전도층(151 또는 152)이 더 많을 수도 있다.
상기 제4전도층(151)과 제5전도층(152)의 두께는 100~300Å로 형성될 수 있다. 상기 두께는 상기 제4전도층(151)과 제5전도층(152)의 1주기의 두께 또는 전체 두께로 나타낼 수 있다.
상기 제4전도층(151)은 저 농도의 층으로서, 제2도전형 도펀트가 도핑되어 1~5 × 1015 cm-3 이하의 홀 농도로 형성될 수 있다. 상기 제4전도층(151)에는 제1도전형 도펀트가 함께 도핑될 수도 있으며, 도전형 도펀트를 도핑하지 않을 수도 있다.
상기 제5전도층(152)은 고 농도의 층으로서, 제2도전형 도펀트가 도핑되어 3~8 × 1017 cm- 3이상의 홀 농도로 형성될 수 있다.
상기 제4전도층(151)의 sheet resistivity는 200~600K Ω/sq 범위로 형성될 수 있으며, 상기 제5전도층(152)의 sheet resistivity는 10~15K Ω/sq 범위로 형성될 수 있다.
상기 제4전도층(151)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 등과 같은 화합물 반도체 중 어느 하나로 이루어질 수 있으며, 상기 제2전도층(152)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 등과 같은 화합물 반도체 중 어느 하나로 이루어질 수 있다. 상기 제1전도층(151)의 반도체 재료와 상기 제2전도층(152)의 반도체 재료는 서로 동일하거나 다를 수 있다.
상기 제5전도층(152) 위의 제6전도층(155)은 노말 농도의 p형 반도체층이거나 고 농도로 도핑된 p형 반도체층을 포함한다. 여기서, 상기 노말 농도의 p형 반 도체층은 홀 캐리어 농도가 1~9×1017cm-3 정도 또는 그 이상으로 도핑될 수 있다.
상기 제2도전형 반도체층(150)에서 고 전도층, 고 저항층, 저 전도층, 저 저항층의 기준은 상기 제2도전형 반도체층(150)에서 노말 농도의 p형 반도체층 예컨대, 상기 제6전도층(155)에 대해 고 전도, 고 저항, 저 전도, 저 저항 특성을 갖는 층으로 정의할 수 있다.
상기 제2도전형 반도체층(150) 위에서 전류가 인가되면, 상기 전류는 제6전도층(155)을 거쳐 상기 제5전도층(152) 및 제4전도층(151)의 구조를 통해 활성층(140)으로 주입된다. 이때 상기 제5전도층(152)에서는 전류가 수평 방향으로 더 확산되며, 상기 제4전도층(151)에서는 상기 제5전도층(152)에서의 전류의 수직 방향으로의 이동을 억제해 준다. 이에 따라 상기 제5전도층(152)에 공급되는 전류는 수평 방향으로 확산되어 제4전도층(151)을 거쳐 활성층(140)으로 주입될 수 있다.
도 4를 참조하면, 상기 제5전도층(152)에서의 홀(Hole)(+)은 수평 방향 및 수직 방향으로 이동하게 된다. 이때 홀(+)의 이동은 수직 방향으로의 이동(M4)보다는 수평 방향으로의 이동(M5,M6)이 크게 된다. 이는 고 농도의 제5전도층(152) 위에 저 농도의 제6전도층(155)이 형성되어 있기 때문에, 홀 캐리어는 제5전도층(152)으로 진행하는 이동(M4) 속도보다 수평 방향으로 이동(M5,M6)하는 속도가 크게 되므로, 넓은 분포로 확산될 수 있다.
또한 상기 제5전도층(152)과 제4전도층(151)의 주기가 몇 주기 반복됨으로써, 전류는 보다 넓은 영역으로 균일하게 확산될 수 있다.
도 5는 제3실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다. 이러한 제3실시 예는 제1실시 예 및 제2실시 예와 동일한 부분에 대해서는 동일 부호로 처리하며, 중복 설명은 생략하기로 한다.
도 5를 참조하면, 반도체 발광소자(100B)는 전류 확산 구조를 각각 가지는 제1도전형 반도체층(130) 및 제2도전형 반도체층(150)을 포함한다.
상기 제1도전형 반도체층(130)은 제1내지 제3전도층(131,132,133)을 포함하며, 상기 제2내지 제3전도층(132,133)은 전류를 수직 방향으로의 이동을 억제하고 수평 방향으로의 이동을 향상시키는 구조이다. 즉, 상기 제2전도층(132)에서는 도펀트가 고 농도로 도핑되며, 상기 제3전도층(133)은 도펀트가 저 농도로 도핑되어 있어서, 전자는 상기 제2전도층(132)에서 제3전도층(133)의 방향 즉, 수직 방향의 이동보다는 수평 방향으로의 이동이 크게 되어, 수평 방향으로의 확산이 가능하게 된다.
상기 제2도전형 반도체층(150)은 제4내지 제6전도층(151,152,155)을 포함하며, 공급되는 전류는 제5전도층(152)에서 제4전도층(151) 방향 즉, 수직 방향보다는 수평 방향으로 이동이 크게되며, 상기 제4전도층(151)을 거쳐 활성층(140)으로 주입된다.
상기 제1도전형 반도체층(130)의 최 상층은 고전도층인 제3전도층(133)이 배치될 수 있으며, 상기 제2도전형 반도체층(150)의 최 하층은 제4전도층(151)이 배치되거나 고 전도층인 제5전도층(152)이 배치될 수 있으며, 이에 한정하지는 않는 다.
상기 활성층(140)은 전 영역에 균일한 분포로 전자 및 홀이 주입되므로, 상기 홀과 전자는 전 영역에서 골고루 결합되어 광을 발생하게 된다. 이에 따라 반도체 발광소자(100B)의 발광 효율이 개선될 수 있다.
도 6은 도 1을 이용한 수평형 반도체 발광소자를 나타낸 측 단면도이다. 도 6을 설명함에 있어서, 상기에서 언급된 구성 요소에 대한 중복 설명은 생략하기로 한다.
도 6을 참조하면, 반도체 발광소자(100C)는 제1도전형 반도체층(130) 위에 제1전극(161)이 형성되며, 상기 제2도전형 반도체층(150A) 위에 제2전극(163)이 형성된다.
여기서, 상기 제1도전형 반도체층(130)의 일부는 메사 에칭되며, 상기 메사 에칭 과정에서는 상기 제1도전형 반도체층(130)의 제1전도층(131)이 노출되는 깊이로 에칭할 수 있다. 즉, 상기 메사 에칭 깊이는 전류 확산 구조(즉, 132,133)보다는 더 아래에 형성될 수 있다. 상기 제1전극(161)의 형성 위치는 상기 제2전도층(132) 및 제3전도층(133)의 적층 구조의 수평 연장 선상보다 아래에 형성될 수 있다.
상기 제1전극(161)은 상기 제1도전형 반도체층(130)에서 제1전도층(131)에 형성될 수 있다. 상기 제1전도층(131) 위에 형성된 상기 제1전극(161)은 하나 또는 복수개 형성될 수 있다.
상기 제1도전형 반도체층(130)은 그 측면에 배치된 제1전극(161)을 통해 전류를 공급받기 때문에 전류가 집중되어 흐를 수 있는 데, 전류 확산 구조인 제2전도층(132) 및 제3전도층(133)에 의해 전류가 전 영역으로 확산되어 흐를 수 있다.
또한 대면적의 칩 예컨대, 500um×500um의 크기의 칩을 가지고, 10um 이하의 두께를 가지는 수평형 반도체 발광소자에서는 상대적으로 전류 집중이 커질 수 있으며, 이러한 문제를 전류 확산 구조로 해결할 수 있다.
상기 제1도전형 반도체층(130)의 제2전도층(132)에서 전류는 상기 제3전도층(133)의 방향인 수직 방향보다는 수평 방향으로의 이동도가 크기 때문에 수평 방향으로 확산되어 흐르게 된다. 또한 주기적으로 반복되게 형성된 제2전도층(132) 및 제3전도층(133)에 의해 상기 전류는 층의 전 영역으로 골고루 분포하여 흐를 수 있게 된다.
상기 수평형 반도체 발광소자(100C)의 제1도전형 반도체층(130)의 일측에 형성된 상기 제1전극(161)을 통해 인가되는 전류는 상기 제1도전형 반도체층(130)에서 전 영역으로 확산되어 활성층(140)으로 주입된다. 이러한 전류 확산 효과를 통해 광 효율을 개선시켜 줄 수 있으며, ESD 내성이 강한 소자를 제공할 수 있다.
도 7은 도 1을 이용한 수직형 반도체 발광소자를 나타낸 측 단면도이다. 도 7을 설명함에 있어서, 상기에서 언급된 구성 요소에 대한 중복 설명은 생략하기로 한다.
도 7을 참조하면, 수직형 반도체 발광소자(100F)는 도 1과 같은 반도체 발광 소자(100)의 제2도전형 반도체층(150A) 위에 반사전극층(171)을 형성하고, 상기 반사 전극층(171) 위에 전도성 지지부재(175)를 형성하게 된다. 상기 반사전극층(171)은 Al, Ag, Pd, Rh, Pt 또는 이들의 혼합 금속 중 적어도 하나를 포함하며, 상기 전도성 지지부재(175)는 구리 또는 금으로 형성될 수 있으며, 이에 한정하지는 않는다.
이후 상기 기판(도 1의 110) 및 언도프드 반도체층(도 1의 120)을 물리적 및/또는 화학적 방법으로 제거하게 된다. 여기서, 상기 물리적인 제거 방법은 상기 기판(도 1의 110)에 특정 파장의 레이저를 조사하는 LLO 방식을 이용하게 된다. 또한 화학적인 제거 방법은 상기 언도프드 반도체층(도 1의 120)에 식각액을 주입함으로써 상기 기판 및 언도프드 반도체층을 제거할 수 있다.
상기 제1도전형 반도체층(130) 아래에 제1전극(161)을 형성할 수 있으며, 상기 제1전극(161)은 적어도 하나 또는 소정의 패턴 형태로 형성될 수 있다. 상기 제1전극(161)에서 상기 제1도전형 반도체층(130)으로 인가되는 전류는 주기적으로 형성된 제2전도층(132) 및 제3전도층(133)에 의해 전 영역으로 확산되어 활성층(140)으로 공급된다.
도 8은 도 3을 이용한 수직형 반도체 발광소자를 나타낸 도면이다. 도 8을 설명함에 있어서, 상기에서 언급된 구성 요소에 대한 중복 설명은 생략하기로 한다.
도 8을 참조하면, 수직형 반도체 발광소자(100G)는 제2도전형 반도체층(150) 위에 반사전극층(171) 및 전도성 지지부재(175)를 형성한 후, 상기 도 5에 도시된 기판 및 언도프드 반도체층을 제거하게 된다. 그리고 상기 제1도전형 반도체층(130A) 아래에 제1전극(161)을 형성하게 된다.
상기 제2도전형 반도체층(150)에서는 제4전도층(151)에 의해 전류의 수직 이동이 억제되고 제5전도층(152)에 의해 수평 방향으로의 전류 이동이 확산됨으로써, 상기 활성층(140)의 전 영역으로 홀 캐리어가 공급된다.
도 9는 도 5를 이용한 수직형 반도체 발광소자를 나타낸 측 단면도이다. 도 9를 설명함에 있어서, 상기에서 언급된 구성 요소에 대한 중복 설명은 생략하기로 한다.
도 9를 참조하면, 수직형 반도체 발광소자(100H)에는 제1도전형 반도체층(130) 및 제2도전형 반도체층(150)에 전류 확산 구조를 형성한 구조이다.
상기 제1도전형 반도체층(130)은 제3전도층(133)에 의해 인가되는 전류의 수직 방향(즉, 그 위의 제3 전도층 방향)으로의 이동이 억제되고, 제2전도층(132)에 의해 수평 방향으로의 전류 이동이 크게 된다. 이에 따라 전자 캐리어를 전 영역으로 확산시켜 줄 수 있다.
상기 제2도전형 반도체층(150)은 제4전도층(151)에 의해 인가되는 전류의 수직 방향(즉, 그 아래의 제4전도층 방향)으로의 이동이 억제되고, 제5전도층(152)에 의해 수평 방향으로의 전류 이동이 크게 된다. 이에 따라 홀 캐리어를 전 영역으로 확산시켜 줄 수 있다.
상기와 같은 실시 예를 설명함에 있어서, 상기 제1도전형 반도체층 및/또는 제2도전형 반도체층에 전류 인가 방향에 대해 고 전도층/저 전도층으로 적층된 전류 확산 구조를 형성시켜 줌으로써, 제1 전극 또는 제2전극의 형성 위치, 크기에 크게 영향을 받지 않고 전류를 전 영역으로 골고루 확산시켜 줄 수 있다.
또한 상기 활성층의 위 및 아래의 도전형 반도체층 중 적어도 한 층에 고전도층/저전도층의 적층 구조를 포함하는 전류 확산 구조를 형성시켜 줌으로써, 활성층으로 전자 또는/및 홀이 층 전체에 골고루 분포하여 주입될 수 있다. 이에 따라 활성층에서의 발광 효율이 개선될 수 있다.
실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "directly"와 "indirectly"의 의미를 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명하며, 도면에서의 각 층의 두께는 일 예로 설명한다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 제 1실시 예에 따른 반도체 발광소자를 나타낸 측 단면도.
도 2는 도 1의 제2전도층 및 제3전도층에서의 전류 이동 상태를 나타낸 도면.
도 3은 제2실시 예에 따른 반도체 발광소자를 나타낸 측 단면도.
도 4는 도 3의 제4전도층 및 제5전도층에서의 전류 이상 상태를 나타낸 도면.
도 5는 제 3실시 예에 따른 반도체 발광소자를 나타낸 측 단면도.
도 6은 도 1을 이용한 수평형 반도체 발광소자를 나타낸 측 단면도.
도 6은 도 1을 이용한 수평형 반도체 발광소자를 나타낸 측 단면도.
도 7은 도 1을 이용한 수직형 반도체 발광소자를 나타낸 측 단면도.
도 8은 도 3을 이용한 수직형 반도체 발광소자를 나타낸 측 단면도.
도 9는 도 5를 이용한 수직형 반도체 발광소자를 나타낸 측 단면도.

Claims (17)

  1. 제 1도전형 반도체층;
    상기 제 1도전형 반도체층 위에 형성된 활성층;
    상기 활성층 위에 형성된 제 2도전형 반도체층을 포함하며,
    상기 제1도전형 반도체층 및 제2도전형 반도체층 중 적어도 한 층에는 고 전도층 및 저 전도층을 포함하는 반도체 발광소자.
  2. 제1항에 있어서,
    상기 고 전도층 및 저 전도층은 상기 제1도전형 반도체층에 형성되고 상기 활성층에 인접하게 형성되며,
    상기 저 전도층은 상기 고 전도층 위에 적층되는 반도체 발광소자.
  3. 제1항 또는 제2항에 있어서,
    상기 고 전도층 및 저 전도층은 상기 제2도전형 반도체층에 형성되고 상기 활성층에 인접하게 형성되며,
    상기 저 전도층은 상기 고 전도층 아래에 적층되는 반도체 발광소자.
  4. 제1항에 있어서,
    상기 고 전도층 및 저 전도층은 1~50 주기로 적층되는 반도체 발광소자.
  5. 제1항에 있어서,
    상기 고 전도층은 도펀트가 고 농도로 도핑된 반도체층이며, 그 도핑 농도는 3~8 × 1017 cm-3 이상으로 형성되며,
    상기 저 전도층은 도펀트가 저 농도 또는 언도핑된 반도체층을 포함하며, 그 도핑 농도는 1~5 × 1015 cm-3 이하로 형성되는 반도체 발광소자.
  6. 제1항에 있어서,
    상기 고 전도층은 상기 고 전도층을 포함하는 도전형 반도체층에 비해 저 저항의 반도체층이고,
    상기 저 전도층은 상기 저 전도층을 포함하는 도전형 반도체층에 비해 고 저항의 반도체층인 반도체 발광소자.
  7. 제2항에 있어서,
    상기 제1도전형 반도체층 위 또는 아래에 형성된 제 1전극을 포함하는 반도체 발광소자.
  8. 제 3항에 있어서,
    상기 제2도전형 반도체층 위에 형성된 제2전극, 투명전극층, 반사전극층, n 형 반도체층 중 적어도 하나를 포함하는 반도체 발광소자.
  9. 제1항 또는 제2항에 있어서,
    상기 저 전도층은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나를 포함하며,
    상기 고 전도층은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나를 포함하는 반도체 발광소자.
  10. 제 1항에 있어서,
    상기 고 전도층은 상기 활성층의 위 및 아래에 접촉하는 반도체 발광소자.
  11. 제1항에 있어서,
    상기 제1도전형 반도체층에서 상기 고 전도층과 전 전도층의 두께는 500~1000Å로 형성되는 반도체 발광소자.
  12. 제1항에 있어서,
    상기 제2도전형 반도체층에서 상기 고 전도층 및 저 전도층의 두께는 100~300Å로 형성되는 반도체 발광소자.
  13. 고 전도층 및 저 전도층을 포함하는 제1도전형 반도체층을 형성하는 단계;
    상기 제1도전형 반도체층 위에 활성층을 형성하는 단계;
    상기 활성층 위에 제2도전형 반도체층을 형성하는 단계를 포함하는 반도체 발광소자 제조방법.
  14. 제13항에 있어서,
    상기 제2도전형 반도체층에 형성된 전도층 및 저 전도층을 포함하는 반도체 발광소자 제조방법.
  15. 제13항 또는 제14항에 있어서,
    상기 고 전도층 및 저 전도층의 주기는 1~50주기를 포함하는 반도체 발광소자 제조방법.
  16. 제13항 또는 제14항에 있어서,
    상기 고 전도층은 저 저항층 및 도펀트가 고 농도로 도핑된 반도체층을 포함하며, 그 도핑 농도는 3~8 × 1017 cm-3 이상으로 형성되며,
    상기 저 전도층은 고 저항층 및 도펀트가 저 농도도 도핑된 반도체층을 포함하며, 그 도핑 농도는 1~5 × 1015 cm-3 이하인 반도체 발광소자 제조방법.
  17. 제13항에 있어서,
    상기 제1도전형 반도체층 위에 형성된 제1전극을 포함하며,
    상기 제1전극의 형성 위치는 상기 고 전도층 및 저 전도층의 적층 구조의 수평 연장 선상보다 아래에 형성되는 반도체 발광소자 제조방법.
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