KR20140140339A - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

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KR20140140339A
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Abstract

반도체 장치의 제조 방법이 제공된다. 상기 반도체 장치의 제조 방법은, 기판에 트렌치를 형성하고, 상기 트렌치 내에 절연막 패턴을 형성하고, 상기 기판 및 상기 절연막 패턴 상에 비정질 물질을 증착하고, 상기 비정질 물질을 평탄화하고, 상기 트렌치가 형성된 영역 상에 있는 상기 비정질 물질의 일부를 제거하고, 상기 비정질 물질을 단결정 물질로 결정화하고, 상기 단결정 물질을 평탄화하는 것을 포함한다.

Description

반도체 장치의 제조 방법{Fabricating method of semiconductor device}
본 발명은 반도체 장치의 제조 방법에 관한 것이다.
일반적으로 광도파로를 갖는 광 소자는 SOI(Silicon On Insulator) 기판을 이용하여 형성한다. SOI 기판은 실리콘 지지층, 실리콘 산화층, 및 단결정 실리콘층으로 구성되어 있다. SOI 기판에는 단결정 실리콘층 아래에 하부 클래드층(cladding layer)으로 사용되는 실리콘 산화층이 이미 형성되어 있다. 따라서, 포토레지스트 패턴(photoresist pattern)을 이용하여 SOI 기판의 단결정 실리콘층을 식각하여 코어(core)를 형성한 후, 코어를 덮도록 SOI 기판 상에 상부 클래드층을 형성함으로써, 광도파로를 갖는 광 소자가 구현될 수 있다.
다만, SOI 기판은 벌크 실리콘 웨이퍼(bulk silicon wafer)에 비하여 고가이기 때문에, 상용화에 한계가 있다. 또한, SOI 기판에 구현되는 광도파로를 갖는 광 소자의 경우, SOI 기판에 구현되는 광도파로를 갖는 광 소자와 벌크 실리콘에 구현되는 디램(Dynamic Random Access Memory; DRAM) 등과 같은 전자 소자를 하나의 단일 기판에 집적하는 것이 어렵다.
이에 따라, 광 소자의 웨이브가이드(waveguide) 및 커플러(coupler)를 제조할 때, 벌크 실리콘 웨이퍼 기반에서 에피택셜 성장된 실리콘층을 이용한다. 이와 같이 에피택셜 성장된 실리콘층을 얻기 위하여, SPE(Solid Phase Epitaxy) 공정과 LEG(Liquid Phase Epitaxy) 공정을 이용하게 된다. 특히, LEG(Liquid Phase Epitaxy) 공정을 이용하여 제조된 소자의 단면 구조는 오버레이드(Overlaid) 구조와 인레이드(Inlaid) 구조가 있는데, 오버레이드(Overlaid) 구조에 의해 에피택셜 성장시키는 것은, 인레이드(Inlaid) 구조에 의해 에피택셜 성장시키는 것 보다 성장 길이(growth length)가 짧아, 주로 인레이드(Inlaid) 구조를 이용하게 된다.
한국공개특허 제10-2012-0015929호에는 광전 집적 회로 장치 및 그 형성 방법에 관하여 개시되어 있다.
본 발명이 해결하고자 하는 기술적 과제는, LEG 공정을 이용하여 반도체 장치를 제조할 때, 버퍼 레이어(buffer layer)에 어블레이션 결함(ablation defect)이 발생하는 것을 방지할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 기판에 트렌치를 형성하고, 상기 트렌치 내에 절연막 패턴을 형성하고, 상기 기판 및 상기 절연막 패턴 상에 비정질 물질을 증착하고, 상기 비정질 물질을 평탄화하고, 상기 트렌치가 형성된 영역 상에 있는 상기 비정질 물질의 일부를 제거하고, 상기 비정질 물질을 단결정 물질로 결정화하고, 상기 단결정 물질을 평탄화하는 것을 포함한다.
상기 트렌치를 형성하기 전에, 상기 기판 상에 식각 정지막을 형성하는 것을 더 포함할 수 있다.
상기 식각 정지막은, 상기 기판에 대해 높은 식각 선택성을 갖는 물질을 포함할 수 있다.
상기 절연막 패턴을 형성하는 것은, 상기 트렌치 내에 절연막 물질을 형성하고, 상기 식각 정지막을 마스크로 이용하여 상기 절연막 물질을 패터닝할 수 있다.
상기 절연막 패턴의 상면은, 상기 기판의 상면보다 낮을 수 있다.
상기 비정질 물질은, 비정질 실리콘(amorphous silicon)일 수 있다.
상기 비정질 물질의 일부를 제거하는 것은, 리소그래피 공정을 이용하여 상기 트렌치가 형성된 영역 상에 있는 상기 비정질 물질을 리세스 시킬 수 있다.
상기 단결정 물질로 결정화하는 것은, 레이져 어닐링(Laser Annealing), RTA(Rapid Thermal Annealing), SRTA(Spike Rapid Thermal Annealing), 또는 FRTP(Flash Rapid Thermal Process)를 이용할 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에 식각 정지막을 형성하고, 상기 기판에 트렌치를 형성하고, 상기 트렌치 내에 절연막 패턴을 형성하고, 상기 식각 정지막 및 상기 절연막 패턴 상에 비정질 물질을 증착하고, 상기 비정질 물질을 평탄화하고, 상기 트렌치가 형성된 영역 상에 있는 상기 비정질 물질의 일부를 제거하고, 상기 식각 정지막을 제거하고, 상기 비정질 물질을 단결정 물질로 결정화하고, 상기 기판을 평탄화하는 것을 포함한다.
상기 식각 정지막은, 상기 기판에 대해 높은 식각 선택성을 갖는 물질을 포함할 수 있다.
상기 절연막 패턴을 형성하는 것은, 상기 트렌치 내에 절연막 물질을 형성하고, 상기 식각 정지막을 마스크로 이용하여 상기 절연막 물질을 패터닝할 수 있다.
상기 절연막 패턴의 상면은, 상기 식각 정지막의 상면보다 낮을 수 있다.
상기 비정질 물질을 평탄화하는 것은, 상기 비정질 물질의 상면이 상기 식각 정지막의 상면과 일치하도록 만들 수 있다.
상기 비정질 물질의 일부를 제거하는 것은, 상기 비정질 물질의 상면이 상기 기판의 상면보다 낮도록 만들 수 있다.
상기 기판을 평탄화하는 것은, 상기 기판의 상면이 상기 단결정 물질의 상면과 일치하도록 만들 수 있다.
상기 기판을 평탄화한 후, LSP(Location Specific Processing) 공정을 이용하여 상기 단결정 물질의 두께 산포를 보정하는 것을 더 포함할 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 11은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 12 내지 도 17은 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 18은 본 발명의 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 설명하기 위한 개략적인 블록도이다.
도 19는 본 발명의 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 응용예를 설명하기 위한 개략적인 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서 설명되는 반도체 장치의 제조 방법은, 에피택셜하게 성장된 막질을 얻기 위한 재결정화 공정시, 공정 중간 단계에서 소자의 구조적 변형을 통해 버퍼 레이어 부분에 어블레이션 결함(ablation defect)이 발생하지 않도록 하는 것과 관련되어 있다. 이를 구현하기 위한 본 발명의 일 실시예는, 에피택셜 성장을 위한 인레이드(Inlaid) 구조를 형성한 후 패터닝을 통하여 버퍼 레이어의 두께만 상대적으로 증가시키는 방법이다. 버퍼 레이어의 두께가 증가되는 경우, 비정질 물질의 재결정화에 필요한 열 에너지 공급시, 버퍼 레이어가 끓는점 이상으로 온도가 상승하는 것을 억제하여 버퍼 레이어에 어블레이션 결함(ablation defect)이 발생되지 않도록 한다. 본 발명의 다른 실시예는, 재결정화 되어야 할 비정질 물질의 표면이 기판의 표면보다 낮게 위치하도록 인레이드(Inlaid) 구조를 형성한 후, 식각 정지막을 제거하는 방법이다. 이 경우, 비정질 물질을 재결정화 하기 위하여 열 에너지 공급시, 버퍼 레이어 상에 열 전달을 차단하는 막이 없으므로 기판의 끝단까지 열 전달이 일어나 버퍼 레이어가 끓는점 이상으로 온도가 상승하는 것을 억제할 수 있다. 이와 함께, 에피택셜 성장의 시드(seed)로 이용되는 부분의 녹음(melting)을 수반하지 않으므로 인레이드(Inlaid) 에피택셜 성장의 장점을 유지시킬 수 있다.
도 1 내지 도 11은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 1을 참조하면, 우선, 기판(100) 상에 식각 정지막(200)을 형성한다. 기판(100)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 특히, 기판(100)은 벌크 실리콘(bulk silicon) 기판일 수 있다. 식각 정지막(200)은, 기판(100)에 대해 높은 식각 선택성을 갖는 물질을 포함할 수 있다. 예를 들어, 식각 정지막(200)은 실리콘 질화물(SiN) 또는 실리콘 산질화물 중 적어도 하나의 물질을 포함할 수 있다. 바람직하게는, 식각 정지막(200)은 실리콘 질화막일 수 있다.
도 2를 참조하면, 식각 정지막(200)이 형성된 기판(100)에 트렌치(110)를 형성한다. 식각 정지막(200)을 패터닝하여 기판(100)의 일부를 노출시킨 후, 식각 정지막(200)을 마스크로 이용하여 기판(100)을 식각할 수 있다. 이 때, 기판(100)의 노출된 부분에 트렌치(110)가 형성될 수 있다. 식각 정지막(200)은 기판(100)에 대해 높은 식각 선택성을 갖기 때문에, 기판(100)의 노출된 부분을 식각하여 트렌치(110)를 형성할 때 식각되지 않고 남겨질 수 있다. 도 2에는, 트렌치(110)의 측벽이 수직인 것으로 도시되어 있으나, 트렌치(110)는 경사진 측벽을 가질 수도 있다.
도 3 내지 도 5를 참조하면, 기판(100)에 형성된 트렌치(110) 내에 절연막 패턴(300)을 형성한다. 먼저, 트렌치(110) 내에 절연막 물질을 형성한다. 트렌치(110) 내에 절연막 물질을 채우면서, 식각 정지막(200) 전체를 덮도록 절연막 물질을 형성할 수 있다. 절연막 물질은 실리콘 산화물을 포함할 수 있으나, 이에 한정되는 것은 아니다. 그리고, 평탄화(예를 들어, CMP) 공정을 이용하여 절연막 물질을 제거한다. 이 때, 식각 정지막(200)이 노출될 때까지 절연막 물질을 평탄화 시킬 수 있다. 그리고, 식각 정지막(200)을 마스크로 하여 식각 공정을 수행하여, 트렌치(110) 내에 형성된 절연막 물질의 상부를 제거하고 절연막 패턴(300)을 형성할 수 있다. 이에 따라, 절연막 패턴(300)의 상면은 기판(100)의 상면보다 낮을 수 있다.
도 6 및 도 7을 참조하면, 식각 정지막(200) 및 절연막 패턴(300) 상에 비정질 물질(400)을 증착하고, 비정질 물질(400)을 평탄화한다. 즉, 트렌치(110) 내의 빈 공간을 채우면서, 기판(100) 상에 형성된 식각 정지막(200)을 덮도록 비정질 물질(400)을 증착한다. 비정질 물질(400)은 비정질 실리콘(amorphous silicon)일 수 있다. 비정질 물질(400)을 증착한 후, 평탄한 표면을 갖도록 비정질 물질(400)을 평탄화한다. 비정질 물질(400)을 평탄화하는 것은, 부분 화학적 기계적 연마(partial CMP) 공정을 이용할 수 있다. 이에 따라, 식각 정지막(200) 상에 비정질 물질(400)이 남겨질 수 있다. 이와 같이, 식각 정지막(200) 상에 남겨진 비정질 물질(400)은, 트렌치(110) 내에 채워진 비정질 물질(400)을 결정화하기 위한 후속 공정에서, 열 에너지 흡수층 역할을 할 수 있다. 식각 정지막(200) 상에 남겨진 비정질 물질(400)이 열 에너지를 흡수함으로써, 후속 공정에서 가해지는 응력(stress)에 의해 기판(100) 및 식각 정지막(200)이 변형되는 손상을 방지할 수 있다. 다만, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 종래의 공정과 달리, 트렌치(110)가 형성된 영역 상에 있는 비정질 물질(400)의 일부를 제거하고, 열 에너지를 공급하는 후속 공정을 진행한다. 따라서, 평탄화(예를 들어, CMP) 공정에서 비정질 물질(400)을 평탄화하여 제거하는 양을 종래의 공정에 비하여 줄이고, 식각 정지막(200) 상에 형성되어 남겨진 비정질 물질(400)의 두께는, 열 에너지 전달에 의해 식각 정지막(200)이 변형되지 않을 수 있도록 상당한 두께를 갖도록 한다.
도 8을 참조하면, 트렌치(110)가 형성된 영역 상에 있는 비정질 물질(400)의 일부를 제거한다. 트렌치(110)가 형성된 영역 상에 있는 비정질 물질(400)을 녹인 후, 결정화시켜 에피택셜 성장에 의해 단결정 물질(400´)로 변환시키기 위해서, 트렌치(110)가 형성된 영역 상에 있는 비정질 물질(400)에 충분한 열 에너지 공급을 위해 적절한 두께를 만들 필요가 있다. 따라서, 트렌치(110)가 형성된 영역 상에 있는 비정질 물질(400)의 일부를 제거하는 공정이 필요하다. 이를 위하여, 포토레지스트 패턴을 이용하여 트렌치(110)가 형성된 영역 상에 있는 비정질 물질(400)에 노광시키고, 포토레지스트 패턴 제거 후, 식각 공정을 이용하여 트렌치(110)가 형성된 영역 상에 있는 비정질 물질(400)을 리세스 시킬 수 있다.
도 9 및 도 10을 참조하면, 비정질 물질(400)을 단결정 물질(400´)로 결정화한다. 이 때, 비정질 물질(400)을 향하여 레이져(L1)를 방출할 수 있다. 즉, 레이져 어닐링(Laser Annealing)을 이용하여 비정질 물질(400)에 열 에너지를 공급하고, 에피택셜 성장을 통해 결정화하여 단결정 물질(400´)을 형성할 수 있다. 다만, 이에 한정되는 것은 아니고, RTA(Rapid Thermal Annealing), SRTA(Spike Rapid Thermal Annealing), 또는 FRTP(Flash Rapid Thermal Process)를 이용하여 비정질 물질(400)에 열 에너지를 공급할 수 있다. 비정질 물질(400)에 열 에너지를 공급하면, 비정질 물질(400)이 녹은 후, 트렌치(110)의 양 측벽 쪽이 시드(seed)가 되어 트렌치(110)의 중심 방향(E1, E2)으로 결정화 되면서 에피택셜 성장이 일어난다.
도 11을 참조하면, 단결정 물질(400´)을 평탄화한다. 화학적 기계적 연마(CMP) 공정을 이용하여 단결정 물질(400´)을 평탄화할 수 있다. 단결정 물질(400´)이 형성된 후, 식각 정지막(200)이 노출될 때까지 단결정 물질(400´)을 평탄화하여 제거할 수 있다. 즉, 에피택셜 성장이 일어난 후, 단결정 물질(400´)의 표면은 불균일하게 형성되며, 이를 평탄화(예를 들어, CMP) 공정을 이용하여 단결정 물질(400´)의 표면을 균일하게 형성할 수 있다.
이하에서, 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법에 관하여 설명한다.
도 12 내지 도 17은 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 1 내지 도 6, 도 12를 참조하면, 우선, 기판(100) 상에 식각 정지막(200)을 형성한다. 기판(100)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 특히, 기판(100)은 벌크 실리콘(bulk silicon) 기판일 수 있다. 식각 정지막(200)은, 기판(100)에 대해 높은 식각 선택성을 갖는 물질을 포함할 수 있다. 예를 들어, 식각 정지막(200)은 실리콘 질화물(SiN) 또는 실리콘 산질화물 중 적어도 하나의 물질을 포함할 수 있다. 바람직하게는, 식각 정지막(200)은 실리콘 질화막일 수 있다.
이어서, 식각 정지막(200)이 형성된 기판(100)에 트렌치(110)를 형성한다. 식각 정지막(200)을 패터닝하여 기판(100)의 일부를 노출시킨 후, 식각 정지막(200)을 마스크로 이용하여 기판(100)을 식각할 수 있다. 이 때, 기판(100)의 노출된 부분에 트렌치(110)가 형성될 수 있다. 식각 정지막(200)은 기판(100)에 대해 높은 식각 선택성을 갖기 때문에, 기판(100)의 노출된 부분을 식각하여 트렌치(110)를 형성할 때 식각되지 않고 남겨질 수 있다. 도 2에는, 트렌치(110)의 측벽이 수직인 것으로 도시되어 있으나, 트렌치(110)는 경사진 측벽을 가질 수도 있다.
이어서, 기판(100)에 형성된 트렌치(110) 내에 절연막 패턴(300)을 형성한다. 먼저, 트렌치(110) 내에 절연막 물질을 형성한다. 트렌치(110) 내에 절연막 물질을 채우면서, 식각 정지막(200) 전체를 덮도록 절연막 물질을 형성할 수 있다. 절연막 물질은 실리콘 산화물을 포함할 수 있으나, 이에 한정되는 것은 아니다. 그리고, 평탄화(예를 들어, CMP) 공정을 이용하여 절연막 물질을 제거한다. 이 때, 식각 정지막(200)이 노출될 때까지 절연막 물질을 평탄화 시킬 수 있다. 그리고, 식각 정지막(200)을 마스크로 하여 식각 공정을 수행하여, 트렌치(110) 내에 형성된 절연막 물질의 상부를 제거하고 절연막 패턴(300)을 형성할 수 있다. 이에 따라, 절연막 패턴(300)의 상면은 식각 정지막(200)의 상면보다 낮을 수 있다. 특히, 본 발명의 다른 실시예에서의 절연막 패턴(300)의 상면은, 본 발명의 일 실시예에서의 절연막 패턴(300)의 상면에 비하여 낮을 수 있다.
이어서, 식각 정지막(200) 및 절연막 패턴(300) 상에 비정질 물질(400)을 증착하고, 비정질 물질(400)을 평탄화한다. 즉, 트렌치(110) 내의 빈 공간을 채우면서, 기판(100) 상에 형성된 식각 정지막(200)을 덮도록 비정질 물질(400)을 증착한다. 비정질 물질(400)은 비정질 실리콘(amorphous silicon)일 수 있다. 비정질 물질(400)을 증착한 후, 평탄한 표면을 갖도록 비정질 물질(400)을 평탄화한다. 비정질 물질(400)을 평탄화하는 것은, 화학적 기계적 연마(CMP) 공정을 이용할 수 있다. 이 때, 비정질 물질(400)은 식각 정지막(200)이 노출될 때까지 제거될 수 있다. 즉, 비정질 물질(400)의 상면이 식각 정지막(200)의 상면과 일치하도록 만들 수 있다. 이는 후속 공정에서, 식각 정지막(200)을 마스크로 이용하여, 트렌치(110)가 형성된 영역 상에 있는 비정질 물질(400)의 일부를 제거하기 위함이다. 따라서, 식각 정지막(200) 내에 포함된 물질은 비정질 물질(400)(예를 들어, 비정질 실리콘)에 비하여 높은 식각 선택성을 갖는 물질일 수 있다.
도 13을 참조하면, 트렌치(110)가 형성된 영역 상에 있는 비정질 물질(400)의 일부를 제거한다. 트렌치(110)가 형성된 영역 상에 있는 비정질 물질(400)을 녹인 후, 결정화시켜 에피택셜 성장에 의해 단결정 물질(400´)로 변환시키기 위해서, 트렌치(110)가 형성된 영역 상에 있는 비정질 물질(400)에 충분한 열 에너지 공급을 위해 적절한 두께를 만들 필요가 있다. 따라서, 트렌치(110)가 형성된 영역 상에 있는 비정질 물질(400)의 일부를 제거하는 공정이 필요하다. 이를 위하여, 식각 정지막(200)을 마스크로 이용하여, 트렌치(110)가 형성된 영역 상에 있는 비정질 물질(400)의 일부를 제거할 수 있다. 따라서, 식각 정지막(200) 내에 포함된 물질은 비정질 물질(400)(예를 들어, 비정질 실리콘)에 비하여 높은 식각 선택성을 갖는 물질일 수 있다. 트렌치(110)가 형성된 영역 상에 있는 비정질 물질(400)을 리세스 시켜, 비정질 물질(400)의 상면이 기판(100)의 상면보다 낮도록 만들 수 있다.
도 14를 참조하면, 식각 정지막(200)을 제거한다. 식각 정지막(200)을 제거하면, 기판(100)(예를 들어, 벌크 실리콘 기판)의 상면이 노출되고, 후속 공정에서 비정질 물질(400)에 열 에너지를 공급할 때, 기판(100)으로도 열 에너지가 공급된다. 이 경우, 기판(100)의 상부에서 흡수된 열 에너지는 기판(100)의 깊이 방향으로 열 에너지 전달이 일어날 수 있어서, 기판(100)의 상부에서의 온도가 기판(100) 물질의 끓는점 이상으로 상승하는 것을 방지할 수 있다. 만약, 식각 정지막(200)이 제거되지 않는다면, 식각 정지막(200)은 열 에너지 전달이 원할하게 되지 않도록 할 수 있고, 기판(100) 상부에서의 온도가 기판(100) 물질의 끓는점 이상으로 상승할 수 있고, 기판(100) 상부에 어블레이션 결함(ablation defect)이 발생할 수 있다.
도 15 및 도 16을 참조하면, 비정질 물질(400)을 단결정 물질(400´)로 결정화한다. 이 때, 비정질 물질(400)을 향하여 레이져(L2)를 방출할 수 있다. 즉, 레이져 어닐링(Laser Annealing)을 이용하여 비정질 물질(400)에 열 에너지를 공급하고, 에피택셜 성장을 통해 결정화하여 단결정 물질(400´)을 형성할 수 있다. 다만, 이에 한정되는 것은 아니고, RTA(Rapid Thermal Annealing), SRTA(Spike Rapid Thermal Annealing), 또는 FRTP(Flash Rapid Thermal Process)를 이용하여 비정질 물질(400)에 열 에너지를 공급할 수 있다. 비정질 물질(400)에 열 에너지를 공급하면, 비정질 물질(400)이 녹은 후, 트렌치(110)의 양 측벽 쪽이 시드(seed)가 되어 트렌치(110)의 중심 방향(E3, E4)으로 결정화 되면서 에피택셜 성장이 일어난다. 또한, 식각 정지막(200)을 제거하여, 기판(100)의 상부에 전달된 열 에너지는 기판(100)의 깊이 방향(H1, H2)으로 전달되어, 기판(100) 물질이 끓는점 이상으로 온도가 상승하는 것을 방지할 수 있다.
도 17을 참조하면, 기판(100)을 평탄화한다. 화학적 기계적 연마(CMP) 공정을 이용하여 기판(100)의 상부를 평탄화할 수 있다. 이 때, 기판(100)의 상면이 단결정 물질(400´)의 상면과 일치하도록 만들 수 있다. 또한, 기판(100)을 평탄화한 후, LSP(Location Specific Processing) 공정을 이용하여 단결정 물질(400´)의 두께 산포를 보정할 수 있다. LSP(Location Specific Processing) 공정이란, 기판(예를 들어, 실리콘 기판)의 두께를 조절하기 위하여, 에칭 이온 빔을 스캔하여 미리 정해진 두께 이상의 부분을 제거하는 공정이다. 에칭 이온 빔은 CHF3/O2 플라즈마에 의해 생성되며, 기판을 향하여 제공된다.
이하에서는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 설명하기로 한다. 도 18은 본 발명의 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 설명하기 위한 개략적인 블록도이다.
도 18을 참조하면, 전자 시스템은 제어 장치(510; CONTROLLER), 인터페이스(520; INTERFACE), 입출력 장치(530; I/O), 기억 장치(540; MEMORY), 전원 공급 장치(550; POWER SUPPLY), 버스(560; BUS)를 포함할 수 있다.
제어 장치(510), 인터페이스(520), 입출력 장치(530), 기억 장치(540), 전원 공급 장치(550)는 버스(560)를 통하여 서로 결합될 수 있다. 버스(560)는 데이터들이 이동되는 통로(path)에 해당한다.
제어 장치(510)는 마이크로프로세서, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함하여 데이터를 처리할 수 있다.
인터페이스(520)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(520)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(520)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
입출력 장치(530)는 키패드(keypad) 및 디스플레이 장치 등을 포함하여 데이터를 입출력할 수 있다.
기억 장치(540)는 데이터 및/또는 명령어 등을 저장할 수 있다. 본 발명의 몇몇 실시예에 따른 반도체 장치는 기억 장치(540)의 일부 구성요소로 제공될 수 있다.
전원 공급 장치(550)는 외부에서 입력된 전원을 변환하여, 각 구성요소(510~540)에 제공할 수 있다.
도 19는 본 발명의 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 응용예를 설명하기 위한 개략적인 블록도이다.
도 19를 참조하면, 전자 시스템은 중앙 처리 장치(610; CPU), 인터페이스(620; INTERFACE), 주변 장치(630; PERIPHERAL DEVICE), 주 기억 장치(640; MAIN MEMORY), 보조 기억 장치(650, SECONDARY MEMORY), 버스(660; BUS)를 포함할 수 있다.
중앙 처리 장치(610), 인터페이스(620), 주변 장치(630), 주 기억 장치(640), 보조 기억 장치(650)은 버스(660)을 통하여 서로 결합될 수 있다. 버스(660)은 데이터들이 이동되는 통로(path)에 해당한다.
중앙 처리 장치(610)는 제어 장치, 연산 장치 등을 포함하여 프로그램을 수행하고 데이터를 처리할 수 있다.
인터페이스(620)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(520)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(520)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
주변 장치(630)는 마우스, 키보드, 디스플레이 장치 및 프린터 장치 등을 포함하여 데이터를 입출력할 수 있다.
주 기억 장치(640)는 중앙 처리 장치(610)와 데이터를 송수신하고, 프로그램 수행에 필요한 데이터 및/또는 명령어 등을 저장할 수 있다. 본 발명의 몇몇 실시예에 따른 반도체 장치는 주 기억 장치(640)의 일부 구성요소로 제공될 수 있다.
보조 기억 장치(650)는 자기 테이프, 자기 디스크, 플로피 디스크, 하드 디스크, 광 디스크 등의 비휘발성 저장 장치를 포함하여 데이터 및/또는 명령어 등을 저장할 수 있다. 보조 기억 장치(650)는 전자 시스템의 전원이 차단되는 경우에도 데이터를 저장할 수 있다.
이외에도, 본 발명의 몇몇 실시예에 따른 반도체 장치는 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 200: 식각 정지막
300: 절연막 패턴 400: 비정질 물질
510: 제어 장치 520, 620: 인터페이스
530: 입출력 장치 540: 기억 장치
550: 전원 공급 장치 560, 660: 버스
610: 중앙 처리 장치 630: 주변 장치
640: 주 기억 장치 650: 보조 기억 장치

Claims (10)

  1. 기판에 트렌치를 형성하고,
    상기 트렌치 내에 절연막 패턴을 형성하고,
    상기 기판 및 상기 절연막 패턴 상에 비정질 물질을 증착하고,
    상기 비정질 물질을 평탄화하고,
    상기 트렌치가 형성된 영역 상에 있는 상기 비정질 물질의 일부를 제거하고,
    상기 비정질 물질을 단결정 물질로 결정화하고,
    상기 단결정 물질을 평탄화하는 것을 포함하는 반도체 장치의 제조 방법.
  2. 제 1항에 있어서,
    상기 트렌치를 형성하기 전에, 상기 기판 상에 식각 정지막을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  3. 제 2항에 있어서,
    상기 식각 정지막은, 상기 기판에 대해 높은 식각 선택성을 갖는 물질을 포함하는 반도체 장치의 제조 방법.
  4. 제 3항에 있어서,
    상기 절연막 패턴을 형성하는 것은, 상기 트렌치 내에 절연막 물질을 형성하고, 상기 식각 정지막을 마스크로 이용하여 상기 절연막 물질을 패터닝하는 반도체 장치의 제조 방법.
  5. 제 1항에 있어서,
    상기 절연막 패턴의 상면은, 상기 기판의 상면보다 낮은 반도체 장치의 제조 방법.
  6. 기판 상에 식각 정지막을 형성하고,
    상기 기판에 트렌치를 형성하고,
    상기 트렌치 내에 절연막 패턴을 형성하고,
    상기 식각 정지막 및 상기 절연막 패턴 상에 비정질 물질을 증착하고,
    상기 비정질 물질을 평탄화하고,
    상기 트렌치가 형성된 영역 상에 있는 상기 비정질 물질의 일부를 제거하고,
    상기 식각 정지막을 제거하고,
    상기 비정질 물질을 단결정 물질로 결정화하고,
    상기 기판을 평탄화하는 것을 포함하는 반도체 장치의 제조 방법.
  7. 제 6항에 있어서,
    상기 식각 정지막은, 상기 기판에 대해 높은 식각 선택성을 갖는 물질을 포함하는 반도체 장치의 제조 방법.
  8. 제 7항에 있어서,
    상기 절연막 패턴을 형성하는 것은, 상기 트렌치 내에 절연막 물질을 형성하고, 상기 식각 정지막을 마스크로 이용하여 상기 절연막 물질을 패터닝하는 반도체 장치의 제조 방법.
  9. 제 6항에 있어서,
    상기 절연막 패턴의 상면은, 상기 식각 정지막의 상면보다 낮은 반도체 장치의 제조 방법.
  10. 제 6항에 있어서,
    상기 비정질 물질의 일부를 제거하는 것은, 상기 비정질 물질의 상면이 상기 기판의 상면보다 낮도록 만드는 반도체 장치의 제조 방법.
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