KR20140124616A - 디스플레이 장치와 이의 제조방법 - Google Patents

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Abstract

본 발명은 화소의 커패시터(capacitor) 사이즈를 줄여 해상도를 높이고, 베젤(Bezel) 사이즈를 줄여 디자인 미감을 높일 수 있는 디스플레이 장치와 이의 제조방법에 관한 것이다.
본 발명의 실시 예에 따른 디스플레이 장치는 기판에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성된 커패시터 제1 전극; 상기 커패시터 제1 전극 상에 형성된 제1 층간 절연막; 상기 제1 층간 절연막 상에 형성된 커패시터 제2 전극; 상기 커패시터 제2 전극 상에 형성된 제2 층간 절연막; 및 상기 제2 층간 절연막 상에 형성된 커패시터 제3 전극으로 구성된 커패시터가 복수의 화소에 형성되어 있다.

Description

디스플레이 장치와 이의 제조방법{DISPLAY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 디스플레이 장치에 관한 것으로, 특히 화소의 커패시터(capacitor) 사이즈를 줄여 해상도를 높이고, 베젤(Bezel) 사이즈를 줄여 디자인 미감을 높일 수 있는 디스플레이 장치와 이의 제조방법에 관한 것이다.
이동통신 단말기, 노트북 컴퓨터와 같은 각종 휴대용 전자기기가 발전함에 따라 이에 적용할 수 있는 디스플레이 장치(Display Device)에 대한 요구가 증대되고 있다.
디스플레이 장치로는 액정 디스플레이 장치(Liquid Crystal Display apparatus), 플라즈마 디스플레이 패널(Plasma Display Panel), 전계 방출 디스플레이 장치(Field Emission Display apparatus), 유기발광 다이오드 디스플레이 장치(OLED: Organic Light Emitting Diode Display apparatus) 등이 개발되었다.
이러한, 디스플레이 장치는 양산 기술의 발전, 구동수단의 용이성, 저전력 소비, 고화질 구현 및 대화면 구현의 장점이 있어 휴대용으로 기기에 적합하며 적용 분야가 지속적으로 확대되고 있다.
이하에서는 다양한 디스플레이 장치 중에서 유기발광 다이오드 디스플레이 장치(OLED)를 일 예로 설명하며, 유기발광 다이오드 디스플레이 장치를 '디스플레이 장치'라 칭한다.
도 1은 종래 기술에 따른 디스플레이 장치를 개략적으로 나타내는 도면이다.
도 1을 참조하면, 디스플레이 장치(1)는 복수의 화소(Pixel)들이 매트릭스 형태로 배열된 디스플레이 패널(10)과, 디스플레이 패널(10)을 구동하기 위한 구동 회로부(30)를 포함한다.
디스플레이 패널(10)의 표시 영역 주변에는 화상이 표시되지 않는 비 표시 영역(20)이 형성되어 있다. 비 표시 영역(20)에는 구동 회로부(30)가 배치되고, 디스플레이 패널(10)의 화소들과 구동 회로부(30)를 연결하는 복수의 링크 라인(40)이 형성되어 있다. 구동 회로부(30)는 링크 라인(40)을 통해 표시 영역에 형성된 화소들로 신호를 공급한다. 디스플레이 패널(10)의 외곽에 형성된 비 표시 영역(20)은 베젤(bezel)에 의해 가려진다.
도 2는 종래 기술에 따른 디스플레이 장치에서 링크 라인에 의해 베젤 사이즈가 증가되는 문제점을 나타내는 도면이다.
도 2를 참조하면, 디스플레이 패널(10)의 화소들과 구동 회로부(30)를 연결하는 복수의 링크 라인(40)은 조제 과정에서 화소 영역을 형성하는 제조 공정 중에 하나의 메탈(예로서, 게이트 라인)로 단일 레이어에 형성된다. 복수의 링크 라인(40)의 패턴을 형성할 때 최소 선폭을 확보해야 하고, 링크 라인들 간의 간섭을 방지하기 위해서 일정 간격을 두고 이격된 형태로 형성된다.
포토 공정의 경우 동종 메탈 간의 패턴을 형성하기 위해서 링크 라인들 간의 간격을 충분히 확보해야 함으로, 링크 라인의 형성을 위한 넓은 공간이 필요하게 되는 문제점이 있다. 해상도가 증가할수록 링크 라인의 수도 비례하여 증가함으로 링크 라인의 라우팅(routing)을 위한 공간도 더욱 증가하게 된다.
이에 따라, 복수의 링크 라인(40)을 가리기 위해서 디스플레이 패널의 하부 영역의 베젤의 사이즈가 증가되어 디자인 미감이 떨어지는 문제점이 있다.
도 3은 종래 기술에 따른 디스플레이 장치의 화소 중에서 커패시터 영역의 구조를 나타내는 단면도이고, 도 4는 종래 기술에 따른 디스플레이 장치의 제조방법을 나타내는 도면이다.
도 3을 참조하면, 종래 기술에 따른 디스플레이 장치는 화소 영역의 기판(50) 상에 제1 전극(61), 게이트 절연막(62), 게이트 메탈 레이어(63), 층간 절연막(64), 제2 전극(66) 및 컨택(65)을 형성하여 커패시터를 구성한다. 커패시터 위에는 평탄화층(70)이 형성되어 있고, 평탄화층(70) 위에 유기발광 다이오드(OLED)의 애노드 전극(80)이 형성되어 있다. 애노드 전극(80) 위에는 화소들을 구분하기 위한 뱅크(90)가 형성되어 있다.
도 4를 참조하면, 종래 기술에 따른 디스플레이 장치는 8개 마스크를 이용한 제조 공정(S1~S8)을 통해 제조된다.
제1 전극(61)은 화소 영역의 스토리지 전극으로서 형성된 것으로, TFT(Thin Film Transistor)의 액티브를 형성할 때 함께 형성된 반도체층을 도핑하여 형성된다. 즉, 제1 마스크를 이용한 제조 공정(S1)을 수행하여 TFT의 액티브층을 형성하고, 제2 마스크를 이용한 제조 공정(S2)을 수행하여 TFT의 액티브와 함께 커패시터 영역에 형성된 반도체층을 도핑함으로써 커패시터의 스토리지 전극인 제1 전극(61)을 형성한다.
게이트 메탈 레이어(63)는 TFT의 게이트 전극을 형성할 때 동일 물질로 함께 형성되고, 제2 전극(66)은 TFT의 소스/드레인 전극을 형성할 때 동일 물질로 함께 형성된다.
게이트 메탈 레이어(63)는 절연막(62, 64)을 사이에 두고 제1 전극(61)과 제2 전극(66) 사이에 위치하며, 제1 전극(61)과 제2 전극(66)은 컨택(65)을 통해 전기적으로 연결된다. 이와 같이, 커패시터의 용량을 확보하기 위해서 제1 전극(61), 게이트 메탈 레이어(63) 및 제2 전극(66)이 병렬 구조로 형성되어 있다.
종래 기술에 따른 디스플레이 장치는 TFT의 액티브를 형성할 때 커패시터 영역에 함께 형성된 반도체층을 커패시터의 스토리지 전극으로 형성하기 위해서 상기 제2 마스크를 이용한 스토리지 포토 공정을 수행하는 단계(S2)를 필요로 한다. 즉, 액티브 레이어의 도전 특성을 확보하기 위해서 반도체층을 도핑하는 공정이 필요하다.
커패시터의 용량을 증가시키기 위해서는 게이트 절연막(62)의 두께를 줄여야 하지만, 게이트 절연막(62)의 두께를 줄이면 TFT의 소자 특성 및 신뢰성이 저하되는 단점이 있다.
커패시터의 용량을 증가시키는 다른 방안으로, 제1 전극(61), 게이트 메탈 레이어(63) 및 제2 전극(66)의 면적을 증가시킬 수 있지만, 이로 인해 개구 영역이 감소되어 해상도가 저하되는 다른 문제점이 있다.
이러한, 종래 기술에 따른 디스플레이 장치는 복수의 링크 라인(40)에 의해 하부 영역의 베젤 사이즈가 증가되어 디자인 미감이 떨어지는 단점이 있고, 커패시터의 용량을 조절하는 것에 제약이 있다.
본 발명은 상술한 문제점을 해결하기 위한 것으로서, 베젤의 사이즈를 줄여 디자인 미감을 높일 수 있는 디스플레이 장치와 이의 제조방법을 제공하는 것을 기술적 과제로 한다.
본 발명은 상술한 문제점을 해결하기 위한 것으로서, 패드 영역의 사이즈가 감소된 디스플레이 장치와 이의 제조방법을 제공하는 것을 기술적 과제로 한다.
본 발명은 상술한 문제점을 해결하기 위한 것으로서, 화소의 커패시터(capacitor) 사이즈를 줄여 해상도를 높일 수 있는 디스플레이 장치와 이의 구동방법을 제공하는 것을 기술적 과제로 한다.
본 발명은 상술한 문제점을 해결하기 위한 것으로서, TFT의 성능 및 신뢰성을 유지하면서 커패시터의 용량을 조절할 수 있는 디스플레이 장치의 제조방법을 제공하는 것을 기술적 과제로 한다.
위에서 언급된 본 발명의 기술적 과제 외에도, 본 발명의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시 예에 따른 디스플레이 장치는 기판에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성된 커패시터 제1 전극; 상기 커패시터 제1 전극 상에 형성된 제1 층간 절연막; 상기 제1 층간 절연막 상에 형성된 커패시터 제2 전극; 상기 커패시터 제2 전극 상에 형성된 제2 층간 절연막; 및 상기 제2 층간 절연막 상에 형성된 커패시터 제3 전극으로 구성된 커패시터가 복수의 화소에 형성된 것을 특징으로 한다.
본 발명의 실시 예에 따른 디스플레이 장치의 제조방법은 기판 상의 박막 트랜지스터 영역에 액티브를 형성하는 단계; 상기 박막 트랜지스터 영역 및 커패시터 영역에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상의 박박 트랜지스터 영역에 제1 게이트를 형성함과 동시에 상기 커패시터 영역에 커패시터 제1 전극을 형성하는 단계; 상기 제1 게이트와 상기 커패시터 제1 전극을 덮도록 제1 층간 절연막을 형성하는 단계; 상기 제1 층간 절연막 상의 박막 트랜지스터 영역에 제2 게이트를 형성함과 동시에 상기 커패시터 영역에 커패시터 제2 전극을 형성하는 단계; 상기 제2 게이트와 상기 커패시터 제2 전극을 덮도록 제2 층간 절연막을 형성하는 단계; 및 상기 제2 층간 절연막 상의 박막 트랜지스터 영역에 소스/드레인 전극을 형성함과 동시에 상기 커패시터 영역에 커패시터 제3 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 디스플레이 장치와 이의 제조방법은 베젤의 사이즈를 줄여 디자인 미감을 높일 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치와 이의 제조방법은 패드 영역의 사이즈를 줄일 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치와 이의 제조방법은 화소의 커패시터(capacitor) 사이즈를 줄여 해상도를 높일 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치의 제조방법은 TFT의 성능 및 신뢰성을 유지하면서 커패시터의 용량을 조절할 수 있다.
이 밖에도, 본 발명의 실시 예들을 통해 본 발명의 또 다른 특징 및 이점들이 새롭게 파악될 수도 있을 것이다.
도 1은 종래 기술에 따른 디스플레이 장치를 개략적으로 나타내는 도면이다.
도 2는 종래 기술에 따른 디스플레이 장치에서 링크 라인에 의해 베젤 사이즈가 증가되는 문제점을 나타내는 도면이다.
도 3은 종래 기술에 따른 디스플레이 장치의 화소 중에서 커패시터 영역의 구조를 나타내는 단면도이다.
도 4는 종래 기술에 따른 디스플레이 장치의 제조방법을 나타내는 도면이다.
도 5는 본 발명의 실시 예에 따른 디스플레이 장치를 개략적으로 나타내는 도면이다.
도 6은 본 발명의 실시 예에 따른 디스플레이 장치의 화소 구조를 나타내는 평면도이다.
도 7은 도 6에 도시된 A1-A2 선에 따른 단면도로서, TFT 영역을 나타내는 도면이다.
도 8은 도 6에 도시된 B1-B2 선에 따른 단면도로서, 커패시터 영역을 나타내는 도면이다.
도 9은 본 발명의 실시 예에 따른 디스플레이 장치의 제조방법을 나타내는 도면이다.
도 10은 본 발명의 실시 예에 따른 디스플레이 장치의 커패시터 영역에 형성된 커패시터 전극들의 컨택 구조를 나타내는 도면이다.
도 11은 본 발명의 실시 예에 따른 디스플레이 장치에서 듀얼 링크 구조를 적용하여 링크 라인을 형성한 것을 도시한 것으로, 하부 영역의 베젤 사이즈가 감소된 효과를 나타내는 도면이다.
도 12 내지 도 17은 본 발명의 실시 예에 따른 디스플레이 장치의 제조방법을 나타내는 도면이다.
본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
한편, 본 명세서에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 정의하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "제1", "제 2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로, 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다.
"포함하다" 또는 "가지다" 등의 용어는 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미한다.
본 발명의 실시 예를 설명함에 있어서 어떤 구조물(전극, 라인, 배선, 레이어, 컨택)이 다른 구조물 "상부에 또는 상에" 및 "하부에 또는 아래에" 형성된다고 기재된 경우, 이러한 기재는 이 구조물들이 서로 접촉되어 있는 경우는 물론이고 이들 구조물들 사이에 제3의 구조물이 개재되어 있는 경우까지 포함하는 것으로 해석되어야 한다.
도면을 참조한 설명에 앞서, 본 발명은 디스플레이 장치의 베젤 사이즈를 감소시키는 것과 TFT의 성능 및 신뢰성을 유지하면서 커패시터의 용량을 조절하는 것을 주요 내용으로 한다. 따라서, 본 발명의 주요 내용과 관련 없는 사항에 대한 상세한 설명은 생략할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 따른 디스플레이 장치와 이의 제조방법에 대하여 설명하기로 한다.
본 발명의 실시 예에 따른 디스플레이 장치와 이의 제조방법은 다양한 디스플레이 장치 중에서 유기발광 다이오드 디스플레이 장치(OLED)를 일 예로 설명한다. 그러나, 본 발명의 실시 예에 따른 디스플레이 장치와 이의 제조방법은 유기발광 다이오드 디스플레이 장치에 한정되지 않고, 액정 디스플레이 장치와 이의 제조방법에도 적용될 수 있다.
도 5는 본 발명의 실시 예에 따른 디스플레이 장치를 개략적으로 나타내는 도면이다.
도 5를 참조하면, 본 발명의 실시 예에 따른 디스플레이 장치는 복수의 화소(Pixel)들이 매트릭스 형태로 배열되어 입력된 영상 신호에 따라 화상을 표시하는 디스플레이 패널(100)과, 디스플레이 패널(100)을 구동하기 위한 구동 회로부(300) 및 디스플레이 패널(100)의 화소들과 구동 회로부(300)를 연결하는 복수의 링크 라인(400)이 형성되어 있다.
디스플레이 패널(100)의 표시 영역 주변에는 화상이 표시되지 않는 비 표시 영역(200)이 형성되어 있고, 구동 회로부(300) 및 복수의 링크 라인(400)은 비 표시 영역(200)에 형성되어 있다. 또한, 비 표시 영역(200)에는 복수의 링크 라인(400)과 접속되는 복수의 패드가 형성되어 있다.
구동 회로부(300)는 링크 라인(400)을 통해 표시 영역에 형성된 화소들로 신호를 공급한다. 디스플레이 패널(100)의 외곽에 형성된 비 표시 영역(200)은 베젤(bezel)에 의해 가려진다.
여기서, 복수의 링크 라인(400)은 제1 게이트 레이어에 형성된 복수의 제1 링크 라인과 제2 게이트 레이어에 형성된 복수의 제2 링크 라인으로 구성되어 있다. 이와 같이, 복수의 링크 라인(400)이 멀티 레이어 구조로 형성되어 있어 하부 영역의 베젤 사이즈를 감소시킬 수 있다. 복수의 링크 라인(400)에 대한 상세한 설명은 후술하기로 한다.
도 6은 본 발명의 실시 예에 따른 디스플레이 장치의 화소 구조를 나타내는 평면도이다. 도 6에서는 복수의 화소들 중에서 하나의 화소를 도시하고 있다.
도 6을 참조하면, 디스플레이 패널(100)은 복수의 스캔 라인(scan line), 복수의 기준 전원 라인(미도시), 복수의 데이터 라인(data line), 복수의 VDD 라인(VDD line) 및 복수의 화소(pixel)를 포함한다. 디스플레이 패널(100)에 형성된 복수의 화소 각각은 유기발광 다이오드(OLED)를 포함하고, 상기 유기발광 다이오드(OLED)를 구동시키기 위한 화소 회로를 포함한다. 복수의 화소에 형성된 화소 회로 각각은 복수의 스위칭 TFT, 드라이빙 TFT 및 커패시터(Cst)를 포함하여 구성된다.
복수의 스캔 라인은 디스플레이 패널(100) 내에서 제1 방향(예로서, 수평 방향)으로 형성될 수 있다. 이때, 스캔 라인에는 구동 회로부(300)로부터 스캔 신호가 인가된다.
복수의 데이터 라인은 스캔 라인과 교차하도록 제2 방향(예로서, 수직 방향)으로 형성될 수 있다. 이때, 데이터 라인에는 구동 회로부(300)로부터 데이터 전압(Vdata)이 공급된다.
스위칭 TFT는 스캔 신호에 따라 스위칭되어 데이터 라인에 공급되는 데이터 전압(Vdata)을 드라이빙 TFT에 공급한다.
드라이빙 TFT는 스위칭 TFT로부터 공급되는 데이터 전압(Vdata)에 따라 스위칭되어 VDD 라인에서 공급되는 구동 전원(VDD)으로부터 유기발광 다이오드(OLED)로 흐르는 데이터 전류(Ioled)를 제어한다.
도 6에 도시된 화소 구조에서는, 커패시터(Cst)에 데이터 전압(Vdata)과 제1 구동 전원(VDD)의 차 전압(VDD-Vdata)이 충전되고, 커패시터에 저장된 전압으로 드라이빙 TFT가 턴-온된다.
다른 예로서, 기준 전압 라인을 포함하는 화소 구조에서는, 커패시터(Cst)에 데이터 전압(Vdata)과 기준 전압(Vref)의 차 전압(Vdata-Vref)을 충전되고, 커패시터에 저장된 전압으로 드라이빙 TFT를 턴-온될 수 있다.
커패시터에 충전된 전압에 다라 제1 구동 전원(VDD)에서 드라이빙 TFT를 경유하여 제2 구동 전원(VSS)으로 흐르는 데이터 전류로 유기발광 다이오드(OLED)를 발광시킨다.
유기발광 다이오드(OLED)는 제1 구동 전원(VDD)과 제2 구동 전원(VSS) 사이에 전기적으로 접속되어 드라이빙 TFT로부터 공급되는 데이터 전류(Ioled)에 의해 발광한다.
상기 복수의 화소(P) 각각은 적색 화소, 녹색 화소, 청색 화소, 및 백색 화소 중 어느 하나로 이루어질 수 있다. 하나의 영상을 표시하는 하나의 단위 화소는 인접한 3색의 적색 화소, 녹색 화소, 및 청색 화소로 이루어질 수 있다. 다른 예로서, 하나의 영상을 표시하는 하나의 단위 화소는 인접한 4색의 적색 화소, 녹색 화소, 청색 화소, 및 백색 화소로 이루어질 수 있다.
도 7은 도 6에 도시된 A1-A2 선에 따른 단면도로서, TFT 영역을 나타내는 도면이고, 도 8은 도 6에 도시된 B1-B2 선에 따른 단면도로서, 커패시터 영역을 나타내는 도면이다.
도 6 및 도 7을 참조하면, TFT 영역에는 유기발광 다이오드(OLED)의 애노드 전극(170)과 연결되는 드라이빙 TFT가 형성되어 있다.
구체적으로, TFT 영역의 기판 상에 버퍼 레이어(110)가 형성되고, 버퍼 레이어(110) 위에 드라이빙 TFT의 액티브(120)가 형성되어 있다. 액티브(120)를 덮도록 게이트 절연막(125, GI: gate insulator)이 형성되고, 게이트 절연막(125) 상에 제1 게이트(130, 1st gate)가 형성되어 있다.
TFT는 액티브(반도체층)의 물질에 따라서 동작 특성 및 속도에 차이가 있으며, 본 발명에서는 비정질 실리콘(a-Si: amorphous silicon)보다 전자 이동도 및 전류의 On/Off 특성이 우수한 저온 다결정 실리콘(LTPS: Low Temperature Poly Silicon)으로 액티브(120)를 형성한다.
제1 게이트(130)를 덮도록 제1 층간 절연막(135, 1st ILD: first Inter Layer Dielectrics)이 형성되고, 제1 층간 절연막(135) 상에 제2 게이트(140, 2nd gate)가 형성되어 있다.
제2 게이트(140)를 덮도록 제2 층간 절연막(145, 2nd ILD: second Inter Layer Dielectrics)이 형성되고, 제2 층간 절연막(145) 상부 중에서 액티브(120)와 중첩되는 영역에 소스 전극(152)과 드레인 전극(154)이 형성되어 있다. 드레인 전극(154)은 제1 컨택(CNT1)을 통해 액티브(120)와 연결되고, 소스 전극(152)은 제2 컨택(CNT2)을 통해 액티브(120)와 연결되어 있다.
본 발명의 실시 예에 따른 디스플레이 장치의 화소에는 서로 다른 레이어에 제1 게이트(130)와 제2 게이트(140)가 형성되어 있는데, 제1 게이트(130)가 실제 TFT의 게이트로 기능하고, 제2 게이트(140)는 플로팅(floating)하게 형성되어 별도의 신호가 공급되지 않는다.
TFT 영역의 제2 게이트(140)는 커패시터의 형성을 위한 전극으로 사용되며, 커패시터 영역의 제1 게이트(130)와 제2 게이트(140) 즉, 커패시터 제1 전극과 커패시터 제2 전극에는 커패시터의 서로 다른 노드(node) 전입이 인가될 수 있다.
제1 게이트(130)와 제2 게이트(140)는 구리(Cu) 또는 구리 합금(Cu alloy), 알루미늄(Al) 또는 알루미늄 합금(Al alloy), 은(Ag) 또는 은 합금(Ag alloy), 금(Au) 또는 금 합금(Au alloy), 몰리브덴(Mo) 또는 몰리브덴 합금(Mo alloy), 티타늄(Ti) 또는 티타늄 합금(Ti alloy)의 금속 물질로 형성될 수 있다.
상기 구리(Cu), 알루미늄(Al), 은(Ag), 금(Au), 몰리브덴(Mo) 또는 티타늄(Ti)의 합금 물질로 칼슘(Ca), 마그네슘(Mg), 아연(Zn), 망간(Mn), 티타늄(Ti), 몰리브덴(Mo), 니켈(Ni), 지르코늄(Zr), 카드뮴(Cd), 은(Ag), 금(Au), 코발트(Co), 인듐(In), 탄탈룸(Ta), 하프늄(Hf), 텅스텐(W) 또는 크롬(Cr)이 이용될 수 있다.
이러한, 구성들을 통해 기판 상의 TFT 영역에 드라이빙 TFT가 형성되어 있다. 상술하지 않았지만, 복수의 스위칭 TFT도 드라이빙 TFT와 동일한 구조로 형성될 수 있다.
여기서, 제1 컨택(CNT1)과 제2 컨택(CNT2)은 게이트 절연막(125), 제1 층간 절연막(135) 및 제2 층간 절연막(145)을 관통하도록 형성되어 있다. 게이트 절연막(125), 제1 층간 절연막(135) 및 제2 층간 절연막(145)이 식각되어 액티브(120)의 상면이 노출되도록 2개의 제1 컨택 홀이 형성된다. 소스 전극(152)과 드레인 전극(154)을 형성할 때, 상기 2개의 제1 컨택 홀 내부에 메탈이 매립되어 제1 컨택(CNT1)과 제2 컨택(CNT2)이 형성된다.
소스 전극(152), 드레인 전극(154), 제1 컨택(CNT1) 및 제2 컨택(CNT2)는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)와 같은 메탈로 형성될 수 있다.
제2 층간 절연막(145), 소스 전극(152) 및 드레인 전극(154) 상부에 평탄화층(160)이 형성되어 있다. 평탄화층(160)에 의해 기판의 전면이 평탄화 된다.
평탄화층(160) 상에 유기발광 다이오드(OLED)가 형성되어 있고, 화소들의 개구부를 정의하는 뱅크(180)가 형성되어 있다. 뱅크(180)는 벤조사이클로부텐(benzocyclobutene, BCB)계 수지, 아크릴계 수지 또는 폴리이미드 수지로 형성될 수 있다. 뱅크(180)에 의해 정의된 화소 영역 내에는 TFT 통해 인가된 구동 전류에 의해 발광하는 유기발광 다이오드(OLED)가 형성된다.
도 7에서는 TFT 영역을 도시하고 있음으로, 유기발광 다이오드(OLED)의 구성들 중에서 애노드 전극(170)이 도시되어 있고, 유기층 및 캐소드 전극은 도시되어 있지 않다. 애노드 전극(170)은 ITO(indium tin oxide), IZO(indium zinc oxide) 또는 ITZO(indium tin zinc oxide)와 같은 투명 전도성 물질로 형성된다.
이어서, 도 6 및 도 8을 참조하면, 커패시터 영역에는 커패시터(Cst)가 형성되어 있다.
구체적으로, 커패시터 영역의 기판 상에 버퍼 레이어(110)가 형성되고, 버퍼 레이어(110) 위에 게이트 절연막(125, GI: gate insulator)이 형성되어 있다.
게이트 절연막(125) 상에 제1 게이트(130)가 형성되어 있다. 본 발명에서 커패시터 영역에 형성된 제1 게이트(130)가 커패시터의 제1 전극으로 기능한다.
일반적인 화소 구조에서는 액티브 레이어에 형성된 반도체층을 도핑하여 커패시터의 제1 전극을 형성하고 소스/드레인 레이어의 메탈로 제2 전극을 형성하고 있다.
그러나, 본 발명의 실시 예에 따른 디스플레이 장치의 화소에 형성된 커패시터는 게이트 절연막(125) 상의 제1 게이트 레이어에 형성된 제1 게이트(130)를 제1 전극으로 이용한다. 따라서, 액티브 레이어의 반도체층을 이용하지 않음으로 커패시터 영역에는 반도체층이 존재하지 않는다.
제1 게이트(130)를 덮도록 제1 층간 절연막(135)이 형성되고, 제1 층간 절연막(135) 상에 제2 게이트(140)가 형성되어 있다. 본 발명에서 커패시터 영역에 형성된 제2 게이트(140)가 커패시터의 제2 전극으로 기능한다.
커패시터 영역의 제2 게이트(140)을 덮도록 즉, 커패시터의 제2 전극을 덮도록 제2 층간 절연막(145)이 형성되어 있다. 제2 층간 절연막(145) 상부 중에서 커패시터의 제2 전극과 중첩되는 영역에 커패시터의 제3 전극(150)이 형성되어 있다.
여기서, 제2 층간 절연막(145) 상부에 형성된 커패시터의 제3 전극(150)은 TFT 영역에 형성된 소스 전극(152)과 드레인 전극(154)과 동일 물질로 함께 형성된 것으로, 제3 전극(150), 소스 전극(152) 및 드레인 전극(154)은 동일 레이어에 형성되어 있다.
커패시터 영역에 형성된 커패시터의 제3 전극(150)과, TFT 영역에 형성된 소스 전극(152) 및 드레인 전극(154)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)와 같은 메탈로 형성될 수 있다.
도 8에 도시된 바와 같이, 커패시터 영역의 제1 게이트(130) 즉, 커패시터의 제1 전극과 커패시터의 제3 전극(150)은 제1 게이트 컨택(1st gate CNT)을 통해 연결되어 있다.
상술한 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치의 커패시터는 제1 게이트 레이어에 형성된 커패시터 제1 전극, 제2 게이트 레이어에 형성된 커패시터 제2 전극, 소스/드레인 레이어에 형성된 커패시터 제3 전극으로 구성될 수 있다.
여기서, 제1 게이트 컨택(1st gate CNT)은 제1 층간 절연막(135) 및 제2 층간 절연막(145)을 관통하도록 형성되어 있다. 제1 층간 절연막(135) 및 제2 층간 절연막(145)이 식각되어 커패시터의 제1 전극의 상면이 노출되도록 제2 컨택 홀이 형성된다.
소스 전극(152) 및 드레인 전극(154)과 함께 형성되는 제3 전극(150)을 형성할 때, 상기 제2 컨택 홀 내부에 메탈이 매립되어 제1 게이트 컨택(1st gate CNT)이 형성된다.
제2 층간 절연막(145) 및 커패시터의 제3 전극(150) 상부에 평탄화층(160)이 형성되어 있다. 평탄화층(160)에 의해 기판의 전면이 평탄화 된다.
커패시터 영역의 평탄화층(160) 상에 유기발광 다이오드(OLED)의 애노드 전극(170)이 형성되어 있고, 커패시터 영역의 애노드 전극(170) 상부에는 스페이서(190)가 형성되어 있다.
도 8에서는 커패시터 영역을 도시하고 있음으로, 유기발광 다이오드(OLED)의 구성들 중에서 애노드 전극(170)이 도시되어 있고, 유기층 및 캐소드 전극은 도시되어 있지 않다.
도 9은 본 발명의 실시 예에 따른 디스플레이 장치의 제조방법을 나타내는 도면이고, 도 10은 본 발명의 실시 예에 따른 디스플레이 장치의 커패시터 영역에 형성된 커패시터 전극들의 컨택 구조를 나타내는 도면이다.
도 9 및 도 10을 참조하면, 동일 레이어에 동일 메탈로 TFT 영역에 제2 게이트(140)를 형성하고, 커패시터 영역에 커패시터의 제2 전극을 형성한다.
이후, TFT의 액티브와 소스/드레인 전극을 연결시키기 위한 액티브 컨택(active contact) 즉, 상술한 TFT 영역에 형성된 제1 컨택(CNT1) 및 제2 컨택(CNT2)을 형성한다.
액티브 컨택(active contact)의 형성과 동시에, 커패시터의 제1 전극과 제3 전극을 연결시키기 위한 제1 게이트 컨택(1st gate CNT) 및 커패시터의 제2 전극과 제3 전극을 연결시키기 위한 제2 게이트 컨택(2nd gate CNT)를 형성한다.
도 6 및 도 10에 도시된 바와 같이, TFT의 액티브와 소스/드레인 전극을 연결하는 액티브 컨택(CNT1, CNT2)과, 커패시터의 전극들을 연결하는 제1 게이트 컨택(1st gate CNT) 및 제2 게이트 컨택(2nd gate CNT)은 서로 다른 영역에 형성되어 있다.
본 발명에서는 하나의 컨택 홀 공정을 통해 TFT 영역에 형성되는 2개의 제1 컨택 홀, 커패시터 영역에 형성되는 제2 컨택 홀 및 제3 컨택 홀을 동시에 형성한다.
이후, 제1 컨택 홀, 제2 컨택 홀 및 제3 컨택 홀에 동일한 메탈을 매립하여 도 10(A)에 도시된 바와 같이, TFT의 액티브 컨택(active) 형성한다. 이와 동시에, 도 10(B)에 도시된 바와 같이, 커패시터의 제1 게이트 컨택(1st gate CNT)을 형성한다. 이와 동시에, 도 10(C)에 도시된 바와 같이, 제2 게이트 컨택(2nd gate CNT)을 형성한다.
이하, 설명에서는 제1 게이트(130)가 형성된 레이어를 제1 게이트 레이어로 칭하고, 제2 게이트(140)가 형성된 레이어를 제2 게이트 레이어로 칭하기로 한다.
도 11은 본 발명의 실시 예에 따른 디스플레이 장치에서 듀얼 링크 구조를 적용하여 링크 라인을 형성한 것을 도시한 것으로, 하부 영역의 베젤 사이즈가 감소된 효과를 나타내는 도면이다.
도 11을 참조하면, 복수의 링크 라인 각각은 일정한 선폭(w)을 가지도록 형성되고, 링크 라인들 간에도 일정 간격(d)을 두고 이격되도록 형성되어야 한다.
종래 기술에서는 싱글 레이어로 복수의 링크 라인(40)을 형성함으로 인해서, 복수의 링크 라인을 형성하는데 많은 면적을 차지하게 된다. 이에 따라, 많은 면적을 차지하는 복수의 링크 라인을 베젤로 가리게 되어 디스플레이 장치의 하부 영역의 베젤 사이즈가 증가되는 문제점이 있었다.
반면, 본 발명의 실시 예에 따른 디스플레이 장치는 복수의 링크 라인(400)이 서로 다른 레이어에 형성되는 복수의 제1 링크 라인(410)과 복수의 제2 링크 라인(420)으로 구성된다.
표시 영역에서 제1 게이트 레이어에 제1 게이트(130)를 형성하는 것과 동일하게, 비 표시 영역에서도 제1 게이트 레이어에 복수의 제1 링크 라인(410)이 형성되어 있다.
또한, 표시 영역에서 제2 게이트 레이어에 제2 게이트(140)를 형성하는 것과 동일하게, 비 표시 영역에서도 제2 게이트 레이어에 복수의 제2 링크 라인(420)이 형성되어 있다.
이와 같이, 서로 다른 레이어에 복수의 제1 링크 라인(410) 및 복수의 제2 링크 라인(420)이 형성되어 있어, 멀티 레이어 구조로 구동 회로부(300)화 화소들을 연결하는 복수의 링크 라인(400)을 구성할 수 있다.
복수의 링크 라인(400)이 멀티 레이어 구조로 형성되어 있어, 링크 라인들이 종래 기술과 동일한 선폭(w) 및 간격(d)을 가지도록 형성되어도 전체 링크 라인을 형성하는데 필요한 면적을 1/2로 줄일 수 있다. 따라서, 복수의 링크 라인(400)이 차지하는 면적이 줄어든 만큼 비 표시 영역도 줄어들게 되고, 하부 영역의 베젤 사이즈를 감소시킬 수 있다.
도 9, 도 12 내지 도 17은 본 발명의 실시 예에 따른 디스플레이 장치의 제조방법을 나타내는 도면이다. 이하, 설명에서는 도 9에 도시된 전체 제조 공정을 기준으로, 도 12 내지 도 17을 참조하여 TFT 영역과 커패시터 영역의 레이어 및 구성들을 형성하는 방법을 상세히 설명하기로 한다.
도 12(A)를 참조하면, 기판 전면에 버퍼 레이어(110)를 형성하고, 버퍼 레이어(110) 위에 반도체 물질을 도핑한 후, 마스크를 이용한 포토리쏘그래피 공정, 식각(etching) 공정 및 세정(ashing) 공정을 수행하여 드라이빙 TFT의 액티브(120)를 형성한다.
본 발명에서는 비정질 실리콘(a-Si: amorphous silicon)보다 전자 이동도 및 전류의 On/Off 특성이 우수한 저온 다결정 실리콘(LTPS: Low Temperature Poly Silicon)으로 액티브(120)를 형성한다.
이후, 액티브(120)를 덮도록 게이트 절연막(125)을 형성한다. 게이트 절연막(125)은 산화 규소(SiO2) 또는 질화 규소(SiNx)로 형성될 수 있다.
도 12(B)를 참조하면, 버퍼 레이어(110) 위에 게이트 절연막(125)을 형성한다. 이때, TFT 영역의 게이트 절연막과 커패시터 영역의 게이트 절연막은 단일 공정으로 함께 형성된다.
일반적인 화소 구조에서는 액티브 레이어에 형성된 반도체층을 도핑하여 커패시터의 제1 전극을 형성하고 소스/드레인 레이어의 메탈로 제2 전극을 형성하고 있다.
그러나, 본 발명의 실시 예에 따른 디스플레이 장치의 화소에 형성된 커패시터는 게이트 절연막(125) 상의 제1 게이트 레이어에 형성된 제1 게이트(130)를 제1 전극으로 이용한다. 따라서, 커패시터 영역에는 반도체층을 형성하지 않는다.
이어서, 도 13(A)를 참조하면, TFT 영역의 게이트 절연막(125) 상에 메탈을 도포한 후, 마스크를 이용한 포토리쏘그래피 공정, 식각(etching) 공정 및 세정(ashing) 공정을 수행하여 제1 게이트(130)를 형성한다.
도 13(B)를 참조하면, TFT 영역의 제1 게이트(130)를 형성 때 동시에, 커패시터 영역의 게이트 절연막(125) 상에 제1 게이트(130)를 형성한다. 커패시터 영역에 형성된 제1 게이트(130)는 커패시터의 제1 전극으로 기능한다.
이러한, TFT 영역의 제1 게이트(130)와 커패시터의 제1 전극은 동일 물질로 동일 레이어에 함께 형성된다.
이후, TFT 영역의 제1 게이트(130), 커패시터의 제1 전극을 덮도록 절연 물질을 기판 전면에 도포하여 제1 층간 절연막(135)을 형성한다.
이어서, 도 14(A)를 참조하면, TFT 영역의 제1 층간 절연막(135) 상에 메탈을 도포한 후, 마스크를 이용한 포토리쏘그래피 공정, 식각(etching) 공정 및 세정(ashing) 공정을 수행하여 제2 게이트(140)를 형성한다.
도 14(B)를 참조하면, TFT 영역에 제2 게이트(140)를 형성할 때 동시에, 커패시터 영역의 제1 층간 절연막(135) 상에 제2 게이트(140)를 형성하다. 커패시터 영역에 형성된 제2 게이트(140)는 커패시터의 제2 전극으로 기능한다.
이러한, TFT 영역의 제2 게이트(140)와 커패시터의 제2 전극은 동일 물질로 동일 레이어에 함께 형성된다.
이후, TFT 영역의 제2 게이트(140), 커패시터의 제2 전극을 덮도록 절연 물질을 기판 전면에 도포하여 제2 층간 절연막(145)을 형성한다.
도 14에 도시된 바와 같이, 서로 다른 레이어에 제1 게이트(130)와 제2 게이트(140)가 형성되어 있는데, 제1 게이트(130)가 실제 TFT의 게이트로 기능하고, 제2 게이트(140)는 플로팅(floating)하게 형성되어 별도의 신호가 공급되지 않는다.
TFT 영역의 제2 게이트(140)는 커패시터의 형성을 위한 전극으로 사용되며, 커패시터 영역의 제1 게이트(130)와 제2 게이트(140) 즉, 커패시터 제1 전극과 커패시터 제2 전극에는 커패시터의 서로 다른 노드(node) 전입이 인가될 수 있다.
제1 게이트(130)와 제2 게이트(140)는 구리(Cu) 또는 구리 합금(Cu alloy), 알루미늄(Al) 또는 알루미늄 합금(Al alloy), 은(Ag) 또는 은 합금(Ag alloy), 금(Au) 또는 금 합금(Au alloy), 몰리브덴(Mo) 또는 몰리브덴 합금(Mo alloy), 티타늄(Ti) 또는 티타늄 합금(Ti alloy)의 금속 물질로 형성될 수 있다.
상기 구리(Cu), 알루미늄(Al), 은(Ag), 금(Au), 몰리브덴(Mo) 또는 티타늄(Ti)의 합금 물질로 칼슘(Ca), 마그네슘(Mg), 아연(Zn), 망간(Mn), 티타늄(Ti), 몰리브덴(Mo), 니켈(Ni), 지르코늄(Zr), 카드뮴(Cd), 은(Ag), 금(Au), 코발트(Co), 인듐(In), 탄탈룸(Ta), 하프늄(Hf), 텅스텐(W) 또는 크롬(Cr)이 이용될 수 있다.
이어서, 도 15(A)를 참조하면, TFT 영역의 게이트 절연막(125), 제1 층간 절연막(135) 및 제2 층간 절연막(145)을 식각하여 액티브(120)의 상면을 노출시키는 2개의 제1 컨택 홀(1st contact hole)을 형성한다.
도 15(B)를 참조하면, 제1 컨택 홀(1st contact hole)을 형성할 때 동시에, 커패시터 영역의 제1 층간 절연막(135) 및 제2 층간 절연막(145)을 식각하여 제1 게이트(130) 즉, 커패시터의 제1 전극의 상면을 노출시키는 제2 컨택 홀(2nd contact hole)을 형성한다.
여기서, 제2 컨택 홀(2nd contact hole)은 도 6에 도시된 바와 같이, 제1 게이트 컨택(1st gate CNT)이 형성될 영역에 형성된다.
도 15(C)를 참조하면, 제1 컨택 홀(1st contact hole) 및 제2 컨택 홀(2nd contact hole)을 형성할 때 동시에, 커패시터 영역의 제2 층간 절연막(145)을 식각하여 제2 게이트(140) 즉, 커패시터의 제2 전극의 상면을 노출시키는 제3 컨택 홀(3rd contact hole)을 형성한다.
여기서, 제3 컨택 홀(3rd contact hole)은 도 6에 도시된 바와 같이, 제2 게이트 컨택(2nd gate CNT)이 형성될 영역에 형성된다. 도 15(C)는 도 6에 도시된 C1-C2 선에 따른 단면을 기준으로, 제2 게이트 컨택(2nd gate CNT)이 형성되기 이전 단계를 도시하고 있다.
상술한 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치의 제조방법은 하나의 컨택 홀 공정 수행하여, TFT 영역에 2개의 제1 컨택 홀(1st contact hole)을 형성하고, 이와 동시에 커패시터 영역에 제2 컨택 홀(2nd contact hole) 및 제3 컨택 홀(3rd contact hole)을 형성한다. 따라서, 다수의 컨택 홀을 형성하더라도 제조 공정의 증가되지 않는 장점이 있다.
이어서, 도 16(A)를 참조하면, 기판 전면에 메탈을 도포한 후, 마스크를 이용한 포토리쏘그래피 공정, 식각(etching) 공정 및 세정(ashing) 공정을 수행하여 제2 층간 절연막(145) 상부 중에서 액티브(120)와 중첩되는 영역(TFT 영역)에 소스 전극(152)과 드레인 전극(154)을 형성한다.
소스 전극(152)과 드레인 전극(154)을 형성할 때, TFT 영역에 형성되어 있던 2개의 제1 컨택 홀(1st contact hole)에 메탈이 매립되어 제1 컨택(CNT1) 및 제2 컨택(CNT2) 즉, 액티브 컨택(active contact)이 형성된다. 드레인 전극(154)은 제1 컨택(CNT1)을 통해 액티브(120)와 연결되고, 소스 전극(152)은 제2 컨택(CNT2)을 통해 액티브(120)와 연결된다.
소스 전극(152), 드레인 전극(154), 제1 컨택(CNT1) 및 제2 컨택(CNT2)는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)와 같은 메탈로 형성될 수 있다.
도 16(B) 및 도 16 (C)를 참조하면, TFT 영역에 소스 전극(152)과 드레인 전극(154)을 형성할 때 동시에, 커패시터 영역의 제2 층간 절연막(145) 상에 커패시터의 제3 전극(150)을 형성한다. 제2 층간 절연막(145) 상부 중에서 커패시터의 제1 전극 및 제2 전극과 중첩되는 영역에 커패시터의 제3 전극(150)이 형성된다.
커패시터의 제3 전극(150)을 형성할 때, 커패시터 영역에 형성된 제2 컨택 홀(2nd contact hole)에 메탈이 매립되어 제1 게이트 컨택(1st gate CNT)이 형성된다. 이와 함께, 커패시터 영역에 형성된 제3 컨택 홀(3rd contact hole)에 메탈이 매립되어 제2 게이트 컨택(2nd gate CNT)이 형성된다.
제1 게이트 컨택(1st gate CNT)은 커패시터의 제1 전극과 커패시터의 제3 전극을 연결시킨다. 그리고, 제2 게이트 컨택(2nd gate CNT)은 커패시터의 제2 전극과 커패시터의 제3 전극을 연결시킨다.
제2 층간 절연막(145) 상부에 형성된 커패시터의 제3 전극(150)은 TFT 영역에 형성된 소스 전극(152)과 드레인 전극(154)과 동일 물질로 함께 형성된 것으로, 제3 전극(150), 소스 전극(152) 및 드레인 전극(154)은 동일 레이어에 형성된다.
커패시터 영역에 형성된 커패시터의 제3 전극(150)과, TFT 영역에 형성된 소스 전극(152) 및 드레인 전극(154)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)와 같은 메탈로 형성될 수 있다.
TFT의 액티브와 소스/드레인 전극을 연결하는 액티브 컨택(CNT1, CNT2)과, 커패시터의 전극들을 연결하는 제1 게이트 컨택(1st gate CNT) 및 제2 게이트 컨택(2nd gate CNT)은 서로 다른 영역에 형성되지만, 소스/드레인 레이어를 형성하는 하나의 공정으로 액티브 컨택(CNT1, CNT2), 제1 게이트 컨택(1st gate CNT) 및 제2 게이트 컨택(2nd gate CNT)을 동시에 형성할 수 있다.
이어서, 도 17을 참조하면, TFT 영역의 제2 층간 절연막(145), 소스 전극(152) 및 드레인 전극(154) 상부에 아크릴(photo acryl)로 평탄화층(160)을 형성한다.
이후, 평탄화층(160) 상에 ITO(indium tin oxide), IZO(indium zinc oxide) 또는 ITZO(indium tin zinc oxide)와 같은 투명 전도성 물질로 유기발광 다이오드(OLED)의 애노드 전극(170)을 형성한다.
이후, TFT 영역에는 뱅크(180)를 형성하고, 커패시터 영역에는 스페이서(190)를 형성한다. 뱅크(180)는 벤조사이클로부텐(benzocyclobutene, BCB)계 수지, 아크릴계 수지 또는 폴리이미드 수지로 형성할 수 있다.
종래 기술은 액티브 레이어의 반도체층을 도핑하여 커패시터의 스토리지 전극으로 이용함으로 인해 별도의 마스크가 필요하고 스토리지 포토 공정을 수행해야 했다.
반면, 상술한 본 발명의 실시 예에 따른 디스플레이 장치와 이의 제조방법은 게이트 절연막 상부에 위치하는 제1 게이트 레이어에 커패시터의 제1 전극을 형성하고, 제2 게이트 레이어에 커패시터의 제2 전극을 형성함으로써 커패시터 영역에 반도체층을 형성하지 않았고, 반도체층을 도핑하는 공정을 제거할 수 있다.
또한, 게이트 절연막의 두께를 줄이지 않고 제1 층간 절연막과 제2 층간 절연막 중 적어도 하나의 두께를 조절하여 커패시터의 용량을 조절할 수 있다. 따라서, 게이트 절연막의 두께를 줄임으로 인해 발생되었던 TFT의 소자 특성 및 신뢰성이 저하되는 문제점이 발생되지 않는다.
또한, 제1 층간 절연막과 제2 층간 절연막의 두께의 조절을 통해 커패시터의 용량을 조절할 수 있고, TFT 형성 영역 상부에도 커패시터를 형성할 수 있다. 따라서, 커패시터의 면적을 줄일 수 있어 상대적으로 개구 영역을 넓게 설계하여 해상도를 높일 수 있다.
상술한 설명에서는 유기발광 다이오드(OLED)를 발광시켜 화상을 표시하는 디스플레이 장치와 이의 제조방법을 일 예로 설명하였으나, 이는 본 발명의 여려 실시 예들 중에서 하나를 설명한 것이다.
본 발명의 다른 예로서, TFT 어레이 기판과 컬러필터 어레이 기판 사이에 액정층이 형성된 액정 패널과, 백라이트 유닛에서 조사되는 빛의 투과량을 액정 패널을 통해 조절하여 화상을 표시하는 액정 디스플레이 장치에도 동일하게 적용될 수 있다.
액정 디스플레이 장치의 화소에 형성된 스토리지 커패시터도 상술한 제1 게이트 레이어에 형성된 커패시터 제1 전극, 제2 게이트 레이어에 형성된 커패시터 제2 전극, 소스/드레인 레이어에 형성된 커패시터 제3 전극과 동일한 구조로 형성될 수 있다.
또한, 액정 디스플레이 장치의 구동 회로부와 액정 패널의 화소들을 연결하는 링크 라인들도 멀티 레이어 구조로 형성할 수 있다. 즉, 제1 게이트 레이어에 복수의 제1 링크 라인을 형성하고, 제2 게이트 레이어에 복수의 제2 링크 라인을 형성하여 하부 영역의 베젤 사이즈를 줄일 수 있다.
본 발명이 속하는 기술분야의 당 업자는 상술한 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 디스플레이 패널 110: 버퍼 레이어
120: 액티브 125: 게이트 절연막
130: 제1 게이트 135: 제1 층간 절연막
140: 제2 게이트 145: 제2 층간 절연막
150: 커패시터의 제3 전극 152: 소스 전극
154: 드레인 전극 160: 평탄화층
170: 애노드 전극 180: 뱅크
190: 스페이서 200: 비 표시 영역
300: 구동 회로부 400: 링크 라인
410: 제1 링크 라인 420: 제2 링크 라인

Claims (10)

  1. 기판에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성된 커패시터 제1 전극;
    상기 커패시터 제1 전극 상에 형성된 제1 층간 절연막;
    상기 제1 층간 절연막 상에 형성된 커패시터 제2 전극;
    상기 커패시터 제2 전극 상에 형성된 제2 층간 절연막; 및
    상기 제2 층간 절연막 상에 형성된 커패시터 제3 전극으로 구성된 커패시터가 복수의 화소에 형성된 것을 특징으로 하는 디스플레이 장치.
  2. 제1 항에 있어서,
    상기 커패시터 제1 전극과 상기 커패시터 제3 전극은 컨택으로 연결되고, 상기 커패시터 제2 전극과 상기 커패시터 제3 전극은 컨택으로 연결된 것을 특징으로 하는 디스플레이 장치.
  3. 제1 항에 있어서,
    상기 커패시터 제1 전극은 박막 트랜지스터의 게이트와 동일 레이어에 형성된 것을 특징으로 하는 디스플레이 장치.
  4. 제1 항에 있어서,
    상기 커패시터 제3 전극은 박막 트랜지스터의 소스/드레인 전극과 동일 레이어에 형성된 것을 특징으로 하는 디스플레이 장치.
  5. 제1 항에 있어서,
    디스플레이 패널의 비 표시 영역에 형성된 구동 회로부와 상기 구동 회로부와 상기 복수의 화소를 연결하는 복수의 링크 라인 및 상기 비 표시 영역을 가리도록 형성된 베젤을 더 포함하고,
    상기 복수의 링크 라인은 상기 커패시터 제1 전극과 동일 레이어에 형성된 복수의 제1 링크 라인 및 상기 커패시터 제2 전극과 동일 레이어에 형성된 복수의 제2 링크 라인으로 구성된 것을 특징으로 하는 디스플레이 장치.
  6. 기판 상의 박막 트랜지스터 영역에 액티브를 형성하는 단계;
    상기 박막 트랜지스터 영역 및 커패시터 영역에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상의 박박 트랜지스터 영역에 제1 게이트를 형성함과 동시에 상기 커패시터 영역에 커패시터 제1 전극을 형성하는 단계;
    상기 제1 게이트와 상기 커패시터 제1 전극을 덮도록 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막 상의 박막 트랜지스터 영역에 제2 게이트를 형성함과 동시에 상기 커패시터 영역에 커패시터 제2 전극을 형성하는 단계;
    상기 제2 게이트와 상기 커패시터 제2 전극을 덮도록 제2 층간 절연막을 형성하는 단계; 및
    상기 제2 층간 절연막 상의 박막 트랜지스터 영역에 소스/드레인 전극을 형성함과 동시에 상기 커패시터 영역에 커패시터 제3 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 디스플레이 장치의 제조방법.
  7. 제6 항에 있어서,
    상기 액티브의 상면이 노출되도록 상기 게이트 절연막, 상기 제1 층간 절연막 및 상기 제2 층간 절연막을 식각하여 제1 컨택 홀을 형성하는 단계; 및
    상기 제1 컨택 홀에 상기 소스/드레인 전극의 메탈을 매립하여 상기 액티브와 상기 소스/드레인 전극을 연결하는 컨택을 형성하는 단계를 더 포함하는 것을 특징으로 하는 디스플레이 장치의 제조방법.
  8. 제7 항에 있어서,
    제1 컨택 홀을 형성함과 동시에 상기 커패시터 영역의 상기 제1 층간 절연막 및 상기 제2 층간 절연막을 식각하여 제2 컨택 홀을 형성하고,
    상기 제2 컨택 홀에 상기 소스/드레인 전극의 메탈을 매립하여 상기 커패시터 제1 전극과 상기 커패시터 제3 전극을 연결하는 컨택을 형성하는 것을 특징으로 하는 디스플레이 장치의 제조방법.
  9. 제7 항에 있어서,
    제1 컨택 홀을 형성함과 동시에 상기 커패시터 영역의 상기 제1 층간 절연막을 식각하여 제3 컨택 홀을 형성하고,
    상기 제3 컨택 홀에 상기 소스/드레인 전극의 메탈을 매립하여 상기 커패시터 제2 전극과 상기 커패시터 제3 전극을 연결하는 컨택을 형성하는 것을 특징으로 하는 디스플레이 장치의 제조방법.
  10. 제6 항에 있어서,
    디스플레이 패널의 비 표시 영역에 형성된 구동 회로부와 상기 복수의 화소를 연결하는 복수의 링크 라인을 형성하는 단계를 더 포함하고,
    상기 복수의 링크 라인을 서로 다른 레이어에 형성된 복수의 제1 링크 라인 및 복수의 제2 링크 라인으로 구성되고,
    상기 복수의 제1 링크 라인은 상기 커패시터 제1 전극과 동일 레이어에 형성하고,
    상기 복수의 제2 링크 라인은 상기 커패시터 제2 전극과 동일 레이어에 형성하는 것을 특징으로 하는 디스플레이 장치의 제조방법.
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