KR20140123004A - 단일 클록신호를 사용하는 정적 신호값 기억회로 - Google Patents

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KR20140123004A KR20140035087A KR20140035087A KR20140123004A KR 20140123004 A KR20140123004 A KR 20140123004A KR 20140035087 A KR20140035087 A KR 20140035087A KR 20140035087 A KR20140035087 A KR 20140035087A KR 20140123004 A KR20140123004 A KR 20140123004A
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Abstract

제 1 트랜지스터 스택, 제 2 트랜지스터 스택 및 제 3 트랜지스터 스택을 구비한 신호값 기억회로(2)가 제공된다. 신호값 기억회로는 단일의 클록신호에 의해 제어된다. 키퍼 트랜지스터들과 분리 트랜지스터들은, 신호값 기억회로의 정적 동작을 허용하고(즉, 클록신호가 상태를 잃지 않으면서 정지될 수도 있다) 회로 내부에서의 경합을 방지하는 역할을 한다.

Description

단일 클록신호를 사용하는 정적 신호값 기억회로{STATIC SIGNAL VALUE STORAGE CIRCUITRY USING A SINGLE CLOCK SIGNAL}
본 발명은 신호값 기억회로에 관한 것이다.
정적으로 동작할 수 있는 신호값 기억회로(예를 들면, 전송 게이트 플립플롭(transmission gate flip-flop)(TGFF) 회로)를 제공하는 것이 공지되어 있다. 이와 같은 정적값 기억회로는 클록신호가 정지될 때 기억된 신호값을 유지할 수 있다. 또한, 클록이 계속 구동되고 일반적으로 정적 신호값 기억회로보다 더 빨리 동작하고, 더 적은 전력을 사용하고 더 적은 수의 트랜지스터를 필요로 하는 동안 신호값을 유지할 수 있는 동적 신호값 기억회로(예를 들면, 트루 단일 위상 클록(true-single-phase-clock)(TSPC) 플립플롭 회로)를 제공하는 것도 공지되어 있다. 정적 신호값 기억회로의 문제점은, 1개보다 많은 수의 클록신호를 필요로 하여, 소비전력을 증가시키고 클록 강건성(robustness)을 감소(예를 들면, 클록 왜곡(clock skew)에 대한 취약성을 증가)시키는 경향이 있다는 것이다. 트루(true) 단일 클록신호를 사용하는 동적 신호값 기억회로가 제공될 수도 있지만, 이것은 프로세스/전압/온도 변동에 더 취약한 경향이 있으며, 이것은 집적회로에 대한 프로세스 기하구조(process geometrics)의 크기가 감소하고 동작 전압이 감소함에 따라 더욱 더 심각해진다. 또한, 기억회로의 게이트 개수(gate count)가 작은 것이 바람직하며, 기억회로의 동작중에 이와 같은 경합(contention)이 발생하지 않아야 한다.
일면에 따르면, 본 발명은,
입력 신호값을 수신하는 신호 입력과,
출력 신호값을 출력하는 신호 출력과,
제 1 클록 신호 레벨과 제 2 클록 신호 레벨 사이에서 변동하는 단일의 클록신호를 수신하는 클록신호 입력과,
상기 신호 입력 및 상기 클록신호 입력에 접속되고, 상기 단일의 클록신호가 상기 제 1 클록 신호 레벨을 갖는 동안, 상기 입력 신호값에 따라, 주 노드 신호를 보유하는 주 노드를 주 노드 신호 레벨로 구동하도록 구성된 제 1 트랜지스터 스택과,
상기 주 노드 및 상기 클록신호 입력에 접속되고, 상기 단일의 클록신호가 상기 제 1 클록 신호 레벨을 갖는 동안, 보조 노드 신호를 보유하는 보조 노드를 충전된 신호 레벨로 충전하도록 구성되고, 상기 단일의 클록신호가 상기 제 2 클록 신호 레벨을 갖는 동안에는, (i) 상기 주 노드 신호가 제 1 신호 레벨을 갖는 경우에 상기 보조 노드를 방전된 신호 레벨로 방전하고, (ii) 상기 주 노드 신호가 제 2 신호 레벨을 갖는 경우에 상기 보조 노드를 방전하지 않도록 하는 것 중에서 한가지를 행하도록 구성된 제 2 트랜지스터 스택과,
상기 보조 노드, 상기 클록신호 입력 및 상기 신호 출력에 접속되고, 상기 클록신호가 상기 제 2 클록 신호 레벨을 갖는 동안, (i) 상기 보조 노드가 상기 충전된 신호 레벨에 있는 경우에는 제 1 출력신호 레벨, 및, (ii) 상기 보조 노드가 상기 방전된 신호 레벨에 있는 경우에는 제 2 출력신호 레벨 중에서 한 개의 레벨로 출력 신호값을 구동하도록 구성된 제 3 트랜지스터 스택과,
상기 주 노드 및 상기 보조 노드에 접속되고, (i) 상기 주 노드 신호가 상기 제 2 신호 레벨을 가질 때에는 상기 충전된 신호 레벨을 유지하도록 상기 보조 노드를 구동하고, (ii) 상기 주 노드 신호가 상기 제 1 신호 레벨을 가질 때에는 상기 보조 노드를 구동하지 않도록 구성된 보조 노드 키퍼(keeper) 트랜지스터를 구비한 신호값 기억회로를 제공한다.
본 발명은, 단일의 클록신호로 동작할 수 있으면서도, 주 노드의 신호 레벨이 보조 노드의 충전 레벨을 유지하는 것이 적절한 것으로 표시할 때 보조 노드의 충전 레벨을 유지할 수 있는 보조 노드 키퍼 트랜지스터를 구비하는 것에 의해, 정적 동작 능력을 갖는 신호값 기억회로를 제공한다.
신호값 기억회로의 연속적인 클록킹(clocking)을 필요로 하지 않으면서 주 노드 신호를 유지하는 역할을 할 수 있는 제 1 주 노드 키퍼 트랜지스터 및 제 2 주 노드 키퍼 트랜지스터의 설치에 의해, 신호값 기억회로의 정적 거동을 더욱 더 향상시킬 수 있다.
각각의 트랜지스터 스택에 의한 부적절하고 바람직하지 않은 신호의 구동을 방지함으로써 신호값 기억회로 내부에서의 경합을 피하는 역할을 하는 제 1 트랜지스터 스택 내부의 제 1 스택 분리(isolation) 트랜지스터 및 제 3 트랜지스터 스택 내부의 제 3 스택 분리 트랜지스터의 설치에 의해, 신호값 기억회로의 소비전력 및 강건성을 향상시켜도 된다.
경합이 없이, 예를 들면, 피드백 루프에 과전력을 공급할 필요가 없이, 단일의 클록신호의 1 위상 동안에 출력신호를 유지하고 단일의 클록신호의 이와 다른 위상 동안에 출력신호가 변경될 수 있도록 허용하는 역할을 하는 출력 피드백 회로의 설치에 의해, 신호값 기억회로의 정적 거동이 더욱 더 향상된다.
또 다른 일면에 따르면, 본 발명은,
입력 신호값을 수신하는 신호 입력수단과,
출력 신호값을 출력하는 신호 출력수단과,
제 1 클록 신호 레벨과 제 2 클록 신호 레벨 사이에서 변동하는 단일의 클록신호를 수신하는 클록신호 입력수단과,
상기 신호 입력수단 및 상기 클록신호 입력수단에 접속되고, 상기 단일의 클록신호가 상기 제 1 클록 신호 레벨을 갖는 동안, 상기 입력 신호값에 따라, 주 노드 신호를 보유하는 주 노드수단을 주 노드수단 신호 레벨로 구동하는 제 1 트랜지스터 스택수단과,
상기 주 노드수단 및 상기 클록신호 입력수단에 접속되고, 상기 단일의 클록신호가 상기 제 1 클록 신호 레벨을 갖는 동안, 보조 노드 신호를 보유하는 보조 노드수단을 충전된 신호 레벨로 충전하고, 상기 단일의 클록신호가 상기 제 2 클록 신호 레벨을 갖는 동안에는, (i) 상기 주 노드 신호가 제 1 신호 레벨을 갖는 경우에 상기 보조 노드수단을 방전된 신호 레벨로 방전하고, (ii) 상기 주 노드 신호가 제 2 신호 레벨을 갖는 경우에 상기 보조 노드수단을 방전하지 않도록 하는 것 중에서 한가지를 행하는 제 2 트랜지스터 스택수단과,
상기 보조 노드수단, 상기 클록신호 입력수단 및 상기 신호 출력수단에 접속되고, 상기 클록신호가 상기 제 2 클록 신호 레벨을 갖는 동안, (i) 상기 보조 노드수단이 상기 충전된 신호 레벨에 있는 경우에는 제 1 출력신호 레벨, 및, (ii) 상기 보조 노드수단이 상기 방전된 신호 레벨에 있는 경우에는 제 2 출력신호 레벨 중에서 한 개의 레벨로 출력 신호값을 구동하는 제 3 트랜지스터 스택수단과,
상기 주 노드수단 및 상기 보조 노드수단에 접속되고, (i) 상기 주 노드 신호가 상기 제 2 신호 레벨을 가질 때에는 상기 충전된 신호 레벨을 유지하도록 상기 보조 노드수단을 구동하고, (ii) 상기 주 노드 신호가 상기 제 1 신호 레벨을 가질 때에는 상기 보조 노드수단을 구동하지 않는 보조 노드 키퍼 트랜지스터수단을 구비한 신호값 기억회로를 제공한다.
또 다른 일면에 따르면, 본 발명은, 신호값 기억회로 내부에 신호값을 기억하는 방법으로서,
신호 입력에서 입력 신호값을 수신하는 단계와,
제 1 클록 신호 레벨과 제 2 클록 신호 레벨 사이에서 변동하는 단일의 클록신호를 클록신호 입력에서 수신하는 단계와,
상기 신호 입력 및 상기 클록신호 입력에 접속된 제 1 트랜지스터 스택을 사용하여, 상기 단일의 클록신호가 상기 제 1 클록 신호 레벨을 갖는 동안, 상기 입력 신호값에 따라, 주 노드 신호를 보유하는 주 노드를 주 노드 신호 레벨로 구동하는 단계와,
상기 주 노드 및 상기 클록신호 입력에 접속된 제 2 트랜지스터 스택을 사용하여, 상기 단일의 클록신호가 상기 제 1 클록 신호 레벨을 갖는 동안, 보조 노드 신호를 보유하는 보조 노드를 충전된 신호 레벨로 충전하고, 상기 단일의 클록신호가 상기 제 2 클록 신호 레벨을 갖는 동안에는, (i) 상기 주 노드 신호가 제 1 신호 레벨을 갖는 경우에 상기 보조 노드를 방전된 신호 레벨로 방전하고, (ii) 상기 주 노드 신호가 제 2 신호 레벨을 갖는 경우에 상기 보조 노드를 방전하지 않도록 하는 것 중에서 한가지를 행하는 단계와,
상기 보조 노드, 상기 클록신호 입력 및 신호 출력에 접속된 제 3 트랜지스터 스택을 사용하여, 상기 클록신호가 상기 제 2 클록 신호 레벨을 갖는 동안, (i) 상기 보조 노드가 상기 충전된 신호 레벨에 있는 경우에는 제 1 출력신호 레벨, 및, (ii) 상기 보조 노드가 상기 방전된 신호 레벨에 있는 경우에는 제 2 출력신호 레벨 중에서 한 개의 레벨로 출력 신호값을 구동하는 단계와,
상기 신호 출력에서 상기 출력 신호값을 출력하는 단계와,
상기 주 노드 및 상기 보조 노드에 접속된 보조 노드 키퍼 트랜지스터를 사용하여, (i) 상기 주 노드 신호가 상기 제 2 신호 레벨을 가질 때에는 상기 충전된 신호 레벨을 유지하도록 상기 보조 노드수단을 구동하고, (ii) 상기 주 노드 신호가 상기 제 1 신호 레벨을 가질 때에는 상기 보조 노드를 구동하지 않는 단계를 포함하는, 신호값 기억방법을 제공한다.
본 발명의 전술한 목적, 특징 및 이점은 첨부도면을 참조하여 설명되는 이하의 예시적인 실시예의 상세한 설명으로부터 명백해질 것이다.
도 1은 본 발명의 일 실시예에 따른 신호값 기억회로를 개략적으로 나타낸 것이고,
도 2는 동적인 트루 단일 위상 클록 플립플롭회로에서 일어날 수 있는 글리치(glitch)를 나타낸 것이고,
도 3 내지 도 6은 서로 다른 입력 신호값들과 서로 다른 클록신호 레벨에 따른 도 1의 신호값 기억회로의 동작을 개략적으로 나타낸 것이다.
도 1은 신호값 기억회로(2)를 개략적으로 나타낸 것이다. 신호값 기억회로(2)는, 신호 입력(4)에서 입력 신호값 D를 수신하고 클록신호 입력에서 단일의 클록신호 CK를 수신하는 제 1 트랜지스터 스택 M1, M2, M12 및 M3를 구비한다. 도 1에서는 클록신호 입력이 신호값 기억회로 내부의 다수의 트랜지스터들에 연관되는 것으로 도시되어 있다. 이들 트랜지스터들은 M2, M4, M6, M8 및 M19이다. 모든 이들 트랜지스터들 M2, M4, M6, M8 및 M19의 게이트 전극들은, 모두가 공통의 클록신호 입력에 접속되어, 제 1 클록신호 레벨(로우) 및 제 2 클록신호 레벨(하이) 사이에서 변동하는 단일의 클록신호를 수신한다.
신호값 기억회로(2)는 제 2 트랜지스터 스택 M4, M5 및 M6을 더 구비하고, 제 3 트랜지스터 스택은 트랜지스터들 M7, M8, M18 및 M9으로 이루어진다.
주 노드(6)는 주 노드 신호 net1을 보유한다. 보조 노드(8)는 보조 노드 신호 net2를 보유한다. 주 노드 신호 net1은 제 1 신호 레벨(하이)과 제 2 신호 레벨(로우) 사이에서 변동한다. 보조 노드 신호 net2는 충전된 신호 레벨(하이)과 방전된 신호 레벨(로우) 사이에서 변동한다.
신호값 기억회로(2)는 출력신호 Q를 출력하는 신호 출력(12)을 구비한다. 트랜지스터들 M19, M20, M21 및 M22로 이루어진 출력 피드백회로는, 클록신호 CK가 제 1 클록신호 레벨(로우)에 있을 때 출력신호 Q를 유지하는 역할을 한다. 클록신호 CK가 그것의 제 2 클록신호 레벨(하이)에 있을 때에는, 출력 피드백회로 M19, M20, M21 및 M22는 경합이 일어나지 않은 채 출력신호 Q의 변화가 행해질 수 있도록 하는데, 즉 클록신호 CK가 제 2 클록신호 레벨(하이)에 있을 때 출력신호 Q를 변화시키기 위해 출력 피드백회로에 과전력이 공급될 필요가 없다.
보조 노드 키퍼 트랜지스터 M14이 보조 노드(8)에 접속되고 그것의 게이트 전극이 주 노드(6)에 접속되어 설치된다. 보조 노드 키퍼 트랜지스터 M14의 역할은, 주 노드 신호가 제 2 신호 레벨(로우)을 가질 때 충전된 신호를 유지하도록 보조 노드(8)를 구동하고, 주 노드 신호가 제 1 신호 레벨(하이)을 가질 때 보조 노드를 구동하지 않도록 하는 것이다.
제 1 주 노드 키퍼 트랜지스터 M13은 주 노드(6)에 접속되고 이 트랜지스터의 게이트 전극이 보조 노드(8)에 접속된다. 제 1 주 노드 키퍼 트랜지스터 M13은, 보조 노드(8)가 방전(로우)될 때 제 1 신호 레벨(하이)을 유지하도록 주 노드(6)를 구동하고, 보조 노드(8)가 충전(하이)될 때 주 노드(6)를 구동하지 않도록 하는 역할을 한다.
제 2 주 노드 키퍼 트랜지스터 M15은 주 노드(6)에 접속되고 이 트랜지스터의 게이트 전극은 주 노드 신호의 반전된 신호를 전달하는 노드 10에 접속된다. 제 2 주 노드 키퍼 트랜지스터(15)는, 클록신호 레벨 CK가 하이(제 2 클록신호 레벨)인 동안에, 주 노드 신호가 제 2 신호 레벨에 있을 때 이 제 2 신호 레벨(로우)을 유지하도록 주 노드(6)를 구동하는 역할을 한다. 클록신호 CK가 로우(제 1 클록신호 레벨)일 때, 제 2 주 노드 키퍼 트랜지스터 M15는 주 노드(6)를 구동하지 않는다.
제 1 트랜지스터 스택 M1, M2, M12 및 M3은 게이트 전극이 보조 노드(8)에 접속된 제 1 스택 분리 트랜지스터 M12를 구비한다. 제 1 스택 분리 트랜지스터 M12는, 보조 노드(8)가 방전된 신호 레벨(로우)에 있을 때, 제 1 트랜지스터 스택 M1, M2, M12 및 M3가 주 노드(6)를 제 2 신호 레벨(로우)로 구동하는 것을 방지한다. 이와 같은 구성은 주 노드(6)의 구동시에 경합이 일어나지 않게 한다.
M12 및 M15의 역할
CK가 로우이고 D가 로우일 때, net1이 하이가 되고 net2가 하이로 프리차지된다. CK가 로우로부터 하이로의 천이를 가진 후, net2가 M5 및 M6를 거쳐 접지로 방전된다. 또한, 이와 같이 방전된 net2는 M13을 턴온하여, net1을 하이로 구동한다. net1이 하이이기 때문에 M15이 오프이다. CK가 하이인 동안에 D가 언제나 변화할 수 있다. CK가 하이인 동안에 D가 로우로부터 하이로의 천이를 가지면, 이것이 M3을 턴온한다. M12가 존재하지 않았으면, M13, M12 및 M3를 거쳐 단락 전류가 존재하였을 것이다. 따라서, M12는 이와 같은 단락 전류를 방지하고. 방전된 net2는 M12를 턴오프한다.
CK가 로우이고 D가 하이이면, net1은 로우가 되고 net2가 하이로 프리차지된다. CK가 로우로부터 하이로의 천이를 가진 후, M14이 온이기 때문에, net2가 하이로 유지된다. 이와 같은 경우에는, net2가 하이이기 때문에, M12도 온이 된다. D가 하이로부터 로우로의 천이를 가지면, M3를 턴오프하게 된다. 이와 같은 경우에, M15은 (M6를 거쳐) net1을 로우로 유지한다. M3가 오프이므로 제 1 스택을 접지로부터 분리시키기 때문에, M12는 이때에는 어떤 영향도 미치지 않는다. M2도 오프이므로, 스택을 VDD로부터 분리한다.
제 3 트랜지스터 스택 M7, M8, M18 및 M9은, 게이트가 주 노드 신호의 반전된 신호에 접속된 제 3 스택 분리 트랜지스터(M18)를 구비한다. 보조 노드(8)가 충전된 신호 레벨(하이)로부터 방전된 신호 레벨(로우)로 방전되고 있는 동안, M18은 제 3 트랜지스터 스택 M7, M8, M18, M9이 출력신호 Q를 하이 레벨로(이전의 노드 QN을 로우 레벨)로 구동하지 못하게 방지하는 역할을 행한다. 이것은 QN 및 Q에서 원치 않는 글리치를 방지하여, 소비전력을 줄인다.
M18의 역할
M18이 제 3 스택에 존재하지 않으면, 이것은 특정한 상황에서 글리치를 발생할 수 있다. M12 내지 M22의 어느것도 존재하지 않고 동적 트루 단일 위상 클록 플립플롭으로서 동작하는 도 1의 변형예를 고려한다. 복수의 클록 사이클에 대해 D가 로우로 유지되는 것으로 가정한다. CK가 로우일 때, net1은 하이가 되고 net2는 하이로 프리차지된다. M7 및 M8이 오프되어, (동적 TSCP 플립플롭에서) QN을 부동상태(floating)로 만든다. D가 복수의 클록 사이클동안 로우로 유지되므로, QN이 하이어야 한다(따라서 출력 Q가 로우이다). 이때, Ck가 로우로부터 하이로의 천이를 가져, M6 및 M8을 동시에 턴온한다. 따라서, net2가 M6을 거쳐 방전된다. QN이 하이로 유지되어야만 하지만, CK의 로우로부터 하이로의 천이 직후에 net2가 처음에 하이이었었기 때문에, QN이 M8 및 M9을 거쳐 방전하기 시작한다. net2가 방전된 후, M9을 턴오프하고 M7을 턴온하므로, QN이 다시 하이로 충전되게 되어, 기능이 양호해야만 한다. 그러나, QN에서의 이와 같은 전압 강하(글리치)는 바람직하지 않은데, 이것이 불필요한 전력을 소모하고 달성가능한 최대 동작 주파수에 악영향을 미치기 때문이다. 도 2는 이와 같은 글리치 문제를 나타낸 것이다.
net1과 QN의 표시 A는 누설에 의한 느린 방전을 표시하는데, 이것이 동적회로로서, 이들 노드가 부유하고 있기 때문이다. QN의 표시 B는 전술한 글리치를 나타내고 있다. CK가 하이가 되자마자, net2가 초기에 하이이기 때문에 QN이 방전을 개시한다. net1이 M5를 거쳐 net2를 방전한 후, QN이 M7을 거쳐 다시 충전되어, 글리치를 형성한다. Q에서 C로 표시된 또 다른 글리치로 나타낸 것과 같이, 이와 같은 글리치는 최종 출력 Q에도 영향을 미친다.
도 1에서는, 정적 TSPC가 제 1 스택에 M18을 가지며, 이것이 이와 같은 글리치를 제거한다. net1이 하이로 유지되기 때문에, net1b가 로우로 유지되어 M18을 턴오프하며, 이것이 QN을 접지로부터 분리한다. CK의 로우로부터 하이로의 천이 직후에 net2가 여전히 초기에 하이이기는 하지만, QN으로부터 접지로 경로가 존재하지 않는다. 따라서, QN이 하이로 유지되고, net2가 방전되면 M7이 QN을 하이로 강력하게 유지하기 시작한다. 따라서, 정적 TSPC가 불필요한 글리치를 갖지 않는다.
따라서, 기능성/강건성 면에서, M18은 옵션이며, 글리치가 나타날 수 있기는 하지만, 도 1의 회로는 강건하여 M18이 없어도 동작한다. M18을 추가하는 이점은, 이것이 불필요한 글리치를 제거하여 소비전력을 줄인다는 것이다.
M19-M22는 '조건부 게이팅(conditional-gating'을 제공한다. 보통, 이와 같은 종류의 출력 피드백 구조에서는, M22의 게이트가 반전된 클록신호에 접속되므로, 클록 천이가 있을 때마다 M22가 계속해서 턴온 및 턴오프하게 될 것이다. 또한, 이 회로는 더 이상 단일 위상 회로가 되지 않을 것이다. 그러나, 도 1의 회로에서는, M22의 게이트가 net2에 접속되어, 데이터 의존 천이를 갖는다. 예를 들어, D가 복수의 클록 사이클동안 하이로 유지되면, net1은 로우로 유지되고, 활성 천이가 없이 net2가 하이로 유지된다. 따라서, 클록 상태에 상관없이 M22가 온으로 유지된다. 이 경우에는 QN이 로우로 유지되기 때문에, M22가 턴오프될 필요가 없다. 이와 같은 조건부 게이팅은 소비전력을 줄이도록 돕는다.
도 3, 도 4, 도 5 및 도 6은 클록신호 레벨 CK 및 입력신호 레벨 D의 다양한 조합에 따른 신호값 기억회로(2)의 동작을 나타낸 것이다. 도 3은, 입력신호 레벨 D가 하이이고 클록신호 CK가 로우(제 1 클록신호 레벨)인 상태를 나타낸 것이다. 이 경우에, 다수의 트랜지스터들 M1 내지 M22가 통전 상태인지 통전 상태가 아닌지의 여부는 이들 트랜지스터 옆에 있는 체크 표시 또는 X 표시에 의해 각각 표시된다.
도 3에 도시된 트랜지스터들의 동작의 최종적인 조합은, 주 노드(6)가 트랜지스터들 M12 및 M3를 거쳐 로우 상태로 구동되어 하이의 입력신호 D를 반영하는 것이 된다. 이와 동시에, 보조 노드(8)가 트랜지스터들 M4 및 M14을 거쳐 하이로 프리차지된다. 클록신호 CK(로우 - 제 1 클록신호 레벨)의 이와 같은 위상 동안에, 트랜지스터들 M19, M20, M21 및 M22에 의해 제공된 출력 피드백 회로는, 트랜지스터들 M10 및 M11에 의해 제공된 인버터 주위로의 피드백을 통해 출력 신호값 Q를 유지하는 역할을 한다.
도 4는, 도 3에 도시된 것과 같은 하이 입력신호 D의 수신 후에 클록신호 D가 하이(제 2 클록신호 레벨)로 천이할 때의 신호값 기억회로(2)의 동작을 나타낸 것이다. 도 3과 관련하여 설명한 것과 같이, 도 3에 도시된 상태중에는 주 노드(6)가 로우 상태로 구동되었고 보조 노드(8)가 하이로 프리차지되었다. 도 4에 도시된 것과 같이, 제 2 주 노드 키퍼 트랜지스터 M16은 도 4의 동작 기간 동안에 주 노드 신호 net1을 로우로 유지하는 역할을 한다. 이와 동시에, 보조 노드 신호 net2는 보조 노드 키퍼 트랜지스터 M14의 작용을 통해 하이로 유지된다. 도 4에 도시된 동작중에, 입력신호 D는 주 노드 신호 net1 또는 보조 노드 신호 net2를 변화시키지 않고 변동될 수 있다. 제 1 트랜지스터 스택 내부의 트랜지스터 M2는 클록신호 CK의 하이 신호 레벨로 인해 비통전 상태이므로, 주 노드 신호가 하이로 풀(pull)될 수 없다. 주 노드 신호가 이미 로우이므로, 제 1 트랜지스터 스택 M1, M2, M12 및 M3가 트랜지스터 M12 및 M3를 거쳐 주 노드 신호를 로우로 풀하는 것을 시도하도록 입력신호 D가 설정되면 이 주 노드 신호가 변경되지 않게 된다.
또한, 도 4에는, 제 3 트랜지스터 스택 M7, M8. M18 및 M9을 거쳐 보조 노드 신호 net2에 의존하는 신호 레벨로 구동되는, 즉 로우로 구동되는 출력신호 Q가 더 도시되어 있다. 제 3 트랜지스터 스택 M7, M8. M18 및 M9이 이와 같은 식으로 출력신호 Q를 구동하고 있는 동안, 출력 피드백회로 M19, M20, M21 및 M22는, 트랜지스터 M19이 비통전 상태일 때 행해지는 변화와 경합하지 않도록 디스에이블되며, 출력 신호값 Q가 이미 하이이었거나 출력 신호값이 이들 트랜지스터 M20, M21 및 M22를 스위치 온할 정도로 충분히 높아지면, 이들 트랜지스터 M20, M21 및 M22를 거친 통전을 통해 노드 QN을 로우로 풀하도록 도움이 될 수 있다.
도 5는 클록신호가 로우(제 1 클록신호 레벨)이고 입력신호 D가 로우일 때 신호값 기억회로(2)의 동작을 나타낸 것이다. 이 동작 기간 동안에, 제 1 트랜지스터 스택 M1, M2, M12 및 M3 내부의 트랜지스터 M1 및 M2의 동작을 통해 주 노드(6)가 하이로 풀된다. 이전과 마찬가지로, 제 2 트랜지스터 스택 M4, M5 및 M6 내부의 트랜지스터 M4를 거쳐 보조 노드(8)가 하이로 프리차지된다. 또한, 이 기간 동안에, 출력 피드백 회로 M19, M20, M21 및 M22는 출력신호 Q를 그것의 기존 신호 레벨로 유지하는 역할을 한다.
도 6은, 입력신호 D가 로우이었던 도 5에 도시된 상태 이후에 클록신호 CK가 하이(제 2 클록신호 레벨)가 되었을 때의 신호값 기억회로(2)의 상태를 나타낸 것이다. 이 기간 동안에, 적어도 보조 노드(8)가 방전되어 제 1 스택 분리 트랜지스터 M12를 비통전 상태로 할 때에는, 이 회로(2)가 입력신호 D의 레벨에 무감각하다. 도 6에 도시된 기간 동안에는, 제 2 트랜지스터 스택 M4, M5 및 M6 내부의 트랜지스터들 M5 및 M6를 거쳐 보조 노드(8)가 방전된다(하이 신호 레벨로부터 로우 신호 레벨로 변화된다). 이와 동시에, 제 1 주 노드 키퍼 트랜지스터(13)는, 보조 노드(8)가 방전되어 제 1 주 노드 키퍼 트랜지스터 M13를 그것의 게이트 전극을 거쳐 턴온하면, 주 노드(6)를 유지하는 역할을 한다.
하이로부터 로우로의 보조 노드(8)의 방전은 제 3 트랜지스터 스택 M7, M8, M18 및 M9을 거쳐 작용하여 노드 QN을 하이로 풀함으로써 신호 출력 Q를 로우로 구동한다. 도 5에 도시된 기간 동안에는, (최소한 보조 노드(8)가 방전되었을 때) 출력 피드백 회로 M19, M20, M21 및 M22가 디스에이블된다.
첨부도면을 참조하여 본 발명의 예시적인 실시예를 상세히 설명하였지만, 본 발명은 이들 실시예에 한정되지 않으며, 첨부된 특허청구범위에 기재된 본 발명의 보호범위 및 사상을 벗어나지 않으면서 본 기술분야의 당업자에 의해 다양한 변형 및 변화가 행해질 수 있다는 것은 자명하다.

Claims (13)

  1. 입력 신호값을 수신하는 신호 입력과,
    출력 신호값을 출력하는 신호 출력과,
    제 1 클록 신호 레벨과 제 2 클록 신호 레벨 사이에서 변동하는 단일의 클록신호를 수신하는 클록신호 입력과,
    상기 신호 입력 및 상기 클록신호 입력에 접속되고, 상기 단일의 클록신호가 상기 제 1 클록 신호 레벨을 갖는 동안, 상기 입력 신호값에 따라, 주 노드 신호를 보유하는 주 노드를 주 노드 신호 레벨로 구동하도록 구성된 제 1 트랜지스터 스택과,
    상기 주 노드 및 상기 클록신호 입력에 접속되고, 상기 단일의 클록신호가 상기 제 1 클록 신호 레벨을 갖는 동안, 보조 노드 신호를 보유하는 보조 노드를 충전된 신호 레벨로 충전하도록 구성되고, 상기 단일의 클록신호가 상기 제 2 클록 신호 레벨을 갖는 동안에는, (i) 상기 주 노드 신호가 제 1 신호 레벨을 갖는 경우에 상기 보조 노드를 방전된 신호 레벨로 방전하고, (ii) 상기 주 노드 신호가 제 2 신호 레벨을 갖는 경우에 상기 보조 노드를 방전하지 않도록 하는 것 중에서 한가지를 행하도록 구성된 제 2 트랜지스터 스택과,
    상기 보조 노드, 상기 클록신호 입력 및 상기 신호 출력에 접속되고, 상기 클록신호가 상기 제 2 클록 신호 레벨을 갖는 동안, (i) 상기 보조 노드가 상기 충전된 신호 레벨에 있는 경우에는 제 1 출력신호 레벨, 및, (ii) 상기 보조 노드가 상기 방전된 신호 레벨에 있는 경우에는 제 2 출력신호 레벨 중에서 한 개의 레벨로 출력 신호값을 구동하도록 구성된 제 3 트랜지스터 스택과,
    상기 주 노드 및 상기 보조 노드에 접속되고, (i) 상기 주 노드 신호가 상기 제 2 신호 레벨을 가질 때에는 상기 충전된 신호 레벨을 유지하도록 상기 보조 노드를 구동하고, (ii) 상기 주 노드 신호가 상기 제 1 신호 레벨을 가질 때에는 상기 보조 노드를 구동하지 않도록 구성된 보조 노드 키퍼 트랜지스터를 구비한 신호값 기억회로.
  2. 제 1항에 있어서,
    상기 주 노드 및 상기 보조 노드에 접속되고, (i) 상기 보조 노드가 상기 방전된 신호 레벨에 있을 때에는 상기 제 1 신호 레벨을 유지하도록 상기 주 노드를 구동하고, (ii) 상기 보조 노드 신호가 상기 충전된 신호 레벨에 있을 때에는 상기 주 노드를 구동하지 않도록 구성된 제 1 주 노드 키퍼 트랜지스터를 구비한 신호값 기억회로.
  3. 제 1항에 있어서,
    상기 주 노드 및 상기 제 2 트랜지스터 스택에 접속되고, (i) 상기 단일의 클록신호가 상기 제 2 클록신호 레벨을 갖는 동안에, 상기 주 노드가 상기 제 2 신호 레벨에 있을 때에는 상기 제 2 신호 레벨을 유지하도록 상기 주 노드를 구동하고, (ii) 상기 단일의 클록신호가 상기 제 1 클록신호 레벨을 갖는 동안에는, 상기 주 노드를 구동하지 않도록 구성된 제 2 주 노드 키퍼 트랜지스터를 구비한 신호값 기억회로.
  4. 제 1항에 있어서,
    상기 제 1 트랜지스터 스택은, 상기 보조 노드에 접속되고, 상기 보조 노드가 상기 방전된 신호 레벨에 있을 때 상기 제 1 트랜지스터 스택이 상기 주 노드를 상기 제 2 신호 레벨로 구동하는 것을 방지하도록 구성된 제 1 스택 분리 트랜지스터를 구비한 신호값 기억회로.
  5. 제 1항에 있어서,
    상기 제 3 트랜지스터 스택은, 상기 주 노드에 접속되고, 상기 보조 노드가 상기 충전된 신호 레벨로부터 상기 발전된 신호 레벨로 방전되는 동안 상기 제 3 트랜지스터 스택이 상기 신호 출력을 상기 제 1 출력 신호 레벨을 향해 구동하는 것을 방지하도록 구성된 제 3 스택 분리 트랜지스터를 구비한 신호값 기억회로.
  6. 제 1항에 있어서,
    상기 신호 출력에 접속되고, 상기 단일의 클록신호가 상기 제 1 클록신호 레벨을 갖는 동안에는 상기 출력신호를 전류 레벨로 유지하고, 상기 단일의 클록신호가 상기 제 2 클록신호 레벨을 갖는 동안에는 상기 출력신호의 변경을 허용하도록 구성된 출력 피드백 회로를 구비한 신호값 기억회로.
  7. 입력 신호값을 수신하는 신호 입력수단과,
    출력 신호값을 출력하는 신호 출력수단과,
    제 1 클록 신호 레벨과 제 2 클록 신호 레벨 사이에서 변동하는 단일의 클록신호를 수신하는 클록신호 입력수단과,
    상기 신호 입력수단 및 상기 클록신호 입력수단에 접속되고, 상기 단일의 클록신호가 상기 제 1 클록 신호 레벨을 갖는 동안, 상기 입력 신호값에 따라, 주 노드 신호를 보유하는 주 노드수단을 주 노드수단 신호 레벨로 구동하는 제 1 트랜지스터 스택수단과,
    상기 주 노드수단 및 상기 클록신호 입력수단에 접속되고, 상기 단일의 클록신호가 상기 제 1 클록 신호 레벨을 갖는 동안, 보조 노드 신호를 보유하는 보조 노드수단을 충전된 신호 레벨로 충전하고, 상기 단일의 클록신호가 상기 제 2 클록 신호 레벨을 갖는 동안에는, (i) 상기 주 노드 신호가 제 1 신호 레벨을 갖는 경우에 상기 보조 노드수단을 방전된 신호 레벨로 방전하고, (ii) 상기 주 노드 신호가 제 2 신호 레벨을 갖는 경우에 상기 보조 노드수단을 방전하지 않도록 하는 것 중에서 한가지를 행하는 제 2 트랜지스터 스택수단과,
    상기 보조 노드수단, 상기 클록신호 입력수단 및 상기 신호 출력수단에 접속되고, 상기 클록신호가 상기 제 2 클록 신호 레벨을 갖는 동안, (i) 상기 보조 노드수단이 상기 충전된 신호 레벨에 있는 경우에는 제 1 출력신호 레벨, 및, (ii) 상기 보조 노드수단이 상기 방전된 신호 레벨에 있는 경우에는 제 2 출력신호 레벨 중에서 한 개의 레벨로 출력 신호값을 구동하는 제 3 트랜지스터 스택수단과,
    상기 주 노드수단 및 상기 보조 노드수단에 접속되고, (i) 상기 주 노드 신호가 상기 제 2 신호 레벨을 가질 때에는 상기 충전된 신호 레벨을 유지하도록 상기 보조 노드수단을 구동하고, (ii) 상기 주 노드 신호가 상기 제 1 신호 레벨을 가질 때에는 상기 보조 노드수단을 구동하지 않는 보조 노드 키퍼 트랜지스터수단을 구비한 신호값 기억회로.
  8. 신호값 기억회로 내부에 신호값을 기억하는 방법으로서,
    신호 입력에서 입력 신호값을 수신하는 단계와,
    제 1 클록 신호 레벨과 제 2 클록 신호 레벨 사이에서 변동하는 단일의 클록신호를 클록신호 입력에서 수신하는 단계와,
    상기 신호 입력 및 상기 클록신호 입력에 접속된 제 1 트랜지스터 스택을 사용하여, 상기 단일의 클록신호가 상기 제 1 클록 신호 레벨을 갖는 동안, 상기 입력 신호값에 따라, 주 노드 신호를 보유하는 주 노드를 주 노드 신호 레벨로 구동하는 단계와,
    상기 주 노드 및 상기 클록신호 입력에 접속된 제 2 트랜지스터 스택을 사용하여, 상기 단일의 클록신호가 상기 제 1 클록 신호 레벨을 갖는 동안, 보조 노드 신호를 보유하는 보조 노드를 충전된 신호 레벨로 충전하고, 상기 단일의 클록신호가 상기 제 2 클록 신호 레벨을 갖는 동안에는, (i) 상기 주 노드 신호가 제 1 신호 레벨을 갖는 경우에 상기 보조 노드를 방전된 신호 레벨로 방전하고, (ii) 상기 주 노드 신호가 제 2 신호 레벨을 갖는 경우에 상기 보조 노드를 방전하지 않도록 하는 것 중에서 한가지를 행하는 단계와,
    상기 보조 노드, 상기 클록신호 입력 및 신호 출력에 접속된 제 3 트랜지스터 스택을 사용하여, 상기 클록신호가 상기 제 2 클록 신호 레벨을 갖는 동안, (i) 상기 보조 노드가 상기 충전된 신호 레벨에 있는 경우에는 제 1 출력신호 레벨, 및, (ii) 상기 보조 노드가 상기 방전된 신호 레벨에 있는 경우에는 제 2 출력신호 레벨 중에서 한 개의 레벨로 출력 신호값을 구동하는 단계와,
    상기 신호 출력에서 상기 출력 신호값을 출력하는 단계와,
    상기 주 노드 및 상기 보조 노드에 접속된 보조 노드 키퍼 트랜지스터를 사용하여, (i) 상기 주 노드 신호가 상기 제 2 신호 레벨을 가질 때에는 상기 충전된 신호 레벨을 유지하도록 상기 보조 노드수단을 구동하고, (ii) 상기 주 노드 신호가 상기 제 1 신호 레벨을 가질 때에는 상기 보조 노드를 구동하지 않는 단계를 포함하는, 신호값 기억방법.
  9. 제 8항에 있어서,
    상기 주 노드 및 상기 보조 노드에 접속된 제 1 주 노드 키퍼 트랜지스터를 사용하여, (i) 상기 보조 모드가 상기 충전된 신호 레벨에 있을 때에는 상기 제 1 신호를 유지하도록 상기 주 노드를 구동하고, (ii) 상기 보조 노드 신호가 상기 충전된 신호 레벨에 있을 때에는 상기 주 노드를 구동하지 않는 단계를 포함하는 신호값 기억방법.
  10. 제 8항에 있어서,
    상기 주 노드 및 상기 제 2 트랜지스터 스택에 접속된 제 2 주 모드 키퍼 트랜지스터를 사용하여, (i) 상기 단일의 클록신호가 상기 제 2 클록신호 레벨을 갖는 동안에, 상기 주 노드가 상기 제 2 신호 레벨에 있을 때에는 상기 제 2 신호 레벨을 유지하도록 상기 주 노드를 구동하고, (ii) 상기 단일의 클록신호가 상기 제 1 클록신호 레벨을 갖는 동안에는, 상기 주 노드를 구동하지 않는 단계를 포함하는 신호값 기억방법.
  11. 제 8항에 있어서,
    상기 제 1 트랜지스터 스택 내부에 위치하고 상기 보조 노드에 접속된 제 1 스택 분리 트랜지스터를 사용하여, 상기 보조 노드가 상기 방전된 신호 레벨에 있을 때, 상기 제 1 트랜지스터 스택이 상기 주 노드를 상기 제 2 신호 레벨로 구동하는 것을 방지하는 단계를 포함하는 신호값 기억방법.
  12. 제 8항에 있어서,
    상기 제 3 트랜지스터 스택 내부에 위치하고 상기 주 노드에 접속된 제 3 스택 분리 트랜지스터를 사용하여, 상기 보조 노드가 상기 충전된 신호 레벨로부터 상기 방전된 신호 레벨로 방전될 때, 상기 제 3 트랜지스터 스택이 상기 신호를 상기 제 1 출력신호 레벨을 향해 구동하는 것을 방지하는 단계를 포함하는 신호값 기억방법.
  13. 제 8항에 있어서,
    상기 신호 출력에 접속된 출력 피드백 회로를 사용하여, 상기 단일의 클록신호가 상기 제 1 클록신호 레벨을 갖는 동안에는 상기 출력신호를 전류 레벨로 유지하고, 상기 단일의 클록신호가 상기 제 2 클록신호 레벨을 갖는 동안에는 상기 출력신호의 변경을 허용하는 단계를 포함하는 신호값 기억방법.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109756207A (zh) * 2018-11-21 2019-05-14 西北工业大学 一种具有自动反馈门控时钟的tspc边沿触发器
US10840892B1 (en) * 2019-07-16 2020-11-17 Marvell Asia Pte, Ltd. Fully digital, static, true single-phase clock (TSPC) flip-flop
EP3836397A1 (en) 2019-12-10 2021-06-16 Samsung Electronics Co., Ltd. A true single phase clock (tspc) pre-charge based flip-flop
KR20220112096A (ko) 2021-02-03 2022-08-10 삼성전자주식회사 저전력 플립플랍

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08256044A (ja) * 1995-03-16 1996-10-01 Nippon Telegr & Teleph Corp <Ntt> 記憶回路およびフリップフロップ回路
KR20050099259A (ko) * 2004-04-09 2005-10-13 삼성전자주식회사 고속 플립플롭들 및 이를 이용한 복합 게이트들

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005227390A (ja) * 2004-02-10 2005-08-25 Sharp Corp 表示装置のドライバ回路および表示装置
WO2012029876A1 (ja) * 2010-09-02 2012-03-08 シャープ株式会社 フリップフロップ、シフトレジスタ、ドライバ回路、表示装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08256044A (ja) * 1995-03-16 1996-10-01 Nippon Telegr & Teleph Corp <Ntt> 記憶回路およびフリップフロップ回路
KR20050099259A (ko) * 2004-04-09 2005-10-13 삼성전자주식회사 고속 플립플롭들 및 이를 이용한 복합 게이트들

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