CN104104366A - 使用单时钟信号的静态信号值存储电路 - Google Patents
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Abstract
本发明涉及一种使用单时钟信号的静态信号值存储电路。提供包括第一晶体管堆栈、第二晶体管堆栈与第三晶体管堆栈的信号值存储电路。信号值存储电路由单时钟信号控制。保持晶体管与阻绝晶体管准许信号值存储电路的静态操作——即可停止时钟信号而不丢失状态，并防止电路内发生竞争。
Description
技术领域
本发明涉及信号值存储电路。
背景技术
能够静态地操作的信号值存储电路(例如传输门正反器(TGFF)电路)是已知的。这种静态信号值存储电路能够在时钟信号停止时维持所储存的信号值。也已知提供动态信号值存储电路(例如真实单相时钟(TSPC)正反器电路)，动态信号值存储电路能够在时钟持续被驱动时维持信号值，并且通常操作得较快、使用较少的功率并要求比静态信号值存储电路更少的晶体管。静态信号值存储电路的问题在于对多于一个时钟信号的要求(例如时钟信号与该时钟信号的反向形式，这两个时钟信号一起提供双相位时钟)，因为此倾向于提升功率消耗并减少时钟的鲁棒性(例如对于时钟偏斜的易损性)。可使用真实单时钟信号来提供动态信号值存储电路，但动态信号值存储电路较易受到制程/电压/温度变异的损害，随着集成电路制程体形的尺寸减少且操作于较小的电压，制程/电压/温度变异变得更为显著。也期望存储电路的栅计数(gate count)为低，并期望在存储电路操作期间不发生竞争情况。
发明内容
本发明的一个方面提供一种信号值存储电路，包括：
信号输入，用于接收输入信号值；
信号输出，用于输出输出信号值；
时钟信号输入，用于接收在第一时钟信号水平与第二时钟信号水平之间变化的单时钟信号；
第一晶体管堆栈，该第一晶体管堆栈被耦接至信号输入与时钟信号输入，并且第一晶体管堆栈被配置为在单时钟信号具有第一时钟信号水平时，将承载主节点信号的主节点驱动至取决于该输入信号值的主节点信号水平；
第二晶体管堆栈，该第二晶体管堆栈被耦接至该主节点与该时钟信号输入，并且该第二晶体管堆栈被配置为在该单时钟信号具有该第一时钟信号水平时，将承载辅助节点信号的辅助节点驱动至充电信号水平，并且在该单时钟信号具有该第二时钟信号水平时进行以下操作中的一个：(i)如果该主节点信号具有第一信号水平，则将该辅助节点放电至放电信号水平以及(ii)；如果该主节点信号具有第二信号水平，则不将该辅助节点放电；
第三晶体管堆栈，该第三晶体管堆栈被耦接至该辅助节点、该时钟信号输入以及该信号输出，并且该第三晶体管堆栈被配置为在该时钟信号具有该第二时钟信号水平时，将该输出信号值根据以下情况中的一种来驱动：(i)如果该辅助节点位于该充电信号水平处，则驱动至第一输出信号水平；以及(ii)如果该辅助节点位于该放电信号水平处，则驱动至第二输出信号水平；以及
辅助节点保持晶体管，该辅助节点保持晶体管被耦接至该主节点与该辅助节点，并且该辅助节点保持晶体管被配置为：(i)在该主节点信号具有该第二信号水平时，驱动该辅助节点以维持该充电信号水平以及(ii)；在该主节点信号具有该第一信号水平时，不驱动该辅助节点。
本发明提供能够以单时钟信号操作，并且因提供了辅助节点保持晶体管而具有静态操作能力的信号值存储电路，在主节点处的信号水平指示此为适当的时，辅助节点保持晶体管可维持辅助节点的电荷水平。
信号值存储电路的静态行为，可由提供第一主节点保持晶体管与第二主节点保持晶体管来进一步加强，第一主节点保持晶体管与第二主节点保持晶体管可以维持主节点信号，而无需信号值存储电路的连续时控(clocking)。
信号值存储电路的功率消耗与鲁棒性，可由提供第一晶体管堆栈内的第一堆栈阻绝晶体管以及第三晶体管堆栈内的第三堆栈阻绝晶体管来提升，第一堆栈阻绝晶体管与第三堆栈阻绝晶体管防止第一晶体管堆栈和第三晶体管堆栈各自的晶体管堆栈不适当地且不期望地驱动信号，并且从而避免了信号值存储电路内的竞争情况。
信号值存储电路的静态行为，由提供输出反馈电路来进一步加强，输出反馈电路在单时钟信号的一个相位内维持输出信号，并在单时钟信号的不同相位内允许输出信号改变，而不发生竞争情况(例如无需要将反馈环路过供电)。
本发明的另一方面提供一种信号值存储电路，包括：
信号输入装置，用于接收输入信号值；
信号输出装置，用于输出输出信号值；
时钟信号输入装置，用于接收在第一时钟信号水平与第二时钟信号水平之间变化的单时钟信号；
第一晶体管堆栈装置，该第一晶体管堆栈装置被耦接至该信号输入装置与该时钟信号输入装置，并且该第一晶体管堆栈装置在该单时钟信号具有该第一时钟信号水平时，将承载主节点信号的主节点装置驱动至取决于该输入信号值的主节点信号水平；
第二晶体管堆栈装置，该第二晶体管堆栈装置被耦接至该主节点装置与该时钟信号输入装置，并且该第二晶体管堆栈装置在该单时钟信号具有该第一时钟信号水平时，将承载辅助节点信号的辅助节点装置驱动至充电信号水平，并且在该单时钟信号具有该第二时钟信号水平时进行以下操作中的一个：(i)如果该主节点信号具有第一信号水平，则将该辅助节点装置放电至放电信号水平以及(ii)；如果该主节点信号具有第二信号水平，则不将该辅助节点装置放电；
第三晶体管堆栈装置，该第三晶体管堆栈装置被耦接至该辅助节点装置、该时钟信号输入装置以及该信号输出装置，并且该第三晶体管堆栈装置在该时钟信号具有该第二时钟信号水平时，将该输出信号值根据以下情况中的一种来驱动：(i)如果该辅助节点装置位于该充电信号水平处，则驱动至第一输出信号水平以及(ii)；如果该辅助节点装置位于该放电信号水平处，则驱动至第二输出信号水平；以及
辅助节点保持晶体管装置，该辅助节点保持晶体管装置被耦接至该主节点装置与该辅助节点装置，并且该辅助节点保持晶体管装置被配置为：
(i)在该主节点信号具有该第二信号水平时，驱动该辅助节点装置以维持该充电信号水平；以及(ii)在该主节点信号具有该第一信号水平时，不驱动该辅助节点装置。
本发明的另一方面提供一种在信号值存储电路内储存信号值的方法，该方法包括以下步骤：
在信号输入处接收输入信号值；
在时钟信号输入处接收在第一时钟信号水平与第二时钟信号水平之间变化的单时钟信号；
以被耦接至该信号输入装置与该时钟信号输入装置的第一晶体管堆栈，在该单时钟信号具有该第一时钟信号水平时，将承载主节点信号的主节点驱动至取决于所述输入信号值的主节点信号水平，该主节点信号水平系取决于该输入信号值；
以被耦接至该主节点装置与该时钟信号输入装置的第二晶体管堆栈，在该单时钟信号具有该第一时钟信号水平时，将承载辅助节点信号的辅助节点充电至充电信号水平，并且在该单时钟信号具有该第二时钟信号水平时进行以下操作中的一个：(i)如果该主节点信号具有第一信号水平，则将该辅助节点放电至放电信号水平以及(ii)；如果该主节点信号具有第二信号水平，则不将该辅助节点放电；
以被耦接至该辅助节点、该时钟信号输入以及该信号输出的第三晶体管堆栈，在该时钟信号具有该第二时钟信号水平时，将该输出信号值根据以下情况中的一种来驱动：(i)如果该辅助节点位于该充电信号水平处，则驱动至第一输出信号水平；以及(ii)如果该辅助节点位于该放电信号水平处，则驱动至第二输出信号水平；
在该信号输出处输出该输出信号值；以及
以被耦接至该主节点与该辅助节点的该辅助节点保持晶体管，进行以下步骤：(i)在该主节点信号具有该第二信号水平时，驱动该辅助节点以维持该充电信号水平；以及(ii)在该主节点信号具有该第一信号水平时，不驱动该辅助节点。
本发明的以上及其他目标、特征和优点将从说明性实施例的以下详细描述中显而易见，该详细描述将连同随附图式一同解读。
附图说明
图1示意地示出了根据本发明的示例性实施例的信号值存储电路；
图2示出了可发生在动态真实单相时钟正反器电路中的毛刺(glitch)；以及
图3至图6示意地示出了图1中的信号值存储电路在不同输入信号值以及不同时钟信号水平下的操作。
具体实施方式
图1示意地图示信号值存储电路2。信号值存储电路2包括第一晶体管堆栈M1、M2、M12和M3，第一晶体管堆栈在信号输入4处接收输入信号值D，并从时钟信号输入接收单时钟信号CK。在图1中，时钟信号输入被图示为附接至信号值存储电路内的各种晶体管。这些晶体管为M2、M4、M6、M8和M19。所有这些晶体管M2、M4、M6、M8和M19的栅电极，全部连接至共同时钟信号输入并接收单时钟信号，单时钟信号在第一时钟信号水平(低)与第二时钟信号水平(高)之间变化。
信号值存储电路2还包括第二晶体管堆栈M4、M5和M6，以及由晶体管M7、M8、M18和M9所组成的第三晶体管堆栈。
主节点6承载主节点信号net1。辅助节点8承载辅助节点信号net2。主节点信号net1在第一信号水平(高)与第二信号水平(低)之间变化。辅助节点信号net2在充电信号水平(高)与放电信号水平(低)之间变化。
信号值存储电路2包括用于输出输出信号Q的信号输出12。由晶体管M19、M20、M21和M22组成的输出反馈电路，在时钟信号CK位于第一时钟信号水平(低)时维持输出信号Q。在时钟信号CK位于时钟信号CK的第二时钟信号水平(高)时，输出反馈电M19、M20、M21和M22准许输出信号Q发生改变，而不发生竞争情况，即，在时钟信号CK位于第二时钟信号水平(高)时，输出反馈电路无需被过供电以改变输出信号Q。
辅助节点保持晶体管M14被耦接至辅助节点8，并且辅助节点保持晶体管M14的栅电极被耦接至主节点6。辅助节点保持晶体管M14的动作是：在主节点信号为第二信号水平(低)时驱动辅助节点8以维持充电信号水平，并在主节点信号为第一信号水平(高)时不驱动辅助节点。
第一主节点保持晶体管M13被连接至主节点6，并且第一主节点保持晶体管M13的栅电极被耦接至辅助节点8。第一主节点保持晶体管M13在辅助节点8被放电(低)时驱动主节点6以维持第一信号水平(高)，并在辅助节点8被充电(高)时不驱动主节点6。
第二主节点保持晶体管M15被耦接至主节点6，并且第二主节点保持晶体管M15的栅电极被耦接至节点10，节点10装载主节点信号的反相版本。第二主节点保持晶体管M15在时钟信号水平CK为高(第二时钟信号水平)的以驱动主节点6同时动作，以在主节点信号位于第二信号水平处时维持第二信号水平(低)。在时钟信号CK为低(第一时钟信号水平)时，第二主节点保持晶体管M15不驱动主节点6。
第一晶体管堆栈M1、M2、M12和M3包括第一堆栈阻绝晶体管M12，第一堆栈阻绝晶体管M12的栅电极被耦接至辅助节点8。第一堆栈阻绝晶体管M12在辅助节点8位于放电信号水平(低)时，防止第一晶体管堆栈M1、M2、M12和M3将主节点6驱动至第二信号水平(低)。这帮助避免在驱动主节点6的过程中发生竞争情况。
M12和M15的功能
在CK为低且D为低时，net1变高，而net2被预充电至高。在CK具有低至高转变之后，net2变成通过M5和M6放电至地。该放电net2也导通M13，将net1驱动为高。M15是关闭的，因为net1是高的。在CK为高时，D可于任何时间改变。如果在CK为高时D具有低至高转变，则D将导通M3。如果M12不存在，则将有短路电流通过M13、M12和M3。因此，M12防止了此短路电流；放电的net2关闭M12。
在CK为低且D为高时，net1变为低，而net2被预充电为高。在CK具有低至高转变时，net2保持高，由于M14是导通的。在此情况中，M12也为导通的，因为net2为高。如果D具有高至低转变，则D将关闭M3。在此情况中，M15将net1保持为低(通过M6)。M12在此不具有作用，因为M3为关闭并使第一堆栈与地阻绝。M2也为关闭并使堆栈与VDD阻绝。
第三晶体管堆栈M7、M8、M18和M9包括第三堆栈阻绝晶体管(M18)，第三堆栈阻绝晶体管(M18)的栅电极被耦接至主节点信号的反相版本。第三堆栈阻绝晶体管M18在辅助节点8被从充电信号水平(高)放电至放电信号水平(低)时，防止第三晶体管堆栈M7、M8、M18和M9将输出信号Q驱动朝向高水平(防止先前节点QN被驱动至低水平)。此防止了不想要的在QN与Q处的毛刺，并且因此降低了功率消耗。
M18的功能
如果M18不存在于第三堆栈中，则此可在特定情况中造成毛刺。考虑图1的修改版本，其中M12至M22都不存在，并且此修改版本如同动态真实单相时钟正反器来操作。假设D在多个时钟周期内保持为低。在CK为低时，net1变成高，而net2被预充电至高。M7和M8两者被关闭，使QN为浮接(在动态TSPC正反器中)。因为D已在多个时钟周期内保持为低，QN一定为高(以使输出Q为低)。现在，CK具有低至高转变并同时导通M6和M8。因此，net2被通过M6放电。QN必须保持为高，但因为net2初始地在CK从低转变高之后的当下为高，QN开始通过M8和M9放电。在net2变为放电之后，net2将关闭M9并导通M7，而QN将再次被充电至高，因此功能性没有问题。然而，在QN处的此电压降(毛刺)为不被期望的，因为此毛刺消耗了不必要的功率，并且也负面地影响了可得的最大操作频率。图2描绘了该毛刺问题。
QN与net1中的标记A指示由于漏电所致的缓慢放电，因为这是动态电路，这些节点为浮接。QN中的标记B图示前述的毛刺。一旦CK变为高，QN就开始放电，因为net2初始为高。在net1使net2通过M5放电之后，QN再次通过M7充电，而产生毛刺。此毛刺也影响最终输出Q，图示为Q中被标记为C的另一毛刺。
在图1中，静态TSPC的第三堆栈具有M18，并且这消除了毛刺。因为net1保持为高，net1b保持为低而关闭M18，并且此将QN与地阻绝。虽然net2在CK从低转变至高之后的瞬间仍然为高，但QN与地之间不存在路径。因此QN只会保持为高，并且一旦net2变为放电，M7即开始强力地保持QN为高。因此，静态TSPC不具有不必要的毛刺。
因此，从功能性/鲁棒性看来，M18是可选的；图1的电路在不具有M18的情况下为鲁棒的并可操作，虽然会发生毛刺。添加M18的益处是M18消除了不必要的毛刺并且因此减少了功率消耗。
M19至M22提供了“条件栅控(conditional gating)”。通常在这种输出反馈结构中，M22的栅将被连接至反相时钟信号，并且因此在有时钟转变时M22将不断地被导通/关断。同时，电路将不再是单相位电路。然而在图1的电路中，M22的栅被连接至具有基于数据的转变的net2。例如，如果D在多个时钟周期内保持为高，则net1保持为低，并且net2保持为高而不发生任何主动的转变。因此，M22不论时钟状态而保持为高。因为在此情况中QN保持为低，M22无需被关断。此条件栅控帮助减少功率消耗。
图3、4、5和6示出信号值存储电路2在各种时钟信号水平CK与输入信号水平D组合之下的操作。图3图示输入信号水平D为高而时钟信号CK为低(第一时钟信号水平)的情况。在此状态中，各个晶体管M1至M22的导通与否，各别由这些晶体管旁的勾号或叉号来指示。
图3所图示的晶体管动作的总结合，是主节点6被通过晶体管M12和M3被驱动为低，以反映高输入信号D。同时，辅助节点8被通过晶体管M4和M14预充电为高。在此时钟信号CK相位内(低-第一时钟信号水平)，由晶体管M19、M20、M21和M22提供的输出反馈电路，通过围绕由晶体管M10和M1所提供的反相器的反馈，来维持输出信号值Q。
图4图示在如图3所示接收到高输入信号D之后，时钟信号CK转变为高时(第二时钟信号水平)信号值存储电路2的动作。如联系图3所述，主节点6已被驱动为低，并且辅助节点8已被预充电为高，在被示出于图3的状态期间内。如图4所示，第二主节点保持晶体管M15在图4的操作期间内保持主节点信号net1为低。同时，通过辅助节点保持晶体管M14的动作，辅助节点信号net2被保持为高。在图4图示的操作期间内，输入信号D可变化而不改变主节点信号net1或辅助节点信号net2。第一晶体管堆栈内的晶体管M2为不导通(由于时钟信号CK的高信号水平)，并且因此主节点信号无法被拉高。主节点信号已经为低并且因此将不改变，如果输入信号D使第一晶体管堆栈M1、M2、M12和M3尝试通过晶体管M12和M3将主节点信号拉低。
图4中也示出的是输出信号Q被经由第三晶体管堆栈M7、M8、M18和M9驱动至取决于辅助节点信号net2的信号水平(即驱动为低)。在第三晶体管堆栈M7、M8、M18和M9以此方式驱动输出信号Q时，输出反馈电路M19、M20、M21和M22被禁用以防止与由于晶体管M19不导通造成的改变竞争，并在输出信号值Q已为高时(或一旦输出信号值变得足够高以导通晶体管M20、M21和M22时)，可以通过经由晶体管M20、M21和M22的传导来帮助拉低节点QN。
图5图示在时钟信号为低(第一时钟信号水平)且输入信号D为低时，信号值存储电路2的操作。在此操作期间内，主节点6被通过第一晶体管堆栈M1、M2、M12和M3内的晶体管M1和M2的动作来拉高。如前述，辅助节点8被通过第二晶体管堆栈M4、M5和M6内的晶体管M4预充电至高。此外，在此周期期间内，输出反馈电路M19、M20、M21和M22将输出信号Q维持在输出信号Q现存的信号水平处。
图6图示在图5所示的状态(其中输入信号D为低)之后，在时钟信号CK变为高(第二时钟信号水平)时信号值存储电路2的状态。在此周期期间内，(至少在辅助节点8已被放电时)电路2对输入信号D的水平不敏感，因此使第一堆栈阻绝晶体管M12不导通。在图6图示的周期期间内，辅助节点8被通过第二晶体管堆栈M4、M5和M6内的晶体管M5和M6放电(从高信号水平改变成低信号水平)。同时，(一旦辅助节点8已被放电)第一主节点保持晶体管M13保持主节点6为高，因而通过第一主节点保持晶体管M13的栅电极导通第一主节点保持晶体管M13。
辅助节点8从高至低地放电，通过第三晶体管堆栈M7、M8、M18和M9来动作，以拉高节点QN并且因此驱动信号输出Q为低。在图5示出的周期期间内(至少在辅助节点8已被放电时)，输出反馈电路M19、M20、M21和M22被禁用。
尽管已参照附图详细说明了本发明的示例性实施例，应了解本发明并不限于这些精确的实施例，并且在本领域普通技术人员可以在这些实施例中进行各种改变与修改，而不由所附权利要求所定义的本发明的范围与精神。
Claims (13)
1.一种信号值存储电路，包括：
信号输入，用于接收输入信号值；
信号输出，用于输出输出信号值；
时钟信号输入，用于接收在第一时钟信号水平与第二时钟信号水平之间变化的单时钟信号；
第一晶体管堆栈，所述第一晶体管堆栈被耦接至所述信号输入与所述时钟信号输入，并且被配置为在所述单时钟信号具有所述第一时钟信号水平时将承载主节点信号的主节点驱动至取决于所述输入信号值的主节点信号水平；
第二晶体管堆栈，所述第二晶体管堆栈被耦接至所述主节点与所述时钟信号输入，并且被配置为在所述单时钟信号具有所述第一时钟信号水平时，将承载辅助节点信号的辅助节点驱动至充电信号水平，并在所述单时钟信号具有所述第二时钟信号水平时进行以下操作中的一个：(i)如果所述主节点信号具有第一信号水平，则将所述辅助节点放电至放电信号水平；以及(ii)如果所述主节点信号具有第二信号水平，则不将所述辅助节点放电；
第三晶体管堆栈，所述第三晶体管堆栈被耦接至所述辅助节点、所述时钟信号输入以及所述信号输出，并且所述第三晶体管堆栈被配置为在所述时钟信号具有所述第二时钟信号水平时，将所述输出信号值根据以下情况中的一种来驱动：(i)如果所述辅助节点位于所述充电信号水平处，则驱动至第一输出信号水平；以及(ii)如果所述辅助节点位于所述放电信号水平处，则驱动至第二输出信号水平；以及
辅助节点保持晶体管，所述辅助节点保持晶体管被耦接至所述主节点与所述辅助节点，并且被配置为：(i)在所述主节点信号具有所述第二信号水平时，驱动所述辅助节点以维持所述充电信号水平；以及(ii)在所述主节点信号具有所述第一信号水平时，不驱动所述辅助节点。
2.如权利要求1所述的信号值存储电路，还包括：
第一主节点保持晶体管，所述第一主节点保持晶体管被耦接至所述主节点与所述辅助节点，并且被配置为：(i)在所述辅助节点位于所述放电信号水平处时，驱动所述主节点以维持所述第一信号水平；以及(ii)在所述辅助节点信号位于所述充电信号水平处时，不驱动所述主节点。
3.如权利要求1所述的信号值存储电路，还包括：
第二主节点保持晶体管，所述第二主节点保持晶体管被耦接至所述主节点与所述二次晶体管堆栈，并且被配置为：(i)在所述单时钟信号具有所述第二时钟信号水平时，在所述主节点位于所述第二信号水平时驱动所述主节点以维持所述第二信号水平；以及(ii)在所述单时钟信号具有所述第一时钟信号水平时，不驱动所述主节点。
4.如权利要求1所述的信号值存储电路，其中：
所述第一晶体管堆栈包括第一堆栈阻绝晶体管，所述第一堆栈阻绝晶体管被耦接至所述辅助节点，并且被配置为在所述辅助节点位于所述放电信号水平处时，防止所述第一晶体管堆栈将所述主节点驱动至所述第二信号水平。
5.如权利要求1所述的信号值存储电路，其中：
所述第三晶体管堆栈包括第三堆栈阻绝晶体管，所述第三堆栈阻绝晶体管被耦接至所述主节点，并且被配置为在所述辅助节点从所述充电信号水平被放电至所述放电信号水平时，防止所述第三晶体管堆栈将所述信号输出驱动至所述第一输出信号水平。
6.如权利要求1所述的信号值存储电路，还包括：
输出反馈电路，所述输出反馈电路被耦接至所述信号输出，并且被配置为在所述单时钟信号具有所述第一时钟信号水平时将所述输出信号维持于当前水平，并在所述单时钟信号具有所述第二时钟信号水平时准许所述输出信号改变。
7.一种信号值存储电路，包括：
信号输入装置，用于接收输入信号值；
信号输出装置，用于输出输出信号值；
时钟信号输入装置，用于接收在第一时钟信号水平与第二时钟信号水平之间变化的单时钟信号；
第一晶体管堆栈装置，所述第一晶体管堆栈装置被耦接至所述信号输入装置与所述时钟信号输入装置，并且所述第一晶体管堆栈装置在所述单时钟信号具有所述第一时钟信号水平时，将承载主节点信号的主节点装置驱动至取决于所述输入信号值的主节点信号水平；
第二晶体管堆栈装置，所述第二晶体管堆栈装置被耦接至所述主节点装置与所述时钟信号输入装置，并且所述第二晶体管堆栈装置在所述单时钟信号具有所述第一时钟信号水平时，将承载辅助节点信号的辅助节点装置驱动至充电信号水平，并且在所述单时钟信号具有所述第二时钟信号水平时进行以下操作中的一个：(i)如果所述主节点信号具有第一信号水平，则将所述辅助节点装置放电至放电信号水平；以及(ii)如果所述主节点信号具有第二信号水平，则不将所述辅助节点装置放电；
第三晶体管堆栈装置，所述第三晶体管堆栈装置被耦接至所述辅助节点装置、所述时钟信号输入装置以及所述信号输出装置，并且所述第三晶体管堆栈装置在所述时钟信号具有所述第二时钟信号水平时，将所述输出信号值根据以下情况中的一种来驱动：(i)如果所述辅助节点装置位于所述充电信号水平处，则驱动至第一输出信号水平；以及(ii)如果所述辅助节点装置位于所述放电信号水平处，则驱动至第二输出信号水平；以及
辅助节点保持晶体管装置，所述辅助节点保持晶体管装置被耦接至所述主节点装置与所述辅助节点装置，并且被配置为：(i)在所述主节点信号具有所述第二信号水平时，驱动所述辅助节点装置以维持所述充电信号水平；以及(ii)在所述主节点信号具有所述第一信号水平时，不驱动所述辅助节点装置。
8.一种在信号值存储电路内储存信号值的方法，该方法包括以下步骤：
在信号输入处接收输入信号值；
在时钟信号输入处接收在第一时钟信号水平与第二时钟信号水平之间变化的单时钟信号；
以被耦接至所述信号输入与所述时钟信号输入的第一晶体管堆栈，在所述单时钟信号具有所述第一时钟信号水平时，将承载主节点信号的主节点驱动至取决于所述输入信号值的主节点信号水平；
以被耦接至所述主节点与所述时钟信号输入的第二晶体管堆栈，在所述单时钟信号具有所述第一时钟信号水平时，将承载辅助节点信号的辅助节点充电至充电信号水平，并且在所述单时钟信号具有所述第二时钟信号水平时进行以下操作中的一个：(i)如果所述主节点信号具有第一信号水平，则将所述辅助节点放电至放电信号水平；以及(ii)如果所述主节点信号具有第二信号水平，则不将所述辅助节点放电；
以被耦接至所述辅助节点、所述时钟信号输入以及信号输出的第三晶体管堆栈，在所述时钟信号具有所述第二时钟信号水平时，将所述输出信号值根据以下情况中的一种来驱动：(i)如果所述辅助节点位于所述充电信号水平处，则驱动至第一输出信号水平；以及(ii)如果所述辅助节点位于所述放电信号水平处，则驱动至第二输出信号水平；
在所述信号输出处输出所述输出信号值；以及
以被耦接至所述主节点与所述辅助节点的所述辅助节点保持晶体管，进行以下步骤：(i)在所述主节点信号具有所述第二信号水平时，驱动所述辅助节点以维持所述充电信号水平；以及(ii)在所述主节点信号具有所述第一信号水平时，不驱动所述辅助节点。
9.如权利要求8所述的方法，还包括以下步骤：
以被耦接至所述主节点与所述辅助节点的第一主节点保持晶体管，进行以下步骤：(i)在所述辅助节点位于所述放电信号水平处时，驱动所述主节点以维持所述第一信号水平；以及(ii)在所述辅助节点信号位于所述充电信号水平处时，不驱动所述主节点。
10.如权利要求8所述的方法，还包括以下步骤：
以被耦接至所述主节点与所述二次晶体管堆栈的第二主节点保持晶体管执行以下步骤：(i)在所述单时钟信号具有所述第二时钟信号水平时，在所述主节点位于所述第二信号水平时驱动所述主节点以维持所述第二信号水平；以及(ii)在所述单时钟信号具有所述第一时钟信号水平时，不驱动所述主节点。
11.如权利要求8所述的方法，还包括以下步骤：
以所述第一晶体管堆栈内被耦接至所述辅助节点的第一堆栈阻绝晶体管，在所述辅助节点位于所述放电信号水平处时，防止所述第一晶体管堆栈将所述主节点驱动至所述第二信号水平。
12.如权利要求8所述的方法，还包括以下步骤：
以所述第三晶体管堆栈内被耦接至所述主节点的第三堆栈阻绝晶体管，在所述辅助节点从所述充电信号水平被放电至所述放电信号水平时，防止所述第三晶体管堆栈将所述信号输出驱动至所述第一输出信号水平。
13.如权利要求8所述的方法，还包括以下步骤：
以被耦接至所述信号输出的输出反馈电路，在所述单时钟信号具有所述第一时钟信号水平时，将所述输出信号维持于当前水平、并在所述单时钟信号具有所述第二时钟信号水平时准许所述输出信号改变。
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