KR20140122709A - 광학 구조들, 광학 분배 매트릭스들, 및 광학 기구들의 제조 방법들 - Google Patents

광학 구조들, 광학 분배 매트릭스들, 및 광학 기구들의 제조 방법들 Download PDF

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KR20140122709A
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마이클 렌 티 탠
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휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피.
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Abstract

광학 구조들을 위한 방법 및 장치가 개시된다. 광학 구조는 제1 및 제2 라이저 카드들 및 제1 및 제2 라이저 카드들에 의해 각각 보유된 제1 및 제2컴포넌트들을 포함한다. 광학 구조는 또한 멀티 비트 광 입력 신호를 제1 및 제2 아웃바운드 신호들로 팬 아웃 하기 위한 제1매트릭스, 및 제1 및 제2아웃바운드 신호들을 제1 및 제2 라이저 카드들로 각각 운반하기 위한 제1 및 제2 광섬유 케이블들을 포함한다.

Description

광학 구조들, 광학 분배 매트릭스들, 및 광학 기구들의 제조 방법들{OPTICAL ARCHITECTURES, OPTICAL DISTRIBUTION MATRICES, AND METHODS OF MANUFACTURING OPTICAL STRUCTURES}
본 개시는 일반적으로 광 통신에 관한 것으로서, 특히 광학 구조들, 광학 분배 매트릭스들 및 광학 기구들의 제조 방법들에 관한 것이다.
컴퓨터 시스템 제조자들이 에너지 소비나 비용 증가를 제한하면서 지속적으로 컴퓨터 시스템 성능을 높임에 따라, 컴퓨터 시스템 제조자들은 포토닉스(photonics) 및 시스템 구성요소들 간 데이터 전송을 위한 광 통신 경로들의 설정에 의존하게 되었다. 광섬유 기술은 원격 통신과 같은 다양한 산업들에서 이미 구현되고 있다. 컴퓨터 시스템 제조자들은 광학 컴퓨팅 분야에 적용하기 위해 현재 이러한 기술을 개발 중에 있다.
도 1a는 본 개시의 가르침에 따른 컴퓨터 시스템 구성요소들 간 광 통신을 제공하는 예시적 광학 구조의 블록도이다.
도 1b는 도 1a의 광학 구조를 통해 통신 가능하게 결합되는 구성요소들을 이용하는 예시적 분배 시스템의 블록도이다.
도 2는 전기 연결부가 있는 알려진 메모리 라이저 카드를 도시한다.
도 3은 본 개시의 가르침에 따라 구성된 예시적 메모리 라이저 카드를 도시한다.
도 4a는 도 1b의 예시적 분배 시스템의 예시적 구현예의 등각도이다.
도 4b는 도 4a의 예에서 DIMM에 데이터를 추가하기 위한 예시적 메시지를 도시한다.
도 5a는 도 1b 및 도 4a에 도시된 예시적 분배 기구의 광학 분배 매트릭스의 예시적 구현예를 도시한다.
도 5b는 도 5a에 도시된 예시적 광학 분배 매트릭스의 예시적 슬라이스의 전면도이다.
도 5c는 VCSEL 어레이나 포토 디텍터 어레이의 연결을 보이는 도 5a에 도시된 예시적 광학 분배 매트릭스의 저면도이다.
도 5d는 도 4a에 도시된 광섬유 케이블들의 연결을 보이는 도 5a에 도시된 예시적 광학 분배 매트릭스의 단면도이다.
도 6a는 도 5a의 예시적 분배 매트릭스를 통해 예시적 멀티 비트 광입력 신호의 예시적 경로를 도시한다.
도 6b는 도 5b의 예시적 비트 슬라이스를 통과하는 도 6a의 예시적 입력 신호의 단일 비트의 예시적 경로를 도시한다.
도 6c는 도 5a의 분배 매트릭스를 통과하는 예시적 멀티 비트 인바운드 광 신호들의 예시적 경로를 도시한다.
도 6d는 도 5b의 예시적 비트 슬라이스를 통과하는 도 6c의 예시적 인바운드 신호의 단일 비트의 예시적 경로를 도시한다.
도 7은 도 5b에 도시된 예시적 비트 슬라이스를 통과하는 예시적 입력 신호의 비트들에 대한 예시적 광 전력 분배의 예시도이다.
도 8은 도 5a의 예시적 광학 분배 매트릭스를 제조하는 예시적 방법을 도시한 흐름도이다.
명료함을 위해, 도면들에서 레이어들의 두께가 증대되어 있다. 동일하거나 유사한 구성요소를 지칭하기 위해 도면(들) 및 첨부된 설명 전체를 걸쳐 동일한 참조 부호들이 사용될 것이다.
통신 구조의 개발자들은 향상된 성능에 대한 욕구를 저전력 소비, 소형 폼 팩터(small form factor) 및 보다 낮은 전자기 방출에 대한 욕구와 균형을 맞추기 위해 노력하고 있다. 컴퓨터 시스템들에서 전력 소비를 줄이면서 보다 나은 확장성(scalability)을 달성하는 것도 마찬가지로 바람직하다. 그러나, 이러한 문제들에 대한 기존 해법들은 증가된 핀 수, 증가된 다이 영역의 사용 및/또는 증가된 전력 소비로 인해 많은 컴퓨터 시스템들의 비용을 증가시켜왔다.
신호 무결성을 유지하고, 기존 시스템들보다 상대적으로 낮은 전력을 소비하며 보다 낮은 대기시간(latency) 토폴로지들을 지원하는 고속 상호연결부들을 가진 시스템을 제공하는 것이 유익할 것이다. 마찬가지로 하나 이상의 드라이버들에 연결된 여러 수신기들을 가진 시스템을 제공하는 것이 바람직하다.
기존의 많은 광학적 상호연결 시스템들은 현 규격의 컴퓨터 시스템과의 손쉬운 통합에 도움이 되지 않는 부피가 큰 폼 팩터들(bulky form factors)을 가진 광학 회로 보드들 안에 내장된 속이 빈 금속 도파로들을 이용하여 구현된다. 그 결과, 광학적 구성요소들은 그러한 전기적 시스템들의 문제들 중 일부를 보이지 않고도 전기적 상호연결부들보다 훨씬 긴 거리들을 아우를 수 있지만, 광학 회로 보드들의 경직된 특성은 여전히 그들이 연결하는 구성요소들에 대한 광학적 상호연결부들의 위치 및 자세에 대해 제약을 부과한다. 이와 같이 많은 기존의 광학 회로 보드들은 서로 다른 시스템들에 대해 설정되기보다는 그들이 연결해야 하는 모든 새로운 시스템에 대해 맞춤 내장된다.
도 1a는 컴퓨터 시스템 구성요소들 간 광학 통신을 제공하기 위한 예시적 광학 구조(100)의 블록도이다. 도시된 예에서, 광학 구조(100)는 하나 이상의 광학 데이터 통신 경로들이나 상호연결부들(102) 및 복수의 광학 탭들(104)을 포함한다. 광학 탭들(104) 각각은 각각의 컴퓨터 시스템 구성요소를 각각의 광학 데이터 통신 경로(102)에 광학적으로 결합시킨다. 도 1a의 예에서, 어느 구성요소에 의해 상호연결부들(102)로부터 수신된 신호들에 대해 광-전기 변환(O/E)이 수행되고, 해당 탭(104)을 통해 데이터 통신 경로(들)(102) 상에 광학적으로 결합되도록 컴퓨터 구성요소로부터의 신호들에 대해 전기-광(E/O) 변환이 수행된다. 광학 데이터 통신 경로는 본 특허에서 광학 상호연결부라고 혼용하여 칭해진다.
대형 코어의 속이 빈 도파로들은 폴리머들이나 유전 물질을 사용하여 형성된 전통적인 광 도파로들에 대한 실질적 개선을 나타낸다. 예시적인 대형 코어의 속이 빈 도파로들은 그 도파로가 안내하도록 설정된 간섭(coherent) 광의 도파로보다 약 50 내지 150배 이상의 지름(또는 폭 및/또는 높이)을 가질 수 있다. 그러한 예시적 대형 코어의 속이 빈 도파로는 광 신호를 안내할 수 있는 정사각, 직사각, 둥근, 타원형, 또는 어떤 다른 모양의 단면 형태를 가질 수 있다. 또한, 예시적 도파로가 속이 비어 있으므로, 광은 대기나 진공 상태의 대략적 광속으로 이동한다.
도시된 예들의 광학 탭들(104) 각각은 입사 광 신호의 전력 중 일부를 탭 오프(tap off)하도록 구현된다. 일부 예들에서, 광학 탭들(104)은 원하는 정도의 반사도, 투과도, 및/또는 알려진 광 손실을 산출하도록 적절한 광학적 코팅을 입힌 펠리클(pellicle) 빔 스플리터들을 사용하여 구현된다. 일부 그러한 예들에서, 펠리클 빔 스플리터들은 광의 입력 극성의 함수로서 신호의 반사 및 전송 부분들 사이의 차이를 줄이기 위해(가령, 최소화하기 위해) 비극성 코팅을 이용한다. 또한, 펠리클 빔 스플리터들의 두께는 고스팅(ghosting)이나 빔 워크오프(walk-off)를 줄여서(가령, 최소화하거나 심지어 제거하여) 입력 빔이 실질적으로 축 상에(on-axis) 남도록 한다. 일부 예들에서 광학 탭들(104)은 광학 스캐터들이나 광학 스플리터들을 이용하여 구현된다. 스플리터(들)은 어떤 원하는 크기(들) 및/또는 기하학적 설정(들)(가령, 삼각형이나 다이아몬드 모양)을 가질 수 있다. 어떤 예들에서 광학 탭들(104)은 원하는 광을 반사하거나 전파하는 서브 도파로 금속 구조들을 통해 구현된다. 반사 및 투과 정도는 대략, 금속화 영역 대 비금속화 영역의 "필(fill) 팩터"에 의해 추정될 수 있다. 일부 예들에서, 광학 탭들(104)은 Y 스플리터들, 퓨즈드(fused) 스플리터들, 및/또는 어떤 다른 적절한 빔 스플리터를 통해 구현된다.
도시된 예들에서, 각각의 탭(104)은 거의 같은 양의 전력을 메모리 제어기(106)로부터 수신된 입력 신호(114)로부터 전환시킨다. 각각의 탭(104)이 거의 같은 양의 전력을 전환시키기 위해, 도시된 예들의 각각의 탭(104)의 반사도 및 투과도의 전력 비율은 통신 경로(102) 상의 탭들(104)의 상대적 위치들에 따른 해당 통신 경로(112) 상의 나머지 탭들(104)과는 상이하다. 예를 들어, 데이터 통신 경로(102)를 따라 이동하는 광 신호의 일부가 해당 탭(104)을 통해 그 관련 컴퓨터 구성요소로 반사된다. 광 신호의 나머지 부분은 해당 탭(104)을 통과하여 계속해서 광학 데이터 통신 경로(102)로(가령, 다음 탭으로) 진행한다. 반사된 신호의 상기 일부와 각각의 탭)104)을 통과하는 신호의 상기 일부의 전력은 그 탭(104)의 개별 전력비에 의해 결정된다.
일부 예들에서, 탭들(104)의 전력비들은 목적지 컴퓨터 시스템 구성요소를 위한 광학 수신기가 각각의 신호가 상호연결부들(102)을 따라 통과하는 탭들(104)의 개수와 무관하게 실질적으로 동일한 양의 전력을 가지는 신호들을 수신한다. 즉, 목적지 컴퓨터 시스템 구성요소에 대한 어떤 주어진 광학 수신기에 의해 수신된 신호의 전력은 시스템의 다른 탭에 의해 제공되는 어떤 다른 컴퓨터 시스템 구성요소에 의해 수신되는 신호의 전력과 실질적으로 동일하다.
도 1b는 도 1a의 예시적 광학 상호연결 시스템을 통해 통신 가능하게 결합되는 예시적 메모리 분배 시스템(101)의 블록도이다. 예시적 메모리 시스템(101)은 광학 분배 기구(110)를 통해 복수의 메모리 소자들(108)과 통신하는 메모리 제어기(106)를 포함한다. 도시된 예들의 분배 기구(110)는 도 1a에 도시된 광학 탭들(104)을 포함하는, 하나가 인바운드(inbound) 신호들을 위한 것이고 하나가 아웃바운드(outbound) 신호들을 위한 것인 두 개의 분배 매트릭스들(112)을 가진다. 도시된 예에서, 광학 분배 기구(110)는 메모리 제어기(106)로부터 입력 신호(114)를 수신하고, 그 입력 신호(114)를 분배 매트릭스들(112) 중 하나 안의 탭들(104)을 통해 메모리 소자들(108) 각각에 버스로 운반되는 복수의 아웃바운드 신호들(116) 안으로 팬 아웃(fan-out)한다.
어떤 예들에서 아웃바운드 신호들(116)은 헤더들의 포함하는 패킷들의 형태로 되어 있다. 각각의 헤더는 특정 메모리 소자(108)를 아웃바운드 신호들(116)에 의해 운반되는 데이터에 대한 목적지로서 식별한다. 따라서, 도시된 예에서 모든 메모리 소자들(108)이 같은 신호를 수신하지만(즉, 각각의 아웃바운드 신호(116)가 실질적으로 모든 다른 아웃바운드 신호(116)와 동일하지만), 각각의 패킷의 헤더는 특정 메모리 소자(108)를 그 데이터의 목적지로서 식별하기 때문에, 헤더에 의해 식별된 메모리 소자(108)만이 실제로 광 신호들(116) 안에 인코딩된 정보를 처리(가령, 저장)한다. 다른 메모리 소자(108)의 헤더를 가진 신호를 수신하는 메모리 소자(108)는 단지 그 신호를 무시한다. 다른 예들에서, 어떤 메모리 소자(들)(108)이 브로드캐스트 신호(116)를 처리하는지를 판단하기 위해 중재(arbitration)가 이용될 수 있다.
도시된 예에서, 메모리 구조로부터 데이터를 판독해 내기 위해, 메모리 소자들(108) 각각은 인바운드 신호(118)를 분배 기구(108)를 통해 메모리 제어기(106)로 다시 전송한다. 그 결과, 도시된 예의 분배 기구(110)의 제2분배 매트릭스(112)는 복수의 인바운드 신호들(118)을 수신하고, 그 인바운드 신호들(118)을 광학 탭들(104)을 통해 팬 인(fan-in)하여 메모리 제어기로 전송되는 단일 출력 신호(120)를 제공하도록 한다. 복수의 메모리 소자들(108) 중 개별 소자에 대응하는 복수의 인바운드 신호들(118) 각각은 도시된 예의 분배 기구(108)의 단일 출력 신호(120)로 팬 인되지만, 그 인바운드 신호들(118)이 반드시 동시에 전송되는 것은 아니다.
어떤 예들에서, 메모리 제어기(106)가 다른 기능들 및/또는 다른 집적 회로들에 대한 인터페이스(들)을 가진 프로세서와 같은 집적 회로 안에 포함된다. 도시된 예의 메모리 제어기(106)는 분배 기구(110)의 입력 및 출력 신호들(114 및 120)을 송신 및/또는 수신하기 위해 전기-광(E/O) 및/또는 광-전기(O/E) 변환들을 수행하는 장치(들)과 통신하거나 그 장치(들)을 포함한다. 예를 들어 E/O 드라이버는 VCSEL(vertical cavity surface emitting laser)일 수 있고/거나 O/E 드라이버는 포토 다이오드일 수 있다. 데이터가 메모리 소자(108)에 의해 출력될 때, 메모리 제어기(106)는 먼저 로컬 메모리 소자(108)가 자신의 데이터를 출력하도록 명령하는 어드레싱 신호를 전송한다. 그러한 어드레싱 접근 방식 없이, 메모리 제어기(106)는 동일한 광 통신 경로 상으로 둘 이상의 메모리 소자로부터 광 신호들을 수신할 수 있을 것이고, 그러한 광 신호들은 메모리 제어기(106)에서 부적절한 데이터를 전달하기 위해 건설적으로 및/또는 파괴적으로 결합할 수 있을 것이다. 메모리 제어기(106)의 어드레싱 로직은 상호연결부들(102)의 인바운드 경로들이 사용될 수 있기 전에 메모리 소자(108)가 인바운드 신호(118)를 전송하라는 허가를 받도록 하여, 메모리 제어기(106)로의 동시적인 광 신호 전송을 방지하도록 한다. 다른 예들에서 어드레싱 방식은 시분할 다중화("TDM")로 대체된다. 그러한 TDM 방식에서 신호 전송은 라운드별로 수행된다. 각각의 라운드는 신호 전송 기간에 해당한다. 각각의 메모리 소자(108)에는 인바운드 신호(118)를 전송하기 위한 신호 전송 기간들 중 하나가 할당된다. 각각의 메모리 소자(108)는 자신의 할당 기간 안에서만 인바운드 신호(118)를 전송할 수 있다. 이런 방식으로 메모리 제어기(106)는 어떤 주어진 순간에, 분배 기구(110)를 통해 수신된 각각의 출력 신호(120)의 소스를 식별할 수 있다. 데이터가 모든 메모리 소자들(108)에 중복하여 저장되는 시스템들에서는 신호들이 건설적으로 결합하여 출력 신호(120)를 생성하도록 동시에 출력될 것이므로 TDM이나 상기 어드레싱 방식 모두 필요로 되지 않는다.
예시의 목적 상, 도 1의 예시적 분배 시스템(101)이 메모리 제어기(106) 및 복수의 메모리 소자들(108)과 함께 보여진다. 그러나 시스템(101)은 다른 프로세싱 유닛들이나 인터페이스 장치들과 같이 상이한 기능들의 다른 장치들과 함께 사용될 수 있다. 다른 예로서, 복수의 메모리 소자들(108)은 서로 상이할 수 있고, 메모리 소자들(108)은 각종 유형(들)의 기능(들)을 수행할 수 있고/있거나 메모리 소자들이 각종 기술들을 이용하여 구현될 수 있다.
예시적 시스템(101)은 메모리 제어기(106) 및 복수의 메모리 소자들(108) 간의 통신을 위해 광학 상호연결부들(102) 및 분배 매트릭스들(112)을 포함한다. 도시된 예에서, 분배 매트릭스들(112)은 도 1a의 광학 탭들(104)을 포함하여 광학 상호연결부들(102)의 여러 브랜치들을 통해 신호들을 팬 인 및/또는 팬 아웃 하도록 한다. 도시된 예에서, 광학 상호연결부들(102)은 반대 방향들 상의 통신 경로들을 제공하는 일방 광학 상호연결부들(가령, 인그레스(ingress) 및 이그레스(egress), 인바운드 및 아웃바운드 등)을 사용하여 형성된다. 다른 예들에서 광학 상호연결부들(102)은 단일 양방향 광학 경로(102)를 통해 메모리 제어기(106) 및 복수의 메모리 소자들(114) 사이의 양방향 통신을 제공한다. 일부 예들에서 이것은 아웃바운드 신호들을 브로드캐스팅 하는데 시용되는 적어도 하나의 파장 및 인바운드 신호들을 수신하는데 사용되는 적어도 다른 상이한 파장을 가진 여러 파장들의 이용(즉, 파장 분할 다중화)을 통해 행해질 수 있다. 다른 예들에서 이것은 개별 신호들을 전송하는 스케줄에 기반하여 아웃바운드 및 인바운드 신호들이 교번하는 시분할 다중화를 통해 행해질 수 있다. 그러한 예들에서 분배 기구(108)는 오직 하나의 분배 매트릭스를 사용하여 형성될 수 있다.
광학 상호연결 시스템(100) 내 광학 탭들(104)에 대한 반사도 및 투과도의 전력비들이 도시된 예시적 시스템(101) 내에서 세팅됨으로써, 메모리 제어기(106) 및 복수의 메모리 소자들(108)이 원하는 전력의 광학 신호들을 통해 통신하여 전력 소비를 줄이면서(가령, 최소화하면서) 원하는 통신 안정성을 얻는다. 일부 예들에서 10-12보다 작은 비트 에러율(BER)이 통신 안정성을 위한 허용가능 메트릭으로서 충분하다. 상호연결부들(102)을 통과하는 광학 신호들을 수신하는데 사용되는 광 검출기들의 광학 수신기 선택도(selectivity)가 주어진 BER에 대해 요구되는 최소 평균 광학 전력을 결정하는 데 사용될 수 있다. 10Gb/s에서 약 -17dBm(20 마이크로와트)의 광학 수신기 선택도가 보여졌으나, -15dBm(32 마이크로와트)가 10-15 미만의 BER에 있어 보다 일반적이다.
광학 상호연결부들(102)을 통한 광속 또는 광속에 가까운 전송은 상술한 오류 감지를 안정적으로 수행하는데 있어 난제를 두게 된다. 예를 들어 광학 상호연결부들(102)의 물리적 길이, 광속, 및 복수의 메모리 소자들(108) 각각으로부터 귀환하는 데이터를 구별하기 위해 요구되는 정확도를 고려할 때, 복수의 메모리 소자들(108) 사이의 델타 비행 시간(delta time of flight)에 대한 대략 150-160 피코 초의 증가들을 식별하기 위해 메모리 제어기(106)가 요구될 수 있다. 그러나 이러한 증가들은 통상적으로 적거나, 일부의 경우 각 드라이버의 출력 불확실성(clock to out)의 절반이다.
상술한 증가들과 출력 불확실성 사이의 차이를 완화하기 위해, 각각의 전송마다 발송자가 알려진 광학 상호연결부들(102)의 각각의 브랜치에 대해 트레이닝 패턴이 사용되고, 이것은 수신된 데이터의 타이밍 조정을 허용한다. 그러면, 타이밍 조정 기법들을 이용하여 타이밍이 메모리 제어기(106) 내에서 조정될 수 있다. 타이밍 관계가 설정되면, 광학 상호연결부들(102)에 대한 정상적 데이터 전송이 개시될 수 있다. 일부 예들에서 타이밍 조정은 복수의 메모리 소자들(108)의 정상 동작 주파수들 너머의 광학 상호연결부들(102)의 동작 주파수(가령, 최대 동작 주파수)를 증가시켜 복수의 메모리 소자들(108)을 오버 클러킹(over-clocking)하는 것을 잠정적으로 허용할 수 있다.
일부 예들에서 구성요소들 간에 전송되는 신호들의 바람직한 전력은 신호의 소스 위치와 무관하게 실질적으로 동일하여, 바람직한 통신 안정성을 보장한다. 통상적으로, 시스템의 통신 안정성 메트릭을 만족시키고 전력 소비를 줄이기(가령, 최소화하기) 위해 타깃 시스템의 광선 추적 모델링을 이용하여 전력비들이 결정된다. 상기 비들 외에, 광학 송신기 전력, 광학 수신기 선택도, 소스들과 수신기들 간 광학 거리, 및 광학 경로의 손실 특성들이 광선 추적 모델링에 고려되어야 할 기타 고려사항들의 예들이다. 일부 예들에서 다양한 고려사항들을 조정하는 반복적 알고리즘이 사용되어 원하는 통신 안정성 메트릭이 달성될 때까지 광학 상호연결 시스템(100)을 모델링한다. 이때 상기 비들은 타깃 시스템(가령, 시스템(101))의 제조 및/또는 조립 중에 광학 탭들에 대해 세팅된다.
도시적 목적을 위해, 예시적 시스템(101)은 광학 상호연결부들(102)을 가지는 것으로 보여지지만, 컴퓨터 시스템(101)이 광학 및/또는 전기적 연결부들을 포함하는 다른 상호연결부들을 가질 수 있다는 것을 알아야 한다. 또한 각각의 브랜치는 이하에 상세히 기술되는 바와 같이, 한 번에 하나의 정보 비트를 전송하거나 멀티 비트 신호를 전송할 수 있다. 따라서, 이 명세서에 사용되는 것과 같은 '신호'라는 용어는 멀티 비트 신호나 멀티 비트 신호의 개별 비트를 나타낼 수 있다. 또한 예시의 목적 상, 컴퓨터 시스템(101)은 메모리 제어기(106) 및 복수의 메모리 소자들(108)을 가지는 것으로 보여진다. 그러나 시스템(101)은 광학 상호연결부들(102)에 연결될 수도 연결되지 않을 수도 있는 다른 구성요소들(미도시)이나 부품들(미도시)을 가질 수 있다.
도시된 예의 시스템(101)은 여러 방식에 따라 복수의 메모리 소자들(108)을 활용할 수 있다. 예를 들어 복수의 메모리 소자들(108)은 누적 메모리 용량을 제공하거나, 부가 성능에 대해 스트라이핑된(striped) 메모리를 제공하거나, 오류 내성의 메모리 구조를 위한 중복 페일 오버(fail-over) 메모리를 제공할 수 있다.
도시된 예들에서, 복수의 메모리 소자들(108)은 바람직한 광학 전력을 가지고 이들의 광학 상호연결부들(102)의 개별 브랜치들로/로부터 신호들을 광-전기(O/E) 변환하거나 그 반대의 변환을 수행하기 위한 장치들과 연결하거나 그러한 장치들을 포함한다.
예시적 시스템(101)은 시스템(101)을 다른 표준 컴퓨터 시스템 구성요소들과 통합시킬 수 있도록 복수의 메모리 소자들(108)을 보유하는 라이저(riser) 카드들을 이용한다. 도 2는 복수의 듀얼 인라인 메모리 모듈들(DIMMs)(204)을 보유하는 표준 메모리 라이저 카드(202)를 가진 기존의 메모리 구조(200)를 도시한다. 도시된 예의 라이저 카드(202)는 회로 보드(208)의 전기 라이저 커넥터(206) 안에 삽입된다. 라이저 카드(202)는 DIMM들(204) 중 해당하는 것들을 라이저 카드(202)에 연결하기 위한 개별 전기 DIMM 커넥터들(210)을 포함한다. 그에 따라, 기존 메모리 구조(200)가 구현될 때, 회로 보드(208)에 연결된 메모리로부터의 전기 신호들은 공통 라이저 커넥터(206)를 통과하고, 그런 다음 개별 DIMM 커넥터들(210)을 통해 각각의 DIMM(204)으로 팬 아웃된다. 마찬가지로, 각각의 DIMM(204)으로부터의 전기 신호들은 해당 DIMM 커넥터(210)를 통과하고 그런 다음 라이저 커넥터(206)를 통과한다. 따라서, 각각의 DIMM(204) 안팎의 모든 신호가 두 개의 전기 커넥터들(즉, 라이저 커넥터(206) 및 DIMM 커넥터(210))를 통과하며, 그에 따라 필연적인 대역폭 제약을 생성한다. 이러한 우려사항들은 여기에 기술한 바와 같이 광학 상호연결 시스템을 병합함으로써 경감되거나 줄어들 수 있다.
도 3은 본 개시의 가르침에 따라 구성된 예시적 메모리 라이저 카드(302)이다. 예시적 라이저 카드(302)는 개별 DIMM 커넥터들(210) 안에 복수의 DIMM들(204)을 보유한다. 도 2에 도시된 기존의 라이저 카드(202)에서와 같이, 도시된 예의 메모리 라이저 카드(302)는 회로 보드(305) 상의 전기 라이저 커넥터(304) 안에 삽입된다. 그러나 도시된 예의 라이저 커넥터(304)는 각각의 DIMM(204)으로/로부터 모든 신호들의 전송보다는 전력 및 저속 제어 신호들을 제공하는 데 사용된다. 예시적 라이저 카드(302)는 메모리 팬 아웃 버퍼(308)를 통해 라이저 카드(302)에 연결하는 광섬유 케이블들(306)을 거쳐 컴퓨터 시스템 내 다른 구성요소들과 통신한다. 일부 예들에서 메모리 팬 아웃 버퍼(308)는 컴퓨터 시스템 내 구성요소들의 연결 및 분리를 수월하게 하기 위해 입출력 리본 섬유들(306) 각각에 대해 탈착 가능한 광학 연결부들을 제공한다.
도시된 예에서 메모리 팬 아웃 버퍼(308)는 리본 섬유(306)의 입력 섬유로부터의 광 신호들을 DIMM들(204)로 전송될 전기 신호들로 변환하는 광-전기(O/E) 변환 기능을 가지는 트랜스듀서(310)와 관련된다. 보다 특정하면, 도시된 예에서 광 신호들은 고속 시리얼 형식으로 전송되며, 트랜스듀서(310)를 경유하는 버퍼(308)는 광 신호들을 DIMM들(204)로 전기적으로 팬 아웃될 저속 병렬 전기 신호들로 변환한다. 또한, 도시된 예의 예시적 메모리 팬 아웃 버퍼(308)는 대역폭을 늘리고 대기시간은 줄이기 위해 두 개의 DIMM 채널들 각각을 통해 두 개의 DIMM들(204)을 구동할 입력 신호들을 전송할 때 팬 아웃 구동 기능을 가진다. 도시된 예에서, 메모리 팬 아웃 버퍼(308)와 관련된 트랜스듀서(310)는 또한, 이하에 보다 충분히 기술되는 것과 같이, DIMM들(204)로부터의 전기 신호들을 리본 섬유(306)의 출력 섬유를 통해 메모리 제어기로 전송될 광학 신호들로 변환하는 전기-광(E/O) 변환 기능들을 가진다.
일부 예들에서 각각의 메모리 팬 아웃 버퍼(308)는 디코더(312)를 포함하고/거나 그와 통신한다. 도시된 예에서, 디코더(312)는 광 섬유 케이블들(306)을 통해 수신되는 신호가 해당 라이저 카드(302) 상의 DIMM들(204) 중 하나에 대해 의도되는지 여부, 또는 신호가 별개의 라이저 카드(302) 상의 DIMM(204)이나 다른 구성요소에 의도되는지 여부를 판단한다. 또한, 수신된 신호가 DIMM들(204) 중 하나에 대해 의도되는 것이면, 디코더(312)는 이하에 보다 상세히 설명되는 바와 같이, DIMM들(204) 중 어느 것, 그리고 식별된 DIMM(204) 상의 특정 메모리 위치를 판단한다.
도 4a는 도 1b의 예시적 분배 시스템의 등각도이다. 도 4a의 예에서, 도 3과 관련하여 상술한 바와 같은 여덟 개의 메모리 라이저 카드(302)가 사용된다. 도시된 바와 같이, 도 4a의 분배 시스템(101)은 회로 보드(404)를 통해 메모리 제어기(가령, 도 1b의 메모리 제어기(106))에 연결된 단일 광학 분배 기구(110)에 의해 지원된다. 도시된 예에서, 여덟 개의 라이저 카드들(302) 각각은 분배 시스템(101) 안에서 총 32 개의 DIMM들을 위해 네 개의 DIMM들(204)을 보유한다. 여기 개시된 예들은 여덟 개의 메모리 라이저 카드들(302)을 가진 분배 시스템(101)을 기술하고 있지만, 이것은 다만 예로서 제공되는 것이며 어떤 적절한 수의 DIMM들(204)을 가진 어떤 적절한 수의 라이저 카드들(302)이 대신 사용될 수 있다.
도시된 예에서 분배 기구(110)는 DIMM들(204) 및 메모리 제어기(106) 사이의 통신문들을 라우팅한다. 일부 예들에서 분배 기구(110)는 메모리 제어기(106)로부터 입력 신호(가령, 입력 신호(114)를 수신하고 그 신호로부터의 전력을 메모리 라이저 카드들(302)로의 아웃바운드 방향으로 전송되는 여덟 개의 태핑된 신호들 안으로 태핑 오프(즉, 분할)한다. 여덟 개의 아웃바운드 신호들은 광섬유 케이블들(306)을 통해 해당 라이저 카드들(302)과 관련된 메모리 팬 아웃 버퍼들(308) 중 해당하는 것들에게 전송된다. 분배 기구(110)가 신호를 메모리 팬 아웃 버퍼들(308)로 팬 아웃 하기 때문에, 디코더(들)(312)은 개별 팬 아웃 버퍼(308)에서 수신된 신호(들)이 해당 메모리 라이저 카드(302)와 관련된 DIMM들(204)로 전기적으로 전송되어야 하는지 여부나 신호들이 다른 라이저 카드들(302)과 관련된 DIMM들(204)에 의도된 것이라고 무시되어야 하는지 여부를 구별하는 역할을 담당한다. 또한 디코더(312)는 라이저 카드(302)가 수신하고/하거나 메모리 제어기(106)로부터 수신된 신호들에 응답해야 하는 것이 어느 DIMM(204)인지를 판단한다. 도시된 예들의 버퍼들(308)은 메모리 제어기(106)로부터 수신된 신호들 사이를 구분하기 위한 어떤 적절한 방법을 구현할 수 있다. 예를 들어 각각의 버퍼(308)로 전송되는 신호들은 일부가 어드레스 비트들인 다중 비트들을 포함할 수 있다. 다른 예들에서 상호연결부들(102)은 어드레스, 명령, 및/또는 신호들의 헤더부를 통해 식별되는 데이터 비트들로 된 비트스트림을 운반하고, 상기 명령 비트들은 예컨대 데이터가 저장되어야 하는지 귀환되어야 하는지를 지시한다.
위에서 언급한 바와 같이, 일부 예들에서 각각의 광섬유 리본(306)은 멀티 비트 광 신호를 운반하기 위한 광섬유들의 어레이를 포함한다. 명료성을 위해, 여기 개시된 예들은 12 비트 신호를 설명한다. 그러나 예시적 분배 기구(110)는 구성요소들 사이의 신호를 통해 어떤 적절한 수의 비트들이라도 전송하도록 조정될 수 있다. 일부 예들에서 초기 12 비트 광 입력 신호는 메모리 제어기(106)를 분배 기구(110)와 연결하는 하나의 1x12 VCSEL(vertical- cavity surface-emitting laser) 어레이(도 5c 참조)로부터 도출된다. 그러나 상호연결부들(102)를 통해 전송되는 광 신호들을 도출하기 위해 어떤 다른 적절한 광학 송신기(가령, 분산 피드백(DFB) 레이저, 퀀텀 웰(양자 우물) 레이저, 다중 퀀텀 웰 레이저, 이중 헤테로 구조 레이저, LED(light-emitting diode) 등)라도 구현될 수 있다.
도시된 예의 분배 기구(110)는 또한 팬 인 기능을 가진다. 일부 예들에서 분배 기구(110)는 여덟 개의 라이저 카드들(302) 각각으로부터의 12 비트 신호들을 분배 기구(110) 및 메모리 제어기(106) 간 전기-광 변환을 제공하는 단일 1x12 광 검출기(도 5c 참조)에 의해 수신되도록 팬 인한다. 도시된 예의 광 검출기는 p-n 또는 p-i-n 접합 포토 다이오드들이거나 n-p-n 또는 p-n-p 포토 트랜지스터들일 수 있다.
도시된 예의 광학 분배 기구(110)는 두 개의 광학 분배 매트릭스들(가령, 도 1b의 예시된 분배 매트릭스들(112))로부터 형성된다. 제1분배 매트릭스(112)는 아웃바운드 신호들(가령 프로세서에서 메모리로)에 대한 것이고 제2분배 매트릭스(112)는 인바운드 신호들(가령 메모리에서 프로세서로)에 대한 것이다. 도시된 예들에서 제1인바운드 매트릭스(112) 및 제2아웃바운드 매트릭스(112)는 구조적으로 동일하며 각각을 통과하는 광 신호들의 방향과 관련하여 기본적으로 상이하다. 따라서 이 명세서에 사용되는 "분배 매트릭스"라는 용어는 아웃바운드 및 인바운드 매트릭스들 모두에 적용된다.
도 4b는 도 4a의 예에서 DIMM에 데이터를 추가하기 위한 예시적 메시지(410)를 도시한다. 위에서 언급한 바와 같이, 일부 예들에서 각각의 라이저 카드(302)로 전송되는 신호들은 일부가 어드레스 비트들인 다중 비트들을 포함할 수 있다. 일부 그러한 예들에서 상위 어드레스 비트들은 의도된 수취 라이저 카드(302)(가령, 라이저 카드 어드레스 비트들(412))를 식별하고, 하위 어드레스 비트들은 식별된 라이저 카드(302) 상의 특정 DIMM(204)(가령, DIMM 어드레스 비트들(414)) 및 식별된 DIMM(204) 내의 특정 메모리 위치(들)(가령, 메모리 어드레스 비트들(416))을 식별한다. 또한, 일부 그러한 예들에서 메시지(410)의 나머지 비트들은 식별된 메모리 위치 안에 저장될 페이로드 비트들(418)을 포함한다.
도 5a는 도 1b의 광학 분배 매트릭스들 중 어느 하나의 예시적 구현예이다. 도시된 예들의 광학 분배 매트릭스(112)는 서로 적층된 열 두 개의 비트 슬라이스들(502) 및 캡 슬라이스(504)(점선으로 표시됨)로 이루어진다. 열 두 개의 비트 슬라이스들(502)이 도시되지만, 어떤 수의 비트 슬라이스들(502)이라도 예시된 분배 매트릭스(112) 안에 병합될 수 있다. 도시된 예들에서 열 두개의 비트 슬라이스들(502) 각각은 12 비트 광 신호의 한 비트에 해당한다.
도 5b는 도 5a의 분배 매트릭스(112)의 예시적 비트 슬라이스들(502) 중 어느 하나에 대한 전면도이다. 도시된 예에서 비트 슬라이스(502)는 비트 슬라이스(502)와 관련된 12 비트 광 신호의 해당 비트를 전송하기 위한 속이 빈 금속 도파로의 경계들이나 벽들의 역할을 하기 위해 비트 슬라이스(502)의 전면(508)에 형성되는 기본 홈, 스플라인, 또는 채널(506)을 포함한다. 채널(506)이 전면(508)에서 열려 있으므로, 비트 슬라이스들(502)이 함께 적층되어 분배 매트릭스(112)를 형성할 때(도 5a) 인접 비트 슬라이스(502)의 이면을 이용하여 전면(508)에 있는 채널들(506)을 봉함으로써 도시된 예의 비트 슬라이스(502)에 있어 속이 빈 금속 도파로의 벽들이 완성된다. 도시된 예에서 전면의 최상위 비트 슬라이스(502)의 기본 채널(506)은 도 5a에서 점선으로 도시된 것과 같은 캡 슬라이스(504)를 사용하여 봉해진다. 일부 예들에서 각각의 비트 슬라이스(502)의 기본 채널(506)은 비트 슬라이스(502)의 바닥면(510)에서 시작하고 실질적으로 비트 슬라이스(502)의 전면을 지나 반대쪽 최상위 면(511)까지 확장된다. 그 결과, 예시된 비트 슬라이스들(502)이 서로 적층될 때, 기본 채널들(506)은 메모리 제어기(106)로부터 수신된 입력 신호의 입력 지점들 또는 분배 매트릭스(112)를 통과하여 메모리 제어기(106)까지 도달하는 출력 신호에 대한 출력 지점들로서 기능하기 위해 바닥면(510)에서 해당 개구들 또는 포트들(512)을 형성한다. 도 5a의 예에서, 비트 슬라이스들(502)의 기본 채널들(506)은 도 5a의 포트들(512)의 위치로 보여지는 것과 같이 엇갈리게 배치된다.
기본 채널들(506) 외에, 도시된 예의 각각의 비트 슬라이스(502)는 여덟 개의 이차 채널들(514a-h)을 가진다. 이차 채널들(514a-h)은 대응하는 기본 채널(506)과 광학 통신하며, 기본 채널(506)에서 비트 슬라이스(502)의 종단(516)까지 확장된다. 그 결과, 예시된 비트 슬라이스들(502)이 적층될 때, 이차 채널들(514a-h)은 아웃바운드 신호들의 출력 지점들 또는 분배 매트릭스(112)를 통과하는 인바운드 신호들의 입력 지점들로서 기능하도록 종단들(516)에서 해당 개구들이나 포트들(518a-h)을 형성한다. 도시된 예의 이차 채널들(514a-h)은 분배 매트릭스(112)를 통과하는 신호의 상이한 부분들을 운반하기 위해 그들 각각의 기본 채널(506)에서 갈라지는 속이 빈 금속 도파로들이다. 도시된 예들이 실질적으로 직사각형의 단면들을 가지는 기본 및 이차 채널(506 및 514a-h)을 보여주고 있지만, 분배 매트릭스(112)를 통해 신호들을 전파하기 위해 어떤 적절한 단면이라도 사용될 수 있다.
앞서 도 1a 및 1b와 관련하여 논의된 바와 같이, 광 신호들은 상호연결부들(102)을 따라 전파되고 광학 탭들(104)을 거쳐 각각의 컴퓨터 시스템 구성요소로 인도된다. 광학 탭들(104)은 여러 방식으로 구현될 수 있지만, 도시된 예들에서 광학 탭들(104)은 가변 반사도 펠리클 미러들(520a-h)을 이용하여 구현된다. 각각의 그러한 미러(520a-h)는 광 신호의 일부를 반사하고 나머지 부분을 미러(520a-h)를 통해 전송한다. 이러한 방식으로 하나의 인바운드 신호가 그 신호의 일부가 이차 채널들(514a-h) 각각으로 태핑 오프되거나 편향되는 상태로 기본 채널(506)을 통해 전송될 수 있다. 각각의 미러(520a-h)에 의해 반사되는 광의 비율 대 전송되는 광의 비율은 도 7과 관련하여 이하에서 보다 상세히 설명하는 바와 같이 각각의 미러(520a-h)의 광학 특성에 따라 달라진다.
도 5c는 외곽선(522)으로 표현된 1x12 VCSEL 어레이 또는 광 검출기들의 1x12 어레이의 연결을 보이면서 도 5a에 도시된 예시적 광학 분배 매트릭스(112)의 저면도이다. 도시된 예에서, 비트 슬라이스들(502) 각각은 각각의 비트 슬라이스(502)의 기본 채널(506)(및 그에 따라 각각의 대응 포트(512)이 해당 비트 슬라이스(502)의 종단(516)으로부터 서로 다른 거리에 위치한다는 것을 제외하면 실질적으로 같은(가령, 동일한) 구조를 가진다. 도 5c에 도시된 예에서, 채널들(506)의 서로 다른 거리들은 포트들(512)이 분배 매트릭스(112)의 저면(510)을 따라 선형 얼라인먼트로 간격이 벌어지게 한다. 도시된 예에서, 포트들(512)의 위치들은 1x12 VCSEL 어레이(522)의 레이저들(도 5c에서 원들(524)로 나타냄)과 정렬하도록 선택된다. 도시된 예의 VCSEL 어레이(522)의 레이저들(524)이 분배 매트릭스(112)의 포트들(512)과 정렬하기 때문에, 12 비트 입력 신호의 비트들은 비트 슬라이스들(502)의 각각을 통해 동시에 전송될 수 있다. 이와 달리, 도시된 예의 분배 매트릭스(112)는 외곽선(522)이 광 검출기에 해당하고 원들(524)이 12 비트 인바운드 신호의 12 비트들을 비트 슬라이스들(502)의 각각을 통해 동시에 수신하는 광 검출기(522)의 개별 수신기들에 해당하도록 VCSEL 어레이 대신 1x12 광 검출기 어레이와 연결될 수 있다. 광 검출기나 VCSEL 어레이(522)는 예컨대, 광 검출기들이나 VCSEL들로 이어지는 고아섬유들의 종단들을 분배 매트릭스(112)의 포트들(512) 안에 삽입하는 것을 포함하는 어떤 적절한 방법을 통해 해당 분배 매트릭스(112)에 연결될 수 있다. 다른 예들에서, 광 검출기들 및/또는 VCSELS는 제조 또는 조립 공정 중에 분배 매트릭스(112) 안에 물리적으로 병합될 수 있다.
도 5d는 분배 매트릭스(112)의 종단(516)으로의 리본 섬유들(306)의 연결을 보여주는 도 5a의 예시적 분배 매트릭스(112)의 단면도이다. 도시된 예들에서, 각각의 비트 슬라이스(502)의 이차 채널들(514a-h)(및 그에 따른 각각의 대응 포트(518a-h))은 모든 다른 비트 슬라이스(502)의 개별 이차 채널들(514a-h)(및 대응 포트들(518a-h))로서 바닥면으로부터 동일한 거리에 위치되어 대응하는 포트들(518a-h)의 행들(528a-h)을 형성한다. 이러한 방식으로, 도시된 예의 리본 섬유들(306)의 각각이 대응하는 행들(528a-h) 각각 안에 있는 포트들(518a-h)의 집합과 정렬한다. 도 5d에 도시된 바와 같이, 각각의 리본 섬유(306)의 개별 섬유들(526)은 각각의 대응 행(528a-h) 안에서 개별 포트들(518a-h)과 정렬한다. 또한, 도시된 예의 이차 채널들(514a-h)은 개별 섬유들(526)과 거의 동일한 폭을 가짐으로써, 개별 섬유들(526)의 종단들이 포트들(518a-h) 안에 삽입되어 마찰 결합이나 접착제를 사용하여 그 자리에 고정될 수 있게 한다. 도시된 예들의 리본 섬유들(306)을 부착하는 다른 방법들은 예컨대, MT-스타일의 페룰(ferrule)들을 이용하는 것과 같은 것으로 구현될 수도 있다. 도시된 예들에서 각각의 행(528a-h) 및 그에 따른 각각의 리본 섬유(306)는 분배 매트릭스(112)를 통과하는 온전한 12 비트 신호의 태핑된 한 부분에 해당한다. 이러한 방식으로, 도시된 예의 리본 섬유들(306) 각각이 도 4a에 도시된 것과 같이 대응하는 아웃바운드 신호를 운반한다. 추가적으로나 대안적으로, 도시된 예의 리본 섬유들(306) 각각은 도 5c와 관련하여 상술한 광 검출기 어레이에 의해 수신되도록 인바운드 신호들을 분배 매트릭스(112)로 전송할 수 있다.
도 6a-6d는 도 5a에 도시된 예시적 분배 매트릭스(112)를 통과하는 예시적 신호들의 경로들을 도시한다. 명료성을 위해, 도 5a에 도시된 예시적 분배 매트릭스(112)의 캡 슬라이스(504)는 도 6a 및 6c에서 생략되었다. 도 6a의 도시된 예는 예컨대, 포트들(512)을 통해 분배 매트릭스(112)로 진입하고 각각이 열 두 비트들(603)을 가지는 여덟 개의 아웃바운드 신호들(602)로 팬 아웃하는 열 두 개의 비트들(602)을 가진 1x12 VCSEL 어레이에 의해 도출되는 멀티 비트 입력 신호(600)를 보여준다. 아웃 바운드 신호들(601) 각각은 동일한 참조 부호 및 동일한 비트들(603)을 가지는 것으로 기술되는데, 이는 각각의 아웃바운드 신호(601)가 단지 초기 입력 신호(600)의 태핑된 부분이고 그에 따라 모든 다른 아웃바운드 신호(601)와 실질적으로 유사(가령, 동일)하기 때문이다. 동일한 방식으로, 도 6b는 아웃바운드 신호들(601) 각각의 최초 비트들(603)로 팬 아웃하는 도 6a에 도시된 분배 매트릭스(112)의 전면 최상위 슬라이스(502)로 진입하는 입력 신호(600)의 최초 비트(602)를 도시한다. 도시된 예에서, 아웃바운드 신호들(601)이 팬 아웃 한 후, 아웃바운드 신호들(601)은 도 5d에 도시된 리본 섬유들(306) 각각에 대응하는 포트들(518a-h)의 행들(528a-h)을 통해 분배 매트릭스(112)를 떠난다.
아웃바운드 신호들(601) 각각이 입력 신호(600)의 비트들(602)로서 동일한 비트들(603)을 가진다고 하나, 아웃바운드 신호들(601)의 전력은 입력 신호(600)보다 낮은데, 이는 아웃바운드 신호들(601) 각각이 입력 신호(600)의 일부만을 포함하기 때문이다. 비례 척도는 아니지만, 분배 매트릭스(112)를 떠나는 아웃바운드 신호들(601)의 각각의 비트(603)의 전력 대비, 분배 매트릭스(112)로 진입하는 입력 신호(600)의 각각의 비트(602)의 전력은 도 6a에서, 아웃바운드 신호들(601)의 비트들(603)을 나타내는 화살표들의 사이즈에 대한 입력 신호(600)의 비트들(602)을 나타내는 화살표들의 사이즈로 보여진다. 도시된 예에서 입력 신호(600)의 전력은 아웃바운드 신호들(601)의 전력보다 높은데, 이는 아웃바운드 신호들(601)이 미러들(520a-h)을 통해 입력 신호를 분할한 것이기 때문이다. 또한, 예에서 도시된 바와 같이 입력 신호(600)의 각각의 비트(602)는 입력 신호(600)의 모든 다른 비트(602)와 거의 동일한 전력을 가진다. 마찬가지로 최상위 아웃바운드 신호(601)(도 5d의 최상위 행(528h)에 해당)의 각각의 비트(603)는 최상위 아웃바운드 신호(601)의 모든 다른 비트(603)와 거의 동일한 전력을 가지는 것으로 보여진다. 명료성을 위해, 도시된 예에서 남은 아웃바운드 신호들(601)의 개별 비트들(603)을 나타내는 화살표들은 생략되었다.
도 6c는 도 5a에서 논의된 바와 같이 포트들(518a-h)의 해당 행들(528a-h)을 통해 분배 매트릭스(112)로 진입하고 분배 매트릭스의 포트들(512)에 의해 규정된 12 비트 출력(612)에서 열 두 비트들(610)을 가지는 하나의 출력 신호(608)로서 나가도록 팬 인하는 각각 열 두 개의 개별 비트들(606a-h)을 가지는(즉, 인바운드 신호(604a)는 열 두개의 비트들(606a)을 가지고, 인바운드 신호(604b)는 열 두 개의 비트들(606b)을 가지는 등) 여덟 개의 예시적 다중 비트 인바운드 신호들(604a-h)을 도시한다. 도시된 예에서, 인바운드 신호들(604a-h) 각각은 도 4a에 도시된 것과 같이 라이저 카드(302)들의 서로 다른 것들로부터 발생된다. 따라서, 서로 유사한 도 6a 및 6b에 기술된 나가는 아웃바운드 신호들(601)과는 달리, 도시된 예의 각각의 인바운드 신호(604a-h)는 모든 다른 인바운드 신호(604a-h)와 상이할 수 있다. 그에 따라, 인바운드 신호들(604a-h)은 동시에 분배 매트릭스(112)를 통과하지 못하며, 이것은 신호들(604a-h)의 건설적 및/또는 파괴적 결합을 가져올 수 있다. 대신, 상술한 바와 같은 어떤 적절한 어드레싱 또는 다중화 방식을 통해 메모리 제어기(106)에 의해 제어되는 것과 같이 인바운드 신호들(604a-h) 각각에 대해 전송이 따로따로 일어난다. 따라서, 이 명세서에서 사용되는 것과 같이, 인바운드 신호들(604a-h)을 팬 인 한다는 것은 인바운드 신호들 각각이 동시적인 것은 아니지만 동일한 포트들(512)을 통해 빠져 나가도록 분배 매트릭스(112)를 통해 진행된다는 것을 의미한다. 즉, 출력 신호(608)는 별개의 인바운드 신호들(604a-h)의 결합은 아니지만, 신호들(604a-h) 각각이 도 5c에 기술된 바와 같이 하나의 1x2 광 검출기 어레이에 의해 수신될 수 있도록 어떤 특정 순간에 전송되는 인바운드 신호들(604a-h) 중 어느 하나에 해당한다. 추가로 예시하자면, 도 6d는 출력 신호(608)의 최초 비트(610)로서 빠져나갈 도 5b의 예시적 비트 슬라이스를 통과하는 도 6c의 예시적 인바운드 신호(604h)의 단일 비트(606h)의 예시적 진입 및 탈출 경로를 도시한다. 다른 시점에서, 도시된 예의 다른 인바운드 신호(가령, 604a-g)에 해당하는 다른 비트(가령, 606a-g)가 슬라이스(502)를 통과하여 출력 신호(608)의 최초 비트(610)로서 빠져 나갈 수 있다.
도시된 예의 신호들(604a-h)은 서로 상이할 수 있지만, 분배 매트릭스(112)로 진입할 때 각각의 전력은 거의 등가이다. 또한, 예시적 비트 슬라이스들(502) 각각에서 미러들(520a-h)의 광학적 특성들로 인해, 도시된 예의 출력 신호(608)는 어떤 인바운드 신호(604a-h)가 어떤 주어진 시점의 출력 신호(608)에 대한 소스인지와 무관하게 그 시점에서 거의 동일한 전력을 가진다. 비례 척도는 아니지만, 분배 매트릭스(112)를 떠나는 출력 신호(608)의 각각의 비트(610)의 전력 대비 분배 매트릭스(112)로 진입하는 각각의 해당 인바운드 신호(604a-h)의 각각의 비트(606a-h)의 전력은 도 6c 및 6d에서 출력 신호(608)의 비트들(610)을 나타내는 화살표들의 사이즈에 대한 해당 인바운드 신호(604a-h)의 비트들(606a-h)을 나타내는 화살표들의 사이즈로 보여진다. 도시된 바와 같이, 각각의 해당 인바운드 신호(604a-h)의 각각의 비트(606a-h)의 전력은 출력 신호(608)의 각각의 비트(610)의 전력보다 높은데, 이는 인바운드 신호들(604a-h)이 기본 채널(506)을 따라 출력(612)으로 향하는 신호의 전력의 일부만이 반사되거나 전송되는 미러들(520a-h)을 통과하기 때문이다. 또한, 출력 신호(608)의 각각의 비트(610)의 전력은 출력 신호(608)의 모든 다른 비트(610)의 전력과 거의 동일하다. 명료성을 위해, 단지 인바운드 신호(604h)의 개별 비트들(606h)을 나타내는 화살표들이 보여지지만, 도시된 예의 해당 인바운드 신호(604a-g)의 해당 비트들(606a-g)은 상기 인바운드 신호(604h)의 비트들과 거의 동일한 전력을 가진다.
도 7은 도 5b에 도시된 예시적 비트 슬라이스(502)를 통과하는 입력 신호(600)의 최초 비트(602)의 예시적 전력 분포를 도시한다. 도시된 예가 최초 비트(602)의 전력 분포를 보여주지만, 입력 신호(600)의 모든 다른 비트(602)의 광학 전력 분포는 그 최초 비트(602)와 유사하다(가령, 동일하다). 도 7은 여덟 개의 미러들(520a-h)에 대해 나열된 반사도 및 투과도의 전력비들의 예시적 전력 분포를 도시한다. 이 명세서에 도시된 바와 같이, 예의 미러(520a-h)가 다른 미러(520a-h)와 같은 양의 전력, 예컨대 100 마이크로와트(㎼)를 제거하는 것이라고 할 때, 링크 예산에 의해 정해진 허용 한도 레벨 안에 드는 100(㎼)로부터의 작은 변동이 있을 수 있다. 또한, 도시된 예에서, 100㎼는 안정적 통신 링크를 유지하는데 필요한 전력(가령, 최소 전력 레벨)으로서 예시적으로 사용된다.
도시된 예에서 입력 신호의 최초 비트(602)는 그것이 도 6b에 도시된 비트 슬라이스(502)의 기본 채널(506)로 진입할 때 1 밀리와트(mW)의 광학 에너지에 해당하는 POA0로 표시되는 초기 전송 전력을 가진다. 'OA'라는 아래첨자는 시호(600)의 아웃바운드 방향을 나타내는 '아웃바운드 진행'을 의미하는 것으로, 신호(600)의 해당 부분이 다른 곳으로 편향되는 것이 아니라 기본 채널(506)을 따라 진행한다는 것을 의미한다. 비트(602)가 R1=1/10의 반사도 및 T1=9/10의 투과도를 갖는 제1미러(520a)에 도달할 때, 제1미러(520a)는 비트(602)의 전력의 일부를 제1이차 채널(514a)(즉, 제1아웃바운드 신호(601)의 제1비트(603))로 반사한다. 아웃바운드 방향으로 반사되거나 태핑된 비트(603)의 전력은 변수 POR1=POA0R1로서 표시된다. 따라서 태핑된 비트(603)의 전력은 100㎼(1mW x 1/10)이다. 제1미러(520a)는 또한 아웃바운드 방향의 제1진행 신호(702a)를 추가로 기본 채널(506)을 따라 전송한다. 도시된 예에서 제1진행 신호(702a)는 POA1=900㎼(POA1=POA0T1)의 전력을 가진 입력 신호(600)의 비트(602)의 나머지 전력에 해당한다. 따라서, 제1진행 신호(702a)는 100㎼의 전력 손실을 가진 제1미러(520a)를 통과한 입력 신호(602)를 나타낸다.
제1진행 신호(702a)는 신호(702a)가 제2미러(520b)의 반사도 및 투과도의 전력비에 따라 분리되는 제2미러(520b)에 도달할 때까지 기본 채널(506)을 따라 계속 진행한다. 도시된 예에서, 제2미러(520b)의 반사도(R2)는 1/9에 해당하고 투과도(T2)는 8/9에 해당한다. 따라서 미러(520b)는 제1진행 신호(702a)(전력 POA1=900㎼를 가짐)의 일부를 POR2=100㎼(POR2=POA1R2)의 전력을 가진 제2태핑된 비트(603)로서 제2이차 채널(514b)로 반사한다. 제1진행 신호(702a)의 나머지 부분은 POA2=800㎼(POA2=POA1 T2)의 전력을 가진 아웃바운드 방향으로 제2진행 신호(702b)를 도출하도록 미러(520b)를 통해 전송된다. 따라서 제2진행 신호(702b)는 200㎼의 전력 손실이 있는 제1 및 제2미러들(520a-b)을 통과하는 메모리 제어기(106)로부터의 입력 신호(600)의 비트(602)를 나타낸다.
제3, 제4, 제5, 제6, 제7, 및 제8미러들(520c-h)은 직전 진행 신호들(702b-g)을 다음 진행 신호(702c-h)로서 해당 미러(520c-h)를 통해 전송되는 신호의 나머지 부분과 함께 개별 반사 또는 아웃바운드 비트들(603)로 분할시키는 것으로 동작한다. 도시된 예에서 각각의 연속적인 미러(520c-h)의 투과도에 대한 반사도의 전력비는 각각의 해당 미러(520c-h)에 의해 반사되는 각각의 해당 아웃바운드 신호(601)의 비트들(603)이 100㎼의 거의 동일한 전력을 가지고 각각의 연속 진행 신호(702c-h)가 개별 미러(520c-h)에 의해 반사되는(즉, 100㎼ 만큼 감소됨) 전력에 해당하는 전력 손실을 가진 이전 진행 신호(702b-g)의 전력을 가지도록 한다. 따라서, 도시된 예에서 주어진 슬라이스의 제2채널들(514a-h) 중 어느 하나를 통해 분배 매트릭스(112)를 떠나는 비트들(603) 중 어느 하나의 전력은 일반적으로 PORn=POAn-1Rn으로 표기되며, 여기서 n은 관련 비트(603)를 반사하는 미러(520a-h)에 해당하는 미러 넘버이다. 도시된 예에서 각각의 연속 진행 신호(702a-h)의 전력은 일반적으로 POAn=POAn -1Tn으로 표기된다. 도시된 예에서, 제8비트(603)가 제8미러(520h)에서 반사된 후, 제8진행 신호(702h)는 200㎼의 전력을 가진다. 따라서 제8진행 신호(702b)는 800㎼의 전력 손실이 있는 채널(506)을 통과하는 메모리 제어기(106)로부터의 입력 신호(600)의 비트(602)를 나타낸다.
어떤 미러(가령, 미러들(520a-h))도 완벽하게 효율적이지는 않다. 그보다는 도시된 예의 미러들(520a-h)은 POAn -1=PORn+POAn+Loss이라는 광학적 특성들을 가진다. "Loss"는 해당 미러(520a-h) 및/또는 광 신호가 이동하는 광학 경로로부터의 광학적 손실을 포함할 수 있다. 이상적으로 상기 손실은 Rn+Tn이 거의 1에 해당하도록 가능하면 작게 유지되어야 한다. 상술한 예에서, 상기 손실은 본 개시 상의 명료성을 위해 제외되었다.
도시된 예의 제8진행 신호(702h)에서의 200㎼의 전력은 실제로 어떤 추가 미러들로도 진행하지 않지만, 요망되는 경우 더 많은 미러들(및 그러한 미러들에 연결된 더 많은 메모리 소자들)이 포함될 수 있음을 내포하는 여분의 전력이다. 이와 다른 대안으로서, 도시된 예에서 태핑된 비트들(603) 각각의 전력은 제8진행 신호(702h)가 거의 0이고 초기 입력 신호(600)로부터의 실질적 모든 전력이 아웃바운드 신호들(601)로 가게끔 상기 여분의 200㎼를 각각의 반사된 부분 사이에서 분할하도록 각각의 미러(520a-h)의 전력비들을 조정함으로써 증가될 수도 있을 것이다. 또 다른 대안으로서, 도시된 예의 여분의 200㎼는 초기 입력 신호(600)의 에너지 감소를 200㎼ 만큼 허용하고, 그런 다음 미러들(520a-h)의 전력비들을 각각이 위의 예와 동일한 양의 전력(가령, 100㎼)(그러나 제8진행 신호(702h)를 위해 남겨지는 전력은 거의 또는 전혀 없음)을 반사하도록 조정한다. 이러한 방식으로 각각의 신호(601)가 거의 같은 전력을 가지는 통신 안정성 메트릭을 만족하는 것을 성취하면서 전력 소비를 줄일 수 있다(가령, 최소화할 수 있다).
또한 상술한 미러들(520a-h)의 광학 특성들 역시 출력 신호의 비트들(가령, 도 6a 및 6b에 도시된 출력 신호(608)의 비트들(610))이 동일한 초기 전력(가령, 1mW)을 가진 해당 인바운드 신호들(604a-h)의 비트들(606a-h) 중 어느 하나가 분배 매트릭스(112)를 통해 반대 방향으로 전송될 때 거의 동일한 양의 전력(가령, 100㎼)을 가질 수 있게 한다. 따라서, 도시된 예는 모든 인바운드 및 아웃바운드 신호들의 초기 전력이 거의 동일하고(가령 1mW) 분배 매트릭스(112)를 통과한 후 각각의 신호의 결과 전력 역시 거의 동일하게(가령, 100㎼) 한다.
도 8은 도 5a의 예시적 광학 분배 매트릭스(112)를 제조하는 예시적 방법을 도시한 흐름도이다. 상기 예시적 방법은 도 8의 흐름도와 도 5a 및 5b를 참조하여 기술되지만, 상기 예시적 방법을 구현하는 다른 프로세스들이 사용될 수도 있다. 예를 들어 블록들의 실행 순서가 바뀔 수 있고/있거나 기술된 블록들 중 일부가 변경되거나, 제거되거나, 하위 분할되거나 결합될 수 있다. 또한 도 8의 예시적 방법은 순차적 및/또는 동시발생적으로 수행될 수 있다.
먼저, 도 8의 예시적 방법은 도파로 채널들(가령, 도 5b의 기본 및 이차 채널들(506 및 514a-h))을 복수의 비트 슬라이스들(가령 도 5a의 12 비트 슬라이스들(502)) 안에 형성함으로써(블록 800) 시작된다. 예시적 방법의 도파로 채널들은 각각의 비트 슬라이스의 전면(가령, 각각의 비트 슬라이스(502)의 전면(508)) 안에 형성되며 어떤 적절한 단면 모양 및/또는 위치를 가질 수 있다. 비트 슬라이스들의 물질에 좌우될 수 있는 도파로 채널들을 형성하기 위해 여러 방법들(가령, 에칭, 그라운딩, 연마 등)이 구현될 수 있다. 비트 슬라이스들은 유리, 플라스틱, 실리콘 등과 같은 어떤 적절한 물질로 이루어질 수 있다. 일부 예들에서 도파로 채널들은 에칭 공정을 이용하여 형성된다. 다른 예들에서 도파로 채널들을 포함하는 비트 슬라이스들은 사출 성형 공정을 통해 동시에 형성된다. 도파로 채널들이 형성되면, 이들은 속이 빈 금속 도파로들로서 기능하도록 금속화된다.
다음으로, 바람직한 반사도 및 투과도 전력비들을 가진 광학 탭들(가령, 도 5b의 미러들(520a-h))이 각각의 비트 슬라이스에 삽입된다(블록 802). 특히 광학 탭들은 인바운드나 아웃바운드 방향으로 각각의 비트 슬라이스의 채널들 간 광학 신호들을 반사 및/또는 전송하도록 각각의 비트 슬라이스의 도파로 채널들의 교차지점들에서 삽입된다. 반사 및 투과 광의 바람직한 각도를 얻도록 광학 탭들을 위치시키기 위해, 각각의 광학 탭을 제자리에 단단히 고정하도록 석판인쇄 공정을 통해 꼭 맞는 개구들이 각각의 비트 슬라이스 안으로 에칭될 수 있다. 예를 들어, 도 5b의 도시된 예에서, 펠리클 미러들(520a-h)을 보유할 정도의 폭을 가진 좁은 슬릿들이 원하는 위치 및 각도로 각각의 비트 슬라이스(502) 안에서 생성될 수 있고, 그런 다음 미러들(520a-h)이 삽입된다. 이러한 방식으로, 일단 설치된 미러들(520a-h)을 조정할 필요가 없이 미러들(520a-h)의 각도가 설정된다. 따라서, 분배 매트릭스(112)에 어떠한 이동 부분도 존재하지 않는다.
광학 탭들이 각각의 비트 슬라이스 안에 삽입되었으면, 비트 슬라이스들이 서로 적층된다(블록 804). 특히, 비트 슬라이스들은 각각의 비트 슬라이스의 도파로 채널들이 입출력 광학 구성요소들(가령, 도 5c에 도시된 1x12 광 검출기나 VCSEL 어레이와 함께 정렬할 포트들(512)의 라인, 또는 도 5d에 도시된 리본 섬유들(306)과 정렬할 해당 포트들(518a-h)의 행들(528a-h))과 정렬할 모든 다른 비트 슬라이스의 해당 도파로 채널들과 관련하여 위치되도록 적층된다. 또한 비트 슬라이스들은 각각의 비트 슬라이스가 도파로 채널들을 복하고 그들이 속이 빈 금속 도파로들로서 기능할 수 있게 하는 인접 비트 슬라이스의 이면을 마주하도록 적층된다. 그러나 예시적 방법에서 전면 최상위 비트 슬라이스의 도파로 채널들은 열린 상태로 남는데, 이는 그것의 전면을 덮을 인접 비트 슬라이스가 존재하지 않기 때문이다. 따라서 적층된 비트 슬라이스들의 전면에 캡 슬라이스(도 5a의 캡 슬라이스(504))가 적층된다(블록 806). 이러한 방식으로, 각각의 비트 슬라이스의 도파로 채널들은 입력 포트들 및 출력 포트들(가령, 각각의 비트 슬라이스(502)의 바닥의 포트들(512) 및 각각의 비트 슬라이스(502)의 종단(516)에 있는 포트들(518a-h))에 해당하는 종단 지점들을 제외하고 봉해진다.
상술한 내용으로부터 상기 개시된 방법들 및 장치가 많은 수의 DIMM들(또는 다른 I/O 장치들)이 하나의 광학 분배 기구에 의해 지원될 수 있게 한다는 것을 예상할 수 있을 것이다. 이러한 방식으로, 부피가 크면서 맞춤 설계된 부분들을 요하는 기존의 광학 통신 시스템들의 문제들이 경감된다. 예를 들어 기존의 많은 광학 통신 시스템들이 구성요소들 사이의 수 인치(inch)를 아우르면서 편향으로 인한 전력 손실을 가져오는 반면에, 본 명세서에 개시된 예들은 매우 작은 폼 팩터(very small form factor)를 가진 구조를 구현한다. 마찬가지로, 주문 내장된 구성요소들을 필요로 할 수 있는 기존 광학 통신 시스템들의 부피가 크면서 경직된 폼 팩터들과는 달리, 리본 섬유들(306)의 유연한 성질이 표준 컴퓨터 시스템들 내 개시된 예들의 손쉬운 병합을 가능하게 한다. 또한, 도시된 예들은 라이저 카드들(302) 및/또는 라이저 카드들(302) 상의 개별 DIMM들(204)의 대체를 가능하게 함으로써 매우 편리하고, 그에 따라 그러한 카드들(302)이나 DIMM들(204)을 이용하는 시스템의 유용한 내용년수를 높일 수 있다.
또한, 상기 개시된 방법들 및 장치는 같은 수의 DIMM들(또는 다른 I/O 장치들)을 지원하면서 광학 구성요소의 총 수를 줄일 수 있다. 예를 들어 광학 비트들을 각각의 방향으로 O/E 및 E/O 변환 기능들을 가진 32 개의 DIMM들에 연결하도록 설계된 선행 기술의 시스템은 총 768 개의 총 경로들에 대해 384 개의 아웃바운드 경로들(12 비트들 x 32 DIMM들) 및 384 개의 인바운드 경로들(12 비트들 x 32 DIMM들)을 요할 수 있다. 각각의 경로가 반대 종단들에서 광학 송신기(가령, VCSEL) 및 수신기(가령, 광 검출기)를 필요로 하는 한, 그러한 시스템의 총 광학 구성요소 개수는 1536 개의 디바이스들(768 경로들 x 2)이다. 그러나 상기 개시된 방법들 및 장치를 이용하여 이러한 수를 크게 줄일 수 있다. 예를 들어 상술한 광학 라이저 카드들(302)을 사용하여 총 광학 개수를 4 배로 줄이는데, 이는 각각의 라이저 카드(302)가 네 개의 DIMM들을 보유하며 그 연결 지점이 DIMM 레벨이 아닌 라이저 카드 레벨에 있기 때문이다. 따라서, 도시된 예들에서는 총 192 개의 경로들에 대해 96 개의 아웃바운드 경로들(12 비트들 x 8 개의 라이저 카드들) 및 96 개의 인바운드 경로들(12 비트들 x 8 개의 라이저 카드들)이 존재한다. 양단에 광학 송신기 및 수신기를 가진 상태에서, 사용되는 광학 장치들의 총 수는 384 개가 된다(192 경로들 x 2). 또한, 광학 분배 기구(110)를 통해 입력 신호를 여덟 개의 경로로 팬 아웃 함으로써, 그 수가 추가로 감소될 수 있다. 같은 수의 경로들(즉, 192)이 존재하지만, 도시된 예들에서의 1:8 팬 아웃은 12 개의 광학 송신기들(가령, 하나의 1x12 VCSEL 어레이)이 모두 96 개의 아웃바운드 경로들(12 비트들 x 8 개의 채널들)을 구동할 수 있도록 보다 많은 채널들을 통해 능동 소자들의 전력을 퍼지게 한다. 마찬가지로 1:8 팬 인은 12 개의 수신기들(가령, 하나의 1x12 광 검출기)가 모두 96 개의 인바운드 경로들을 수신하게 한다. 이러한 방식으로 총 216 개의 광학 장치들에 대해 아웃바운드 경로들에 대한 108 개의 광학 구성요소들(12 개의 광학 송신기들 + 96 개의 수신기들) 및 인바운드 경로들에 대한 108 개의 구성요소들(12 개의 수신기들 + 96 개의 광학 송신기들)만이 존재한다. 따라서 도시된 예들은 상기 예로 든 선행 기술의 시스템에 비해 32 개의 DIMM 메모리 시스템에 대한 광학 구성요소의 개수를 1536 개의 소자들에서 216 개의 소자들로 줄인다.
특정 예시적 방법들 및 장치가 이 명세서에서 기술되었지만, 이 특허의 포괄 범위가 그것에 한정되는 것은 아니다. 그와 달리, 본 특허는 본 특허의 청구범위에 온전히 속하는 모든 방법들, 장치들 및 제품들을 포괄한다.

Claims (15)

  1. 광학 구조로서,
    제1라이저 카드및 제2라이저 카드(riser card)와,
    상기 제1라이저 카드 및 상기 제2라이저 카드에 의해 각각 보유되는 제1구성요소 및 제2구성요소와,
    멀티 비트 광 입력 신호를 제1아웃바운드 신호 및 제2아웃바운드 신호로 팬 아웃하는 제1매트릭스와,
    상기 제1아웃바운드 신호 및 상기 제2아웃바운드 신호를 상기 제1라이저 카드 및 상기 제2라이저 카드로 각각 운반하는 제1광섬유 케이블 및 제2광섬유 케이블을 포함하는
    광학 구조.
  2. 제1항에 있어서,
    상기 제1광섬유 케이블 및 상기 제2광섬유 케이블 중 각각 및 상기 제1라이저 카드 및 상기 제2라이저 카드 중 각각과 통신하는 제1트랜스듀서 및 제2트랜스듀서를 더 포함하고, 상기 제1트랜스듀서 및 상기 제2트랜스듀서는 상기 제1아웃바운드 신호 및 상기 제2아웃바운드 신호 각각을 광학 신호에서 전기적 신호로 변환하는
    광학 구조.
  3. 제2항에 있어서,
    상기 제1아웃바운드 신호 및 상기 제2아웃바운드 신호 각각은 상기 제1구성요소 및 상기 제2구성요소 중 대응하는 것으로 전송되도록 되어 있는지 여부를 판정하기 위해 상기 제1트랜스듀서 및 상기 제2트랜스듀서 중 각각과 통신하는 디코더를 더 포함하는
    광학 구조.
  4. 제1항에 있어서,
    상기 멀티 비트 광 입력 신호를 생성하기 위한 VCSEL을 더 포함하는
    광학 구조.
  5. 제1항에 있어서,
    상기 제1광섬유 케이블 및 상기 제2광섬유 케이블은 상기 제1라이저 카드 및 상기 제2라이저 카드 중 대응하는 것으로부터 상기 제1매트릭스로 각각의 인바운드 신호를 전송하고, 상기 제1매트릭스는 상기 인바운드 신호 중 적어도 하나를 멀티 비트 출력 신호로 변환하는
    광학 구조.
  6. 제6항에 있어서,
    상기 멀티 비트 출력 신호를 수신하도록 상기 제1매트릭스와 통신하는 광 검출기를 더 포함하는
    광학 구조.
  7. 제1항에 있어서,
    상기 제1라이저 카드 및 상기 제2라이저 카드 중 대응하는 것으로부터 제2매트릭스로 각각의 인바운드 신호를 전달하는 제3광섬유 케이블 및 제4광섬유 케이블을 더 포함하고, 상기 제2매트릭스는 상기 인바운드 신호 중 적어도 하나를 멀티 비트 출력 신호로 변환하는
    광학 구조.
  8. 제1항에 있어서,
    상기 제1매트릭스는
    결합되어 있는 제1슬라이스 및 제2슬라이스를 포함하고, 상기 제1슬라이스 및 상기 제2슬라이스 각각은
    기본 채널과,
    상기 기본 채널과 통신하는 제1이차 채널 및 제2이차 채널과,
    상기 기본 채널과 상기 제1이차 채널 및 상기 제2이차 채널 중 각각 사이에서 광 신호의 일부를 반사하도록 위치된 제1미러 및 제2미러를 포함하는
    광학 구조.
  9. 제8항에 있어서,
    상기 제1슬라이스의 제1이차 채널은 상기 제2슬라이스의 제1이차 채널과 정렬되고, 상기 제1슬라이스의 제2이차 채널은 상기 제2슬라이스의 제2이차 채널과 정렬되는
    광학 구조.
  10. 제9항에 있어서,
    상기 제1광섬유 케이블은 상기 제1슬라이스 및 상기 제2슬라이스의 제1이차 채널과 통신 가능하게 결합되고, 상기 제2광섬유 케이블은 상기 제1슬라이스 및 상기 제2슬라이스의 제2이차 채널과 통신 가능하게 결합되는
    광학 구조.
  11. 광학 분배 매트릭스로서,
    제1입력 포트 및 제1복수의 출력 포트를 가지는 제1슬라이스와,
    제2입력 포트 및 제2복수의 출력 포트를 가지는 제2슬라이스 - 상기 제1입력 포트 및 상기 제2입력 포트는 서로에 대해 수직 및 수평으로 이동되고, 상기 제1복수의 출력 포트 및 상기 제2복수의 출력 포트는 수평으로 이동되고 수직으로 이동되는 것 중 하나로만 이동됨 -를 포함하는
    광학 분배 매트릭스.
  12. 제11항에 있어서,
    상기 제1복수의 출력 포트에 대응하는 제1복수의 광학 탭과,
    상기 제2복수의 출력 포트에 대응하는 제2복수의 광학 탭을 더 포함하는
    광학 분배 매트릭스.
  13. 제12항에 있어서,
    상기 제1입력 포트 및 상기 제2입력 포트는 광학 신호를 수신하고, 상기 신호를 각각의 상기 제1복수의 광학 탭 및 상기 제2복수의 광학 탭을 통해 대응하는 상기 제1복수의 출력 포트 및 상기 제2복수의 출력 포트 각각으로 팬 아웃 하는
    광학 분배 매트릭스.
  14. 제12항에 있어서,
    상기 제1복수의 출력 포트 및 상기 제2복수의 출력 포트 중 각각은 광학 신호를 수신하고, 상기 신호를 제1복수의 미러 및 제2복수의 미러를 통해 상기 제1입력 포트 및 상기 제2입력 포트로 라우팅하는
    광학 분배 매트릭스.
  15. 광학 기기를 제조하는 방법으로서,
    제1입력 도파로 및 상기 제1입력 도파로와 통신하는 제1복수의 이차 도파로를 가진 제1슬라이스를 제조하는 단계와,
    제2입력 도파로 및 상기 제2입력 도파로와 통신하는 제2복수의 이차 도파로를 가진 제2슬라이스를 제조하는 단계와,
    상기 제1입력 도파로와 상기 제1복수의 이차 도파로 중 각각 사이에서 빛을 반사하도록 상기 제1슬라이스 내에 제1복수의 미러를 위치시키는 단계와,
    상기 제2입력 도파로와 상기 제2복수의 이차 도파로 중 각각 사이에서 빛을 반사하도록 상기 제2슬라이스 내에 제2복수의 미러를 위치시키는 단계와,
    상기 제1슬라이스 및 상기 제2슬라이스를 적층시키는 단계를 포함하는
    광학 기기를 제조하는 방법.
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