KR20140113678A - 박막 트랜지스터 어레이 장치 및 그것을 사용한 el 표시 장치 - Google Patents

박막 트랜지스터 어레이 장치 및 그것을 사용한 el 표시 장치 Download PDF

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KR20140113678A
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겐 이또
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파나소닉 주식회사
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Abstract

EL 표시 장치는, 한 쌍의 전극간에 발광층을 배치한 발광부와, 발광부의 발광을 제어하는 박막 트랜지스터 어레이 장치를 구비하고 있다. 또한, 발광부와 박막 트랜지스터 어레이 장치 사이에 층간 절연막을 배치함과 함께, 발광부의 한쪽의 양극(2)이 층간 절연막(34)의 콘택트 홀(35)을 통해서 박막 트랜지스터 어레이 장치와 전기적으로 접속되어 있다. 또한, 박막 트랜지스터 어레이 장치는, 층간 절연막(34)의 콘택트 홀(35)을 통해서 발광부의 양극(2)에 전기적으로 접속되는 전류 공급용의 중계 전극(31)을 갖고, 또한 발광부의 한쪽의 양극(2)과 박막 트랜지스터 어레이 장치의 전류 공급용의 중계 전극(31)의 계면에 확산 방지막(36)을 형성한 구성이다.

Description

박막 트랜지스터 어레이 장치 및 그것을 사용한 EL 표시 장치{THIN FILM TRANSISTOR ARRAY APPARATUS AND EL DISPLAY APPARATUS USING SAME}
본 개시는, 다결정 실리콘이나 미결정 실리콘 등을 활성층으로 하는 박막 트랜지스터 어레이 장치 및 그것을 사용한 EL 표시 장치에 관한 것이다.
박막 트랜지스터는 유기 EL 디스플레이나 액정 디스플레이 등의 표시 장치의 구동 기판에 사용되고, 현재, 고성능화를 향한 개발이 활발히 행해지고 있다. 특히, 디스플레이의 대형화나 고정밀화에 수반하여, 박막 트랜지스터가 높은 전류 구동 능력이 요구되는 중, 활성층에 결정화된 반도체 박막(다결정 실리콘ㆍ미결정 실리콘)을 사용한 것이 주목받고 있다.
반도체 박막의 결정화 프로세스로서는, 이미 확립되어 있는 1000℃ 이상의 처리 온도를 채용한 고온 프로세스 기술 대신에, 600℃ 이하의 처리 온도를 채용한 저온 프로세스가 개발되어 있다. 저온 프로세스에서는 내열성이 우수한 석영 등의 고가인 기판을 사용할 필요가 없어, 제조 비용의 저감화를 도모할 수 있다.
저온 프로세스의 일환으로서, 레이저 빔을 사용해서 가열하는 레이저 어닐이 주목받고 있다. 이것은 유리 등의 저내열성 절연 기판 상에 성막된 비정질 실리콘이나 다결정 실리콘 등의 비단결정성의 반도체 박막에, 레이저 빔을 조사해서 국부적으로 가열 용융한 후, 그 냉각 과정에 있어서 반도체 박막을 결정화하는 것이다. 이 결정화된 반도체 박막을 활성층(채널 영역)으로서 박막 트랜지스터를 집적 형성한다. 결정화된 반도체 박막은 캐리어의 이동도가 높아지므로, 박막 트랜지스터를 고성능화할 수 있다.
이와 같은 박막 트랜지스터의 구조로서는, 게이트 전극이 반도체층보다 아래에 배치된 보텀 게이트형의 구조가 주류이며, 특허문헌 1, 2에 개시한 바와 같은 구조의 것이 알려져 있다.
특허문헌 1에는, 트랜지스터에 접속된 배선(전극)을 기판 상에 형성하고, 이 배선(전극)을 덮는 상태에서 스핀 코트법에 의해 감광성 폴리이미드로 이루어지는 평탄화 절연막(층간 절연막)을 형성한다. 계속해서, 이 평탄화 절연막(층간 절연막)에, 리소그래피법에 의해 접속 구멍(콘택트 홀)을 형성한다. 그 후, 이 접속 구멍(콘택트 홀)을 통해서 배선(전극)에 접속되는 유기 EL 소자를, 평탄화 절연막(층간 절연막) 상에 형성되어 있다.
또한, 특허문헌 2에서는, 제2 금속층(전극) 상에 적층된 절연 보호막 및 절연 보호막 상에 적층된 절연 평탄화막(층간 절연막)은, 제2 금속층(전극)과 애노드 전극(하부 전극)을 전기적으로 접속하는 접속 콘택트를 상하 방향으로 통과시키는 구멍 형상의 콘택트 홀을 구비하고, 콘택트 홀은 절연 보호막의 내주면과 절연 평탄화막(층간 절연막)의 내주면이 단차 없이 연결되어 형성된 아래로 볼록한 뿔형 형상으로 되어 있다.
일본 특허 공개 제2001-28486호 공보 일본 특허 공개 제2009-229941호 공보
본 개시의 EL 표시 장치는, 한 쌍의 전극간에 발광층을 배치한 발광부와, 발광부의 발광을 제어하는 박막 트랜지스터 어레이 장치를 구비하고 있다. 또한, 발광부와 박막 트랜지스터 어레이 장치 사이에 층간 절연막을 배치함과 함께, 발광부의 한쪽의 전극이 층간 절연막의 콘택트 홀을 통해서 박막 트랜지스터 어레이 장치와 전기적으로 접속되어 있다. 또한, 박막 트랜지스터 어레이 장치는, 층간 절연막의 콘택트 홀을 통해서 발광부의 전극에 전기적으로 접속되는 전류 공급용의 전극을 갖고, 또한 발광부의 한쪽의 전극과 박막 트랜지스터 어레이 장치의 전류 공급용의 전극의 계면에 확산 방지막을 형성하고 있다.
또한, 본 개시의 박막 트랜지스터 어레이 장치는, 발광부와의 사이에 층간 절연막을 배치함과 함께, 발광부의 한쪽의 전극이 층간 절연막의 콘택트 홀을 통하여 전기적으로 접속되는 전류 공급용의 전극을 갖는다. 또한, 발광부의 한쪽의 전극과 전류 공급용의 전극의 계면에 확산 방지막을 형성하고 있다.
이 구성에 의해, 전기적인 콘택트 특성과 상호 확산의 방지 성능의 양립을 실현할 수 있다.
도 1은 일 실시 형태에 있어서의 EL 표시 장치의 사시도이다.
도 2는 일 실시 형태에 있어서의 EL 표시 장치의 픽셀 뱅크의 예를 나타내는 사시도이다.
도 3은 일 실시 형태에 있어서의 박막 트랜지스터의 화소 회로의 회로 구성을 도시하는 전기 회로도이다.
도 4는 일 실시 형태에 있어서의 박막 트랜지스터의 화소 구성을 도시하는 정면도이다.
도 5는 도 4에 5-5선으로 절단한 단면도이다.
도 6은 도 4에 6-6선으로 절단한 단면도이다.
도 7a는 일 실시 형태에 있어서의 박막 트랜지스터 어레이 장치의 도 5에 대응한 주요부의 제조 공정을 도시하는 단면도이다.
도 7b는 일 실시 형태에 있어서의 박막 트랜지스터 어레이 장치의 도 5에 대응한 주요부의 제조 공정을 도시하는 단면도이다.
도 7c는 일 실시 형태에 있어서의 박막 트랜지스터 어레이 장치의 도 5에 대응한 주요부의 제조 공정을 도시하는 단면도이다.
도 7d는 일 실시 형태에 있어서의 박막 트랜지스터 어레이 장치의 도 5에 대응한 주요부의 제조 공정을 도시하는 단면도이다.
도 7e는 일 실시 형태에 있어서의 박막 트랜지스터 어레이 장치의 도 5에 대응한 주요부의 제조 공정을 도시하는 단면도이다.
도 7f는 일 실시 형태에 있어서의 박막 트랜지스터 어레이 장치의 도 5에 대응한 주요부의 제조 공정을 도시하는 단면도이다.
도 8a는 일 실시 형태에 있어서의 박막 트랜지스터 어레이 장치의 도 6에 대응한 주요부의 제조 공정을 도시하는 단면도이다.
도 8b는 일 실시 형태에 있어서의 박막 트랜지스터 어레이 장치의 도 6에 대응한 주요부의 제조 공정을 도시하는 단면도이다.
도 8c는 일 실시 형태에 있어서의 박막 트랜지스터 어레이 장치의 도 6에 대응한 주요부의 제조 공정을 도시하는 단면도이다.
도 8d는 일 실시 형태에 있어서의 박막 트랜지스터 어레이 장치의 도 6에 대응한 주요부의 제조 공정을 도시하는 단면도이다.
도 8e는 일 실시 형태에 있어서의 박막 트랜지스터 어레이 장치의 도 6에 대응한 주요부의 제조 공정을 도시하는 단면도이다.
도 8f는 일 실시 형태에 있어서의 박막 트랜지스터 어레이 장치의 도 6에 대응한 주요부의 제조 공정을 도시하는 단면도이다.
도 8g는 일 실시 형태에 있어서의 박막 트랜지스터 어레이 장치의 도 6에 대응한 주요부의 제조 공정을 도시하는 단면도이다.
도 8h는 일 실시 형태에 있어서의 박막 트랜지스터 어레이 장치의 도 6에 대응한 주요부의 제조 공정을 도시하는 단면도이다.
도 9a는 도 6의 영역 A에 대응한 주요부의 제조 공정을 도시하는 단면도이다.
도 9b는 도 6의 영역 A에 대응한 주요부의 제조 공정을 도시하는 단면도이다.
도 9c는 도 6의 영역 A에 대응한 주요부의 제조 공정을 도시하는 단면도이다.
도 9d는 도 6의 영역 A에 대응한 주요부의 제조 공정을 도시하는 단면도이다.
도 9e는 도 6의 영역 A에 대응한 주요부의 제조 공정을 도시하는 단면도이다.
도 9f는 도 6의 영역 A에 대응한 주요부의 제조 공정을 도시하는 단면도이다.
도 9g는 도 6의 영역 A에 대응한 주요부의 제조 공정을 도시하는 단면도이다.
이하, 일 실시 형태에 의한 박막 트랜지스터 어레이 장치 및 그것을 사용한 EL 표시 장치에 대해, 도 1 내지 도 8h의 도면을 사용해서 설명한다.
도 1은 일 실시 형태에 있어서의 EL 표시 장치의 사시도, 도 2는 일 실시 형태에 있어서의 EL 표시 장치의 픽셀 뱅크의 예를 나타내는 사시도, 도 3은 일 실시 형태에 있어서의 박막 트랜지스터의 화소 회로의 회로 구성을 도시하는 도면이다.
도 1 내지 도 3에 도시하는 바와 같이, EL 표시 장치는, 하층으로부터, 복수개의 박막 트랜지스터를 배치한 박막 트랜지스터 어레이 장치(1)와, 하부 전극인 양극(2)과 유기 재료로 이루어지는 발광층인 EL층(3)과 투명한 상부 전극인 음극(4)으로 이루어지는 발광부의 적층 구조에 의해 구성되어 있다. 이 발광부는 박막 트랜지스터 어레이 장치(1)에 의해 발광 제어된다.
또한, 발광부는, 한 쌍의 전극인 양극(2)과 음극(4) 사이에 EL층(3)을 배치한 구성이다. 양극(2)과 EL층(3) 사이에는 정공 수송층이 적층 형성되고, EL층(3)과 투명한 음극(4) 사이에는 전자 수송층이 적층 형성되어 있다. 박막 트랜지스터 어레이 장치(1)에는, 복수의 화소(5)가 매트릭스 형상으로 배치되어 있다.
각 화소(5)는, 각각에 설치된 화소 회로(6)에 의해 구동된다. 또한, 박막 트랜지스터 어레이 장치(1)는, 행 형상으로 배치되는 복수의 게이트 배선(7)과, 게이트 배선(7)과 교차하도록 열 형상으로 배치되는 복수의 신호 배선으로서의 소스 배선(8)과, 소스 배선(8)에 평행하게 연장되는 복수의 전원 배선(9)(도 1에서는 생략)을 구비한다.
게이트 배선(7)은 화소 회로(6)의 각각에 포함되는 스위칭 소자로서 동작하는 박막 트랜지스터(10)의 게이트 전극(10g)을 행마다 접속한다. 소스 배선(8)은, 화소 회로(6)의 각각에 포함되는 스위칭 소자로서 동작하는 박막 트랜지스터(10)의 소스 전극(10s)을 열마다 접속한다. 전원 배선(9)은, 화소 회로(6)의 각각에 포함되는 구동 소자로서 동작하는 박막 트랜지스터(11)의 드레인 전극(11d)을 열마다 접속한다.
도 2에 도시하는 바와 같이, EL 표시 장치의 각 화소(5)는, 3색(적색, 녹색, 청색)의 서브 화소(5R, 5G, 5B)에 의해 구성되고, 이 서브 화소(5R, 5G, 5B)는 표시면 상에 복수개 매트릭스 형상으로 배열되도록 형성되어 있다(이하, 서브 화소 열이라고 표기함). 각 서브 화소(5R, 5G, 5B)는 뱅크(5a)에 의해 서로 분리되어 있다. 뱅크(5a)는 게이트 배선(7)에 평행하게 연장되는 돌조(突條)와, 소스 배선(8)에 평행하게 연장되는 돌조가 서로 교차하도록 형성되어 있다. 그리고, 이 돌조로 둘러싸이는 부분[즉, 뱅크(5a)의 개구부]에 서브 화소(5R, 5G, 5B)가 형성되어 있다.
양극(2)은 박막 트랜지스터 어레이 장치(1) 상의 층간 절연막 상에서 또한 뱅크(5a)의 개구부 내에, 서브 화소(5R, 5G, 5B)마다 형성되어 있다. 마찬가지로, EL층(3)은 양극(2) 상에서 또한 뱅크(5a)의 개구부 내에, 서브 화소(5R, 5G, 5B)마다 형성되어 있다. 투명한 음극(4)은, 복수의 EL층(3) 및 뱅크(5a) 상에서, 또한 모든 서브 화소(5R, 5G, 5B)를 덮도록, 연속적으로 형성되어 있다.
또한, 박막 트랜지스터 어레이 장치(1)에는, 각 서브 화소(5R, 5G, 5B)마다 화소 회로(6)가 형성되어 있다. 그리고, 각 서브 화소(5R, 5G, 5B)와, 대응하는 화소 회로(6)는, 후술하는 콘택트 홀 및 중계 전극에 의해 전기적으로 접속되어 있다. 또한, 서브 화소(5R, 5G, 5B)는 EL층(3)의 발광색이 다른 것을 제외하고 동일한 구성이다. 따라서, 이후의 설명에서는, 서브 화소(5R, 5G, 5B)를 구별하지 않고, 모두 화소(5)라고 표기한다.
도 3에 도시하는 바와 같이, 화소 회로(6)는 스위치 소자로서 동작하는 박막 트랜지스터(10)와, 구동 소자로서 동작하는 박막 트랜지스터(11)와, 대응하는 화소로 표시하는 데이터를 기억하는 캐패시터(12)로 구성된다.
박막 트랜지스터(10)는 게이트 배선(7)에 접속되는 게이트 전극(10g)과, 소스 배선(8)에 접속되는 소스 전극(10s)과, 캐패시터(12) 및 박막 트랜지스터(11)의 게이트 전극(11g)에 접속되는 드레인 전극(10d)과, 반도체층(도시하지 않음)으로 구성된다. 이 박막 트랜지스터(10)는 접속된 게이트 배선(7) 및 소스 배선(8)에 전압이 인가되면, 그 소스 배선(8)에 인가된 전압값을 표시 데이터로서 캐패시터(12)에 보존한다.
박막 트랜지스터(11)는 박막 트랜지스터(10)의 드레인 전극(10d)에 접속되는 게이트 전극(11g)과, 전원 배선(9) 및 캐패시터(12)에 접속되는 드레인 전극(11d)과, 양극(2)에 접속되는 소스 전극(11s)과, 반도체층(도시하지 않음)으로 구성된다. 이 박막 트랜지스터(11)는 캐패시터(12)가 보유 지지되어 있는 전압값에 대응하는 전류를 전원 배선(9)으로부터 소스 전극(11s)을 통하여 양극(2)에 공급한다. 즉, 상기 구성의 EL 표시 장치는, 게이트 배선(7)과 소스 배선(8)의 교점에 위치하는 화소(5)마다 표시 제어를 행하는 액티브 매트릭스 방식을 채용하고 있다.
다음에, 도 4 내지 도 6을 참조하여, 박막 트랜지스터 어레이 장치(1)를 구성하는 화소(5)의 구조를 설명한다. 또한, 도 4는 화소(5)의 구성을 도시하는 정면도이다. 도 5는 도 4에 5-5선으로 절단한 단면도이다. 도 6은 도 4에 6-6선으로 절단한 단면도이다.
도 4 내지 도 6에 도시하는 바와 같이, 화소(5)는, 기판(21), 도전층인 제1 금속층(22), 게이트 절연막(23), 반도체층(24, 25), 도전층인 제2 금속층(26), 패시베이션막(27), ITO 등으로 구성한 도전 산화물막(28) 및 도전층인 제3 금속층(29)의 적층 구조체에 의해 구성된다.
기판(21) 상에 적층되는 제1 금속층(22)에는, 박막 트랜지스터(10)의 게이트 전극(10g)과, 박막 트랜지스터(11)의 게이트 전극(11g)이 형성된다. 또한, 기판(21) 및 제1 금속층(22) 상에는, 게이트 전극(10g, 11g)을 덮도록, 게이트 절연막(23)이 형성되어 있다.
반도체층(24)은 게이트 절연막(23) 상[게이트 절연막(23)과 제2 금속층(26) 사이]에서, 또한 게이트 전극(10g)과 중첩되는 영역 내에 배치된다. 마찬가지로, 반도체층(25)은 게이트 절연막(23) 상[게이트 절연막(23)과 제2 금속층(26) 사이]에서, 또한 게이트 전극(11g)과 중첩되는 영역 내에 배치된다.
게이트 절연막(23) 및 반도체층(24, 25) 상에 적층되는 제2 금속층(26)에는, 소스 배선(8)과, 전원 배선(9)과, 박막 트랜지스터(10)의 소스 전극(10s) 및 드레인 전극(10d)과, 박막 트랜지스터(11)의 드레인 전극(11d) 및 소스 전극(11s)이 형성되어 있다. 소스 전극(10s) 및 드레인 전극(10d)은, 서로 대향하는 위치에서, 또한 각각이 반도체층(24)의 일부에 중첩되도록 형성된다. 또한, 소스 전극(10s)은, 동일층으로 형성되어 있는 소스 배선(8)으로부터 연장되도록 형성되어 있다. 마찬가지로, 드레인 전극(11d) 및 소스 전극(11s)은, 서로 대향하는 위치에서, 또한 각각이 반도체층(25)의 일부에 중첩되도록 형성된다. 또한, 드레인 전극(11d)은, 동일층으로 형성되어 있는 전원 배선(9)으로부터 연장되도록 형성되어 있다.
이와 같이 박막 트랜지스터(10, 11)는, 게이트 전극(10g, 11g)이 소스 전극(10s, 11s) 및 드레인 전극(10d, 11d)보다 하층으로 형성되는 보텀 게이트형의 트랜지스터 구조이다.
또한, 게이트 절연막(23)에는, 드레인 전극(10d) 및 게이트 전극(11g)에 중첩되는 위치에, 두께 방향으로 관통하는 콘택트 홀(30)이 형성되어 있다. 그리고, 드레인 전극(10d)은 콘택트 홀(30)을 통하여, 제1 금속층(22)에 형성된 게이트 전극(11g)과 전기적으로 접속되어 있다.
또한, 게이트 절연막(23) 및 제2 금속층(26) 상에는, 소스 전극(10s, 11s) 및 드레인 전극(10d, 11d)을 덮도록, 패시베이션막(27)이 형성되어 있다. 이 패시베이션막(27)은 층간 절연막(34)과 박막 트랜지스터(10, 11) 사이에 개재하도록 형성되어 있다.
패시베이션막(27) 상에는, 도전 산화물막(28)이 적층되어 있다. 또한, 도전 산화물막(28) 상에는, 제3 금속층(29)이 적층되어 있다. 도전 산화물막(28) 상에 적층되는 제3 금속층(29)에는, 게이트 배선(7) 및 중계 전극(31)이 형성된다. 도전 산화물막(28)은, 게이트 배선(7) 및 중계 전극(31)에 중첩되는 위치에 선택적으로 형성되어 있고, 게이트 배선(7)에 중첩되는 부분과 중계 전극(31)에 중첩되는 부분은, 전기적으로 비접속 상태로 되어 있다.
또한, 게이트 절연막(23) 및 패시베이션막(27)에는, 게이트 배선(7) 및 게이트 전극(10g)에 중첩되는 위치에, 두께 방향으로 관통하는 콘택트 홀(32)이 형성되어 있다. 그리고, 게이트 배선(7)은 콘택트 홀(32)을 통하여, 제1 금속층(22)에 형성된 게이트 전극(10g)과 전기적으로 접속되어 있다. 또한, 게이트 배선(7)과 게이트 전극(10g)은, 직접 접촉되어 있지 않고, 양자간에는 도전 산화물막(28)이 개재되어 있다.
마찬가지로, 패시베이션막(27)에는, 박막 트랜지스터(11)의 소스 전극(11s) 및 중계 전극(31)에 중첩되는 위치에, 두께 방향으로 관통하는 콘택트 홀(33)이 형성되어 있다. 그리고, 중계 전극(31)은 콘택트 홀(33)을 통하여, 제2 금속층(26)에 형성된 소스 전극(11s)과 전기적으로 접속되어 있다. 또한, 소스 전극(11s)과 중계 전극(31)은, 직접 접촉되어 있지 않고, 양자간에는 도전 산화물막(28)이 개재되어 있다.
또한, 패시베이션막(27) 및 제3 금속층(29) 상에는, 게이트 배선(7) 및 중계 전극(31)을 덮도록, 층간 절연막(34)이 형성되어 있다. 층간 절연막(34)은 적층 구조이며, 평탄화막으로서 기능시키는 층간 절연막(34a)과, 패시베이션막으로서 기능시키는 층간 절연막(34b)으로 구성된다. 층간 절연막(34a)은 유기막이나 하이브리드막으로 형성하고, 양극(2)에 접하는 측(상층)에 배치된다. 층간 절연막(34b)은 무기막으로 형성하고, 게이트 배선(7) 및 중계 전극(31)에 접하는 측(하층)에 배치되어 있다.
층간 절연막(34) 상에는, 인접하는 화소(5)와의 경계 부분에 뱅크(5a)가 형성되어 있다. 그리고, 뱅크(5a)의 개구부에는, 화소(5) 단위로 형성되는 양극(2)과, 색(서브 화소 열) 단위 또는 서브 화소 단위로 형성되는 EL층(3)이 형성된다. 또한, EL층(3) 및 뱅크(5a) 상에는, 투명한 음극(4)이 형성된다.
또한, 도 6에 도시하는 바와 같이, 양극(2) 및 중계 전극(31)에 중첩되는 위치에, 층간 절연막(34)을 두께 방향으로 관통하는 콘택트 홀(35)이 형성되어 있다. 그리고, 양극(2)은 콘택트 홀(35)을 통하여, 제3 금속층(29)에 형성된 중계 전극(31)에 전기적으로 접속된다. 중계 전극(31)은, 콘택트 홀(33)에 충전되는 중앙 영역(31a)과, 콘택트 홀(33)의 상부 주연에 연장되는 평탄 영역(31b)을 갖고 있다. 그리고 양극(2)은 중계 전극(31)의 평탄 영역(31b)에서 전기적으로 접속되어 있다.
여기서, 본 개시에 있어서는, 발광부의 양극(2)은 Al을 주체로 한 도전성의 금속 재료로 형성되고, 박막 트랜지스터 어레이 장치(1)의 전류 공급용의 중계 전극(31)은, 양극(2)과는 다른 도전성의 금속 재료인 Cu계 재료로 형성되고, 그리고 양극(2)과 중계 전극(31)의 계면에는, 발광부의 양극(2)과 동일한 금속 재료인 Al을 주체로 한 금속 재료가 산화물로 이루어지는 확산 방지막(36)이 형성되어 있다. 구체적으로는, 확산 방지막(36)은 에너지 분산형 X선 분석 장치(EDS) 등으로 측정되는 원소가, AlxCuyOz, x>y≥0, z>0을 만족하는 재료 조성을 갖는 것이다.
표 1은 Al을 주체로 한 양극(2)과 Cu를 주체로 한 중계 전극(31)의 계면에 형성한 확산 방지막(36)에 대해, 확산 방지막(36)의 막 두께를 변화시킨 본 개시의 실시예에 의한 샘플(제1 내지 제4 실시예)과, 비교예에 의한 샘플(제1 내지 제3 비교예)을 작성하고, 그들의 샘플에 대해, 양극(2)과 중계 전극(31)의 콘택트 불량과, 상호 확산량을 비교해서 나타내는 것이다. 또한, 표 1에 있어서, 콘택트 불량에 대해서는, 접속 저항이 단위 면적당 1㏀ 미만을 양품(○)으로 하고, 1㏀ 이상을 불량(×)으로서 나타내고 있다. 또한, 상호 확산량에 대해서는, 100㎚ 미만이면, Al과 Cu의 상호 확산에 기인한 일렉트로마이그레이션에 의한 단선 불량이 발생하기 어려운 것이 실험에 의해 확인되었으므로, 100㎚ 미만을 양품(○)으로 하고, 100㎚ 이상을 불량(×)으로서 나타내고 있다.
Figure pct00001
표 1에 나타내는 바와 같이, 확산 방지막(36)으로서는, 막 두께 t가 1㎚ 내지 6㎚의 막을 형성하면, 콘택트 불량 및 상호 확산량의 평가 항목에서 양품을 얻을 수 있다. 또한, 확산 방지막(36)의 막 두께 t는, 얇게 형성하면 할수록, 보다 낮은 콘택트 저항이 얻어져, 전기 특성적으로는 우위가 되므로, 확산 방지막(36)으로서는, 막 두께 t는 0<t≤6㎚로 하면 된다. 단, 확산 방지막(36)을 형성한 후의 제조 공정에서의 열 이력에 의해, Al과 Cu의 상호 확산이 발생하기 쉬워지므로, 제조 공정상의 변동을 고려하면, 확산 방지막(36)의 막 두께는 1㎚ 내지 6㎚로 하는 것이 바람직하다.
확산 방지막(36)의 막 두께를 얇게 형성하기 위한 방법으로서는, 예를 들어, 드라이 에칭에 의해 콘택트 홀(35)을 형성한 후에, 대기 개방되지 않고, 진공 중에서 연속해서 양극(2)을 스퍼터법 등으로 형성하면, 실현 가능하다. 또한, 확산 방지막(36)의 막 두께는 양극(2)을 형성하기 전에, Cu를 주체로 한 산화막의 막 두께를 조정함으로써, 제어 가능하다. 산화막의 막 두께를 조정하는 방법으로서는, 산화막을 형성한 후에, Ar 플라즈마에 의한 산화막의 물리적인 제거나 H2 플라즈마에 의한 환원 처리 등에 의해, 산화막을 원하는 막 두께로 제어할 수 있다.
이와 같이 본 개시에 있어서는, Al을 주체로 한 도전성 재료로 이루어지는 양극(2)과, 이 양극(2)은 다른 도전성 재료인 Cu계 재료로 이루어지는 중계 전극(31)과의 계면에, Al을 주체로 한 산화물로 이루어지는 확산 방지막(36)을 형성한 것으로, Al과 Cu의 상호 확산을 기인으로 한 일렉트로마이그레이션에 의한 단선 불량을 방지할 수 있다. 또한, 확산 방지막(36)의 막 두께를 1㎚ 내지 6㎚로 조정함으로써, 충분한 콘택트 특성을 얻을 수 있음과 함께, 상호 확산에 의한 단선 불량을 방지할 수 있다.
다음에, 도 7a 내지 도 7f, 도 8a 내지 도 8h를 사용해서, 일 실시 형태에 있어서의 박막 트랜지스터 어레이 장치(1)를 제조하는 제조 공정에 대해 설명한다. 또한, 도 7a 내지 도 7f는 일 실시 형태에 있어서의 박막 트랜지스터 어레이 장치의 도 5에 대응한 주요부의 제조 공정을 도시하는 도면이다. 도 8a 내지 도 8h는, 일 실시 형태에 있어서의 박막 트랜지스터 어레이 장치의 도 6에 대응한 주요부의 제조 공정을 도시하는 도면이다.
우선, 도 7a 내지 도 7f, 도 8a 내지 도 8h를 사용해서 설명한다.
도 7a 및 도 8a에 도시하는 바와 같이, 기판(21)을 준비한다. 기판(21)에는, 일반적으로, 유리, 석영 등, 절연성의 재료를 사용한다. 기판(21)으로부터의 불순물의 확산을 방지하기 위해, 도시하고 있지 않지만, 산화규소막 혹은 질화규소막을 기판(21)의 상면에 형성해도 좋다. 막 두께는 100㎚ 정도이다.
계속해서, 도 7b 및 도 8b에 도시하는 바와 같이, 기판(21) 상에 내열성을 갖는 제1 금속층(22)을 형성한 후, 포토리소그래피법, 에칭법 등에 의해 패터닝을 행하고, 게이트 전극(10g, 11g)을 형성한다. 재료로서는, 내열성이 있는 Mo, W, Ta, Ti, Ni 중 어느 하나 혹은 그들의 합금을 들 수 있다. 본 실시 형태에서는 Mo를 사용했다. 두께는 100㎚ 정도가 바람직하다.
계속해서, 도 7c 및 도 8c에 도시하는 바와 같이, 기판(21) 및 제1 금속층(22) 상에 게이트 절연막(23)을 형성하고, 게이트 절연막(23) 상에 반도체층(24, 25)을 형성한다. 또한, 게이트 절연막(23) 및 반도체층(24, 25)은 플라즈마 CVD법 등에 의해, 진공 상태에서 연속적으로 형성한다. 게이트 절연막(23)으로서는 산화규소막, 질화규소막, 혹은 그 복합막이 형성된다. 두께는 200㎚ 정도이다. 또한, 반도체층(24, 25)은 50㎚ 정도의 비정질 실리콘막이다.
이 후, 예를 들어, 도 8d의 화살표로 나타내는 바와 같이, 반도체층(25) 상에 엑시머 레이저 등을 조사함으로써, 반도체층(25)을 비결정성 반도체층으로부터 다결정성 반도체층으로 개질한다. 결정화의 방법으로서는, 예를 들어, 400℃ 내지 500℃의 노 내에서 탈수소를 행한 후, 엑시머 레이저에 의해 결정화시키고, 그 후, 진공 중에서 수초 내지 수십초의 수소 플라즈마 처리를 행한다. 구체적으로는, 엑시머 레이저 등을 조사하여, 비결정성 반도체층의 온도를 소정의 온도 범위까지 상승시킴으로써, 결정화시킨다. 여기서, 소정의 온도 범위란, 예를 들어, 210℃ 내지 1414℃이다. 또한, 다결정성 반도체층 내의 평균 결정립경은 20㎚ 내지 60㎚이다.
여기서, 게이트 전극(10g, 11g)을 구성하는 제1 금속층(22)은, 상기의 공정에서 고온으로 노출되므로, 온도 범위의 상한값(1414℃)보다 융점이 높은 금속으로 형성될 필요가 있다. 한편, 이후의 공정에서 적층되는 제2 금속층(26) 및 제3 금속층(29)은, 온도 범위의 하한값(210℃)보다 융점이 낮은 금속으로 형성해도 좋다.
다음에, 도 8e에 도시하는 바와 같이, 포토리소그래피법, 에칭법 등에 의해, 반도체층을 섬 형상의 반도체층(25)에 가공한다. 또한, 도시하고 있지 않지만, 게이트 절연막(23)에, 동일하게 포토리소그래피법, 에칭법 등에 의해, 콘택트 홀(30)을 형성한다.
그 후, 도 7d 및 도 8f에 도시하는 바와 같이, 게이트 절연막(23) 및 반도체층(24, 25) 상에 제2 금속층(26)을 형성하고, 패터닝에 의해 소스 배선(8), 전원 배선(9), 소스 전극(10s, 11s), 드레인 전극(10d, 11d) 및 중계 전극(31)을 각각 가공한다. 이때, 제2 금속층(26)을 구성하는 재료가 콘택트 홀(30)에도 충전되어, 콘택트 홀(30)이 형성된다. 이 공정에 의해, 게이트 전극(11g)과 드레인 전극(10d)이 제2 콘택트 홀(30)을 통해서 전기적으로 접속된다. 제2 금속층(26)을 구성하는 재료로서는, 저저항 금속인 Al, Cu, Ag 중 어느 하나 혹은 그들의 합금을 들 수 있다. 본 실시 형태에서는 Cu를 사용하고, 두께는 300㎚ 정도이다.
또한, 소스 전극(10s)과 반도체층(24) 사이 및 드레인 전극(10d)과 반도체층(24) 사이에는, 일반적으로 저저항의 반도체층이 형성된다. 이 저저항 반도체층은, 일반적으로, 인 등의 n형 도펀트가 도핑된 비정질 실리콘층, 혹은 붕소 등의 p형 도펀트가 도핑된 비정질 실리콘층이 사용된다. 두께는 20㎚ 정도이다. 결정화된 반도체층(24)과 도핑된 비정질 실리콘층 사이에 또한 비정질 실리콘 등의 반도체층이 있어도 좋다. 이들의 막은 디바이스 특성을 향상시키기 위해 필요하게 되는 경우가 있다. 반도체층(25)에 대해서도 마찬가지이다.
그 후, 도 7e 내지 도 7f 및 도 8g에 도시하는 바와 같이, 산화규소막, 질화규소막, 혹은 그들의 막의 적층막으로 이루어지는 패시베이션막(27)을, 게이트 절연막(23), 반도체층(24, 25) 및 제2 금속층(26) 상에 형성한다. 또한, 패시베이션막(27)에, 포토리소그래피법, 에칭법 등에 의해, 게이트 절연막(23) 및 패시베이션막(27)을 연속적으로 관통하는 콘택트 홀(32)과, 패시베이션막(27)을 두께 방향으로 관통하는 콘택트 홀(33)을 형성한다.
여기서, 제2 금속층(26) 및 제3 금속층(29)에 끼워진 패시베이션막(27)에 형성되는 단위 면적당의 용량은, 제1 금속층(22) 및 제2 금속층(26)에 끼워진 게이트 절연막(23)에 의해 형성되는 단위 면적당의 용량보다 작아지도록, 게이트 절연막(23) 및 패시베이션막(27)의 재료나 막 두께를 결정한다. 구체적으로는, 패시베이션막(27)에 형성되는 단위 면적당의 용량은, 1.5×10-4(F/㎡) 미만으로 하는 것이 바람직하다. 한편, 게이트 절연막(23)에 형성되는 단위 면적당의 용량은, 1.5×10-4(F/㎡) 이상으로 하는 것이 바람직하다.
또한, 도 6 및 도 8h에 도시하는 바와 같이, 패시베이션막(27) 상에 도전 산화물막(28)을 형성하고, 도전 산화물막(28) 상에 제3 금속층(29)을 형성한다. 그리고, 제3 금속층(29)은 패터닝에 의해 게이트 배선(7) 및 중계 전극(31)에 가공된다. 도전 산화물막(28)을 구성하는 재료로서는, 인듐 및 주석을 포함하는 산화물막, 혹은 인듐 및 아연을 포함하는 산화물막 중 어느 하나를 사용한다. 한편, 제3 금속층(29)을 구성하는 재료로서는, 저저항인 것이 요구되므로, 제2 금속층(26)과 동일한 금속이어도 좋다. 특히 본 개시에서는, 저렴하고 저저항을 실현할 수 있는 Cu계 재료가 바람직하다. 두께는 300㎚ 정도이다.
이때, 도전 산화물막(28) 및 제3 금속층(29)을 구성하는 재료가 콘택트 홀(32, 33)에도 충전되고, 콘택트 홀(32, 33)이 형성된다. 이에 의해, 콘택트 홀(32)을 통해서 게이트 배선(7)과 게이트 전극(10g)이 전기적으로 접속되고, 콘택트 홀(33)을 통해서 소스 전극(11s)과 중계 전극(31)이 전기적으로 접속된다.
다음에, 도 9a 내지 도 9g를 사용해서, 도 6의 영역 A를 형성하는 공정을 상세하게 설명한다. 구체적으로는, 셀프 얼라인을 사용해서, 중계 전극(31)과 양극(2)의 접속부를 가공하는 예를 설명한다.
우선, 상기 도 8a 내지 도 8h의 제조 공정으로부터, 도 9a에 도시하는 구성을 제작한다.
계속해서, 도 9b에 도시하는 바와 같이, 패시베이션막(27) 및 중계 전극(31) 상에 층간 절연막(34b)을 형성한다. 층간 절연막(34b)은 플라즈마 CVD법 등에 의해 형성된다. 층간 절연막(34b)으로서는 산화규소막, 질화규소막, 혹은 그 복합막이 형성된다. 두께는 200㎚ 정도이고, 패시베이션막으로서의 역할을 갖는다.
다음에, 도 9c에 도시하는 바와 같이, 층간 절연막(34b) 상에 층간 절연막(34a)을 형성한다. 층간 절연막(34a)은 평탄화막으로서의 역할을 가지므로, 후막(厚膜)을 형성할 수 있는 도포 재료인 것이 바람직하고, 스핀 코터나 슬릿 코터로 형성된다. 층간 절연막(34a)으로서는 감광성 재료인 것이 바람직하고, 아크릴 수지나 폴리이미드 수지 등의 유기 재료, 혹은 Si-O 결합을 가진 SOG 재료 등의 하이브리드 재료가 사용된다. 두께는 4000㎚ 정도이다.
다음에, 도 9d에 도시하는 바와 같이, 감광성 재료인 층간 절연막(34a)을 포토리소그래피법에 의해 가공하고, 층간 절연막(34a)을 관통하는 콘택트 홀(35)을 형성한다. 그 후, 도포 재료로 이루어지는 층간 절연막(34a)을 230℃ 정도로 소성하고, 경화시킨다. 무기막으로 이루어지는 층간 절연막(34b)은 층간 절연막(34a)의 소성 시에 층간 절연막(34a)으로부터 발생하는 수분 등의 가스에 의해 중계 전극(31)이 부식되는 것을 방지하는 책임을 다한다.
다음에, 도 9e 내지 도 9g를 사용해서, 확산 방지막(36)을 형성하는 공정을 설명한다.
우선, 도 9e에 도시하는 바와 같이, 패터닝한 콘택트 홀(35)을 마스크로서 사용하고, 층간 절연막(34b)을 드라이 에칭에 의해 가공하고, 콘택트 홀(35)이 층간 절연막(34b)을 관통할 때까지 형성한다.
다음에, 도 9f에 도시하는 바와 같이, 콘택트 홀(35) 내의 중계 전극(31) 상에 Cu를 주체로 한 산화막(31a)을 형성한다. 계속해서, 도 9g에 도시하는 바와 같이, 양극(2)을 구성하는 재료를 콘택트 홀(35)에 충전하고, 이 콘택트 홀(35)을 통하여, 양극(2)과 중계 전극(31)을 전기적으로 접속한다. 양극(2)의 재료로서는, 예를 들어, Mo, Al, Ag, Au, Cu 등의 도전성 금속, 혹은 그들의 합금, PEDOT:PSS 등의 유기 도전성 재료, 산화아연 또는 납 첨가 산화인듐 중 어느 하나의 재료가 사용되지만, 저렴하고 반사율이 높은 Al을 주성분으로 하는 금속인 것이 바람직하다. 이들의 재료로 이루어지는 막을 진공 증착법, 전자 빔 증착법, RF 스퍼터법, 또는, 인쇄법 등에 의해 작성하고, 전극 패턴을 형성한다.
이때, Cu를 주체로 한 산화막(31a)과 Al을 주체로 한 양극(2)이 접속되지만, Al의 쪽이 Cu보다도 이온화 경향이 높기 때문에, Al을 주체로 한 산화물로 이루어지는 확산 방지막(36)이 형성된다. 또한, 산화 환원 반응을 가속시키기 위해 소성 공정을 추가해도 좋다.
여기서, 상기 제조 공정에서, 도 9e 내지 도 9g의 공정은, 층간 절연막(34a)을 마스크로 한 셀프 얼라인으로 행함으로써, 포토레지스트 박리 시의 약액의 영향 등을 회피 가능하고, 또한 마스크의 삭감을 할 수 있어, 제조 공정의 간략화, 제조 비용의 삭감을 할 수 있게 된다.
도 9g에 도시하는 바와 같이 양극(2)을 형성한 후, 계속해서 상기 박막 트랜지스터 어레이 장치(1) 상에 뱅크(5a), EL층(3) 및 투명한 음극(4)을 순차 적층함으로써 EL 표시 장치를 제작한다.
구체적으로는, 우선 층간 절연막(34) 상의 각 화소(5)의 경계에 대응하는 위치에, 뱅크(5a)를 형성한다. EL층(3)은 양극(2) 상에서, 뱅크(5a)의 개구부 내에 색(서브 화소 열)마다 또는 서브 화소마다 형성한다. 이 EL층(3)은 정공 주입층, 정공 수송층, 발광층, 전자 수송층 및 전자 주입층 등의 각 층이 적층되어 구성된다. 예를 들어, 정공 주입층으로서 구리 프탈로시아닌을, 정공 수송층으로서, 나프틸디아민(α-NPD(Bis[N-(1-Naphthyl)-N-Phenyl]benzidine))을, 발광층으로서, 트리스(8-퀴놀리놀라토) 알루미늄(Alq3(tris(8-hydroxyquinoline)aluminum))을, 전자 수송층으로서 옥사졸 유도체를, 전자 주입층으로서 Alq3을 각각 사용할 수 있다. 또한, 이들의 재료는, 어디까지나 일례이며 다른 재료를 사용해도 좋다.
투명한 음극(4)은, EL층(3) 상에 연속적으로 형성되는 투과성을 갖는 전극이다. 투명한 음극(4)의 재료로서는, 예를 들어, ITO, SnO2, In2O3, ZnO 또는 이들의 조합 등을 사용할 수 있다.
또한, 본 실시 형태에 있어서는, 화소(5)를 구성하는 박막 트랜지스터가 2개의 경우를 도시하고 있지만, 화소(5) 내의 박막 트랜지스터의 변동을 보상하기 때문에, 3개 이상의 복수개의 박막 트랜지스터에 의해 구성하는 경우에서도 마찬가지의 구성을 채용하는 것이 가능하다. 또한, 본 실시 형태에 있어서는, 유기 EL 소자를 구동하기 위한 화소 구성을 도시했지만, 이에 한정되는 것은 아니다. 액정, 무기 EL 등, TFT를 사용해서 구성되는 박막 트랜지스터 어레이 장치 모두에 적용 가능하다.
이상과 같이 본 실시 형태에 있어서의 EL 표시 장치는, 한 쌍의 전극간에 발광층을 배치한 발광부와, 발광부의 발광을 제어하는 박막 트랜지스터 어레이 장치(1)를 구비하고 있다. 또한, 발광부와 박막 트랜지스터 어레이 장치(1) 사이에 층간 절연막을 배치함과 함께, 발광부의 한쪽의 전극이 층간 절연막의 콘택트 홀을 통해서 박막 트랜지스터 어레이 장치(1)와 전기적으로 접속되어 있다. 또한, 박막 트랜지스터 어레이 장치(1)는, 층간 절연막의 콘택트 홀을 통해서 발광부의 전극에 전기적으로 접속되는 전류 공급용의 전극을 갖고, 또한 발광부의 한쪽의 전극과 박막 트랜지스터 어레이 장치(1)의 전류 공급용의 전극의 계면에 확산 방지막(36)을 형성하고 있다.
이 구성에 의해, 충분한 콘택트 특성을 얻을 수 있음과 함께, 상호 확산에 의한 단선 불량을 방지할 수 있다.
이상과 같이 본 개시에 의하면, EL 표시 장치에 사용하는 박막 트랜지스터 어레이 장치에 있어서, 특성 향상을 도모하는 점에서 유용하다.
1 : 박막 트랜지스터 어레이 장치
2 : 양극
3 : EL층
4 : 음극
5 : 화소
6 : 화소 회로
7 : 게이트 배선
8 : 소스 배선
9 : 전원 배선
10, 11 : 박막 트랜지스터
21 : 기판
22 : 제1 금속층
23 : 게이트 절연막
24, 25 : 반도체층
26 : 제2 금속층
27 : 패시베이션막
28 : 도전 산화물막
29 : 제3 금속층
30, 32, 33, 35 : 콘택트 홀
31 : 중계 전극
34, 34a, 34b : 층간 절연막
36 : 확산 방지막

Claims (8)

  1. 한 쌍의 전극간에 발광층을 배치한 발광부와, 상기 발광부의 발광을 제어하는 박막 트랜지스터 어레이 장치를 구비하고, 상기 발광부와 상기 박막 트랜지스터 어레이 장치 사이에 층간 절연막을 배치함과 함께, 상기 발광부의 한쪽의 전극이 상기 층간 절연막의 콘택트 홀을 통해서 상기 박막 트랜지스터 어레이 장치와 전기적으로 접속되어 있는 EL 표시 장치로서, 상기 박막 트랜지스터 어레이 장치는, 상기 층간 절연막의 콘택트 홀을 통해서 상기 발광부의 전극에 전기적으로 접속되는 전류 공급용의 전극을 갖고, 또한 상기 발광부의 한쪽의 전극과 상기 박막 트랜지스터 어레이 장치의 전류 공급용의 전극의 계면에 확산 방지막을 형성한 EL 표시 장치.
  2. 제1항에 있어서,
    상기 확산 방지막은, 상기 발광부의 한쪽의 전극을 구성하는 금속 재료와 동일한 금속을 주성분으로 하는 산화물에 의해 구성한 EL 표시 장치.
  3. 제2항에 있어서,
    상기 확산 방지막은, AlxCuyOz, x>y≥0, z>0을 만족하는 재료 조성을 갖는 EL 표시 장치.
  4. 제1항에 있어서,
    상기 확산 방지막은, 막 두께가 0<t≤6㎚인 EL 표시 장치.
  5. 발광부와의 사이에 층간 절연막을 배치함과 함께, 상기 발광부의 한쪽의 전극이 상기 층간 절연막의 콘택트 홀을 통하여 전기적으로 접속되는 전류 공급용의 전극을 갖는 박막 트랜지스터 어레이 장치로서, 상기 발광부의 한쪽의 전극과 상기 전류 공급용의 전극의 계면에 확산 방지막을 형성한 박막 트랜지스터 어레이 장치.
  6. 제5항에 있어서,
    상기 확산 방지막은, 상기 발광부의 한쪽의 전극을 구성하는 금속 재료와 동일한 금속을 주성분으로 하는 산화물에 의해 구성한 박막 트랜지스터 어레이 장치.
  7. 제6항에 있어서,
    상기 확산 방지막은, AlxCuyOz, x>y≥0, z>0을 만족하는 재료 조성을 갖는 박막 트랜지스터 어레이 장치.
  8. 제5항에 있어서,
    상기 확산 방지막은, 막 두께가 0<t≤6㎚인 박막 트랜지스터 어레이 장치.
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