KR20140108545A - 두꺼운 금속층들을 가진 반도체 발광 디바이스 - Google Patents

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Abstract

본 발명의 실시예들에 따른 디바이스는 n-형 영역과 p-형 영역 사이에 개재된 발광층을 포함하는 반도체 구조체 및 제1 및 제2 금속 컨택트들을 포함하고, 제1 금속 컨택트는 n-형 영역과 직접 접촉을 하고, 제2 금속 컨택트는 p-형 영역과 직접 접촉한다. 제1 및 제2 금속층들은 제1 및 제2 금속 컨택트들 상에 각각 배치된다. 제1 및 제2 금속층들은 반도체 구조체를 기계적으로 지지하기에 충분히 두껍다. 제1 및 제2 금속층들 중 하나에 인접한 디바이스 측벽의 일부는 반사성이다.

Description

두꺼운 금속층들을 가진 반도체 발광 디바이스{SEMICONDUCTOR LIGHT EMITTING DEVICE WITH THICK METAL LAYERS}
본 발명은 두꺼운 금속층들을 가진 반도체 발광 디바이스에 관한 것이다.
현재 이용가능한 가장 효율적인 광원들 중에서, 발광 다이오드들(light emitting diodes: LEDs), 공진 공동 발광 다이오드들(resonant cavity light emitting diodes: RCLEDs), 표면 방출 레이저들(surface emitting lasers)과 같은 수직 공동 레이저 다이오드들(vertical cavity laser diodes)(VCSELs), 및 에지 방출 레이저들(edge emitting lasers)을 포함하는 반도체 발광 디바이스들이 있다. 가시광선 스펙트럼에 걸쳐 동작을 할 수 있는 고휘도 발광 디바이스들의 제조에서 현재 관심 있는 재료계들은 III-V 족 반도체들, 특히 III 족 질화물들(III-nitride materials)이라고도 불리는 갈륨(gallium), 알루미늄(aluminum), 인듐(indium), 및 질소(nitrogen)의 2원(binary), 3원(ternary), 및 4원(quaternary) 합금들(alloys)을 포함한다. 전형적으로, III 족 질화물 발광 디바이스들은 금속-유기 화학 증착법(metal-organic chemical vapor deposition: MOCVD), 분자 빔 에피택시(molecular beam epitaxy: MBE), 또는 다른 에피택셜 기술들에 의해 사파이어(sapphire), 실리콘 카바이드(silicon carbide), III 족 질화물, 또는 다른 적합한 기판(substrate) 상에 다른 조성물들(compositions) 및 도펀트(dopant) 농도들(concentrations)의 반도체 층들의 스택(stack)을 에피택셜하게(epitaxially) 성장시킴으로써 제조된다. 스택은 종종 기판 위에 형성되는, 예컨대 실리콘(Si)으로 도핑되는 하나 이상의 n-형 층, n-형 층 또는 층들 위에 형성되는 활성 영역(active region) 내의 하나 이상의 발광층, 및 활성 영역 위에 형성되는, 예컨대 마그네슘(Mg)으로 도핑되는 하나 이상의 p-형 층을 포함한다. 전기적 컨택트들(contacts)은 n-형 및 p-형 영역들 상에 형성된다.
도 1은 US 7,348,212에 상세하게 설명된 넓은 영역의 금속-금속 상호연결들(interconnects)을 포함하는 LED를 도시한다. 도 1에 도시된 구조체는 마운트(70)에 부착된 플립 칩(flip chip) 발광 디바이스를 포함한다. 플립 칩 디바이스는 n-형 영역과 p-형 영역 사이에 배치된 적어도 하나의 발광 또는 활성층을 포함하는 반도체 디바이스 층들(74)에 부착된 기판(73)을 포함한다. n-형 컨택트(71) 및 p-형 컨택트(72)는 반도체 구조체(74)의 n-형 및 p-형 영역들에 전기적으로 연결되어 있다. 얇은 금속층들(76a 및 77a)은 컨택트들(71 및 72) 상에 형성되고, 얇은 금속층들(76b 및 77b)은 마운트(70) 상에 형성된다. 두꺼운 연성(ductile) 금속층들(78 및 79)은 마운트(70) 또는 컨택트들(71 및 72) 상에, 따라서 영역들(76a 및 77a) 또는 영역들(76b 또는 77b) 상에 도금된다(plated). 금속층들(78 및 79)은 연성이고, 높은 열 및 전기적 전도도를 가지며, 산화(oxidation)에 상당히 저항력 있도록 선택된다. 예를 들어, 금속층들(78 및 79)은 우수한 열 전도도를 가지는 금(Au), 금보다 더 우수한 열 전도도를 가지는 구리(Cu), 니켈(Ni), 또는 금(Au) 또는 구리(Cu)보다 덜 비싼 알루미늄(Al)일 수 있다. 금속층들(78 및 79)은 1μm와 50μm 사이의 두께일 수 있고, 종종 5μm와 20μm 사이의 두께일 수 있다.
본 발명의 목적은 반도체 디바이스를 지지하기 위한 마운트가 요구되지 않도록 반도체 디바이스를 기계적으로 지지하는 두꺼운 금속층들을 포함하는 반도체 디바이스를 제공하는 것이다.
본 발명의 실시예들에 따른 디바이스는 n-형 영역과 p-형 영역 사이에 개재된(sandwiched) 발광층을 포함하는 반도체 구조체, 및 제1 및 제2 금속 컨택트들(contacts)을 포함하고, 제1 금속 컨택트는 n-형 영역과 직접 접촉을 하고, 제2 금속 컨택트는 p-형 영역과 직접 접촉을 한다. 제1 및 제2 금속층들은 제1 및 제2 금속 컨택트들 상에 각각 배치된다. 제1 및 제2 금속층들은 반도체 구조체를 기계적으로 지지하기에 충분히 두껍다. 제1 및 제2 금속층들에 인접한 디바이스 측벽(sidewall)의 일부는 반사성(reflective)이다.
본 발명의 실시예들에 따른 방법은 반도체 디바이스들의 웨이퍼(wafer)를 제공하는 단계를 포함하고, 웨이퍼는 각각의 반도체 디바이스에 대해 n-형 영역과 p-형 영역 사이에 개재된 발광층 및 제1 및 제2 금속 컨택트들을 포함하는 반도체 구조체를 포함하고, 각각의 제1 금속 컨택트는 n-형 영역과 직접 접촉을 하고, 각각의 제2 금속 컨택트는 p-형 영역과 직접 접촉을 한다. 제1 및 제2 금속층들은 웨이퍼 상의 각각의 반도체 디바이스의 제1 및 제2 금속 컨택트들 상에 각각 형성된다. 제1 및 제2 금속층들은 후 처리(later processing) 동안 반도체 구조체를 지지하기에 충분히 두껍다. 제1 및 제2 금속층들을 형성한 이후에, 제1 및 제2 금속층들 사이의 공간들을 채우는 전기적 절연층이 형성된다. 방법은 제1 및 제2 금속층들 중 하나의 측벽에 인접하게 배치된 반사 영역을 형성하는 단계를 더 포함한다.
도 1은 두껍고 연성인 금속 상호연결들을 가진 종래 기술의 LED를 도시하는 도면.
도 2는 본 발명의 실시예들의 사용에 적합한 반도체 LED를 도시하는 도면.
도 3은 반도체 LED의 금속 컨택트들 상에 형성된 두꺼운 금속층들을 도시하는 도면.
도 4는 전기적 절연층을 평탄화한(planarizing) 이후의 도 3의 구조체를 도시하는 도면.
도 5는 도 4의 단면도에 도시된 구조체의 평면도.
도 6은 두꺼운 금속층들 위에 형성된 전기적 절연층을 패터닝한(patterning) 이후의 도 4의 구조체를 도시하는 도면.
도 7은 본딩 패드들(bonding pads)을 형성한 이후의 도 6의 구조체를 도시하는 도면.
도 8은 반도체 LED의 컨택트들 상에 형성된 도금된 재배선층들(redistribution layers) 및 두꺼운 금속층들을 도시하는 도면.
도 9는 도 8의 단면도에 도시된 구조체의 평면도.
도 10은 전기적 절연층을 형성하고 평탄화한 이후의 도 8의 구조체를 도시하는 도면.
도 11은 본딩 패드들을 형성한 이후의 도 10의 구조체를 도시하는 도면.
도 12a 및 도 12b는 도 11의 단면도에 도시된 구조체의 상이한 구현들의 평면도들.
도 13은 전기적 절연 재료를 고정하기(anchor) 위해 함몰부(depression)를 가진 두꺼운 금속층의 일부를 도시하는 도면.
도 14는 전기적 절연 재료를 고정하기 위해 돌출부(protrusion)를 가진 두꺼운 금속층의 일부를 도시하는 도면.
도 15는 전기적 절연 재료를 고정하기 위해 다수의 형상부(features)를 가진 두꺼운 금속층의 일부를 도시하는 도면.
도 16, 17, 18, 19, 20 및 21은 도 14에 도시된 형상부를 고정하는 돌출부의 형성을 도시하는 도면.
도 22는 반사성 측벽들을 가진 디바이스를 도시하는 도면.
도 2는 본 발명의 실시예들에서의 사용에 적합한 반도체 발광 디바이스를 도시한다. 이하의 설명에서 반도체 발광 디바이스는 청색 광 또는 자외선(UV) 광을 방출하는 III 족 질화물 LED이지만, 다른 III-V 족 재료들, III 족-인화물(phosphide), III 족-비화물(arsenide), II-VI 족 재료들, 산화아연(ZnO), 또는 Si계의 재료들과 같은 다른 재료계들로 만들어진 반도체 발광 디바이스 및 레이저 다이오드와 같은 LED들 외의 반도체 발광 디바이스가 사용될 수 있다.
도 2에 도시된 디바이스는, 당해 분야에서 알려져 있는 것처럼, 처음에 성장 기판(10) 상에 반도체 구조체를 성장시킴으로써 형성될 수 있다. 성장 기판(10)은 예를 들어 사파이어, 실리콘 카바이드(SiC), 실리콘(Si), 질화갈륨(GaN), 또는 복합 기판들(composite substrates)과 같은 임의의 적합한 기판일 수 있다. n-형 영역(14)은 처음으로 성장될 수 있고, 상이한 조성물들(compositions) 및 도펀트 농도의 다수의 층을 포함할 수 있고, 그러한 다수의 층은 예를 들어 버퍼층들(buffer layers) 또는 핵형성층들(nucleation layers)과 같은 준비층들(preparation layers) 및/또는 n-형이거나 의도적이지 않게 도핑될 수 있는(not intentionally doped), 성장 기판의 제거를 용이하게 하도록 설계된 층들, 및 효율적으로 빛을 방출하기 위해 발광 영역에 대해 바람직한 특정 광학, 재료, 또는 전기적 특징들을 위해 설계된 n-형 또는 심지어 p-형 디바이스 층들을 포함한다. 발광 또는 활성 영역(16)은 n-형 영역 위에 성장된다. 적합한 발광 영역들의 예들은 단일한 두꺼운 또는 얇은 발광층, 또는 차단층들(barrier layers)에 의해 분리된 다수의 얇은 또는 두꺼운 발광층을 포함하는 다중 양자 우물 발광 영역(multiple quantum well light emitting region)을 포함한다. 다음으로, p-형 영역(18)은 발광 영역 위에 성장될 수 있다. n-형 영역처럼, p-형 영역은 상이한 조성, 두께 및 도펀트 농도의 다수의 층을 포함할 수 있고, 이는 의도적이지 않게 도핑된 층들 또는 n-형 층들을 포함한다. 디바이스 내의 모든 반도체 재료의 총 두께는 일부 실시예들에서 10μm보다 작고, 일부 실시예들에서 6μm보다 작다.
p-컨택트 금속(20)은 p-형 영역 상에서 형성된다. p-컨택트 금속(20)은 반사성일 수 있고, 다중-층 스택(multi-layer stack)일 수 있다. 예를 들어, p-컨택트 금속은 p-형 반도체 재료, 반사성 금속층, 및 반사성 금속의 이동(migration)을 방지하거나 감소시키는 가드 금속층(guard metal layer)에 대한 오믹(ohmic) 컨택트를 만드는 층을 포함할 수 있다. 다음으로, 반도체 구조체는 표준 포토리소그래픽적(photolithographic) 동작들(operations)에 의해 패터닝되고, p-컨택트 금속의 전체 두께의 일부분, p-형 영역의 전체 두께의 일부분, 및 발광 영역의 전체 두께의 일부분을 제거하기 위해 에칭되어, 그 위에 금속 n-컨택트(22)가 형성되는 n-형 영역(14)의 표면을 드러내는 적어도 하나의 메사(mesa)를 형성하기 위함이다.
도 2에 도시된 디바이스의 평면도는 도 5에 도시된 평면도와 유사하게 보일 수 있다. n-컨택트(22)는 이하에서 설명되는 두꺼운 금속층(26)과 동일한 형상을 가질 수 있다. p-컨택트(20)는 이하에서 설명되는 두꺼운 금속층(28)과 동일한 형상을 가질 수 있다. n-컨택트 및 p-컨택트는 갭(gap; 24)에 의해 전기적으로 절연되고, 이는 고체, 유전체(dielectric), 전기적 절연 재료, 공기, 대기 가스(ambient gas), 임의의 다른 적합한 재료로 채워질 수 있다. p-컨택트 및 n-컨택트는 임의의 적합한 형상일 수 있고 임의의 적합한 방식으로 배열된다. 반도체 구조체를 패터닝하고 n-컨택트 및 p-컨택트를 형성하는 것은 통상의 기술자에게 잘 알려져 있다. 따라서, n-컨택트 및 p-컨택트의 형상 및 배열은 도 2 및 도 5에 도시된 실시예에 제한되지 않는다.
또한, 단일 발광 디바이스가 도 2에 도시되지만, 도 2에 도시된 디바이스는 이러한 많은 디바이스들을 포함하는 웨이퍼 상에 형성되는 것으로 이해된다. 디바이스들의 웨이퍼 상의 개별 디바이스들 사이의 영역들(13) 내에서, 반도체 구조체는 절연층까지 하향 에칭될 수 있고, 이는 도 2에 도시된 바와 같이 반도체 구조체 또는 성장 기판의 일부인 절연 반도체 층일 수 있다.
도 2에 도시된, n-형 영역, p-형 영역, 및 발광 영역, 및 n-컨택트 및 p-컨택트을 포함하는 반도체 구조체를 포함하는 LED 구조체는, 이하의 도면들에서 구조체(12)에 의해 단순한 형태로 나타난다.
본 발명의 실시예들에서, 두꺼운 금속층들은 LED의 n-컨택트 및 p-컨택트 상에 형성된다. 디바이스들의 웨이퍼가 개별 디바이스들 또는 디바이스들의 작은 그룹으로 다이싱되기(diced) 이전에, 두꺼운 금속층들이 웨어퍼 스케일(wafer scale) 상에 형성될 수 있다. 두꺼운 금속층들은 디바이스들의 웨이퍼가 다이싱된 이후에 도 2의 디바이스 구조체를 지지할 수 있고, 일부 실시예들에서는 성장 기판을 제거하는 동안에 도 2의 디바이스 구조체를 지지할 수 있다.
도 3은 LED(12)의 n-컨택트 및 p-컨택트 상에 형성되는 두꺼운 금속층들을 도시한다. 일부 실시예들에서, 도 3에 도시되지 않은, 베이스 층(base layer)이 처음으로 형성된다. 베이스 층은 금속층 또는 층들이고, 그 위에 두꺼운 금속층들이 증착된다(deposited). 예를 들어, 베이스 층은 n-컨택트 및 p-컨택트에 대한 우수한 접착을 위해 재료가 선택된 접착층(adhesion layer), 및 두꺼운 금속층들에 대한 우수한 접착을 위해 재료가 선택된 시드 층(seed layer)을 포함할 수 있다. 접착층에 적합한 재료들에 대한 예들은 티타늄(Ti), 텅스텐(W), 및 티타늄텅스텐(TiW)과 같은 합금들을 포함하지만 그에 제한되지 않는다. 시드 층에 적합한 재료들에 대한 예들은 구리(Cu)를 포함하지만 그에 제한되지 않는다. 베이스 층 또는 층들은 예를 들어 스퍼터링(sputtering) 또는 증착법(evaporation)과 같은 임의의 적합한 기술에 의해 형성될 수 있다.
베이스 층이 두꺼운 금속층들이 형성될 곳에서만 존재하도록 베이스 층 또는 층들은 표준 리소그래픽적 기술들(standard lithographic techniques)에 의해 패터닝될 수 있다. 다르게는, 포토레지스트(photoresist) 층이 베이스 층 위에 형성되고, 두꺼운 금속층들이 형성될 개구들(openings)을 형성하기 위해 표준 리소그래픽적 기술들에 의해 패터닝될 수 있다.
두꺼운 금속층들(26 및 28)은 LED(12)의 n-컨택트 및 p-컨택트 위에 동시에 형성된다. 두꺼운 금속층들(26 및 28)은 예를 들어 구리(copper), 니켈(nickel), 금(gold), 팔라듐(palladium), 니켈-구리 합금(nickel-copper alloy), 또는 다른 합금들과 같은 임의의 적합한 금속일 수 있다. 두꺼운 금속층들(26 및 28)은 예를 들어 도금을 포함하는 임의의 적합한 기술로 형성될 수 있다. 두꺼운 금속층들(28 및 30)은 일부 실시예들에서 20μm와 500μm 사이일 수 있고, 일부 실시예들에서 30μm와 200μm 사이일 수 있고, 일부 실시예들에서 50μm와 100μm 사이일 수 있다. 두꺼운 금속층들(26 및 28)은 후 처리 단계들 동안, 특히 성장 기판을 제거하는 동안 반도체 구조체를 지지하고, 반도체 구조체로부터 멀어지도록 열을 전도하는 열 통로를 제공하고, 이는 디바이스의 효율을 향상시킬 수 있다.
두꺼운 금속층들(26 및 28)이 형성된 이후에, 전기적 절연 재료(32)가 웨이퍼 위에 형성된다. 전기적 절연 재료(32)는 두꺼운 금속층들(26 및 28) 사이의 갭들(30)을 채우고 LED들(12) 사이의 갭들(34)도 채운다. 전기적 절연 재료(32)는 두꺼운 금속층들(26 및 28)의 상단(tops)의 위에 선택적으로 배치될 수 있다. 전기적 절연 재료(32)는, 금속층들(26 및 28)을 전기적으로 절연하고, 두꺼운 금속층들(26 및 28) 내의 금속(들)과 일치하거나 비교적 가까운 열팽창 계수를 갖도록 선택된다. 예를 들어, 일부 실시예들에서 전기적 절연 재료(32)는 에폭시(epoxy) 또는 실리콘일 수 있다. 전기적 절연 재료(32)는 예를 들어 오버몰딩(overmolding), 인젝션 몰딩(injection molding), 스피닝 온(spinning on), 및 스프레잉 온(spraying on)과 같은 임의의 적합한 기술에 의해 형성될 수 있다. 오버몰딩은 다음과 같이 수행된다: 적절한 크기 및 형상의 몰드(mold)가 제공된다. 몰드는 실리콘 또는 에폭시와 같은 액체 재료로 채워지고, 이는 경화될(cured) 때 경화된(hardened) 전기적 절연 재료를 형성한다. 몰드 및 LED 웨이퍼가 접촉된다. 다음으로, 몰드가 전기적 절연 재료를 경화하기[cure(harden)] 위해 가열된다. 다음으로, 몰드 및 LED 웨이퍼는 분리되어, 전기적 절연 재료(32)를 LED들 사이와 LED들 위에 남기고, 각각의 LED 상의 임의의 갭들을 채운다. 일부 실시예들에서, 최적화된 물리적 및 재료적 특성들을 가진 복합 재료들을 형성하기 위해, 하나 이상의 충전재(fillers)가 몰딩 재료에 첨가된다.
도 4는 선택적 처리 과정을 도시하고, 예를 들어 두꺼운 금속층들(26 및 28) 상에 놓여지는 임의의 전기적 절연 재료를 제거함으로써, 디바이스가 평탄화된다. 전기적 절연 재료(32)는, 예를 들어 마이크로비드 블라스팅(microbead blasting), 플라이 커팅(fly cutting), 칼날(blade)에 의한 커팅(cutting), 연삭(grinding), 연마(polishing), 또는 화학 기계적 연마를 포함하는, 임의의 적합한 기술에 의해 제거될 수 있다. 두꺼운 금속층들(26 및 28) 사이의 전기적 절연 재료(30)는 제거되지 않고, 인접하는 LED들 사이의 전기적 절연 재료(34)는 제거되지 않는다.
도 5는 도 4의 단면도에 도시된 구조체의 평면도이다. 도 4의 단면도는 도 5에서 도시되는 축(axis)에서 취해진다. 도 2에서 도시된 n-컨택트 상의 형성된 두꺼운 금속층(26)은 원형이지만, 임의의 형상을 가질 수 있다. 두꺼운 금속층(26)은 도 2에 도시된 p-컨택트 상에 형성된 두꺼운 금속층(28)에 의해 둘러싸여 있다. 두꺼운 금속층들(26 및 28)은 두꺼운 금속층(26)을 둘러싸는 전기적 절연 재료(30)에 의해 전기적으로 절연되어 있다. 전기적 절연 재료(34)는 디바이스를 둘러싼다.
도 6 및 도 7에 의해 도시된 바와 같이, n-형 및 p-형 영역들에 전기적으로 연결되는 금속층들의 형상 및 배치는 절연 재료 및 금속들의 추가적인 층들을 형성함으로써 변경될 수 있다[즉, 두꺼운 금속층들(26 및 28)은 재배선될 수 있다]. 도 6에서 전기적 절연층(36)이 형성된 다음 표준 리소그래픽적 기술들에 의해 패터닝되어, 두꺼운 금속층(26)에 정렬된 개구(38) 및 두꺼운 금속층(28)에 정렬된 개구(40)를 형성하기 위함이다. 전기적 절연층(36)은 유전체층, 중합체(polymer), 벤조시클로부텐(benzocyclobutene), 실리콘의 산화물(oxide of silicon), 실리콘의 질화물(nitride of silicon), 실리콘(silicone) 및 에폭시(epoxy)를 포함하지만 그에 제한되지 않는 임의의 적합한 재료일 수 있다. 전기적 절연층(36)은 플라즈마 강화 CVD, 스피닝 온, 스프레이 온 및 몰딩을 포함하지만 그에 제한되지 않는 임의의 적합한 기술들에 의해 형성될 수 있다.
도 7에서, 금속 본딩 패드들(42 및 44)은 각각의 두꺼운 금속층들(26 및 28) 상에서 각각의 개구들(38 및 40) 내에 형성된다. 일부 실시예들에서, 금속 본딩 패드들(42 및 44)은 예를 들어 리플로우-솔더링(reflow-soldering)과 같은 PC 보드와 같은 구조체에 대한 연결에 적합하다. 본딩 패드들(42 및 44)은 예를 들어 니켈, 금, 알루미늄, 합금들, 금속들의 스택들, 및 솔더(solder)일 수 있다. 본딩 패드들(42 및 44)은 예를 들어, 도금(plating), 스퍼터링(sputtering), 증착법(evaporation), 스크린 프린팅(screen printing)을 포함하는 임의의 적합한 기술들에 의해 형성될 수 있다. 본딩 패드(42)는 도 1의 n-형 영역(14)에 전기적으로 연결된다. 본딩 패드(44)는 도 1의 p-형 영역(18)에 전기적으로 연결된다.
두꺼운 금속층들 및 본딩 패드들을 가진 디바이스를 형성하기 위한 대안적인 프로세스는 도 8에서 시작되어 도시된다. 도 8에서, 도 3을 참조하여 전술한 바와 같이, 두꺼운 금속층들(26 및 28)이 형성된다. 다음으로, 재배선층들(46 및 48)이 두꺼운 금속층들(26 및 28) 상에 각각 형성된다. 재배선층들(46 및 48)은 두꺼운 금속층들(26 및 28)보다 작다. 예를 들어, 재배선층들(46 및 48)은 먼저 두꺼운 금속층들(26 및 28) 상에 포토레지스트층을 형성하고, 그 다음 포토레지스트층 내의 개구들이 재배선층들(46 및 48)이 형성될 곳에 배치되도록 포토레지스트층을 패터닝함으로써 형성될 수 있다. 그 다음, 재배선층들(46 및 48)은 임의의 적합한 기술에 의해 형성된다. 예를 들어, 재배선층들(46 및 48)은 도금에 의해 형성된 구리일 수 있다.
도 9는 도 8의 단면도에 도시된 구조체의 평면도의 예이다. 재배선층(46)은 두꺼운 금속층(26) 상에 형성되고, 이는 두꺼운 금속층(28)에 의해 둘러싸인다. 갭(24)은 두꺼운 금속층들(26 및 28)을 전기적으로 절연한다. 재배선층(48)은 두꺼운 금속층(28) 상에 형성되지만 두꺼운 금속층(28)보다 작은 측면 범위(lateral extent)를 가진다.
도 3을 참조하여 전술한 바와 같이, 도 10에서, 전기적 절연 재료(50)는 도 8에 도시된 구조체 위에 형성된다. 도 4를 참조하여 전술한 바와 같이, 그 다음에 전기적 절연 재료는 평탄화된다. 전기적 절연 재료(50)는 두꺼운 금속층들(26 및 28) 사이의 갭들(51), 재배선층들(46 및 48) 사이의 갭들(52), 및 인접한 LED들 사이의 갭들(54)을 채운다.
도 11에서, 본딩 패드들(56 및 58)은 재배선층들(46 및 48) 상에 각각 형성된다. 본딩 패드들(56 및 58)은 도 7을 참조하여 전술한 본딩 패드들과 동일할 수 있다. 도 12a 및 12b는 도 11의 단면도에 도시된 구조체의 평면도들을 도시한다. 도 12a에 도시된 실시예에서, 재배선층(46)에 전기적으로 연결된 본딩 패드(56)는 재배선층(46) 및 두꺼운 금속층(26)보다 더 큰 측면 범위를 가지고 있다. 재배선층(48)에 전기적으로 연결된 본딩 패드(58)는 재배선층(48)과 유사한 측면 범위를 가지고 있다. 도 12b에 도시된 실시예에서, 본딩 패드(56)는 본딩 패드(58)의 크기 및 형상과 실질적으로 동일하다. 갭(57)은 본딩 패드들(56 및 58)을 전기적으로 절연한다.
일부 실시예들에서, 성장 기판(10)은 도 7에 도시된 구조체 또는 도 11에 도시된 구조체로부터 제거된다. 성장 기판은 예를 들어 레이저 리프트-오프(laser lift-off), 에칭, 연삭과 같은 기계적 기술들, 또는 기술들의 조합과 같은 임의의 적합한 기술로 제거될 수 있다. 일부 실시예들에서, 성장 기판은 사파이어이고 웨이퍼-스케일 레이저 리프트-오프에 의해 제거된다. 사파이어 기판은 제거 전에 박형화될(thinned) 필요가 없고 다이싱되지 않기 때문에, 이는 성장 기판으로 재사용될 수 있다. 성장 기판을 제거함으로써 노출된 반도체 구조체의 표면, 일반적으로 n-형 영역(14)의 표면은, 예를 들면 광전화학적 에칭(photoelectrochemical etching)에 의해, 선택적으로 박형화(thinned) 및 조면화될(roughened) 수 있다. 일부 실시예들에서, 성장 기판의 전부 또는 일부는 최종 디바이스 구조체의 일부로 남아있다.
다음으로, 디바이스들의 웨이퍼는 개별 LED들 또는 LED들의 그룹으로 다이싱된다. 개별 LED들 또는 LED들의 그룹은 인접하는 소잉(sawing), 스크라이빙(scribing), 브레이킹(breaking), 커팅(cutting)에 의해, 또는 인접하는 LED들 사이의 전기적 절연 재료(34 또는 54)를 다르게 분리하는 것에 의해 분리될 수 있다.
도 7 및 도 11에 도시된 바와 같이, 인접하는 LED들 사이의 전기적 절연 재료(34, 54)는 높이에 비해 폭이 좁을 수 있고, 이는 다이싱 동안 전기적 절연 재료를 LED(12) 및 두꺼운 금속층(26 또는 28)의 측면들로부터 분리하는(pull away) 것을 야기할 수 있다. 전기적 절연 재료(34, 54)가 LED(12)로부터 분리된다면, 지지의 부족은 LED(12)의 균열을 야기할 수 있고, 이는 좋지 못한 디바이스 성능 또는 디바이스 고장(failure)까지도 야기할 수 있다.
일부 실시예들에서, 3차원의 고정하는 형상부들(anchoring features)은 LED(12)의 에지(edge)에서 전기적 절연 재료(34, 54)와 접촉하는 두꺼운 금속층의 측면 상에 형성될 수 있고, 이는 전기적 절연 재료(34, 54)를 제자리에 고정하기 위함이다. 3차원의 고정하는 형상부들은 두꺼운 금속층의 매끄럽고(smooth) 평평한(flat) 측벽을 방해한다. 고정하는 형상부들의 예들은 도 13, 14, 및 15에 도시된다. 도 13, 14, 및 15는 p-형 영역(18)과 전기적으로 연결된 두꺼운 금속층(28)의 측벽 상에 형성된 고정하는 형상부들을 도시하지만, 고정하는 형상부들은 두꺼운 금속층(26) 또는 두꺼운 금속층(28), 중 어느 하나 또는 둘 모두에 형성될 수 있다. 또한, 디바이스의 에지와 마주하는 측벽 상의 고정하는 형상부를 형성하는 것을 대신하여, 또는 그에 추가하여, 고정하는 형상부는 LED의 내부에 있는 두꺼운 금속층의 측벽 상에서 형성될 수 있다[예컨대 도 11에서 도시된 바와 같이 전기적 절연 재료(51)와 접촉하는 두꺼운 금속층(26 또는 28)의 측벽 상에서 형성될 수 있다].
도 13에 도시된 구조체에서, 고정하는 형상부는 그것이 없었더라면 평평했을 두꺼운 금속층(28)의 측벽 내에 형성된 함몰부(60)이다. 함몰부(60)는 전기적 절연 재료를 고정하기 위해 전기적 절연 재료(34, 54)로 채워진다.
도 14에 도시된 구조체에서, 고정하는 형상부는 그것이 없었더라면 평평했을 두꺼운 금속층(28)의 측벽으로부터 돌출되는 돌출부(protrusion; 62)이다.
도 15에 도시된 구조체에서, 고정하는 형상부는 일련의 함몰부들 및/또는 돌출부들(64)이다.
도 16, 17, 18, 19, 20 및 21에 도시된 바와 같이, 함몰부(60) 또는 돌출부(62)는 일련의 금속 형성, 전기적 절연 재료 형성, 평판화, 및 패터닝 단계들로부터 형성될 수 있다. 두꺼운 금속층(28)의 일부만이 도시된다. 도시된 바와 같이 고정하는 형상부들을 가진 두꺼운 금속층(26)도 형성될 수 있다. 도 16, 17, 18, 19, 20 및 21에 설명된 프로세스는 도 3, 4, 6, 및 7에 도시된 프로세스 또는 도 8, 10, 및 11에 도시된 프로세스 중 하나와 함께 사용될 수 있다. 이하의 설명에서 금속층 부분들은 도금에 의해 형성되고, 전기적 절연 재료 부분들은 몰딩에 의해 형성되지만, 임의의 적합한 금속 증착 또는 절연 재료 증착 기술이 사용될 수 있다.
도 16에서, 전술한 바와 같이, 두꺼운 금속층의 제1 부분(28A)은 LED(12) 위에 도금된다. 도 17에서, 전술한 바와 같이, 전기적 절연 재료(34 또는 54)의 제1 부분(34A)은 제1 금속 부분(28A) 위에 몰딩되고, 그 다음 평탄화된다. 그 다음, 포토레지스트층은 형성되고 두꺼운 금속층(28)의 제2 부분(28B)이 형성될 곳에 개구들을 형성하기 위해 패터닝된다. 도 18에서, 제2 금속 부분(28B)은 제1 금속 부분(28A) 상에 도금된다. 도 18에서 도시되었듯이, 제2 금속 부분(28B)은 제1 금속 부분(28A)보다 더 큰 측면 범위를 가진다. 도 19에서, 전기적 절연 재료(34 또는 54)의 제2 부분(34B)은 제2 금속 부분(28B) 위에 몰딩되고, 그 다음 평탄화된다. 다음으로, 포토레지스트층이 형성되고, 두꺼운 금속층(28)의 제3 부분(28C)이 형성될 곳에 개구들을 형성하기 위해 패터닝된다. 도 20에서, 제3 금속 부분(28C)은 제2 금속 부분(28B) 상에 도금된다. 도 20에서 도시되었듯이, 제3 금속 부분(28C)은 제2 금속 부분(28B)보다 더 작은 측면 범위를 가진다. 제1 금속 부분(28A) 및 제3 금속 부분(28C)을 넘어 연장되는 제2 금속 부분(28B)은 돌출부(62)를 형성하고, 이는 전기적 절연 재료(34A, 34B, 및 34C)를 고정한다. 도 16, 17, 18, 19, 20, 및 21에 도시된 처리 단계들이 도 13, 14, 및 15에 도시된 구조체들 중 임의의 것을 형성하기 위해 수정 및/또는 반복될 수 있다는 것은 통상의 기술자에게 명백할 것이다.
전술된 구조체들에서, 디바이스의 측면들, 즉 전기적 절연 재료(도 7의 34 및 도 11의 54)의 측면들은, 빛을 흡수할 수 있다. 특히, 혼합 챔버들(mixing chambers)을 사용하는 응용에서는, 모든 표면이 가능한 한 반사성이 되도록 하는 것이 중요하다. 일부 실시예들에서, 다이싱 후에 전기적 절연 재료(34, 54)의 측면들이 반사성이 되도록, 반사성 재료가 절연 재료(34, 54)에 첨가된다. 예를 들어, 고 반사성 이산화티타늄(TiO2) 및/또는 규산칼슘(calcium silicate) 입자들이 도 3을 참조하여 전술한 바와 같이 예를 들어 몰딩되거나 다르게 웨이퍼 위에 배치된 에폭시 또는 실리콘일 수 있는 전기적 절연 재료와 혼합될 수 있다.
일부 실시예들에서, 반사성 재료에 더하여 또는 반사성 재료 대신에, 열 전도성 재료가 절연 재료(34, 54)에 첨가될 수 있다. 예를 들어, 알루미늄 질화물(aluminum nitride), 이산화실리콘(SiO2), 흑연(graphite), 질화붕소(BN), 또는 임의의 다른 적합한 재료들의 입자들이 절연 재료(34, 54)에 첨가되어, 이는 구조체의 열 전도성을 향상시키고/향상시키거나, 절연 재료의 열팽창 계수(coefficient of thermal expansion: CTE)를 반도체 구조체, 두꺼운 금속층들, 또는 양쪽 모두의 열팽창 계수에 더욱 근접하게 일치하도록 조작(engineer)할 수 있다.
도 22에 도시된 바와 같이, 일부 실시예들에서, 디바이스의 에지들이 전기적 절연 재료(34, 54) 대신에 두꺼운 금속층(28)의 측벽들이 되도록, 디바이스가 다이싱된다. 일부 실시예들에서, 다이싱 이후에, 두꺼운 금속층(28)의 측벽들은, 표면 거칠기(roughness)를 감소시키기 위해, 예를 들어 습식 화학적 에칭(wet chemical etching)에 의하여 처리된다(treated). 표면 거칠기의 감소는 측벽들의 반사도(reflectivity)를 증가시킬 수 있다. 일부 실시예들에서, 다이싱 이후에, 디바이스가 다이싱을 위해 사용되는 핸들링 포일(handling foil)에 여전히 부착되어 있는 동안, 알루미늄(Al), 니켈(Ni), 크롬(Cr), 팔라듐(Pd) 또는 은(Ag) 코팅, 반자성 합금, 또는 반자성 코팅들의 스택과 같은 반사성 금속 코팅(66)은 두꺼운 금속층(28)의 측면들에, 예를 들어 물리 기상 증착(physical vapor deposition) 또는 무전해 도금(electroless plating)에 의해 형성된다.
일부 실시예들에서, 측면 코팅(66)은 디바이스가 다이싱을 위한 핸들링 포일에 여전히 부착되어 있으면서, 디바이스가 다이싱된 이후에 디바이스의 측벽들 위에 위치하는 절연 반사성 재료이다. 예를 들어 개별 디바이스들이 분리될 수 있고, 개별 디바이스들이 핸들링 포일 위에 있는 동안, 분리 레인들(lanes)이 고 반사성 재료로 채워질 수 있다. 그 다음에, 고 반사성 재료가 다시 분리될 수 있다. 디바이스들의 웨이퍼가 두 분리 단계들을 수용하도록 충분히 넓은 분리 레인들로 형성될 수 있고, 아니면 핸들링 포일이 두 분리 단계들을 수용하도록 2회 스트레칭될(stretched) 수 있다. 적합한 반사성 재료들의 예들은 실리콘, 또는 실리콘 또는 이산화티타늄(TiO2) 입자들과 같은 반사성 입자들로 채워진 에폭시와 같은 투명 재료를 포함한다.
필터, 렌즈, 이색성(dichroic)의 재료, 또는 파장 변환 재료와 같은 하나 이상의 선택적 구조체는 다이싱 이전에 또는 이후에 LED들 위에 형성될 수 있다. 파장 변환 재료는 발광 디바이스에 의해 방출되어 파장 변환 재료에 입사하는 빛의 전부 또는 일부만이 파장 변환 재료에 의해 변환될 수 있도록 형성될 수 있다. 그럴 필요가 있는 것은 아니지만, 발광 디바이스에 의해 방출된 변환되지 않은 빛은 빛의 최종 스펙트럼의 일부일 수 있다. 일반적 조합들의 예들은 황색 방출 파장 변환 재료가 결합된 청색 방출 LED, 녹색 및 적색 방출 파장 변환 재료들이 결합된 청색 방출 LED, 청색 및 황색 방출 파장 변환 재료들이 결합된 UV 방출 LED, 및 청색, 녹색, 및 적색 방출 파장 변환 재료들이 결합된 UV 방출 LED를 포함한다. 디바이스로부터 방출된 빛의 스펙트럼을 조정하기(tailor) 위해 빛의 다른 색들을 방출하는 파장 변환 재료들이 추가될 수 있다. 파장 변환 재료는 종래의 인광체(phosphor) 입자들, 양자 점들(quantum dots), 유기 반도체들(organic semiconductors), II-VI 족 또는 III-V 족 반도체들, II-VI 족 또는 III-V 족 반도체 양자 점들 또는 나노결정들(nanocrystals), 염료들(dyes), 중합체들(polymers), 또는 냉광을 방출하는 질화갈륨(GaN)과 같은 재료들일 수 있다. Y3Al5O12:Ce(YAG), Lu3Al5O12:Ce(LuAG), Y3Al5 - xGaxO12:Ce(YAlGaG), (Ba1 - xSrx)SiO3:Eu(BOSE)와 같은 가넷계(garnet-based) 인광체들, 및 (Ca,Sr)AlSiN3:Eu 및 (Ca,Sr,Ba)2Si5N8:Eu와 같은 질화물계(nitride-based)의 인광체들과 같은 인광체들을 포함하지만 그에 제한되지 않는 임의의 적합한 인광체(phosphor)가 사용될 수 있다.
두꺼운 금속층들(26 및 28), 및 두꺼운 금속층들 사이의 및 인접하는 LED들 사이의 갭들을 채우는 전기적 절연 재료는 실리콘 또는 세라믹 마운트와 같은 추가적인 마운트가 필요하지 않도록 반도체 구조체에 대해 기계적인 지지를 제공한다. 마운트를 제거하는 것은 디바이스의 비용을 줄일 수 있고, 디바이스를 형성하는 데 필요한 처리를 단순화할 수 있다.
본 발명을 상세하게 설명하여, 통상의 기술자는 본 개시가 주어질 때, 본 명세서에서 설명된 발명의 개념의 정신으로부터 벗어남 없이 변경들이 본 발명에 수정들이 만들어질 수 있다는 것을 인식할 것이다. 그러므로, 본 발명의 범위는 도시되고 설명되는 특정한 실시예들에 한정되는 것으로 의도되지 않는다.

Claims (12)

  1. 디바이스로서,
    n-형 영역과 p-형 영역 사이에 개재된(sandwiched) 발광층(light emitting layer)을 포함하는 반도체 구조체(semiconductor structure); 및
    제1 및 제2 금속 컨택트들(contacts)
    을 포함하고,
    상기 제1 금속 컨택트는 상기 n-형 영역과 직접 접촉을 하고, 상기 제2 금속 컨택트는 상기 p-형 영역과 직접 접촉하고,
    제1 및 제2 금속층들은 상기 제1 및 제2 금속 컨택트들 상에 각각 배치되고, 상기 제1 및 제2 금속층들은 상기 반도체 구조체를 기계적으로 지지하기에 충분히 두껍고, 상기 제1 및 제2 금속층들 중 하나에 인접한 상기 디바이스의 측벽(sidewall)의 일부는 반사성(reflective)인, 디바이스.
  2. 제1항에 있어서,
    상기 반사성 측벽은 상기 제1 및 제2 금속층들 중 하나의 측벽 상에 배치된 반사성 금속인, 디바이스.
  3. 제1항에 있어서,
    상기 반사성 측벽은 상기 제1 및 제2 금속층들 중 하나의 측벽에 인접하게 배치된 반사성 전기적 절연 재료(reflective electrically insulating material)인, 디바이스.
  4. 제3항에 있어서,
    상기 반사성 전기적 절연 재료는 실리콘(silicone) 및 에폭시(epoxy) 중 하나에 배치된 이산화티타늄(TiO2)을 포함하는, 디바이스.
  5. 제1항에 있어서,
    상기 제1 및 제2 금속층들은 50μm보다 두꺼운, 디바이스.
  6. 반도체 디바이스들의 웨이퍼를 제공하는 단계 - 상기 웨이퍼는,
    n-형 영역과 p-형 영역 사이에 개재된 발광층을 포함하는 반도체 구조체; 및
    각각의 반도체 디바이스에 대한 제1 및 제 2 금속 컨택트들
    을 포함하고,
    각각의 제1 금속 컨택트는 상기 n-형 영역과 직접 접촉을 하고, 각각의 제2 금속 컨택트는 상기 p-형 영역과 직접 접촉함 - ;
    상기 웨이퍼 상의 각각의 반도체 디바이스의 상기 제1 및 제2 금속 컨택트들 상에 제1 및 제2 금속층들을 각각 형성하는 단계 - 상기 제1 및 제2 금속층들은 후 처리 동안 상기 반도체 구조체를 지지하기에 충분히 두꺼움 - ;
    상기 제1 및 제2 금속층들을 형성한 후, 상기 제1 및 제2 금속층들 사이의 공간들을 채우는 전기적 절연층을 형성하는 단계; 및
    상기 제1 및 제2 금속층들 중 하나의 측벽에 인접하게 배치된 반사성 영역을 형성하는 단계
    를 포함하는 방법.
  7. 제6항에 있어서,
    상기 제1 및 제2 금속층들을 형성하는 단계는 상기 웨이퍼 상에 제1 및 제2 금속층들을 도금하는(plating) 단계를 포함하는, 방법.
  8. 제6항에 있어서,
    상기 반사성 영역을 형성하는 단계는 반사성 재료로 상기 전기적 절연층을 형성하는 단계를 포함하는, 방법.
  9. 제8항에 있어서,
    상기 반사성 재료는 실리콘 및 에폭시 중 하나와 혼합된 이산화티타늄(TiO2)을 포함하는, 방법.
  10. 제6항에 있어서,
    상기 반사성 영역을 형성하는 단계는 상기 제1 및 제2 금속층들 중 하나의 측벽 상에 반사성 금속을 형성하는 단계를 포함하는, 방법.
  11. 제10항에 있어서,
    핸들링 포일(handling foil)에 상기 웨이퍼를 부착하는 단계; 및
    상기 핸들링 포일에 부착되어 있는 동안 상기 웨이퍼를 개별 반도체 디바이스들 또는 반도체 디바이스들의 그룹들로 다이싱하는(dicing) 단계
    를 더 포함하고;
    상기 제1 및 제2 금속층들 중 하나의 측벽 상에 반사성 금속을 형성하는 단계는, 상기 웨이퍼가 상기 핸들링 포일에 여전히 부착되어 있는 동안, 상기 웨이퍼를 다이싱한 이후에 상기 반사성 금속을 증착하는(depositing) 단계를 포함하는, 방법.
  12. 제6항에 있어서,
    핸들링 포일에 상기 웨이퍼를 부착하는 단계; 및
    상기 핸들링에 포일에 부착되어 있는 동안 상기 웨이퍼를 개별 반도체 디바이스들 또는 반도체 디바이스들의 그룹들로 다이싱하는 단계
    를 더 포함하고;
    상기 제1 및 제2 금속층들 중 하나의 측벽에 인접하게 배치된 반사성 영역을 형성하는 단계는, 상기 웨이퍼가 상기 핸들링 포일에 여전히 부착되어 있는 동안, 상기 웨이퍼를 다이싱함으로써 형성되는 영역 내의 상기 측벽에 인접한 전기적 절연 반사성 시트(electrically insulating reflective sheet)를 증착하는(depositing) 단계를 포함하는, 방법.
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