KR20140099762A - 탄화규소 전계효과 트랜지스터 및 그의 제조방법 - Google Patents

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구상모
강민석
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광운대학교 산학협력단
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Abstract

본 발명은 탄화규소 전계효과 트랜지스터 및 그의 제조방법에 관한 것으로, 본 발명에 따른 방법은 탄화규소 기판 상에 에피탁시층을 형성하는 단계, 에피탁시층에 웰 영역을 형성하는 단계, 웰 영역의 내부에 도핑 영역을 형성하는 단계, 웰 영역과 미리 정해져 있는 거리만큼 이격된 에피탁시층에 매립 영역을 형성하는 단계, 매립 영역 및 채널 영역 상에 게이트 산화막을 형성하는 단계, 게이트 산화막 및 도핑 영역 상에 상부 금속막을 형성하는 단계, 그리고 탄화규소 기판의 후면에 하부 금속막을 형성하는 단계를 포함한다. 본 발명에 의하면, 탄화규소를 이용한 전계효과 트랜지스터의 항복 전압과 문턱 전압을 동시에 향상시킬 수 있다.

Description

탄화규소 전계효과 트랜지스터 및 그의 제조방법{Silicon Carbide MOSFET and Manufacturing Method thereof}
본 발명은 탄화규소 전계효과 트랜지스터 및 그의 제조방법에 관한 것으로, 보다 자세하게는 탄화규소를 이용한 전계효과 트랜지스터의 항복 전압과 문턱 전압을 동시에 개선할 수 있는 탄화규소 전계효과 트랜지스터 및 그의 제조방법에 관한 것이다.
일반적으로 전계효과 트랜지스터는 게이트(gate)에 인가된 전압의 크기에 따라 채널(channel) 영역의 변화를 통해 드레인(drain) 전류를 제어하는 트랜지스터의 일종이다. 특히, 탄화규소 전계효과 트랜지스터(Silicon Carbide MOSFET)는 탄화규소가 3.3eV 정도의 넓은 밴드갭(band gap)과 4.9W/cm-K의 높은 열전도 계수를 가짐으로 인해 고전압 및 600℃의 고온에서 매우 유용한 특성을 가진 소자로 알려져 있다. 또한, 동일한 면적에서 실리콘 소자에 비해 온 상태의 전류를 20배 이상 높일 수 있기 때문에 고전압 대전력의 전력 반도체 소자를 제작하는데 매우 유리한 장점이 있다.
이와 같은 탄화규소 전계효과 트랜지스터를 연구하는 분야에서는 항복 전압과 문턱 전압을 개선하기 위한 개발이 이루어져 왔다.
이에 따라, 항복 전압을 높이기 위하여 가드링(guard ring) 구조가 개발되었으며, 문턱 전압을 낮추기 위해서는 짧은 채널 영역을 형성하기 위한 자기 정렬(self-align) 방법이 개발되었다.
하지만, 종래의 방법으로는 문턱 전압의 특성이 향상되면 항복 전압의 특성이 낮아지거나 항복 전압의 특성이 향상되면 문턱 전압의 특성이 낮아지기 때문에 항복 전압과 문턱 전압을 동시에 개선하지 못하는 문제점이 있었다.
KR 1998-0012608 A
따라서 본 발명이 해결하고자 하는 과제는 웰(well) 영역과 미리 정해져 있는 거리만큼 이격된 에피탁시층에 P형의 매립(Buried-P) 영역을 형성하여 탄화규소를 이용한 전계효과 트랜지스터의 항복 전압과 문턱 전압을 동시에 향상시킬 수 있는 탄화규소 전계효과 트랜지스터 및 그의 제조방법을 제공하는 것이다.
상기한 과제를 해결하기 위한 본 발명의 일 실시예에 따른 탄화규소 전계효과 트랜지스터의 제조방법은 탄화규소 기판 상에 에피탁시층을 형성하는 단계, 상기 에피탁시층에 웰 영역을 형성하는 단계, 상기 웰 영역의 내부에 도핑 영역을 형성하는 단계, 상기 웰 영역과 미리 정해져 있는 거리만큼 이격된 상기 에피탁시층에 매립 영역을 형성하는 단계, 상기 매립 영역 및 채널 영역 상에 게이트 산화막을 형성하는 단계, 상기 게이트 산화막 및 상기 도핑 영역 상에 상부 금속막을 형성하는 단계, 그리고 상기 탄화규소 기판의 후면에 하부 금속막을 형성하는 단계를 포함한다.
상기 웰 영역과 미리 정해져 있는 거리만큼 이격된 상기 에피탁시층에 매립 영역을 형성하는 단계는 상기 웰 영역과 미리 정해져 있는 거리만큼 이격된 상기 에피탁시층에 P형 이온을 주입하는 이온 주입법을 사용하여 P형의 매립 영역을 형성하는 단계를 포함할 수 있다.
상기 매립 영역은 도핑 농도가 1×1018 ㎝-3 ~ 1×1020 ㎝-3 일 수 있다.
상기 매립 영역은 상기 도핑 농도가 1×1019 ㎝-3 일 수 있다.
상기 매립 영역과 상기 웰 영역 간의 거리는 0.1 um ~ 1.0 um 일 수 있다.
상기 매립 영역과 상기 웰 영역 간의 거리는 0.5 um 일 수 있다.
한편, 본 발명의 일 실시예에 따른 탄화규소 전계효과 트랜지스터는 탄화규소 기판 상에 형성되는 에피탁시층, 상기 에피탁시층에 형성되는 웰 영역, 상기 웰 영역의 내부에 형성되는 도핑 영역, 상기 웰 영역과 미리 정해져 있는 거리만큼 이격된 상기 에피탁시층에 형성되는 매립 영역, 상기 매립 영역 및 채널 영역 상에 형성되는 게이트 산화막, 상기 게이트 산화막 및 상기 도핑 영역 상에 형성되는 상부 금속막, 그리고 상기 탄화규소 기판의 후면에 형성되는 하부 금속막를 포함한다.
상기 매립 영역은 P형 이온을 주입하는 이온 주입법을 사용하여 형성되는 P형의 매립 영역을 포함할 수 있다.
상기 매립 영역은 도핑 농도가 1×1018 ㎝-3 ~ 1×1020 ㎝-3 일 수 있다.
상기 매립 영역은 상기 도핑 농도가 1×1019 ㎝-3 일 수 있다.
상기 매립 영역과 상기 웰 영역 간의 거리는 0.1 um ~ 1.0 um 일 수 있다.
상기 매립 영역과 상기 웰 영역 간의 거리는 0.5 um 일 수 있다.
이와 같이 본 발명의 실시예에 따른 탄화규소 전계효과 트랜지스터 및 그의 제조방법에 따르면, 웰(well) 영역과 미리 정해져 있는 거리만큼 이격된 에피탁시층에 P형의 매립(Buried-P) 영역을 형성하여 탄화규소 반도체를 이용한 전계효과 트랜지스터의 항복 전압과 문턱 전압을 동시에 향상시킬 수 있는 장점이 있다.
보다 구체적으로는, 수직형 전계효과 트랜지스터의 Buried-P 구조를 이용하여 PN 접합에서의 공핍 영역 확장에 기인함으로써 항복 전압을 향상시킬 수 있고, 수직형 전계효과 트랜지스터의 짧은 채널 구조를 이용하여 문턱 전압을 향상시킬 수 있는 장점이 있다.
도 1은 본 발명의 일 실시예에 따른 탄화규소 전계효과 트랜지스터의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 매립(Buried-P) 영역의 도핑 농도에 따른 항복 전압을 비교하는 그래프이다.
도 3은 본 발명의 일 실시예에 따른 매립(Buried-P) 영역과 웰 영역 간의 거리에 따른 항복 전압을 비교하는 그래프이다.
도 4는 본 발명의 일 실시예에 따른 탄화규소 전계효과 트랜지스터의 제조과정을 보여주는 동작 흐름도이다.
도 5 내지 도 11은 본 발명의 일 실시예에 따른 탄화규소 전계효과 트랜지스터의 제조과정을 나타내는 단면도들이다.
도 12는 제1 및 제2 디바이스의 항복 전압과 문턱 전압을 비교하는 그래프이다.
그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 탄화규소 전계효과 트랜지스터의 단면도를 나타낸다.
도 1에 도시한 바와 같이, 탄화규소 전계효과 트랜지스터(100)는 탄화규소 기판(110), 에피탁시층(120), 웰(well) 영역(130), 도핑 영역(140), 매립 영역(150), 게이트 산화막(160), 상부 금속막(172) 및 하부 금속막(174)을 포함하여 구성된다.
에피탁시층(120)은 탄화규소 기판(110) 상에 형성된다. 여기서, 에피탁시층(120)은 드리프트층(drift layer)으로, N형으로 도핑(doping)될 수 있다.
웰(well) 영역(130)은 에피탁시층(120)에 형성된다. 보다 구체적으로 설명하면, 에피탁시층(120)에 P형 이온을 주입하는 이온 주입법을 사용하여 P형의 웰 영역(130)을 형성할 수 있다. 여기서, 이온 주입법은 반도체의 기판에 특정 불순물의 이온을 주입해서 반도체 소자를 만드는 기술로, 반도체에는 거의 순수에 가까운 진성 반도체와 그것에 불순물을 가한 불순물 반도체가 있다. P형이라든가 N형이라고 하는 것은 불순물 반도체를 말하는 것인데, 이온 주입법은 이 불순물 반도체를 만드는 방법 중 하나로, 목적하는 불순물을 이온으로 하고, 수십~수백 keV로 가속한 이온빔을 만들어서 반도체의 기판에 주입할 수 있다. 그리고, 이온을 주입하면, 이온에 의해서 기판의 결정 속에 결함이 생기는데 적당한 열처리를 하면 결함은 없어지고 불순물이 결정격자 속에 넣어질 수 있다. 또한, 이온 주입이 불필요한 부분은 이온 주입 차단용 마스크를 형성하여 이온이 에피탁시층(120)에 주입되지 않도록 하고, 이온 주입이 끝난 후에는 이온 주입 차단용 마스크를 화학적 또는 물리적 방법으로 제거할 수 있다.
도핑 영역(140: 140a, 140b)은 웰 영역(130)의 내부에 형성될 수 있다. P형 웰 영역(130)의 내부에 N형 이온을 주입하여 N형의 도핑 영역(140a)을 형성하고, P형 이온을 주입하여 P형의 도핑 영역(140b)을 형성할 수 있다. 이때, 채널 영역(C)의 길이를 짧게 조절하여 문턱 전압을 줄일 수 있으며, 이에 따라 문턱 전압의 특성을 향상시킬 수 있다.
매립 영역(150)은 웰 영역(130)과 미리 정해져 있는 거리(T)만큼 이격된 에피탁시층(120)에 형성될 수 있다. 즉, P형 웰 영역(130)과 미리 정해져 있는 거리(T)만큼 이격된 에피탁시층(120)에 P형 이온을 주입하는 이온 주입법을 사용하여 P형의 매립(Buried-P) 영역(150)을 형성할 수 있다.
여기서, 매립 영역(150)의 도핑 농도는 1×1018 ㎝-3 ~ 1×1020 ㎝-3 일 수 있으며, 매립 영역(150)과 웰 영역(130) 간의 거리는 0.1 um ~ 1.0 um 일 수 있다. 매립 영역(150)의 도핑 농도가 1×1018 ㎝-3 ~ 1×1020 ㎝-3 인 구간과, 매립 영역(150)과 웰 영역(130) 간의 거리가 0.1 um ~ 1.0 um 인 구간에서는 항복 전압이 1000V 이상으로 높아지고, 그 이외의 구간에 대해서는 항복 전압이 1000V 미만으로 낮아지기 때문에 상술한 구간(매립 영역(150)의 도핑 농도가 1×1018 ㎝-3 ~ 1×1020 ㎝-3 인 구간, 매립 영역(150)과 웰 영역(130) 간의 거리가 0.1 um ~ 1.0 um 인 구간)에서는 항복 전압의 특성을 향상시킬 수 있다.
도 2는 본 발명의 일 실시예에 따른 매립(Buried-P) 영역의 도핑 농도에 따른 항복 전압을 비교하는 그래프 및 도 3은 본 발명의 일 실시예에 따른 매립(Buried-P) 영역과 웰 영역 간의 거리에 따른 항복 전압을 비교하는 그래프를 나타낸다.
도 2를 참조하여 매립 영역(150)에 대하여 보다 자세하게 설명하면, 특히, 본 발명에 따른 매립 영역(150)의 도핑 농도는 1×1019 ㎝-3 로 이루어질 수 있다. 매립 영역(150)의 깊이(D, depth)가 0.2 um이고, 매립 P 영역(150)의 길이(L, length)가 1 um이고, 매립 영역(150)과 웰 영역(130) 간의 거리가 0.5 um인 경우, 매립 영역(150)의 도핑 농도가 1×1019 ㎝-3 로 형성되면, 항복 전압(VB)은 최적화되어 1750v로 가장 높게 측정될 수 있으며, 이와 같이 매립 영역(150)의 도핑 농도가 1×1019 ㎝-3인 구간에서는 항복 전압이 가장 높아지기 때문에 전력 반도체 소자에서 이점을 가질 수 있다.
도 3에서 매립 영역(150)과 웰 영역(130) 간의 거리(T)는 0.5 um로 이루어질 수 있다. 매립 영역(150)의 깊이(D, depth)가 0.2 um이고, 매립 영역(150)의 길이(L, length)가 1 um이고, 매립 영역(150)의 도핑 농도가 1×1019 ㎝-3 인 경우, 매립 영역(150)과 웰 영역(130) 간의 거리(T)가 0.5 um로 형성되면, 항복 전압(VB)은 1750v로 가장 높게 측정될 수 있으며, 상기와 마찬가지로, 매립 영역(150)과 웰 영역(130) 간의 거리(T)가 0.5 um인 구간에서는 항복 전압이 가장 높아지기 때문에 전력 반도체 소자에서 이점을 가질 수 있다.
또한, 매립 영역(150)의 깊이와 길이는 항복 전압에 영향을 미치지 않으나, 매립 영역(150)의 길이가 길어질 경우, 전력 반도체 소자 전체의 사이즈가 증가되기 때문에 온 저항이 증가할 수 있다.
게이트 산화막(160)은 매립 영역(150)과 탄화규소 전계효과 트랜지스터(100)의 채널 영역(C) 상에 형성될 수 있다. 게이트 전극의 접합을 위하여 탄화규소 표면 전체에 걸쳐 열산화막(미도시)을 형성하고, 그 열산화막의 탄화규소 전계효과 트랜지스터 중심부의 채널 영역(C)을 제외한 나머지 영역을 제거함으로써 게이트 산화막(160)을 형성할 수 있다.
상부 금속막(172: 172a, 172b)은 게이트 산화막(160) 및 도핑 영역(140) 상에 형성될 수 있다. 보다 구체적으로 설명하면, 게이트 산화막(160) 상에 게이트(gate) 전극을 이루는 제1 상부 금속막(172a)을 형성하고, 도핑 영역(140) 상에 소스(source) 전극을 이루는 제2 상부 금속막(172b)을 형성할 수 있다. 이때, 상부 금속막(172)의 형성을 위하여 니켈(Ni), 알루미늄(Al) 또는 금(Au) 등이 사용될 수 있다.
하부 금속막(174)은 탄화규소 기판(110)의 후면에 형성될 수 있다. 여기서, 하부 금속막(174)은 탄화규소 기판의 후면에 드레인(drain) 전극을 이루도록 형성될 수 있다. 이때에도 하부 금속막(174)의 형성을 위하여 니켈(Ni), 알루미늄(Al) 또는 금(Au) 등이 사용될 수 있다.
이하에서는 본 발명의 일 실시예에 따른 탄화규소 전계효과 트랜지스터의 제조과정에 대하여 보다 자세하게 설명하도록 한다.
도 4는 본 발명의 일 실시예에 따른 탄화규소 전계효과 트랜지스터의 제조과정을 보여주는 동작 흐름도 및 도 5 내지 도 11은 본 발명의 일 실시예에 따른 탄화규소 전계효과 트랜지스터의 제조과정을 나타내는 단면도들을 나타낸다.
도 4 및 도 5를 참조하면, 탄화규소 기판(110) 상에 에피탁시층(120)을 형성한다(S410). 여기서, 에피탁시층(120)은 드리프트층(drift layer)으로, N형으로 도핑(doping)될 수 있다.
에피탁시층(120)을 형성한 후, 도 6에서와 같이, 에피탁시층(120)에 웰(well) 영역(130)을 형성한다(S420). 보다 구체적으로 설명하면, 에피탁시층(120)에 P형 이온을 주입하는 이온 주입법을 사용하여 P형의 웰 영역(130)을 형성할 수 있다. 여기서, 이온 주입법은 반도체의 기판에 특정 불순물의 이온을 주입해서 반도체 소자를 만드는 기술로, 반도체에는 거의 순수에 가까운 진성 반도체와 그것에 불순물을 가한 불순물 반도체가 있다. P형이라든가 N형이라고 하는 것은 불순물 반도체를 말하는 것인데, 이온 주입법은 이 불순물 반도체를 만드는 방법 중 하나로, 목적하는 불순물을 이온으로 하고, 수십~수백 keV로 가속한 이온빔을 만들어서 반도체의 기판에 주입할 수 있다. 이온을 주입하면, 이온에 의해서 기판의 결정 속에 결함이 생기는데 적당한 열처리를 하면 결함은 없어지고 불순물이 결정격자 속에 넣어질 수 있다. 그리고, 이온 주입이 불필요한 부분은 이온 주입 차단용 마스크를 형성하여 이온이 에피탁시층(120)에 주입되지 않도록 하고, 이온 주입이 끝난 후에는 이온 주입 차단용 마스크를 화학적 또는 물리적 방법으로 제거할 수 있다.
다음으로, 도 7에서와 같이, 웰 영역(130)의 내부에 도핑 영역(140: 140a, 140b)을 형성한다(S430). P형 웰 영역(130)의 내부에 N형 이온을 주입하여 N형의 도핑 영역(140a)을 형성하고, P형 이온을 주입하여 P형의 도핑 영역(140b)을 형성할 수 있다. 이때, 채널 영역(C)의 길이를 짧게 하여 문턱 전압을 줄일 수 있으며, 이에 따라 문턱 전압의 특성이 향상될 수 있다.
그 다음, 웰 영역(130)과 미리 정해져 있는 거리(T)만큼 이격된 에피탁시층(120)에 매립 영역(150)을 형성할 수 있다(S440). 즉, P형 웰 영역(130)과 미리 정해져 있는 거리(T)만큼 이격된 에피탁시층(120)에 P형 이온을 주입하는 이온 주입법을 사용하여 P형의 매립(Buried-P) 영역(150)을 형성할 수 있다.
여기서, 매립 영역(150)의 도핑 농도는 1×1018 ㎝-3 ~ 1×1020 ㎝-3 일 수 있는데, 특히, 본 발명의 일 실시예에 따른 매립 영역(150)의 도핑 농도는 1×1019 ㎝-3일 수 있다.
또한, 매립 영역(150)과 웰 영역(130) 간의 거리는 0.1 um ~ 1.0 um 일 수 있으며, 특히, 본 발명의 일 실시예에 따른 매립 영역(150)과 웰 영역(130) 간의 거리(T)는 0.5 um일 수 있다.
이와 같이, 매립 영역(150)의 도핑 농도 및 매립 영역(150)과 웰 영역(130) 간의 거리가 상술한 조건을 각각 만족할 경우, 도 2 및 도 3에 도시한 바와 같이, 항복 전압이 높아지기 때문에 항복 전압의 특성을 향상시킬 수 있다.
다음으로, 매립 영역(150)과 탄화규소 전계효과 트랜지스터의 채널 영역(C) 상에 게이트 전극(170a)의 접합을 위한 게이트 산화막(160)을 형성한다(S450). 게이트 산화막(160)을 형성하기 위하여 탄화규소 표면 전체에 걸쳐 열산화막(미도시)을 형성하고, 그 열산화막의 탄화규소 전계효과 트랜지스터의 채널 영역(C)을 제외한 나머지 영역을 제거함으로써 게이트 산화막(160)을 형성할 수 있다.
그리고, 게이트 산화막(160) 및 도핑 영역(140) 상에 상부 금속막(172: 172a, 172b)을 형성한다(S460). 보다 구체적으로 설명하면, 게이트 산화막(160) 상에 게이트(gate) 전극을 이루는 제1 상부 금속막(172a)을 형성하고, 도핑 영역(140) 상에 소스(source) 전극을 이루는 제2 상부 금속막(172b)을 형성할 수 있다. 이때, 상부 금속막(172)의 형성을 위하여 니켈(Ni), 알루미늄(Al) 또는 금(Au) 등이 사용될 수 있다.
그 다음, 탄화규소 기판(110)의 후면에 하부 금속막(174)을 형성할 수 있다(S470). 여기서, 하부 금속막(174)은 탄화규소 기판의 후면에 드레인(drain) 전극을 이루도록 형성될 수 있다. 이때에도 하부 금속막(174)의 형성을 위하여 니켈(Ni), 알루미늄(Al) 또는 금(Au) 등이 사용될 수 있다.
도 12는 제1 및 제2 디바이스의 항복 전압과 문턱 전압을 비교하는 그래프를 나타낸다.
도 12에서 제1 디바이스는 본 발명의 일 실시예에 따라 제조된 탄화규소 전계효과 트랜지스터이고, 제2 디바이스는 종래 방법에 의해 제조된 수직형 MOS 전계효과 트랜지스터로서, 제1 디바이스는 제2 디바이스에 비해 항복 전압을 향상시키고, MOSFET 구조 내의 채널 길이를 짧게 하여 문턱 전압을 줄일 수 있다.
본 발명의 실시예는 다양한 컴퓨터로 구현되는 동작을 수행하기 위한 프로그램 명령을 포함하는 컴퓨터로 읽을 수 있는 매체를 포함한다. 이 매체는 앞서 설명한 탄화규소 전계효과 트랜지스터의 제조방법을 실행시키기 위한 프로그램을 기록한다. 이 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 이러한 매체의 예에는 하드디스크, 플로피디스크 및 자기 테이프와 같은 자기 매체, CD 및 DVD와 같은 광기록 매체, 플롭티컬 디스크(floptical disk)와 자기-광 매체, 롬, 램, 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 구성된 하드웨어 장치 등이 있다. 또는 이러한 매체는 프로그램 명령, 데이터 구조 등을 지정하는 신호를 전송하는 반송파를 포함하는 광 또는 금속선, 도파관 등의 전송 매체일 수 있다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
100: 탄화규소 전계효과 트랜지스터
110: 탄화규소 기판 120: 에피탁시층
130: 웰(well) 영역 140: 도핑 영역
150: 매립 영역 160: 게이트 산화막
172: 상부 금속막 174: 하부 금속막

Claims (12)

  1. 탄화규소 기판 상에 에피탁시층을 형성하는 단계,
    상기 에피탁시층에 웰 영역을 형성하는 단계,
    상기 웰 영역의 내부에 도핑 영역을 형성하는 단계,
    상기 웰 영역과 미리 정해져 있는 거리만큼 이격된 상기 에피탁시층에 매립 영역을 형성하는 단계,
    상기 매립 영역 및 채널 영역 상에 게이트 산화막을 형성하는 단계,
    상기 게이트 산화막 및 상기 도핑 영역 상에 상부 금속막을 형성하는 단계, 그리고
    상기 탄화규소 기판의 후면에 하부 금속막을 형성하는 단계
    를 포함하는 탄화규소 전계효과 트랜지스터의 제조방법.
  2. 제 1 항에서,
    상기 웰 영역과 미리 정해져 있는 거리만큼 이격된 상기 에피탁시층에 매립 영역을 형성하는 단계는,
    상기 웰 영역과 미리 정해져 있는 거리만큼 이격된 상기 에피탁시층에 P형 이온을 주입하는 이온 주입법을 사용하여 P형의 매립 영역을 형성하는 단계를 포함하는 탄화규소 전계효과 트랜지스터의 제조방법.
  3. 제 1 항에서,
    상기 매립 영역은,
    도핑 농도가 1×1018 ㎝-3 ~ 1×1020 ㎝-3 인 탄화규소 전계효과 트랜지스터의 제조방법.
  4. 제 3 항에서,
    상기 매립 영역은,
    상기 도핑 농도가 1×1019 ㎝-3인 탄화규소 전계효과 트랜지스터의 제조방법.
  5. 제 1 항에서,
    상기 매립 영역과 상기 웰 영역 간의 거리는,
    0.1 um ~ 1.0 um 인 탄화규소 전계효과 트랜지스터의 제조방법.
  6. 제 5 항에서,
    상기 매립 영역과 상기 웰 영역 간의 거리는,
    0.5um 인 탄화규소 전계효과 트랜지스터의 제조방법.
  7. 탄화규소 기판 상에 형성되는 에피탁시층,
    상기 에피탁시층에 형성되는 웰 영역,
    상기 웰 영역의 내부에 형성되는 도핑 영역,
    상기 웰 영역과 미리 정해져 있는 거리만큼 이격된 상기 에피탁시층에 형성되는 매립 영역,
    상기 매립 영역 및 채널 영역 상에 형성되는 게이트 산화막,
    상기 게이트 산화막 및 상기 도핑 영역 상에 형성되는 상부 금속막, 그리고
    상기 탄화규소 기판의 후면에 형성되는 하부 금속막
    를 포함하는 탄화규소 전계효과 트랜지스터.
  8. 제 7 항에서,
    상기 매립 영역은,
    P형 이온을 주입하는 이온 주입법을 사용하여 형성되는 P형의 매립 영역을 포함하는 탄화규소 전계효과 트랜지스터.
  9. 제 7 항에서,
    상기 매립 영역은,
    도핑 농도가 1×1018 ㎝-3 ~ 1×1020 ㎝-3 인 탄화규소 전계효과 트랜지스터.
  10. 제 9 항에서,
    상기 매립 영역은,
    상기 도핑 농도가 1×1019 ㎝-3 인 탄화규소 전계효과 트랜지스터.
  11. 제 7 항에서,
    상기 매립 영역과 상기 웰 영역 간의 거리는,
    0.1 um ~ 1.0 um 인 탄화규소 전계효과 트랜지스터.
  12. 제 11 항에서,
    상기 매립 영역과 상기 웰 영역 간의 거리는,
    0.5um 인 탄화규소 전계효과 트랜지스터.
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KR20190006146A (ko) * 2017-07-07 2019-01-17 한국전자통신연구원 전력 반도체 소자의 제조 방법

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