KR20140089799A

KR20140089799A - SPI(Serial Peripheral Interface) 인터페이스 장치

Info

Publication number: KR20140089799A
Application number: KR1020130001668A
Authority: KR
Inventors: 최강진
Original assignee: 엘지전자 주식회사
Priority date: 2013-01-07
Filing date: 2013-01-07
Publication date: 2014-07-16

Abstract

발명의 일실시예에 따른 인터페이스 장치는 마스터(master) 제어부와 마스터 제어부와 SPI(Serial Peripheral Interface) 방식을 통해 연결되는 복수의 슬레이브(slave) 구동부를 포함하고, 마스터 제어부와 복수의 슬레이브 구동부는 각각 4개의 통신 포트(port)로 구성되고, 4개의 통신 포트는 동기 신호를 제어하는 클록 전송 라인(SCLK; SPI Clock), 슬레이브 선택 라인, 데이터 전송을 위한 마스터 인 슬레이브 아웃(Master In Slave Out) 라인 및 마스터 아웃 슬레이브 인 라인(MOSI; Master Out Slave In)으로 공통으로 연결되는 것을 특징으로 한다. 이에 따라, 포트 및 통신선의 개수를 줄여 제작비를 절감하면서도 효율적으로 통신할 수 있다.

Description

SPI(Serial Peripheral Interface) 인터페이스 장치{Apparatus for Serial Peripheral Interface}

본 발명은 SPI용 인터페이스 방법 및 장치에 관한 것으로, 특히 복수의 슬레이브와 통신하는 경우에, SPI(Serial Periphal Interface) 포트 및 라인의 수를 감소시킬 수 있는 SPI 인터페이스 방법 및 장치에 관한 것이다.

SPI(Serial Periphal Interface)란 직렬(Serial)로 데이터 통신을 수행함으로써 임의의 IC에 특정한 정보를 전달하고, 그 IC의 정보를 알 수 있도록 하는 일종의 통신 프로토콜이다.

그리고 이러한 SPI를 이용하여 슬레이브(slave)들을 많이 사용하는 경우에는 이들을 각각 제어하기 위하여 메인 프로세서의 포트(port)를 사용하는 문제점이 있고, 경우에 따라서는 메인 프로세서를 더 많이 사용해야하는 문제점이 있다.

또한, 포트의 개수 증가 또는 프로세서 개수의 증가로 인하여 제품의 원가가 상승할 수 있다.

따라서, 복수의 슬레이브 장치를 이용하는 경우에 더욱 효율적인 SPI 인터페이스 방법 및 장치가 요구된다.

본 발명의 목적은, 포트 및 통신선의 개수를 줄이면서도 효율적으로 통신할 수 있는 SPI 인터페이스 방법 및 장치를 제공하는 데 있다.

본 발명의 일실시예에 따른 인터페이스 장치는 마스터(master) 제어부와 마스터 제어부와 SPI(Serial Peripheral Interface) 방식을 통해 연결되는 복수의 슬레이브(slave) 구동부를 포함하고, 마스터 제어부와 복수의 슬레이브 구동부는 각각 4개의 통신 포트(port)로 구성되고, 4개의 통신 포트는 동기 신호를 제어하는 클록 전송 라인(SCLK; SPI Clock), 슬레이브 선택 라인, 데이터 전송을 위한 마스터 인 슬레이브 아웃(Master In Slave Out) 라인 및 마스터 아웃 슬레이브 인 라인(MOSI; Master Out Slave In)으로 공통으로 연결되는 것을 특징으로 한다.

본 발명에 따르면, 포트 및 통신선의 개수를 줄여 제작비를 절감하면서도 효율적으로 통신할 수 있다.

도 1은 SPI 통신의 설명을 위해 참조되는 도면이다.
도 2는 본 발명의 일 실시예에 따른 SPI 통신을 이용한 마스터 제어부와 슬레이브 구동부의 연결을 나타낸 연결도이다.
도 3과 도 4는 본 발명의 일실시예에 따른 포트의 회로도이다.

이하에서는 도면을 참조하여 본 발명을 더욱 상세하게 설명한다.

이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 단순히 본 명세서 작성의 용이함만이 고려되어 부여되는 것으로서, 그 자체로 특별히 중요한 의미 또는 역할을 부여하는 것은 아니다. 따라서, 상기 "모듈" 및 "부"는 서로 혼용되어 사용될 수도 있다.

도 1은 SPI 통신의 설명을 위해 참조되는 도면으로, 슬레이브(Slave)가 N개일 때 통신선 또한 N개 만큼 증가하는 종래 통상적인 SPI(Serial Peripheral Interface : 직렬 주변 장치 인터페이스) 구조의 일예로, 제어부(10)가 2개의 슬레이브(21, 22)를 제어하기 위해 SPI 통신 방식을 사용하여 연결된 경우의 연결 상태를 나타낸 것이다.

SPI는 일반적으로 4개의 통신선을 가지는 고속의 동기식 직렬 통신 방식으로, 같은 멀티 슬레이브(Multi slave) 통신을 지원하는 I2C에 비해 빠르며 간단한 제어가 장점이다.

도 1을 참조하면, 제어부(10)는 동기신호를 제어하는 SPC(Serial Peripheral Clock), 데이터를 입출력하는 SDI(Serial Data Input), SDO(Serial Data Output) 단자는 제어부(10)의 SPI 통신 채널(SPC, SDI, SDO)에 공통으로 연결하고, CS1(Chip Select 1), CS2(Chip Select 2)를 I/O 포트(Port)를 이용하여 설정한다.

그리고, 선택 신호(CS) 라인은 각 슬레이브(21, 22)의 라인에 일대일 대응되어 연결되고, CS1, CS2는 각 슬레이브(21, 22)에 독립적으로 할당되어 각 슬레이브(21, 22)를 활성화한다.

상기 제어부(10)는 적어도 하나 이상의 슬레이브(21, 22)가 배치되면, 상기 슬레이브 중 특정 슬레이브의 노드를 선택할 수 있는 선택 신호(CS) 라인을 이용하여 특정 슬레이브를 선택하여, 상기 선택된 특정 슬레이브와 통신을 수행한다.

하지만, 슬레이브 개수가 늘어나게 되면 CS 포트의 개수도 비례하여 증가해야하고, 제조비가 증가하게 된다.

본 발명은 SPI 마스터(Master) 단의 드라이버 포트(Driver port) 절약을 위해 하나의 CS를 가지고 여러 슬레이브(Slave)를 동작하는 공통(Common) SPI 버스(bus) 구조에서 제어 IC 및 데이터의 신뢰성을 보장하기 위한 방법을 제안한다.

일반적인 SPI 구성은 마스터(Master)-슬레이브(Slave)가 1:1 혹은 1:N 이지만 N의 수만큼 CS 포트(port) 및 신호선의 수가 늘어나는 형태이나 본 발명은 마스터-슬레이브가 1:N 이어도 통신선은 단 4개로 구성할 수 있다.

도 2는 본 발명의 일 실시예에 따른 SPI 통신을 이용한 마스터 제어부와 슬레이브 구동부의 연결을 나타낸 연결도이고, 도 3과 도 4는 본 발명의 일실시예에 따른 포트의 회로도이다.

도 2를 참조하면, 본 발명에 따른 인터페이스 장치는 마스터(master) 제어부(100), 및 상기 마스터 제어부(100)와 SPI(Serial Peripheral Interface) 방식을 통해 연결되는 복수의 슬레이브(slave) 구동부(200)를 포함한다.

한편, 상기 마스터 제어부(100)와 상기 복수의 슬레이브 구동부(200)는 각각 4개의 통신 포트(port)로 구성되고, 상기 4개의 통신 포트는 동기 신호를 제어하는 클록 전송 라인(SCLK; SPI Clock), 슬레이브 선택 라인(CS), 데이터 전송을 위한 마스터 인 슬레이브 아웃(MIS0; Master In Slave Out) 라인 및 마스터 아웃 슬레이브 인 라인(MOSI; Master Out Slave In)으로 연결된다.

한편, 본 발명은. 도2와 같이, 상기 마스터 제어부(100)와 상기 복수의 슬레이브 구동부(200)는 클록 전송 라인, 마스터 인 슬레이브 아웃 라인, 마스터 아웃 슬레이브 라인 뿐만 아니라 슬레이브 선택 라인도 공통으로 연결된다.

따라서, 마스터 제어부(100)도 클록 전송 라인, 슬레이브 선택 라인, 마스터 인 슬레이브 아웃 라인 및 마스터 아웃 슬레이브 인 라인과 연결되는 4개의 포트로 구성될뿐만 아니라, 제1,2 슬레이브 구동부(210, 220)도 각각 4개의 포트로 구성될 수 있다.

한편, 본 발명의 일실시예 따르면, 슬레이브 구동부(210, 220)로 사용되는 IC가 일반적인 CS 인에이블(Enable)을 통해 선택되는 것이 아닌 커맨드 레지스터 라이팅(command register writing) 만으로 인에이블이 가능하다.

한편, 커맨드 레지스트는 쓰기 전용으로 구성될 수 있고, 마스터에서 슬레이브로 명령을 전송할 때 사용될 수 있다. 명령은 어드레스 정보를 포함하는 8비트로 구성될 수 있다. 명령에 따라서는 다른 필드들을 더 포함할 수 있다.

슬레이브 구동부(210, 220)는 커맨드 레지스터 입력 인에이블 모드에서는 커맨드 레지스터의 정보 기입에 필요한 신호들이 커맨드 레지스터로 전달되는 것을 허용하고, 슬레이브 구동부(210, 220)는 입력되는 신호에 따라, 데이터의 기입, 독출을 허용할 수 있다.

또한, 슬레이브 구동부(200)로 입력되는 신호는 슬레이브 식별 정보, 예를 들어, 어드레스 정보를 포함하는 것이 바람직하다.

또한, 실시예에 따라서, 커맨드 레지스터 라이팅 외에 기타 공지된 다른 방식의 인에이블 기능을 지원할 수도 있다.

한편, 도 2를 참조하면, 마스터(100)의 출력단에서 출력하는 SCLK, MOSI, CS는 각각의 제1 슬레이브 구동부(210), 제2 슬레이브 구동부(220) … 로 인가될 수 있다.

또한, 상기 마스터 인 슬레이브 아웃 라인은 와이어드-오어(wired-or) 방식으로 구성될 수 있고, 상기 제1,2 슬레이브 구동부(210, 220)에서 내보내는 MISO는 와이어드-오어(Wired-OR) 형태의 마스터 입력이 되어 통신을 구성할 수 있다.

또한, 유사하게 상기 마스터 아웃 슬레이브 인 라인도 와이어드-오어(wired-or) 방식으로 통신을 구성할 수 있다.

한편, 와이어드 오어 버스 구조는 어느 하나의 값이라도 1이면, 모두 1이되도록 구성되고, 수개의 데이터를 한꺼번에 확인할 수 있다.

한편, 상기 마스터 인 슬레이브 아웃 라인 등이 와이어드-오어 방식으로 구성되는 경우에, 상기 제1 슬레이브 구동부(210), 제2 슬레이브 구동부(220)의 출력 MISO를 받는 마스터 제어부(100)의 포트(port)가 푸쉬-풀(Push-Pull) 구조인 경우, 상기 슬레이브 구동부(210, 220)에서 동시에 0V 혹은 3.3V 또는 5V 등의 VIO를 출력할 때 마스터 제어부(100)와 동기(sync)가 맞지 않게 되는 경우가 발생할 수 있다.

이에 따라, 회로가 정상 동작하지 않거나 손상될 가능성까지 존재한다.

따라서, 본 발명은 그런 상황을 방지하기 위하여 MISO 포트를 도 4와 같이, 오픈 드레인(Open Drain)으로 구성할 수 있다.

또한, 오픈 드레인(Open Drain)의 출력끼리 서로 직접 연결하게 되면 와이어드 오어(Wired-OR) 방식이 구성될 수 있다.

즉, 상기 마스터 제어부의 상기 마스터 아웃 슬레이브 인 라인 출력은 오픈 드레인(open drain) 구조로 구성할 수 있다.

또한, 상기 슬레이브 구동부의 상기 마스터 인 슬레이브 아웃 라인 출력을 오픈 드레인(open drain) 구조로 구성할 수 있다.

또한, 오픈 드레인(Open Drain) 또는 오픈 콜렉터(Open Collector) 방식의 경우, 출력 측에 풀업 저항을 연결하는 것이 바람직하다.

따라서, 도 2와 같이, 상기 마스터 인 슬레이브 아웃 라인에는 풀업 저항(R)이 연결될 수 있다.

와이어드 오어 버스를 사용하는 IC(100, 200)의 경우, 그 출력단(Output Stage)을 오픈 드레인 타입의 트랜지스터 소자로 구성하고, 상기 IC(100, 200)의 출력단을 풀업 저항(R)을 통해 와이어드 오어 방식으로 병렬 접속한 구조로 구성할 수 있다.

본 발명의 실시예에 따르면, 마스터 제어부(100)의 MISO 라인을 오픈 드레인(Open-drain) 구조로 변경하고 풀업 저항을 연결하도록 설계할 수 있으며, 결과적으로 모든 슬레이브가 디스에이블(Disable)인 상태, 즉, 내부 N-FET가 오프(Off)인 상태에서는 풀업 저항이, 어느 하나의 슬레이브가 인에이블(enable)되면 그 방향으로 끌려가는 구조가 되기 때문에 회로의 신뢰성 측면에서 많은 도움이 된다.

예를 들어, 상기 풀업 저항(R)은 시스템에 공급되는 전압이 3.3V, 저항에 흐르는 전류를 2mA로 가정하면 다음과 같이 설계될 수 있다.

R = V/I = 3.3 / 2000 =~ 2Kohm

너무 큰 값의 저항을 적용할 경우, 출력전압의 강하(drop)으로 인한 문제 발생 소지가 있으므로 수 Kohm 정도의 저항을 선정하는 것이 바람직하다.

한편, 마스터 제어부(100) 등의 포트의 푸쉬-풀 출력을 오픈 드레인(Open Drain) 구조로 변환하는 IC에 따라 상이하나 일예는 다음과 같다. 진하게 표시한 부분이 설정 변경된 부분이다.

/* ----------------------------------------------------------- */

/* Pad Configuration Register PCR[8] SIN_1_PA8 (12) */

/* ----------------------------------------------------------- */

SIU.PCR[8].R = 0x0500; -> 0x0520

/* Selected Function : SIN_1 */

/* Output Buffers : Disabled */

/* Input Buffers : Enabled */

/* Output Drain : Disabled -> Enabled */

/* Slew Rate Control : Minimum */

/* Weak Pull Up/Down : Disabled */

/* Weak Pull Up/Down Select : Down */

/* Safe Mode Control: Disabled */

/* Analog Pad Switch : Disabled */

한편, 본 발명에 따른 인터페이스 장치는 자동차, 전기자동차에 적용되는 것이 바람직하다.

이 경우에 마스터 제어부(100)는 모듈을 동작하기 위한 차량 12V DC 배터리 전원 (B+)과 On switch(Ignition), 센서 입력부, 구동부를 제어하기 위한 입력 신호인 CAN(controller Area Network)데이터로 구성될 수 있다.

일반적으로, CAN은 자동차 분야에서 엔진 관리 시스템, 자동변속장치, 에어백 시스템, 차체자세제어장치(ESP) 등에 사용되는 온-보드 전자제어장치(ECUs)들 간의 정보 교환에 사용되는 통신 프로토콜이다. CAN 프로토콜은 높은 레벨의 안전성을 갖은 실시간 시리얼 방식의 프로토콜로서, 고속의 ISO 11898과 저속의 ISO 11519-2로 정의된 국제 표준이다.

한편, 슬레이브 구동부(200)는 마스터 제어부(100)로부터 신호를 인가받아 외부의 릴레이(Relay) 및 센서를 직접 구동하는 제1 슬레이브 구동부(210), 제2 슬레이브 구동부(220) 등 복수의 슬레이브 구동부로 구성될 수 있다.

본 발명에 따른 마스터 제어부(100)와 상기 복수의 슬레이브 구동부(200)는 각각 4개의 통신 포트로 구성되고, 상기 4개의 통신 포트는 동기 신호를 제어하는 클록 전송 라인, 슬레이브 선택 라인, 데이터 전송을 위한 마스터 인 슬레이브 아웃 라인 및 마스터 아웃 슬레이브 인 라인으로 연결된다.

또한, 상기 마스터 제어부(100)와 상기 복수의 슬레이브 구동부(200)는 클록 전송 라인, 마스터 인 슬레이브 아웃 라인, 마스터 아웃 슬레이브 라인 뿐만 아니라 슬레이브 선택 라인도 공통으로 연결된다.

특히, 마스터 제어부(100)의 MISO 라인을 오픈 드레인(Open-drain) 구조로 변경하고 풀업 저항을 연결하도록 설계할 수 있다.

한편, 이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.

100: 마스터 제어부
200: 슬레이브 구동부

Claims

마스터(master) 제어부; 및
상기 마스터 제어부와 SPI(Serial Peripheral Interface) 방식을 통해 연결되는 복수의 슬레이브(slave) 구동부;를 포함하고,
상기 마스터 제어부와 상기 복수의 슬레이브 구동부는 각각 4개의 통신 포트(port)로 구성되고, 상기 4개의 통신 포트는 동기 신호를 제어하는 클록 전송 라인(SCLK; SPI Clock), 슬레이브 선택 라인, 데이터 전송을 위한 마스터 인 슬레이브 아웃(MIS0; Master In Slave Out) 라인, 마스터 아웃 슬레이브 인 라인(MOSI; Master Out Slave In)으로 공통으로 연결되는 것을 특징으로 하는 인터페이스 장치.
제1항에 있어서,
상기 마스터 인 슬레이브 아웃 라인은 와이어드-오어(wired-or) 방식으로 구성되는 것을 특징으로 하는 인터페이스 장치.
제1항에 있어서,
상기 마스터 아웃 슬레이브 인 라인은 와이어드-오어(wired-or) 방식으로 통신을 구성하는 것을 특징으로 하는 인터페이스 장치.
제1항에 있어서,
상기 마스터 제어부의 상기 마스터 아웃 슬레이브 인 라인 출력은 오픈 드레인(open drain) 구조로 구성하는 것을 특징으로 하는 인터페이스 장치.
제1항에 있어서,
상기 마스터 인 슬레이브 아웃 라인에는 풀업 저항이 연결되는 것을 특징으로 하는 인터페이스 장치.
제1항에 있어서,
상기 슬레이브 구동부는 릴레이(relay) 및 센서를 구동하는 것을 특징으로 하는 인터페이스 장치.
제1항에 있어서,
상기 슬레이브 구동부의 상기 마스터 인 슬레이브 아웃 라인 출력은 오픈 드레인(open drain) 구조로 구성하는 것을 특징으로 하는 인터페이스 장치.