KR20140089673A - 반도체 장치 및 그의 형성방법 - Google Patents

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Abstract

반도체 장치가 개시된다. 반도체 장치는 활성 영역 및 상기 활성 영역을 정의하는 소자분리막을 갖는 기판, 상기 활성 영역 상의 게이트 전극, 상기 게이트 전극 양측의 상기 활성 영역에 제공된 소소/드레인 영역, 상기 소자분리막 상의 버퍼 절연막, 상기 버퍼 절연막 상에 형성되고 상기 게이트 전극 및 소스/드레인 영역 상으로 연장하는 식각 정지막, 상기 식각 정지막 상의 제1 층간 절연막, 및 상기 제1 층간 절연막 및 상기 식각 정지막을 관통하고 상기 소스/드레인 영역 및 상기 버퍼 절연막에 각각 접촉하고 서로 분리된 제1 콘택 및 제2 콘택을 포함한다.

Description

반도체 장치 및 그의 형성방법{SEMICONDUCTOR DEVICE AND FORMING THE SAME}
본 발명은 반도체 장치 및 그의 형성방법에 관한 것이다.
전계 효과 트랜지스터(이하, 트랜지스터라 함)는 반도체 장치를 구성하는 중요한 요소들 중에 하나이다. 통상적으로, 트랜지스터는 반도체 기판에 서로 이격되어 형성된 소스 및 드레인과, 소스 및 드레인 사이의 채널의 상부를 덮는 게이트를 포함한다. 소스 및 드레인은 도펀트 이온을 반도체 기판에 주입하여 형성되고, 게이트는 반도체 기판과 게이트 사이에 개재된 게이트 절연막에 의하여 채널과 절연된다. 이러한 트랜지스터는 반도체 소자 내에서 스위칭 소자 및/또는 논리회로를 구성하는 단일 요소 등으로 널리 사용되고 있다. 최근에, 반도체 장치는 점점 고속화되고 있다. 이에 반하여, 반도체 소자의 고집적화 경향이 더욱 심화되어 트랜지스터의 크기가 점점 미세화되고 있다.
본 발명의 개념에 따른 일 과제는 신뢰성이 향상된 트랜지스터를 갖는 반도체 장치를 제공하기 위한 것이다.
본 발명의 개념에 따른 다른 과제는 신뢰성이 향상된 트랜지스터를 갖는 반도체 장치의 형성방법을 제공하기 위한 것이다.
본 발명은 반도체 장치를 제공한다. 상기 반도체 장치는 활성 영역 및 상기 활성 영역을 정의하는 소자분리막을 갖는 기판; 상기 활성 영역 상의 게이트 전극; 상기 게이트 전극 양측의 상기 활성 영역에 제공된 소소/드레인 영역; 상기 소자분리막 상의 버퍼 절연막; 상기 버퍼 절연막 상에 형성되고, 상기 게이트 전극 및 소스/드레인 영역 상으로 연장하는 식각 정지막; 상기 식각 정지막 상의 제1 층간 절연막; 및 상기 제1 층간 절연막 및 상기 식각 정지막을 관통하고, 상기 소스/드레인 영역 및 상기 버퍼 절연막에 각각 접촉하고 서로 분리된 제1 콘택 및 제2 콘택을 포함한다.
상기 버퍼 절연막의 상부면은 상기 소스/드레인 영역의 상부면 보다 높고, 상기 게이트 전극의 상부면과 같은 높이를 가질 수 있다.
상기 게이트 전극은 상기 소자분리막 상으로 연장하고, 상기 제2 콘택은 상기 소자분리막 상의 게이트 전극의 상부면과 접촉할 수 있다.
상기 제2 콘택의 하부면은 상기 소스/드레인 영역의 상부면보다 높을 수 있다.
상기 소스/드레인 영역은 상기 기판으로부터 상승된 부분(elevated portion)을 갖고, 상기 상승된 부분은 상기 게이트 전극의 하부면보다 높을 수 있다.
상기 소스/드레인 영역은 상기 활성영역으로부터 상기 소자분리막 상으로 돌출된 돌출부를 가질 수 있다.
상기 반도체 장치는 상기 제1 층간 절연막 상의 제2 층간 절연막; 및 상기 제2 층간 절연막을 관통하여 상기 제1 콘택의 상부면과 접촉하는 제3 콘택을 더 포함하고, 상기 제2 콘택은 상기 제2 층간 절연막을 관통하고, 상기 제2 콘택은 상기 제3 콘택과 동일한 물질을 포함할 수 있다.
본 발명은 반도체 장치의 형성방법을 제공한다. 상기 반도체 장치의 형성방법은 활성 영역 및 상기 활성 영역을 정의하는 소자분리막을 갖는 기판 상에 게이트 전극을 형성하고; 상기 게이트 전극 양측의 상기 활성영역에 소스/드레인 영역을 형성하고; 상기 소자분리막 상에, 그의 상부면이 상기 소스/드레인 영역의 상부면보다 높은, 버퍼 절연막을 형성하고; 상기 버퍼 절연막 상에 식각 정지막 및 제1 층간 절연막을 순차적으로 형성하여, 상기 게이트 전극 및 상기 소스/드레인 영역을 덮고; 상기 제1 층간 절연막 및 상기 식각 정지막을 식각하여 상기 소스/드레인 영역을 노출하는 제1 홀을 형성하고; 상기 제1 홀 내에 제1 콘택을 형성하고; 상기 제1 층간 절연막 및 상기 제1 콘택 상에 제2 층간 절연막을 형성하고; 상기 제2 층간 절연막 및 상기 식각 정지막을 식각하여 상기 제1 콘택을 노출하는 제2 홀을 형성하고, 이와 동시에 상기 제2 층간 절연막, 상기 제1 층간 절연막 및 상기 식각 정지막을 식각하여 상기 게이트 전극과 상기 게이트 전극에 인접한 상기 버퍼 절연막을 노출하는 제3 홀을 형성하고; 그리고 상기 제2 홀 및 상기 제3 홀 내에 각각 제2 콘택 및 제3 콘택을 형성하는 것을 포함할 수 있다.
상기 제3 콘택의 하부면은 상기 소스/드레인 영역의 상부면보다 높게 형성될 수 있다.
상기 소스/드레인 영역은 상기 기판으로부터의 선택적 에피택시 성장에 의하여 형성되고 상기 게이트 전극의 하부면보다 높은 상부면은 갖고, 상기 소스/드레인 영역은 상기 활성영역으로부터 상기 소자분리막 상으로 돌출된 돌출부를 가질 수 있다.
상기 반도체 장치의 형성방법은 활성 영역 및 상기 활성 영역을 정의하는 소자분리막을 갖는 기판 상에 예비 게이트 전극을 형성하고; 상기 예비 게이트 전극 양측의 상기 활성영역에 소스/드레인 영역을 형성하고; 상기 소스/드레인 영역을 덮고, 상기 예비 게이트 전극을 노출하는 희생막을 형성하고; 상기 예비 게이트 전극을 선택적으로 제거하여, 상기 소스/드레인 영역 및 상기 소자분리막을 노출하는 그루브를 형성하고; 상기 그루브 내에 게이트 절연막을 형성하고; 상기 게이트 절연막 상에 금속 질화막 및 제1 금속막을 순차적으로 형성하여 게이트 전극을 형성하고; 식각 정지막 및 제1 층간 절연막을 순차적으로 형성하여, 상기 게이트 전극 및 상기 소스/드레인 영역을 덮고; 상기 제1 층간 절연막 및 상기 식각 정지막을 식각하여 상기 소스/드레인 영역을 노출하는 제1 홀을 형성하고; 상기 제1 홀 내에 제2 금속막을 증착하고, 열처리하여 상기 노출된 소스/드레인 영역에 금속 실리사이드막을 형성하고; 습식 세정공정으로 미반응된 상기 제2 금속막의 잔류물을 제거하고; 그리고 상기 제1 홀 내에 제1 콘택을 형성하는 것을 포함할 수 있다.
상기 소스/드레인 영역은 상기 기판으로부터의 선택적 에피택시 성장에 의하여 형성되어 상기 게이트 전극의 하부면보다 높은 상부면은 가질 수 있다.
본 발명의 개념에 의한 실시예들에 따르면, 실리사이드막의 형성 동안 게이트의 금속막이 손상받는 것을 줄일 수 있다. 한편, 콘택과 소소/드레인 영역 사이의 거리를 크게 하여 반도체 장치의 신뢰성을 개선할 수 있다.
도 1은 본 발명의 개념의 실시예들에 따른 반도체 장치의 레이아웃의 일 예이다.
도 2a 내지 도 2k는 본 발명의 개념의 일 실시예에 따른 반도체 장치의 형성방법을 나타내는 것으로, 도 1의 I-I' 선 및 II-II' 선에 대응되는 단면도들이다.
도 3a는 본 발명의 개념의 일 실시예에 따른 반도체 장치에서의 도 2k의 B 부분의 확대도이다.
도 3b는 일반적인 반도체 장치에 대응되는 도 2k의 B 부분의 확대도이다.
도 4a 내지 도 4c는 본 발명의 개념의 다른 실시예에 따른 반도체 장치의 형성방법을 나타내는 것으로, 도 1의 I-I' 선 및 II-II' 선에 대응되는 단면도들이다.
도 5a 내지 도 5h는 본 발명의 개념의 다른 실시예에 따른 반도체 장치의 형성방법을 나타내는 것으로, 도 1의 I-I' 선 및 II-II' 선에 대응되는 단면도들이다.
도 6은 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 장치를 포함하는 전자 장치의 일 예를 나타내는 개략 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들을 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "연결되어" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소의 "바로 위에" 있다거나 "직접 연결되어" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "~사이에"와 "직접 ~사이에" 등도 마찬가지로 해석될 수 있다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다. 또한, "적어도 하나"는 최소한 하나와 동일한 의미로 사용되며 하나 또는 그 이상을 선택적으로 지칭할 수 있다.
본 발명의 설명에서, "실질적으로 함유하지 않는다"라는 것은 미량을 함유하는 것으로 이해될 수 있다.
본 발명의 실시예들에서 설명되는 반도체 장치는 메모리 반도체 장치, 비메모리 반도체 장치 또는 이들을 구동하는 구동장치일 수 있다.
이하, 도면들을 참조하여, 본 발명의 개념 및 이에 따른 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 레이아웃의 일 예이다. 도 1을 참조하여, 본 발명의 개념에 따른 반도체 장치는 활성영역(11) 및 활성영역을 정의하는 소자분리막(12)을 갖는 기판을 포함한다. 게이트(G)가 활성영역(11)상에 제공되어, 소자분리막(12) 상으로 연장할 수 있다. 게이트(G) 양측의 활성영역(11)에 소스/드레인 영역(SD)이 제공된다. 소스/드레인 영역(SD)에 연결되는 제1 콘택(CNT1)이 제공될 수 있다. 제1 콘택(CNT1) 상에, 제1 콘택(CNT1)에 연결되는 제2 콘택(SNT2)이 제공될 수 있다. 소자분리막(12) 상의 게이트(G)에 연결되는 제3 콘택(CNT3)이 제공될 수 있다.
이하, 본 발명의 일 실시예에 따른 반도체 장치의 형성방법이 설명된다. 도 2a 내지 도 2k는 본 발명의 일 실시예에 따른 반도체 장치의 형성방법을 나타내는 것으로, 도 1의 I-I' 선 및 II-II' 선에 대응되는 단면도들이다.
도 2a를 참조하여, 기판(10)이 제공된다. 기판(10)은 실리콘 기판일 수 있다. 기판(10)은 단결정 실리콘막, SOI(silicon on insulator) 또는 실리콘 게르마늄(SiGe)을 구비하는 그룹에서 선택된 하나를 포함할 수 있다. 기판(10)은 제1 도전형, 예를 들면 P형 도전형을 가질 수 있다.
예비 게이트(20)가 기판(10) 상에 형성될 수 있다. 활성영역(12)과 예비 게이트(20) 사이에 버퍼막(21)이 형성될 수 있다. 버퍼막(21)은 실리콘 산화막일 수 있다. 예비 게이트(20)는 제1 희생막(22)을 포함할 수 있다. 예비 게이트(20)는 제1 희생막(22) 상의 하드 마스크 패턴(24)을 더 포함할 수 있다. 제1 희생막(22)은 실리콘 산화막에 대하여 습식 식각 선택비를 갖는 것으로, 예를 들면 폴리 실리콘막일 수 있다. 하드 마스크 패턴(24)은 실리콘 질화막일 수 있다. 제1 희생막(22)은 하드 마스크 패턴(24)을 마스크로 사용하는 식각 공정에 의하여 패터닝될 수 있다. 예비 게이트(20)는 활성영역(12)과 소자분리막(11) 상으로 연장할 수 있다. 예비 게이트(20)의 측벽에 측벽 스페이서(26)가 형성될 수 있다. 측벽 스페이서(26)는 실리콘 산화막 및/또는 실리콘 질화막을 포함할 수 있다.
도 2b를 참조하여, 예비 게이트(20) 양측의 활성영역(11)에 소스/드레인 영역(SD)이 형성될 수 있다. 소스/드레인 영역(SD)은 기판(10)으로부터의 선택적 에피택시 성장(SEG)에 의하여 형성된 실리콘막일 수 있다. 소스/드레인 영역(SD)은 제2 도전형, 예를 들면 N형 도전형을 가질 수 있다. 소스/드레인 영역(SD)은 예비 게이트(22)의 하부면보다 높은 상부면은 갖도록, 기판(10)으로부터 상승된 부분(elevated portion)을 가질 수 있다. 선택적 에피택시 성장에 의하여, 소스/드레인 영역(SD)은 소자분리막(12) 상으로 연장하는 돌출부를 가질 수 있다.(도 3a 참조)
소스/드레인 영역(SD) 및 예비 게이트(20) 상에, 제2 희생막(30)이 형성될 수 있다. 제2 희생막(30)은 실리콘 산화막에 대하여 습식 식각 선택비를 갖는 물질, 예를 들면 PSG, BPSG를 포함할 수 있다. 제2 희생막(30)은 평탄화되어, 소스/드레인 영역(SD)을 덮고 예비 게이트(20)를 노출할 수 있다.
도 2c를 참조하여, 활성영역(11)을 덮는 포토 레지스트(PR)가 형성되고, 포레지스트(PR)을 마스크로 사용하여 소자분리막(12) 상의 제2 희생막(30)이 제거될 수 있다. 예비 게이트(20)에 의하여 덮이지 않는 소자분리막(12)이 노출될 수 있다.
도 2d를 참조하여, 제2 희생막(30)을 덮는 버퍼 절연막(32)이 형성된다. 버퍼 절연막(32)은 제2 희생막(30)에 대하여 습식 식각 선택비를 갖는 물질, 예를 들면 실리콘 산화막일 수 있다. 버퍼 절연막(32)은 예를 들어, TEOS막일 수 있다. 버퍼 절연막(32)은 평탄화되어, 예비 게이트(20)가 노출될 수 있다. 버퍼 절연막(32)은 소자분리막(12) 상에 제공되고, 그의 상부면은 소스/드레인 영역(SD)의 상부면보다 높다.
도 2e를 참조하여, 예비 게이트(20)가 선택적으로 제거될 수 있다. 하드 마스크 패턴(24)이 실리콘 질화막인 경우, 하드 마스크 패턴(24)은 실리콘 산화막 및 버퍼 절연막에 대하여 식각 선택비 있는 습식 또는 건식 식각 공정으로 제거될 수 있다. 제1 희생막(22)이 폴리 실리콘막인 경우, 제1 희생막(22)은 질산을 포함하는 습식 식각용액을 사용하여 제거될 수 있다. 연속하여, 버퍼막(21)이 제거될 수 있다. 버퍼막(21)은 불산을 포함하는 습식 식각용액에 의하여 제거될 수 있다. 이에 따라, 활성영역(11) 및 소자분리막(12)을 노출하는 게이트 그루브(34)가 형성될 수 있다.
도 2f를 참조하여, 게이트 그루브(34) 내에 게이트 절연막(42)이 형성된다. 게이트 절연막(42)은 실리콘산화물, 실리콘질화물, 실리콘산화질화물, 금속실리케이트(metal silicate) 및 고유전상수를 갖는 절연성 고융점 금속 산화물(ex, 하프늄산화물 또는 알루미늄산화물 등) 중에서 선택된 적어도 하나를 포함할 수 있다. 바람직하게는, 게이트 절연막(42)은 고융점 금속 산화막, 고융점 금속 실리콘 산화막 또는 고융점 금속 실리콘 산화질화막을 포함할 수 있다. 더욱 바람직하게는, 게이트 절연막(42)은 하프늄 산화막, 하프늄 실리콘 산화막 또는 하프늄 금속 실리콘 산화질화막을 포함할 수 있다.
게이트 절연막(42) 상에 게이트(G)가 형성된다. 게이트(G)는 게이트 그루브(34)의 적어도 일부를 채우도록 게이트 물질을 증착하고, 제2 희생막(30), 버퍼 절연막(32)을 노출하도록 평탄화하여 형성될 수 있다. 평탄화에 의하여 제2 희생막(30) 및 버퍼 절연막(32)의 높이가 낮아질 수 있다. 게이트(G)는 순차적으로 적층된 금속 질화막(44) 및 제1 금속막(46)을 포함할 수 있다. 금속 질화막(44)은 티타늄 질화막 또는 탄탈늄 질화막일 수 있다. 제1 금속막(46)은, 예를 들어 순차적으로 적층된 티타늄, 알루미늄 및/또는 텅스텐일 수 있다.
도 2g를 참조하여, 제2 희생막(30)이 선택적으로 제거된다. 제2 희생막(30)은, 예를 들어 HF를 포함하는 습식 식각용액을 사용하여 제거될 수 있다. 일반적으로, 불산을 포함하는 식각용액에 의한 TEOS에 대한 BPSG의 식각 선택비는, 유기물(예를 들어, 아세트산, 포름산, 옥살산)의 첨가에 의하여, 30 ~ 60 배일 수 있다.
도 2h를 참조하여, 게이트(G) 및 소스/드레인 영역(SD) 상에 제1 식각 정지막(52) 및 제1 층간 절연막(50)이 순차적으로 형성될 수 있다. 제1 층간 절연막(50)은 평탄화되어, 평탄한 상부면을 가질 수 있다. 제1 식각 정지막(52)은 실리콘 질화막, 실리콘 탄화질화막 또는 실리콘 산화질화막일 수 있다. 제1 층간 절연막(50)은 실리콘 산화물을 포함할 수 있다.
도 2i를 참조하여, 제1 층간 절연막(50) 및 제1 식각 정지막(52)을 식각하여 소스/드레인 영역(SD)을 노출하는 제1 오프닝(54)을 형성할 수 있다. 제1 오프닝(54)에 의하여 노출된 소스/드레인 영역(SD)에 금속 실리사이드막(14)을 형성한다. 금속 실리사이드막(14)을 형성하는 것은, 제1 오프닝(54) 내에 제2 금속막을 형성하는 공정 및 열처리 공정을 포함할 수 있다. 제2 금속막은 니켈을 포함할 수 있다. 제2 금속막은 1 ~ 15wt%의 백금을 더 포함할 수 있다.
열처리 공정에 의하여, 제2 금속막은 소스/드레인 영역(SD)의 실리콘과 반응하여 금속 실리사이드막을 형성할 수 있다. 열처리 공정은, 예를 들어 200 ~ 400℃의 온도에서 수행될 수 있다. 제2 금속막의 대부분은 열처리 공정에 의하여 금속 실리사이드막(14)으로 변환되지만, 일부는 실리콘과 반응하지 않은 상태로 잔존할 수 있다. 이러한 미반응된 제2 금속막의 잔류물은 불량의 원인이 되므로 제거되어야 한다. 미반응된 제2 금속막의 잔류물을 제거하기 위하여 금속 식각용액이 사용될 수 있다. 금속 식각용액은 황산 및 과산화수소수를 포함할 수 있다. 금속 식각용액은 식각 정지막과 측벽 스페이서(26) 사이의 계면을 따라 게이트(G)로 침투하여, 게이트 절연막(42), 금속 질화막(44) 및/또는 제2 금속막(46)을 식각할 위험이 있을 수 있다. 그러나, 본 발명의 개념에 따른 실시예에 의하여, 침투 거리가 매우 크므로, 이러한 위험이 줄 수 있다.
도 2j를 참조하여, 제1 오프닝(54) 내에 제1 콘택(CNT1)이 형성될 수 있다. 제1 콘택(CNT1)을 형성하는 것은, 배리어 금속막(56) 및 제3 금속막(58)을 순차적으로 형성하고, 제1 층간 절연막(50)을 노출하도록 평탄화하는 것을 포함할 수 있다. 배리어 금속막(56)은 타타늄 질화막일 수 있다. 제3 금속막(58)은 텅스텐일 수 있다.
도 2k를 참조하여, 제1 층간 절연막(50) 상에 제2 층간 절연막(60)이 형성될 수 있다. 제2 층간 절연막(60)은 실리콘 산화물을 포함할 수 있다. 제1 층간 절연막(50)과 제2 층간 절연막(60) 사이에, 제2 식각 정지막(62)이 추가적으로 형성될 수 있다. 제2 식각 정지막(52)은 실리콘 질화막, 실리콘 탄화질화막 또는 실리콘 산화질화막일 수 있다.
제2 층간 절연막(60) 및 제2 식각 정지막(62)을 식각하여 제1 콘택(CNT1)을 노출하는 제2 오프닝(64)이 형성될 수 있다. 이와 동시에, 제2 층간 절연막(60), 제2 식각 정지막(62), 제1 층간 절연막(50) 및 제1 식각 정지막(52)을 식각하여 게이트(G)와 게이트에 인접한 버퍼 절연막(32)을 노출하는 제3 오프닝(65)을 형성할 수 있다. 제3 오프닝(65)의 형성에 의하여, 버퍼 절연막(32)의 상부면이 리세스될 수 있다.
제2 오프닝(64) 및 제3 오피닝(65) 내에 제2 콘택(CNT2) 및 제3 콘택(CNT3)이 각각 형성될 수 있다. 제2 및 제3 콘택들(CNT2, CNT3)을 형성하는 것은, 배리어 금속막(66) 및 제4 금속막(68)을 순차적으로 형성하고, 그리고 제2 층간 절연막(60)을 노출하도록 평탄화하는 것을 포함할 수 있다. 배리어 금속막(66)은 타타늄 질화막일 수 있다. 제4 금속막(68)은 텅스텐일 수 있다. 제3 콘택(CNT3)의 하부면은 게이트(G)의 상부면 및 버퍼 절연막(32)의 상부면과 접촉할 수 있다. 제3 콘택(CNT3)의 하부면은 소스/드레인 영역(SD)의 상부면 보다 높게 형성된다.
본 발명의 개념의 일 실시예에 따른 반도체 장치가 설명된다. 도 1 및 도 2k를 참조하여, 상기 반도체 장치는 활성영역(11) 및 활성영역을 정의하는 소자분리막(12)을 갖는 기판(10)을 포함한다. 기판(10)은 실리콘 기판일 수 있다. 기판(10)은 단결정 실리콘막, SOI(silicon on insulator) 또는 실리콘 게르마늄(SiGe)을 구비하는 그룹에서 선택된 하나를 포함할 수 있다. 기판(10)은 제1 도전형, 예를 들면 P형 도전형을 가질 수 있다.
게이트(G)가 활성영역(11) 상에 제공되어, 소자분리막(12) 상으로 연장할 수 있다. 게이트(G)는 순차적으로 적층된 금속 질화막(44) 및 제1 금속막(46)을 포함할 수 있다. 금속 질화막(44)은 티타늄 질화막 또는 탄탈늄 질화막일 수 있다. 제1 금속막(46)은, 예를 들어 순차적으로 적층된 티타늄, 알루미늄 및/또는 텅스텐일 수 있다.
게이트(G)와 기판(10) 사이에 게이트 절연막(42)이 형성된다. 게이트 절연막(42)은 실리콘산화물, 실리콘질화물, 실리콘산화질화물, 금속실리케이트(metal silicate) 및 고유전상수를 갖는 절연성 고융점 금속 산화물(ex, 하프늄산화물 또는 알루미늄산화물 등) 중에서 선택된 적어도 하나를 포함할 수 있다. 바람직하게는, 게이트 절연막(42)은 고융점 금속 산화막, 고융점 금속 실리콘 산화막 또는 고융점 금속 실리콘 산화질화막을 포함할 수 있다. 더욱 바람직하게는, 게이트 절연막(42)은 하프늄 산화막, 하프늄 실리콘 산화막 또는 하프늄 금속 실리콘 산화질화막을 포함할 수 있다.
게이트(G)의 측벽에 측벽 스페이서(26)가 형성될 수 있다. 측벽 스페이서(26)는 실리콘 산화막 및/또는 실리콘 질화막을 포함할 수 있다.
게이트(G) 양측의 활성영역(11)에 소스/드레인 영역(SD)이 제공된다. 소스/드레인 영역(SD)은 기판(10)으로부터의 선택적 에피택시 성장(SEG)에 의하여 형성된 실리콘막일 수 있다. 소스/드레인 영역(SD)은 제2 도전형, 예를 들면 N형 도전형을 가질 수 있다. 소스/드레인 영역(SD)은 예비 게이트(22)의 하부면보다 높은 상부면은 갖도록, 기판(10)으로부터 상승된 부분(elevated portion)을 가질 수 있다. 선택적 에피택시 성장에 의하여, 소스/드레인 영역(SD)은 소자분리막(12) 상으로 연장하는 돌출부를 가질 수 있다.(도 3a 참조) 소스/드레인 영역(SD)의 상부에 금속 실리사이드막(14)이 제공될 수 있다.
버퍼 절연막(32)이 소자분리막(12) 상에 제공된다. 버퍼 절연막(32)은, 예를 들면 실리콘 산화막일 수 있다. 버퍼 절연막(32)은 게이트(G)를 노출하고, 게이트(G)와 유사한 높이를 가질 수 있다. 버퍼 절연막(32)의 상부면은 소스/드레인 영역(SD)의 상부면보다 높다.
게이트(G), 버퍼 절연막(32) 및 소스/드레인 영역(SD) 상에 제1 식각 정지막(52) 및 제1 층간 절연막(50)이 순차적으로 제공될 수 있다. 제1 식각 정지막(52)은 실리콘 질화막, 실리콘 탄화질화막 또는 실리콘 산화질화막일 수 있다. 제1 층간 절연막(50)은 실리콘 산화물을 포함할 수 있다.
제1 층간 절연막(50)은 소스/드레인 영역(SD)의 금속 실리사이드막(14)을 노출하는 제1 오프닝(54)을 가질 수 있다. 제1 오프닝(54) 내에 제1 콘택(CNT1)이 제공될 수 있다. 제1 콘택(CNT1)은 순차적으로 적층된 배리어 금속막(56) 및 제3 금속막(58)을 포함할 수 있다. 배리어 금속막(56)은 타타늄 질화막일 수 있다. 제3 금속막(58)은 텅스텐일 수 있다.
제1 층간 절연막(50) 상에 제2 층간 절연막(60)이 제공될 수 있다. 제2 층간 절연막(60)은 실리콘 산화물을 포함할 수 있다. 제1 층간 절연막(50)과 제2 층간 절연막(60) 사이에, 제2 식각 정지막(62)이 추가적으로 제공될 수 있다. 제2 식각 정지막(52)은 실리콘 질화막, 실리콘 탄화질화막 또는 실리콘 산화질화막일 수 있다.
소스/드레인 영역(SD)에 연결되는 제1 콘택(CNT1)이 제공될 수 있다. 제1 콘택(CNT1) 상에, 제1 콘택(CNT1)에 연결되는 제2 콘택(SNT2)이 제공될 수 있다. 소자분리막(12) 상의 게이트(G)에 연결되는 제3 콘택(CNT3)이 제공될 수 있다.
제2 층간 절연막(60)은 제1 콘택(CNT1)을 노출하는 제2 오프닝(64)을 가질 수 있다. 한편, 제2 오프닝(64)과 분리된 제3 오프닝(65)이 형성되어, 제2 층간 절연막(60), 제2 식각 정지막(62), 제1 층간 절연막(50) 및 제1 식각 정지막(52)을 관통할 수 있다. 제3 오프닝(65)은 게이트(G)와 게이트에 인접한 버퍼 절연막(32)을 노출할 수 있다.
제2 오프닝(64) 및 제3 오피닝(65) 내에 제2 콘택(CNT2) 및 제3 콘택(CNT3)이 각각 제공될 수 있다. 제2 및 제3 콘택들(CNT2, CNT3)은 순차적으로 적층된 배리어 금속막(66) 및 제4 금속막(68)을 포함할 수 있다. 배리어 금속막(66)은 타타늄 질화막일 수 있다. 제4 금속막(68)은 텅스텐일 수 있다. 제3 콘택(CNT3)의 하부면은 게이트(G)의 상부면 및 버퍼 절연막(32)의 상부면과 접촉할 수 있다. 제3 콘택(CNT3)의 하부면은 소스/드레인 영역(SD)의 상부면 보다 높다.
도 3a는 본 발명의 일 실시예에 따른 반도체 장치에서의 도 2k의 B 부분의 확대도이다. 도 3b는 일반적인 반도체 장치에 대응되는 도 2k의 B 부분의 확대도이다.
도 3a를 참조하여, 본 발명의 개념의 실시예에 따른 반도체 장치는 소자분리막(12) 상의 버퍼 절연막(32)을 포함한다. 제3 콘택(CNT3)의 하부면은 소스/드레인 영역(SD)의 상부면 보다 높게 형성되고, 게이트(G)의 상부면과 유사한 높이를 가질 수 있다. 소스/드레인 영역(SD)은 활성영역(11)으로부터 소자분리막(12) 상으로 돌출된 돌출부(P)를 가질 수 있다. 소스/드레인 영역(SD)과 제3 콘택(CNT3)의 하부면 사이의 거리는 D1일 수 있다.
도 3b를 참조하여, 일반적인 반도체 장치는 소자분리막(12) 상의 버퍼 절연막을 포함하지 않는다. 제3 콘택(CNT3)의 하부면은 소자분리막(12)의 상부면과 유사한 높이로 형성되고, 소스/드레인 영역(SD)에 가까울 수 있다. 소스/드레인 영역(SD)과 제3 콘택(CNT3)의 하부면 사이의 거리는 D2일 수 있다. 이러한 거리 D2는 매우 작아, 일반적인 반도체 장치에서는, 제3 콘택(CNT3)이 소스/드레인 영역(SD)과 쉽게 접촉하여 전기적 특성 및 신뢰성이 저하될 수 있다.
결론적으로, 본 발명의 개념의 실시예에 따른 반도체 장치에서는 일반적인 반도체 장치에서 보다, 소스/드레인 영역(SD)과 제3 콘택(CNT3)의 하부면 사이의 거리가 클 수 있다. (D1> D2) 이에 따라, 본 발명의 개념에 따르면, 반도체 장치의 전기적 특성 및 신뢰성 특성이 보다 향상될 수 있다.
본 발명의 다른 실시예에 따른 반도체 장치의 형성방법이 설명된다. 도 4a 내지 도 4c는 본 발명의 다른 실시예에 따른 반도체 장치의 형성방법을 나타내는 것으로, 도 1의 I-I' 선 및 II-II' 선에 대응되는 단면도들이다.
도 4a를 참조하여, 도 2a 및 도 2b를 참조하여 설명된 소스/드레인 영역(SD) 상에 버퍼 절연막(32)이 형성될 수 있다. 버퍼 절연막(32)은, 예를 들면 실리콘 산화막(예를 들어, TEOS)일 수 있다. 버퍼 절연막(32)은 평탄화되어, 예비 게이트(20)가 노출될 수 있다.
도 4b를 참조하여, 포토 레지스트(미도시)를 사용하는 패터닝에 의하여, 활성영역(11) 상의 버퍼 절연막(32)이 제거될 수 있다. 이에 따라, 버퍼 절연막(32)은 소자분리막(12) 상에만 제공되고, 그의 상부면은 소스/드레인 영역(SD)의 상부면보다 높다. 버퍼 절연막(32)은 예비 게이트(20)와 같은 높이의 상부면을 가질 수 있다.
도 4c를 참조하여, 소스/드레인 영역(SD), 버퍼 절연막(32) 및 예비 게이트(20) 상에, 제2 희생막(30)이 형성될 수 있다. 제2 희생막(30)은 실리콘 산화막에 대하여 습식 식각 선택비를 갖는 물질, 예를 들면 PSG, BPSG를 포함할 수 있다. 제2 희생막(30)은 평탄화되어, 소스/드레인 영역(SD)을 덮고 예비 게이트(20) 및 버퍼 절연막(32)을 노출할 수 있다.
이후, 도 2e 내지 도 2k를 참조하여 설명된 것과 같은 공정에 수행될 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 장치의 형성방법이 설명된다. 도 5a 내지 도 5i는 본 발명의 다른 실시예에 따른 반도체 장치의 형성방법을 나타내는 것으로, 도 1의 I-I' 선 및 II-II' 선에 대응되는 단면도들이다.
도 5a를 참조하여, 기판(10) 상에 게이트 절연막(42)이 형성된다. 게이트 절연막(42)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 금속실리케이트(metal silicate) 및 고유전상수를 갖는 절연성 고융점 금속 산화물(e.g., 하프늄산화물 또는 알루미늄산화물 등) 중에서 선택된 적어도 하나를 포함할 수 있다. 바람직하게는, 게이트 절연막(42)은 고융점 금속 산화막, 고융점 금속 실리콘 산화막 또는 고융점 금속 실리콘 산화질화막을 포함할 수 있다. 더욱 바람직하게는, 게이트 절연막(21)은 하프늄 산화막, 하프늄 실리콘 산화막 또는 하프늄 금속 실리콘 산화질화막을 포함할 수 있다.
게이트 절연막(42) 상에 게이트(G)가 형성된다. 게이트(G)는 제1 금속막(46)을 포함할 수 있다. 제1 금속막(46)은, 예를 들어 예를 들어 텅스텐, 몰리브덴, 티타늄 질화물, 텅스텐 질화물 또는 탄탈늄 질화물을 포함할 수 있다. 게이트(G)는 제1 금속막(46) 상의 폴리실리콘막(47)을 더 포함할 수 있다. 폴리실리콘막(47)은 제2 도전형(예를 들면 N형)의 불순물로 도핑될 수 있다. 제1 금속막(46) 및 폴리실리콘막(47)은 스퍼터링 방법으로 형성될 수 있다. 폴리실리콘막(47)의 두께는 제1 금속막(46)의 두께보다 두꺼울 수 있다.
제1 금속막(46) 및 폴리실리콘막(47)은 마스크 패턴(48)을 마스크로 패터닝된다. 측벽 스페이서(49)가 게이트(G)의 측벽을 덮는다. 측벽 스페이서(49)는 실리콘 산화막 및/또는 실리콘 질화막을 포함할 수 있다.
도 5b를 참조하여, 게이트(G) 양측의 활성영역(11)에 소스/드레인 영역(SD)이 형성될 수 있다. 소스/드레인 영역(SD)은 기판(10)으로부터의 선택적 에피택시 성장(SEG)에 의하여 형성된 실리콘막일 수 있다. 소스/드레인 영역(SD)은 제2 도전형, 예를 들면 N형 도전형을 가질 수 있다. 소스/드레인 영역(SD)은 게이트(G)의 하부면보다 높은 상부면은 갖도록, 기판(10)으로부터 상승된 부분(elevated portion)을 가질 수 있다.
소스/드레인 영역(SD) 및 게이트(G) 상에, 제2 희생막(30)이 형성될 수 있다. 제2 희생막(30)은 실리콘 산화막에 대하여 습식 식각 선택비를 갖는 물질, 예를 들면 PSG, BPSG를 포함할 수 있다. 제2 희생막(30)은 평탄화되어, 소스/드레인 영역(SD)을 덮고 게이트(G)를 노출할 수 있다.
도 5c 및 도 5d를 참조하여, 도 2c 및 도 2d를 참조하여 설명된 방법과 같이, 활성영역(11) 상에는 제2 희생막(30) 형성되고, 소자분리막(12) 상에는 버퍼 절연막(32)이 형성될 수 있다. 버퍼 절연막(32)은 예를 들어, TEOS막일 수 있다. 게이트(G), 제2 희생막(30) 및 버퍼 절연막(32)은 동일한 높이의 상부면을 가질 수 있다.
도 5e를 참조하여, 제2 희생막(30)을 선택적으로 제거하여, 소스/드레인 영역(SD)을 노출한다. 제2 희생막(30)은, 예를 들어 불산을 포함하는 습식 식각용액을 사용하여 제거될 수 있다.
노출된 소스/드레인 영역(SD)에 금속 실리사이드막(14)을 형성한다. 금속 실리사이드막(14)의 형성방법은 도 2i를 참조하여 설명된 방법과 유사할 수 있다.
도 5f를 참조하여, 게이트(G) 및 소스/드레인 영역(SD) 상에 제1 식각 정지막(52) 및 제1 층간 절연막(50)을 순차적으로 형성할 수 있다. 제1 층간 절연막(50)은 평탄화되어, 평탄한 상부면을 가질 수 있다. 제1 식각 정지막(52)은 실리콘 질화막, 실리콘 탄화질화막 또는 실리콘 산화질화막일 수 있다. 제1 층간 절연막(50)은 실리콘 산화물을 포함할 수 있다.
도 5g 및 도 5h를 참조하여, 도 2i 내지 도 2k를 참조하여 설명된 것과 유사한 공정이 수행될 수 있다.
본 실시예의 반도체 장치의 형성방법은 도 4a 내지 도 4c를 참조하여 설명된 방법이 적용될 수 있음은 자명할 것이다.
본 발명의 개념의 또 다른 실시예에 따른 반도체 장치는 도 2k의 것과 유사하다. 단, 게이트(G)의 구조에 차이가 있다. 즉, 게이트(G)는 순차적으로 적층된 제1 금속막(46), 폴리실리콘막(47)을 포함할 수 있다. 제1 금속막(46)은, 예를 들어 예를 들어 텅스텐, 몰리브덴, 티타늄 질화물, 텅스텐 질화물 또는 탄탈늄 질화물을 포함할 수 있다. 폴리실리콘막(47)은 제2 도전형(예를 들면 N형)의 불순물로 도핑될 수 있다. 폴리실리콘막(47) 상에 마스크 패턴(48)이 추가적으로 제공될 수 있다.
도 6은 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 장치를 포함하는 전자 장치의 일 예를 나타내는 개략 블록도이다.
도 6을 참조하면, 본 발명의 실시예들에 따른 전자 장치(100)는 컨트롤러(110), 입출력 장치(120, I/O), 기억 장치(130, memory device), 인터페이스(140) 및 버스(150, bus)를 포함할 수 있다. 컨트롤러(110), 입출력 장치(120), 기억 장치(130) 및/또는 인터페이스(140)는 버스(150)를 통하여 서로 결합 될 수 있다. 버스(150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(100)은 컨트롤러(110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
전자 장치(100)는 랩탑 컴퓨터, 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 스마트 폰, 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 다른 전자 제품에 적용될 수 있다.
또한, 본 발명의 개념에 의한 실시 예들에 따른 반도체 장치는 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명의 개념에 의한 실시 예들에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 활성 영역 및 상기 활성 영역을 정의하는 소자분리막을 갖는 기판;
    상기 활성 영역 상의 게이트 전극;
    상기 게이트 전극 양측의 상기 활성 영역에 제공된 소소/드레인 영역;
    상기 소자분리막 상의 버퍼 절연막;
    상기 버퍼 절연막 상에 형성되고, 상기 게이트 전극 및 소스/드레인 영역 상으로 연장하는 식각 정지막;
    상기 식각 정지막 상의 제1 층간 절연막; 및
    상기 제1 층간 절연막 및 상기 식각 정지막을 관통하고, 상기 소스/드레인 영역 및 상기 버퍼 절연막에 각각 접촉하고 서로 분리된 제1 콘택 및 제2 콘택을 포함하는 반도체 장치.
  2. 청구항 1에 있어서,
    상기 버퍼 절연막의 상부면은 상기 소스/드레인 영역의 상부면 보다 높고, 상기 게이트 전극의 상부면과 같은 높이를 갖는 반도체 장치.
  3. 청구항 1에 있어서,
    상기 게이트 전극은 상기 소자분리막 상으로 연장하고, 상기 제2 콘택은 상기 소자분리막 상의 게이트 전극의 상부면과 접촉하는 반도체 장치.
  4. 청구항 3에 있어서,
    상기 제2 콘택의 하부면은 상기 소스/드레인 영역의 상부면보다 높은 반도체 장치.
  5. 청구항 3에 있어서,
    상기 소스/드레인 영역은 상기 기판으로부터 상승된 부분(elevated portion)을 갖고, 상기 상승된 부분의 상부면은 상기 게이트 전극의 하부면보다 높은 반도체 장치.
  6. 청구항 3에 있어서,
    상기 제1 층간 절연막 상의 제2 층간 절연막; 및
    상기 제2 층간 절연막을 관통하여 상기 제1 콘택의 상부면과 접촉하는 제3 콘택을 더 포함하고,
    상기 제2 콘택은 상기 제2 층간 절연막을 관통하고, 상기 제2 콘택은 상기 제3 콘택과 동일한 물질을 포함하는 반도체 장치.
  7. 활성 영역 및 상기 활성 영역을 정의하는 소자분리막을 갖는 기판 상에 게이트 전극을 형성하고;
    상기 게이트 전극 양측의 상기 활성영역에 소스/드레인 영역을 형성하고;
    상기 소자분리막 상에, 그의 상부면이 상기 소스/드레인 영역의 상부면보다 높은, 버퍼 절연막을 형성하고;
    상기 버퍼 절연막 상에 식각 정지막 및 제1 층간 절연막을 순차적으로 형성하여, 상기 게이트 전극 및 상기 소스/드레인 영역을 덮고;
    상기 제1 층간 절연막 및 상기 식각 정지막을 식각하여 상기 소스/드레인 영역을 노출하는 제1 홀을 형성하고;
    상기 제1 홀 내에 제1 콘택을 형성하고;
    상기 제1 층간 절연막 및 상기 제1 콘택 상에 제2 층간 절연막을 형성하고;
    상기 제2 층간 절연막 및 상기 식각 정지막을 식각하여 상기 제1 콘택을 노출하는 제2 홀을 형성하고, 이와 동시에 상기 제2 층간 절연막, 상기 제1 층간 절연막 및 상기 식각 정지막을 식각하여 상기 게이트 전극과 상기 게이트 전극에 인접한 상기 버퍼 절연막을 노출하는 제3 홀을 형성하고; 그리고
    상기 제2 홀 및 상기 제3 홀 내에 각각 제2 콘택 및 제3 콘택을 형성하는 것을 포함하는 반도체 장치의 형성방법.
  8. 청구항 7에 있어서,
    상기 제3 콘택의 하부면은 상기 소스/드레인 영역의 상부면보다 높게 형성되는 반도체 장치의 형성방법.
  9. 청구항 7에 있어서,
    상기 소스/드레인 영역은 상기 기판으로부터의 선택적 에피택시 성장에 의하여 형성되고 상기 게이트 전극의 하부면보다 높은 상부면은 갖고, 상기 소스/드레인 영역은 상기 활성영역으로부터 상기 소자분리막 상으로 돌출된 돌출부를 갖는 반도체 장치의 형성방법.
  10. 활성 영역 및 상기 활성 영역을 정의하는 소자분리막을 갖는 기판 상에 예비 게이트 전극을 형성하고;
    상기 예비 게이트 전극 양측의 상기 활성영역에 소스/드레인 영역을 형성하고;
    상기 소스/드레인 영역을 덮고, 상기 예비 게이트 전극을 노출하는 희생막을 형성하고;
    상기 예비 게이트 전극을 선택적으로 제거하여, 상기 소스/드레인 영역 및 상기 소자분리막을 노출하는 그루브를 형성하고;
    상기 그루브 내에 게이트 절연막을 형성하고;
    상기 게이트 절연막 상에 금속 질화막 및 제1 금속막을 순차적으로 형성하여 게이트 전극을 형성하고;
    식각 정지막 및 제1 층간 절연막을 순차적으로 형성하여, 상기 게이트 전극 및 상기 소스/드레인 영역을 덮고;
    상기 제1 층간 절연막 및 상기 식각 정지막을 식각하여 상기 소스/드레인 영역을 노출하는 제1 홀을 형성하고;
    상기 제1 홀 내에 제2 금속막을 증착하고, 열처리하여 상기 노출된 소스/드레인 영역에 금속 실리사이드막을 형성하고;
    습식 세정공정으로 미반응된 상기 제2 금속막의 잔류물을 제거하고; 그리고
    상기 제1 홀 내에 제1 콘택을 형성하는 것을 포함하는 반도체 장치의 형성방법.
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