KR20140088661A - 메모리 장치의 페이지 복사 방법 및 메모리 시스템의 페이지 관리 방법 - Google Patents

메모리 장치의 페이지 복사 방법 및 메모리 시스템의 페이지 관리 방법 Download PDF

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Abstract

각각이 복수의 페이지들을 구비하는 복수의 메모리 블록들을 포함하는 메모리 장치의 페이지 복사 방법에 있어서, 소스 페이지를 포함하는 소스 메모리 블록의 비트 라인들과 목표 페이지를 포함하는 목표 메모리 블록의 비트 라인들 사이의 연결을 차단하고, 소스 페이지에 저장된 데이터를 소스 메모리 블록의 비트 라인들에 전달하고, 소스 메모리 블록의 비트 라인들과 목표 메모리 블록의 비트 라인들을 연결하여 소스 메모리 블록의 비트 라인들에 전달된 데이터를 목표 메모리 블록의 비트 라인들에 전달하고, 목표 메모리 블록의 비트 라인들에 전달된 데이터를 목표 페이지에 기입한다. 메모리 장치의 페이지 복사 방법은 동작 속도를 증가시킬 수 있고 소비 전력을 감소시킬 수 있다.

Description

메모리 장치의 페이지 복사 방법 및 메모리 시스템의 페이지 관리 방법{PAGE COPY METHOD IN MEMORY DEVICE AND PAGE MANAGEMENT METHOD IN MEMORY SYSTEM}
본 발명은 메모리 분야에 관한 것으로, 보다 상세하게는 메모리 장치 및 이를 포함하는 메모리 시스템에 관한 것이다.
일반적인 메모리 시스템에서 메모리 장치의 페이지를 다른 페이지로 복사하기 위해서는 소스 페이지의 데이터를 메모리 컨트롤러로 독출한 이후에 독출된 데이터를 다시 목표 페이지에 기입하는 동작을 순차적으로 수행한다.
따라서 페이지 복사를 수행하는데 소요되는 시간이 늘어나도 소비 전력 또한 증가한다는 문제점이 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 메모리 장치 내부에서 페이지 복사를 수행할 수 있는 방법을 제공하는 것이다.
본 발명의 다른 목적은 상기 페이지 복사 방법을 사용하여 메모리 시스템의 페이지를 관리하는 방법을 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 각각이 복수의 페이지들을 구비하는 복수의 메모리 블록들을 포함하는 메모리 장치의 페이지 복사 방법에 있어서, 소스 페이지를 포함하는 소스 메모리 블록의 비트 라인들과 목표 페이지를 포함하는 목표 메모리 블록의 비트 라인들 사이의 연결을 차단하고, 상기 소스 페이지에 저장된 데이터를 상기 소스 메모리 블록의 비트 라인들에 전달하고, 상기 소스 메모리 블록의 비트 라인들과 상기 목표 메모리 블록의 비트 라인들을 연결하여 상기 소스 메모리 블록의 비트 라인들에 전달된 데이터를 상기 목표 메모리 블록의 비트 라인들에 전달하고, 상기 목표 메모리 블록의 비트 라인들에 전달된 데이터를 상기 목표 페이지에 기입한다.
일 실시예에 있어서, 상기 소스 메모리 블록의 비트 라인들과 상기 소스 메모리 블록에 인접하는 메모리 블록의 비트 라인들 사이의 연결을 차단함으로써 상기 소스 메모리 블록의 비트 라인들과 상기 목표 메모리 블록의 비트 라인들 사이의 연결을 차단할 수 있다.
일 실시예에 있어서, 상기 소스 페이지에 저장된 데이터를 상기 소스 메모리 블록의 비트 라인들에 전달하는 단계는, 상기 소스 페이지의 워드 라인을 활성화시키는 단계, 및 상기 소스 메모리 블록의 센스 앰프를 활성화시켜 상기 소스 페이지에 저장된 데이터를 센싱하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 소스 메모리 블록과 상기 목표 메모리 블록이 서로 인접하는 경우, 상기 소스 메모리 블록의 비트 라인들에 전달된 데이터를 상기 목표 메모리 블록의 비트 라인들에 전달하는 단계는, 상기 목표 메모리 블록으로부터 상기 소스 메모리 블록의 반대 방향으로 상기 목표 메모리 블록에 인접하는 메모리 블록의 비트 라인들과 상기 목표 메모리 블록의 비트 라인들 사이의 연결을 차단하는 단계, 상기 목표 메모리 블록의 등화기를 턴오프 시키는 단계, 및 상기 소스 메모리 블록의 비트 라인들과 상기 목표 메모리 블록의 비트 라인들을 연결하는 단계를 포함할 수 있다.
상기 목표 메모리 블록의 비트 라인들에 전달된 데이터를 상기 목표 페이지에 기입하는 단계는 상기 목표 페이지의 워드 라인을 활성화시키는 단계를 포함할 수 있다.
상기 목표 메모리 블록의 비트 라인들에 전달된 데이터를 상기 목표 페이지에 기입하는 단계 이후에, 상기 소스 메모리 블록의 비트 라인들 및 상기 목표 메모리 블록의 비트 라인들을 프리차지하는 단계, 및 인접하는 메모리 블록들의 비트 라인들을 서로 연결하는 단계를 더 포함할 수 있다.
일 실시예에 있어서, 상기 소스 메모리 블록과 상기 목표 메모리 블록이 서로 인접하지 않는 경우, 상기 소스 메모리 블록의 비트 라인들에 전달된 데이터를 상기 목표 메모리 블록의 비트 라인들에 전달하는 단계는, 상기 목표 메모리 블록으로부터 상기 소스 메모리 블록의 반대 방향으로 상기 목표 메모리 블록에 인접하는 메모리 블록의 비트 라인들과 상기 목표 메모리 블록의 비트 라인들 사이의 연결을 차단하는 단계, 상기 소스 메모리 블록과 상기 목표 메모리 블록 사이에 있는 모든 메모리 블록들의 등화기들 및 상기 목표 메모리 블록의 등화기를 턴오프 시키는 단계, 및 상기 소스 메모리 블록으로부터 상기 목표 메모리 블록 방향으로 상기 소스 메모리 블록에 인접하는 메모리 블록의 비트 라인들과 상기 소스 메모리 블록의 비트 라인들을 연결시키는 단계를 포함할 수 있다.
상기 목표 메모리 블록의 비트 라인들에 전달된 데이터를 상기 목표 페이지에 기입하는 단계는, 상기 목표 페이지의 워드 라인을 활성화시키는 단계, 상기 목표 메모리 블록으로부터 상기 소스 메모리 블록 방향으로 상기 목표 메모리 블록에 인접하는 메모리 블록의 비트 라인들과 상기 목표 메모리 블록의 비트 라인들 사이의 연결을 차단하는 단계, 상기 소스 메모리 블록과 상기 목표 메모리 블록 사이에 있는 메모리 블록들 중에서 상기 목표 메모리 블록에 인접하지 않은 메모리 블록들의 비트 라인들 및 상기 소스 메모리 블록의 비트 라인들을 프리차지하는 단계, 상기 목표 메모리 블록의 센스 앰프를 활성화시켜 상기 목표 메모리 블록의 비트 라인들의 전압을 증폭하는 단계, 및 상기 목표 페이지의 워드 라인을 활성화시키는 단계를 포함할 수 있다.
상기 목표 메모리 블록의 비트 라인들에 전달된 데이터를 상기 목표 페이지에 기입하는 단계 이후에, 상기 목표 메모리 블록으로부터 상기 소스 메모리 블록 방향으로 상기 목표 메모리 블록에 인접하는 메모리 블록의 비트 라인들 및 상기 목표 메모리 블록의 비트 라인들을 프리차지하는 단계, 및 인접하는 메모리 블록들의 비트 라인들을 서로 연결하는 단계를 더 포함할 수 있다.
일 실시예에 있어서, 상기 소스 메모리 블록의 비트 라인들과 상기 목표 메모리 블록의 비트 라인들 사이의 연결을 차단하는 단계 이전에, 상기 복수의 메모리 블록들 각각의 비트 라인들을 프리차지하는 단계, 및 인접하는 메모리 블록들의 비트 라인들을 서로 연결하는 단계를 더 포함할 수 있다.
일 실시예에 있어서, 인접하는 메모리 블록들의 비트 라인들 사이의 연결은 제어 신호에 응답하여 선택적으로 턴온되는 분리 트랜지스터들을 통해 제어될 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 메모리 컨트롤러 및 복수의 메모리 블록들을 구비하는 메모리 장치를 포함하는 메모리 시스템의 페이지 관리 방법에 있어서, 상기 메모리 컨트롤러가 페이지 복사 명령, 소스 주소 및 목표 주소를 상기 메모리 장치에 제공하고, 상기 메모리 장치가 상기 소스 주소에 상응하는 소스 페이지에 저장된 데이터를 상기 소스 페이지를 포함하는 소스 메모리 블록의 비트 라인들 및 상기 목표 주소에 상응하는 목표 페이지를 포함하는 목표 메모리 블록의 비트 라인들을 통해 상기 목표 페이지에 복사할 수 있다.
일 실시예에 있어서, 상기 메모리 장치가 상기 소스 페이지에 저장된 데이터를 상기 목표 페이지에 복사하는 단계는, 상기 소스 메모리 블록의 비트 라인들과 상기 목표 메모리 블록의 비트 라인들 사이의 연결을 차단하는 단계, 상기 소스 페이지에 저장된 데이터를 상기 소스 메모리 블록의 비트 라인들에 전달하는 단계, 상기 소스 메모리 블록의 비트 라인들과 상기 목표 메모리 블록의 비트 라인들을 연결하여 상기 소스 메모리 블록의 비트 라인들에 전달된 데이터를 상기 목표 메모리 블록의 비트 라인들에 전달하는 단계, 및 상기 목표 메모리 블록의 비트 라인들에 전달된 데이터를 상기 목표 페이지에 기입하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 메모리 장치는 상기 페이지 복사 명령, 상기 소스 주소 및 상기 목표 주소를 수신하는 시점으로부터 미리 정해진 제1 시간 내에 상기 소스 페이지에 저장된 데이터를 상기 목표 페이지에 복사하는 동작을 완료할 수 있다.
상기 메모리 시스템의 페이지 관리 방법은, 상기 복수의 메모리 블록들 중에서 데이터가 저장되지 않은 페이지들의 개수가 데이터가 저장된 페이지들의 개수보다 적은 메모리 블록을 상기 목표 메모리 블록으로 선택하는 단계, 상기 목표 메모리 블록에 포함되는 데이터가 저장되지 않은 페이지들에 상응하는 주소들을 제1 내지 제n(n은 양의 정수) 목표 주소들로 결정하는 단계, 상기 복수의 메모리 블록들 중에서 데이터가 저장되지 않은 페이지들의 개수가 데이터가 저장된 페이지들의 개수보다 많은 메모리 블록에 포함되는 데이터가 저장된 페이지들에 상응하는 주소들을 제1 내지 제n 소스 주소들로 결정하는 단계, 상기 메모리 컨트롤러가 제k(k는 n이하의 양의 정수) 소스 주소 및 제k 목표 주소의 쌍을 상기 페이지 복사 명령과 함께 상기 제1 시간 간격을 두고 순차적으로 n회에 걸쳐 상기 메모리 장치에 제공하는 단계, 상기 메모리 컨트롤러가 상기 목표 메모리 블록에 포함되는 페이지들에 대한 리프레시 명령을 상기 메모리 장치에 제공하는 단계, 및 상기 메모리 장치가 상기 리프레시 명령에 응답하여 상기 목표 메모리 블록에 포함되는 페이지들을 리프레시하는 단계를 더 포함할 수 있다.
본 발명의 실시예들에 따른 메모리 장치의 페이지 복사 방법은 메모리 장치 내부적으로 페이지 복사를 수행하므로, 페이지 복사의 동작 속도를 증가시킬 수 있고 소비 전력을 감소시킬 수 있다.
또한, 본 발명의 실시예들에 따른 메모리 시스템의 페이지 관리 방법은 상기 페이지 복사 방법을 사용하여 메모리 장치에 분산되어 있던 데이터를 최소의 메모리 블록들로 효과적으로 집중시킴으로써 정상 동작 모드에서 커맨드 버스의 밴드위스(bandwidth)를 증가시킬 수 있고, 셀프 리프레시 모드에서 소비 전력을 줄일 수 있다.
도 1은 본 발명의 일 실시예에 따른 전자 시스템을 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 도 1의 메모리 시스템의 개략적인 구성을 나타내는 블록도이다.
도 3은 본 발명의 일 실시예에 따른 도 2의 메모리 장치의 구성을 나타내는 블록도이다.
도 4는 도 3의 메모리 장치에 포함되는 메모리 셀 어레이, 등화부 및 센스 앰프부의 일 예를 나타내는 도면이다.
도 5는 본 발명의 일 실시예에 따른 메모리 시스템의 페이지 관리 방법을 나타내는 순서도이다.
도 6은 도 5에 도시된 메모리 장치의 페이지 복사 방법을 상세히 나타내는 순서도이다.
도 7 내지 11은 소스 메모리 블록과 목표 메모리 블록이 서로 인접한 경우의 도 6의 페이지 복사 방법을 설명하기 위한 도면들이다.
도 12 내지 18은 소스 메모리 블록과 목표 메모리 블록이 서로 인접하지 않은 경우의 도 6의 페이지 복사 방법을 설명하기 위한 도면들이다.
도 19는 본 발명의 다른 실시예에 따른 메모리 시스템의 페이지 관리 방법을 나타내는 순서도이다.
도 20은 본 발명의 실시예들에 따른 메모리 장치를 포함하는 메모리 모듈을 나타내는 블록도이다.
도 21은 본 발명의 실시예들에 따른 메모리 시스템이 모바일 시스템에 응용된 예를 나타내는 도면이다.
도 22는 본 발명의 실시예들에 따른 메모리 시스템이 컴퓨팅 시스템에 응용된 예를 나타내는 도면이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 전자 시스템을 나타내는 블록도이다.
도 1을 참조하면, 전자 시스템(10)은 호스트(20) 및 메모리 시스템(30)을 포함할 수 있다. 메모리 시스템(30)은 메모리 컨트롤러(100) 및 복수의 메모리 장치들(200a~200n)을 포함할 수 있다.
호스트(20)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(30)과 통신할 수 있다. 또한 호스트(20)와 메모리 시스템(30)간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스 프로토콜들 중 하나일 수 있다.
메모리 컨트롤러(100)는 메모리 시스템(30)의 동작을 전반적으로 제어하며, 호스트(20)와 메모리 장치들(200a~200n) 사이의 전반적인 데이터 교환을 제어한다. 예컨대, 메모리 컨트롤러(100)는 호스트(20)의 요청에 따라 메모리 장치들(200a~200n)을 제어하여 데이터를 기입하거나(write) 데이터를 독출한다(read).
또한, 메모리 컨트롤러(100)는 메모리 장치들(200a~200n)을 제어하기 위한 동작 커맨드(command)들을 인가하여, 메모리 장치들(200a~200n)의 동작을 제어한다.
실시예에 따라, 메모리 장치들(200a~200n) 각각은 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR(Low Power Double Data Rate) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, RDRAM(Rambus Dynamic Random Access Memory) 등과 같은 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM) 일 수 있다.
도 2는 본 발명의 일 실시예에 따른 도 1의 메모리 시스템의 개략적인 구성을 나타내는 블록도이다.
도 2에서는 메모리 컨트롤러(100)에 대응되는 하나의 메모리 장치(200a)만을 예로 들어 설명한다.
도 2를 참조하면, 메모리 시스템(30)은 메모리 컨트롤러(100)와 메모리 장치(200a)를 포함할 수 있다. 메모리 컨트롤러(100)와 메모리 장치(200a)는 각각 대응하는 커맨드 핀(101, 201), 어드레스 핀(102, 202), 및 데이터 핀(103, 203)을 통하여 서로 연결될 수 있다. 커맨드 핀(101, 201)들은 커맨드 전송선(TL1)을 통하여 커맨드 신호(CMD)를 전송하고, 어드레스 핀들(102, 202)은 어드레스 전송선(TL2)을 통하여 어드레스 신호(ADDR)를 전송하고, 데이터 핀들(103, 203)은 데이터 전송선(TL3)을 통하여 데이터(DQ)를 교환할 수 있다.
도 1 및 도 2를 참조하면, 메모리 컨트롤러(100)는 호스트(20)의 요청에 기초하여 어드레스 핀(102, 202)을 통해 메모리 장치(200a)로 어드레스를 입력하고, 데이터 핀(103, 203)을 통해 메모리 장치(200a)로 데이터를 입력하거나 메모리 장치(200a)로부터 데이터를 출력할 수 있다.
또한, 메모리 컨트롤러(100)는 커맨드 핀(101, 201)을 통해 메모리 장치(200a)로 페이지 복사 명령(PCC)을 제공하고, 어드레스 핀(102, 202)을 통해 메모리 장치(200a)로 소스 주소(SADDR) 및 목표 주소(TADDR)를 입력하고, 메모리 장치(200a)는 페이지 복사 명령(PCC)에 응답하여 소스 주소(SADDR)에 상응하는 소스 페이지에 저장된 데이터를 목표 주소(TADDR)에 상응하는 목표 페이지에 복사할 수 있다. 메모리 장치(200a)가 내부적으로 페이지 복사를 수행하는 방법은 후술한다.
도 3은 본 발명의 일 실시예에 따른 도 2의 메모리 장치의 구성을 나타내는 블록도이다.
도 3을 참조하면, 메모리 장치(200a)는 제어부(210), 로우 디코더(220), 컬럼 디코더(230), 데이터 입출력 버퍼(240), 메모리 셀 어레이(250), 등화부(260) 및 센스 앰프부(270)를 포함할 수 있다.
제어부(210)는 메모리 장치(200a)의 동작을 제어할 수 있다. 예를 들어, 제어부(210)는 메모리 장치(200a)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어부(210)는 메모리 컨트롤러(100)로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(211) 및 메모리 장치(200a)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다. 예를 들어, 커맨드 디코더(211)는 기입 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS) 등을 디코딩하여 커맨드(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다. 또한, 제어부(210)는 동기 방식으로 메모리 장치(200a)를 구동하기 위한 클록 신호(CLK) 및 클록 인에이블 신호(/CKE)를 더 수신할 수 있다.
또한, 제어부(210)는 메모리 컨트롤러(100)로부터 페이지 복사 명령(PCC), 소스 주소(SADDR) 및 목표 주소(TADR)를 수신하고, 메모리 장치(200a)가 메모리 셀 어레이(250)의 소스 주소(SADDR)에 상응하는 소스 페이지에 저장된 데이터를 메모리 셀 어레이(250)의 목표 주소(TADDR)에 상응하는 목표 페이지에 복사하는 페이지 복사 동작을 수행하도록 제어 신호들을 생성하여 로우 디코더(220), 등화부(260) 및 센스 앰프부(270)에 제공할 수 있다. 예를 들어, 제어부(210)는 로우 어드레스(RA)를 로우 디코더(220)에 제공하고, 프리차지 및 등화 제어 신호(PEQI)와 프리차지 전압(VBL)을 등화부(260)에 제공하고, 하이 바이어스 제어 신호(LAPG)와 로우 바이어스 제어 신호(LANG)를 센스 앰프부(270)에 제공하여 페이지 복사 동작을 제어할 수 있다.
메모리 셀 어레이(250)는 복수의 워드 라인들(WL) 및 복수의 비트 라인들(BL)에 연결되는 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(250)는 복수의 메모리 블록들로 구분될 수 있고, 상기 복수의 메모리 블록들 각각은 복수의 페이지들을 포함할 수 있다. 예를 들어, 하나의 페이지는 동일한 워드 라인(WL)에 연결되는 하나의 메모리 셀 로우를 포함할 수 있다.
등화부(260)는 프리차지 및 등화 제어 신호(PEQI)에 응답하여 복수의 비트 라인들(BL)을 프리차지 전압(VBL)으로 프리차지할 수 있다.
센스 앰프부(270)는 하이 바이어스 제어 신호(LAPG)와 로우 바이어스 제어 신호(LANG)에 응답하여 복수의 비트 라인들(BL)의 전압을 증폭할 수 있다. 예를 들어, 센스 앰프부(270)는 복수의 비트 라인들(BL)의 전압이 전원 전압과 접지 전압 중에서 전원 전압에 가까운 경우 복수의 비트 라인들(BL)의 전압을 전원 전압으로 증폭하고, 복수의 비트 라인들(BL)의 전압이 전원 전압과 접지 전압 중에서 접지 전압에 가까운 경우 복수의 비트 라인들(BL)의 전압을 접지 전압으로 증폭할 수 있다.
로우 디코더(220)는 복수의 워드 라인들(WL)을 통해 메모리 셀 어레이(250)와 연결될 수 있다. 로우 디코더(220)는 제어부(210)로부터 제공되는 로우 어드레스(RA)를 디코딩하여 복수의 워드 라인들(WL) 중에서 로우 어드레스(RA)에 상응하는 워드 라인을 활성화시킴으로써 메모리 셀 어레이(250)에 포함되는 복수의 페이지들 중의 하나를 선택할 수 있다. 예를 들어, 로우 디코더(220)는 로우 어드레스(RA)에 상응하는 워드 라인에 워드 라인 구동 전압을 인가할 수 있다.
컬럼 디코더(230)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(250), 등화부(260) 및 센스 앰프부(270)와 연결될 수 있다. 컬럼 디코더(230)는 제어부(210)로부터 제공되는 컬럼 어드레스(CA)를 디코딩하여 복수의 비트 라인들(BL) 중에서 컬럼 어드레스(CA)에 상응하는 비트 라인을 선택하고, 상기 선택된 비트 라인으로부터 제공되는 데이터를 데이터 입출력 버퍼(240)에 제공하거나 데이터 입출력 버퍼(240)로부터 수신되는 데이터를 상기 선택된 비트 라인에 제공할 수 있다.
데이터 입출력 버퍼(240)는 데이터 핀(203)을 통해 메모리 컨트롤러(100)와 데이터(DQ)를 송수신할 수 있다.
도 4는 도 3의 메모리 장치에 포함되는 메모리 셀 어레이, 등화부 및 센스 앰프부의 일 예를 나타내는 도면이다.
도 4를 참조하면, 메모리 셀 어레이(250)는 복수의 메모리 블록들을 포함할 수 있다. 도 4에는 메모리 셀 어레이(250)에 포함되는 복수의 메모리 블록들 중에서 제1 내지 제6 메모리 블록들(BLKa1, BLKa2, BLKa3, BLKa4, BLKa5, BLKa6)이 도시되어 있다.
제1 내지 제6 메모리 블록들(BLKa1, BLKa2, BLKa3, BLKa4, BLKa5, BLKa6) 각각은 복수의 페이지들을 포함할 수 있다. 도 4에는 메모리 셀 어레이(250)에 포함되는 복수의 메모리 블록들 각각이 n(n은 양의 정수)개의 페이지들을 포함하는 것으로 도시되어 있다. 예를 들어, 제1 메모리 블록(BLKa1)에 포함되는 n개의 페이지들은 제1 내지 제n 워드 라인들(WLa11, WLa12, ..., WLa1n)에 각각 연결되고, 제2 메모리 블록(BLKa2)에 포함되는 n개의 페이지들은 제1 내지 제n 워드 라인들(WLa21, WLa22, ..., WLa2n)에 각각 연결되고, 제3 메모리 블록(BLKa3)에 포함되는 n개의 페이지들은 제1 내지 제n 워드 라인들(WLa31, WLa32, ..., WLa3n)에 각각 연결되고, 제4 메모리 블록(BLKa4)에 포함되는 n개의 페이지들은 제1 내지 제n 워드 라인들(WLa41, WLa42, ..., WLa4n)에 각각 연결되고, 제5 메모리 블록(BLKa5)에 포함되는 n개의 페이지들은 제1 내지 제n 워드 라인들(WLa51, WLa52, ..., WLa5n)에 각각 연결되고, 제6 메모리 블록(BLKa6)에 포함되는 n개의 페이지들은 제1 내지 제n 워드 라인들(WLa61, WLa62, ..., WLa6n)에 각각 연결될 수 있다. 실시예에 따라, 메모리 셀 어레이(250)에 포함되는 복수의 메모리 블록들은 서로 상이한 개수의 페이지들을 포함할 수 있다.
도 4에 도시된 바와 같이, 인접하는 메모리 블록들의 비트 라인들은 분리 트랜지스터(ISOT1, ISOT2, ISOT3, ISOT4, ISOT5)를 통해 서로 연결됨으로써 메모리 셀 어레이(250)에 포함되는 상기 복수의 메모리 블록들은 복수의 비트 라인들(BL1, BL2, ..., BLm)(m은 양의 정수)에 공통으로 연결될 수 있다. 예를 들어, 제1 메모리 블록(BLKa1)의 비트 라인들과 제2 메모리 블록(BLKa2)의 비트 라인들은 제1 분리 트랜지스터(ISOT1)를 통해 서로 연결되고, 제2 메모리 블록(BLKa2)의 비트 라인들과 제3 메모리 블록(BLKa3)의 비트 라인들은 제2 분리 트랜지스터(ISOT2)를 통해 서로 연결되고, 제3 메모리 블록(BLKa3)의 비트 라인들과 제4 메모리 블록(BLKa4)의 비트 라인들은 제3 분리 트랜지스터(ISOT3)를 통해 서로 연결되고, 제4 메모리 블록(BLKa4)의 비트 라인들과 제5 메모리 블록(BLKa5)의 비트 라인들은 제4 분리 트랜지스터(ISOT4)를 통해 서로 연결되고, 제5 메모리 블록(BLKa5)의 비트 라인들과 제6 메모리 블록(BLKa6)의 비트 라인들은 제5 분리 트랜지스터(ISOT5)를 통해 서로 연결될 수 있다.
분리 트랜지스터(ISOT1, ISOT2, ISOT3, ISOT4, ISOT5)는 분리 제어 신호(CON1, CON2, CON3, CON4, CON5)에 응답하여 개폐됨으로써 인접하는 메모리 블록들의 비트 라인들 사이의 연결을 제어할 수 있다. 예를 들어, 제1 분리 트랜지스터(ISOT1)는 제1 분리 제어 신호(CON1)에 응답하여 개폐되고, 제2 분리 트랜지스터(ISOT2)는 제2 분리 제어 신호(CON2)에 응답하여 개폐되고, 제3 분리 트랜지스터(ISOT3)는 제3 분리 제어 신호(CON3)에 응답하여 개폐되고, 제4 분리 트랜지스터(ISOT4)는 제4 분리 제어 신호(CON4)에 응답하여 개폐되고, 제5 분리 트랜지스터(ISOT5)는 제5 분리 제어 신호(CON5)에 응답하여 개폐될 수 있다. 분리 제어 신호(CON1, CON2, CON3, CON4, CON5)는 제어부(210)로부터 제공될 수 있다.
등화부(260)는 상기 복수의 메모리 블록들 사이에 위치하는 복수의 등화기들(EQ)(260-1, 260-2, 260-3, 260-4, 260-5)을 포함하고, 센스 앰프부(270)는 상기 복수의 메모리 블록들 사이에 위치하는 복수의 센스 앰프들(SA)(270-1, 270-2, 270-3, 270-4, 270-5)을 포함할 수 있다. 예를 들어, 제1 등화기(260-1) 및 제1 센스 앰프(270-1)는 제1 메모리 블록(BLKa1)과 제2 메모리 블록(BLKa2) 사이에 위치하고, 제2 등화기(260-2) 및 제2 센스 앰프(270-2)는 제2 메모리 블록(BLKa2)과 제3 메모리 블록(BLKa3) 사이에 위치하고, 제3 등화기(260-3) 및 제3 센스 앰프(270-3)는 제3 메모리 블록(BLKa3)과 제4 메모리 블록(BLKa4) 사이에 위치하고, 제4 등화기(260-4) 및 제4 센스 앰프(270-4)는 제4 메모리 블록(BLKa4)과 제5 메모리 블록(BLKa5) 사이에 위치하고, 제5 등화기(260-5) 및 제5 센스 앰프(270-5)는 제5 메모리 블록(BLKa5)과 제6 메모리 블록(BLKa6) 사이에 위치할 수 있다.
도 4에 도시된 바와 같이, 복수의 등화기들(260-1, 260-2, 260-3, 260-4, 260-5) 및 복수의 센스 앰프들(270-1, 270-2, 270-3, 270-4, 270-5)은 홀수 비트 라인(BL(2k-1))(k는 m/2 이하의 양의 정수)에서 분리 트랜지스터(ISOT1, ISOT2, ISOT3, ISOT4, ISOT5)의 상단과 짝수 비트 라인(BL(2k))에서 분리 트랜지스터(ISOT1, ISOT2, ISOT3, ISOT4, ISOT5)의 하단 사이에 연결될 수 있다. 따라서 비트 라인들의 개수가 m인 경우, 인접하는 메모리 블록들 사이에 위치하는 복수의 등화기들(260-1, 260-2, 260-3, 260-4, 260-5) 및 복수의 센스 앰프들(270-1, 270-2, 270-3, 270-4, 270-5) 각각의 개수는 m/2개가 될 수 있다.
복수의 등화기들(260-1, 260-2, 260-3, 260-4, 260-5)은 프리차지 및 등화 제어 신호(PEQI)에 응답하여 양단에 연결된 비트 라인들을 프리차지 전압(VBL)으로 프리차지할 수 있다. 복수의 센스 앰프들(270-1, 270-2, 270-3, 270-4, 270-5)은 하이 바이어스 제어 신호(LAPG)와 로우 바이어스 제어 신호(LANG)에 응답하여 양단에 연결된 비트 라인들의 전압을 증폭할 수 있다. 예를 들어, 복수의 센스 앰프들(270-1, 270-2, 270-3, 270-4, 270-5) 각각은 연결되는 비트 라인의 전압이 전원 전압과 접지 전압 중에서 전원 전압에 가까운 경우 상기 연결되는 비트 라인의 전압을 전원 전압으로 증폭하고, 상기 연결되는 비트 라인의 전압이 전원 전압과 접지 전압 중에서 접지 전압에 가까운 경우 상기 연결되는 비트 라인의 전압을 접지 전압으로 증폭할 수 있다.
인접하는 메모리 블록들은 사이에 위치하는 센스 앰프(270-1, 270-2, 270-3, 270-4, 270-5)를 공유하여 독출 동작을 수행할 수 있다. 예를 들어, 제3 메모리 블록(BLKa3)에 포함되는 페이지의 데이터를 독출하는 경우, 복수의 비트 라인들(BL1, BL2, ..., BLm)이 프리차지된 상태에서 제2 분리 트랜지스터(ISOT2) 및 제3 분리 트랜지스터(ISOT3)를 턴오프한 이후 제3 센스 앰프(270-3)를 통해 홀수 비트 라인(BL(2k-1))의 데이터를 센싱하고 제2 센스 앰프(270-2)를 통해 짝수 비트 라인(BL(2k))의 데이터를 센싱할 수 있다. 반면에, 제4 메모리 블록(BLKa4)에 포함되는 페이지의 데이터를 독출하는 경우, 복수의 비트 라인들(BL1, BL2, ..., BLm)이 프리차지된 상태에서 제3 분리 트랜지스터(ISOT3) 및 제4 분리 트랜지스터(ISOT4)를 턴오프한 이후 제4 센스 앰프(270-4)를 통해 홀수 비트 라인(BL(2k-1))의 데이터를 센싱하고 제3 센스 앰프(270-3)를 통해 짝수 비트 라인(BL(2k))의 데이터를 센싱할 수 있다. 한편, 독출 동작이 수행된 메모리 블록의 하부에 있는 분리 트랜지스터를 턴온시킴으로써 상기 센싱된 데이터는 복수의 비트 라인들(BL1, BL2, ..., BLm)을 통해 컬럼 디코더(230)에 제공될 수 있다.
도 5는 본 발명의 일 실시예에 따른 메모리 시스템의 페이지 관리 방법을 나타내는 순서도이다.
이하, 도 2 내지 5를 참조하여 메모리 시스템(30)의 페이지 관리 방법에 대해 상세히 설명한다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템의 페이지 관리 방법에서, 메모리 컨트롤러(100)가 페이지 복사 명령(PCC), 소스 주소(SADDR) 및 목표 주소(TADDR)를 메모리 장치(200a)에 제공하고(단계 S100), 메모리 장치(200a)는 소스 주소(SADDR)에 상응하는 소스 페이지에 저장된 데이터를 상기 소스 페이지를 포함하는 소스 메모리 블록의 비트 라인들 및 목표 주소(TADDR)에 상응하는 목표 페이지를 포함하는 목표 메모리 블록의 비트 라인들을 통해 상기 목표 페이지에 복사한다(단계 S200).
도 6은 도 5에 도시된 메모리 장치의 페이지 복사 방법을 상세히 나타내는 순서도이다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치의 페이지 복사 방법에서, 소스 주소(SADDR)에 상응하는 소스 페이지를 포함하는 소스 메모리 블록의 비트 라인들과 목표 주소(TADDR)에 상응하는 목표 페이지를 포함하는 목표 메모리 블록의 비트 라인들 사이의 연결을 차단(disconnect)하고(단계 S210), 상기 소스 페이지에 저장된 데이터를 상기 소스 메모리 블록의 비트 라인들에 전달하고(단계 S220), 상기 소스 메모리 블록의 비트 라인들과 상기 목표 메모리 블록의 비트 라인들을 연결하여 상기 소스 메모리 블록의 비트 라인들에 전달된 데이터를 상기 목표 메모리 블록의 비트 라인들에 전달하고(단계 S230), 상기 목표 메모리 블록의 비트 라인들에 전달된 데이터를 상기 목표 페이지에 기입한다(단계 S240).
도 6에 도시된 메모리 장치의 페이지 복사 방법은 상기 소스 메모리 블록과 상기 목표 메모리 블록이 서로 인접한 경우 및 상기 소스 메모리 블록과 상기 목표 메모리 블록이 서로 인접하지 않은 경우에 따라 상이하게 수행될 수 있다.
도 7 내지 11은 소스 메모리 블록과 목표 메모리 블록이 서로 인접한 경우의 도 6의 페이지 복사 방법을 설명하기 위한 도면들이다.
이하, 도 7 내지 11을 참조하여 상기 소스 메모리 블록과 상기 목표 메모리 블록이 서로 인접한 경우의 메모리 장치의 페이지 복사 방법에 대해 상세히 설명한다.
도 7 내지 11에서는 상기 소스 메모리 블록은 제3 메모리 블록(BLKa3)이고 상기 목표 메모리 블록은 제2 메모리 블록(BLKa2)인 경우를 예로 들어 설명한다.
도 7은 소스 메모리 블록과 목표 메모리 블록이 서로 인접한 경우, 페이지 복사를 수행하기 위한 메모리 장치(200a)의 초기 상태를 나타내는 블록도이다.
도 7에 도시된 바와 같이, 페이지 복사를 수행하기 이전에 복수의 등화기들(260-1, 260-2, 260-3, 260-4, 260-5)을 통해 상기 복수의 메모리 블록들 각각의 모든 비트 라인들은 프리차지 전압(VBL)으로 프리차지되고, 모든 분리 트랜지스터들(ISOT1, ISOT2, ISOT3, ISOT4, ISOT5)은 턴온될 수 있다.
이후, 도 8에 도시된 바와 같이, 제2 분리 트랜지스터(ISOT2) 및 제3 분리 트랜지스터(ISOT3)를 턴오프시켜 소스 메모리 블록(BLKa3)의 비트 라인들과 소스 메모리 블록(BLKa3)에 인접하는 메모리 블록들(BLKa2, BLKa4)의 비트 라인들 사이의 연결을 차단함으로써 소스 메모리 블록(BLKa3)의 비트 라인들과 목표 메모리 블록(BLKa2)의 비트 라인들 사이의 연결을 차단할 수 있다(단계 S210).
이후, 상기 소스 페이지의 워드 라인을 활성화시킴으로써 상기 소스 페이지의 메모리 셀들과 프리차지된 소스 메모리 블록(BLKa3)의 비트 라인들 사이에 전하 공유가 이루어질 수 있다. 예를 들어, 메모리 셀에 데이터 "1"이 저장되어 있는 경우, 상기 메모리 셀에 연결되는 비트 라인의 전압은 프리차지 전압(VBL)으로부터 일부 상승하고, 메모리 셀에 데이터 "0"이 저장되어 있는 경우, 상기 메모리 셀에 연결되는 비트 라인의 전압은 프리차지 전압(VBL)으로부터 일부 하강할 수 있다. 이후, 소스 메모리 블록(BLKa3)의 센스 앰프(270-2, 270-3)를 활성화시켜 상기 소스 페이지에 저장된 데이터를 센싱할 수 있다. 예를 들어, 제3 센스 앰프(270-3)는 소스 메모리 블록(BLKa3)의 홀수 비트 라인(BL(2k-1))의 전압을 증폭하고, 제2 센스 앰프(270-2)는 소스 메모리 블록(BLKa3)의 짝수 비트 라인(BL(2k))의 전압을 증폭할 수 있다. 따라서 소스 메모리 블록(BLKa3)의 비트 라인들은 상기 소스 페이지에 저장된 데이터 값에 기초하여 전원 전압 또는 접지 전압으로 설정될 수 있다. 이로써 상기 소스 페이지에 저장된 데이터는 소스 메모리 블록(BLKa3)의 비트 라인들에 전달될 수 있다(단계 S220).
도 9는 소스 메모리 블록과 목표 메모리 블록이 서로 인접한 경우, 도 6의 소스 메모리 블록의 비트 라인들에 전달된 데이터를 목표 메모리 블록의 비트 라인들에 전달하는 단계를 상세히 설명하는 순서도이다.
도 9 및 10을 참조하면, 제1 분리 트랜지스터(ISOT1)를 턴오프시킴으로써 목표 메모리 블록(BLKa2)으로부터 소스 메모리 블록(BLKa3)의 반대 방향으로 목표 메모리 블록(BLKa2)에 인접하는 메모리 블록(BLKa1)의 비트 라인들과 목표 메모리 블록(BLKa2)의 비트 라인들 사이의 연결을 차단할 수 있다(단계 S231). 또한, 목표 메모리 블록(BLKa2)의 등화기(260-1)를 턴오프시켜 목표 메모리 블록(BLKa2)의 홀수 비트 라인(BL(2k-1))과 짝수 비트 라인(BL(2k))이 서로 분리되도록 할 수 있다(단계 S232).
이후, 도 11에 도시된 바와 같이, 제2 분리 트랜지스터(ISOT2)를 턴온시킴으로써 소스 메모리 블록(BLKa3)의 비트 라인들과 목표 메모리 블록(BLKa2)의 비트 라인들을 연결시킬 수 있다(단계 S233).
따라서 소스 메모리 블록(BLKa3)의 비트 라인들에 전달된 상기 소스 페이지의 데이터는 목표 메모리 블록(BLKa2)의 비트 라인들에 전달될 수 있다(단계 S230).
이후, 상기 목표 페이지의 워드 라인을 활성화시킴으로써 목표 메모리 블록(BLKa2)의 비트 라인들에 전달된 데이터를 상기 목표 페이지에 기입할 수 있다(단계 S240).
상기 목표 페이지에 데이터 기입이 완료되면, 소스 메모리 블록(BLKa3)의 비트 라인들 및 목표 메모리 블록(BLKa2)의 비트 라인들을 프리차지하고, 제1 분리 트랜지스터(ISOT1) 및 제3 분리 트랜지스터(ISOT3)를 턴온시킴으로써 도 7에 도시된 바와 같은 초기 상태로 되돌아갈 수 있다.
상술한 동작을 통해 상기 소스 메모리 블록과 상기 목표 메모리 블록이 서로 인접한 경우에 메모리 장치(200a) 내부적으로 소스 주소(SADDR)에 상응하는 소스 페이지에 저장된 데이터를 목표 주소(TADDR)에 상응하는 목표 페이지에 복사할 수 있다.
도 12 내지 18은 소스 메모리 블록과 목표 메모리 블록이 서로 인접하지 않은 경우의 도 6의 페이지 복사 방법을 설명하기 위한 도면들이다.
이하, 도 12 내지 18을 참조하여 상기 소스 메모리 블록과 상기 목표 메모리 블록이 서로 인접하지 않은 경우의 메모리 장치의 페이지 복사 방법에 대해 상세히 설명한다.
도 12 내지 18에서는 상기 소스 메모리 블록은 제5 메모리 블록(BLKa5)이고 상기 목표 메모리 블록은 제2 메모리 블록(BLKa2)인 경우를 예로 들어 설명한다.
도 12는 소스 메모리 블록과 목표 메모리 블록이 서로 인접하지 않은 경우, 페이지 복사를 수행하기 위한 메모리 장치(200a)의 초기 상태를 나타내는 블록도이다.
도 12에 도시된 바와 같이, 페이지 복사를 수행하기 이전에 복수의 등화기들(260-1, 260-2, 260-3, 260-4, 260-5)을 통해 상기 복수의 메모리 블록들 각각의 모든 비트 라인들은 프리차지 전압(VBL)으로 프리차지되고, 모든 분리 트랜지스터들(ISOT1, ISOT2, ISOT3, ISOT4, ISOT5)은 턴온될 수 있다.
이후, 도 13에 도시된 바와 같이, 제4 분리 트랜지스터(ISOT4) 및 제5 분리 트랜지스터(ISOT5)를 턴오프시켜 소스 메모리 블록(BLKa5)의 비트 라인들과 소스 메모리 블록(BLKa5)에 인접하는 메모리 블록들(BLKa4, BLKa6)의 비트 라인들 사이의 연결을 차단함으로써 소스 메모리 블록(BLKa5)의 비트 라인들과 목표 메모리 블록(BLKa2)의 비트 라인들 사이의 연결을 차단할 수 있다(단계 S210).
이후, 상기 소스 페이지의 워드 라인을 활성화시킴으로써 상기 소스 페이지의 메모리 셀들과 프리차지된 소스 메모리 블록(BLKa5)의 비트 라인들 사이에 전하 공유가 이루어질 수 있다. 예를 들어, 메모리 셀에 데이터 "1"이 저장되어 있는 경우, 상기 메모리 셀에 연결되는 비트 라인의 전압은 프리차지 전압(VBL)으로부터 일부 상승하고, 메모리 셀에 데이터 "0"이 저장되어 있는 경우, 상기 메모리 셀에 연결되는 비트 라인의 전압은 프리차지 전압(VBL)으로부터 일부 하강할 수 있다. 이후, 소스 메모리 블록(BLKa5)의 센스 앰프(270-4, 270-5)를 활성화시켜 상기 소스 페이지에 저장된 데이터를 센싱할 수 있다. 예를 들어, 제5 센스 앰프(270-5)는 소스 메모리 블록(BLKa5)의 홀수 비트 라인(BL(2k-1))의 전압을 증폭하고, 제4 센스 앰프(270-4)는 소스 메모리 블록(BLKa5)의 짝수 비트 라인(BL(2k))의 전압을 증폭할 수 있다. 따라서 소스 메모리 블록(BLKa5)의 비트 라인들은 상기 소스 페이지에 저장된 데이터 값에 기초하여 전원 전압 또는 접지 전압으로 설정될 수 있다. 이로써 상기 소스 페이지에 저장된 데이터는 소스 메모리 블록(BLKa5)의 비트 라인들에 전달될 수 있다(단계 S220).
도 14는 소스 메모리 블록과 목표 메모리 블록이 서로 인접하지 않은 경우, 도 6의 소스 메모리 블록의 비트 라인들에 전달된 데이터를 목표 메모리 블록의 비트 라인들에 전달하는 단계를 상세히 설명하는 순서도이다.
도 14 및 15를 참조하면, 제1 분리 트랜지스터(ISOT1)를 턴오프시킴으로써 목표 메모리 블록(BLKa2)으로부터 소스 메모리 블록(BLKa5)의 반대 방향으로 목표 메모리 블록(BLKa2)에 인접하는 메모리 블록(BLKa1)의 비트 라인들과 목표 메모리 블록(BLKa2)의 비트 라인들 사이의 연결을 차단할 수 있다(단계 S236). 또한, 소스 메모리 블록(BLKa5)과 목표 메모리 블록(BLKa2) 사이에 있는 모든 메모리 블록들(BLKa4, BLKa3)의 등화기들(260-3, 260-2) 및 목표 메모리 블록(BLKa2)의 등화기(260-1)를 턴오프시켜 소스 메모리 블록(BLKa5)과 목표 메모리 블록(BLKa2) 사이에서 홀수 비트 라인(BL(2k-1))과 짝수 비트 라인(BL(2k))이 서로 분리되도록 할 수 있다(단계 S237).
이후, 도 16에 도시된 바와 같이, 제4 분리 트랜지스터(ISOT4)를 턴온시킴으로써 소스 메모리 블록(BLKa5)으로부터 목표 메모리 블록(BLKa2) 방향으로 소스 메모리 블록(BLKa5)에 인접하는 메모리 블록(BLKa4)의 비트 라인들과 소스 메모리 블록(BLKa5)의 비트 라인들을 연결시킬 수 있다(단계 S238).
따라서 소스 메모리 블록(BLKa5)의 비트 라인들에 전달된 상기 소스 페이지의 데이터는 목표 메모리 블록(BLKa2)의 비트 라인들에 전달될 수 있다(단계 S230).
도 17은 소스 메모리 블록과 목표 메모리 블록이 서로 인접하지 않은 경우, 도 6의 목표 메모리 블록의 비트 라인들에 전달된 데이터를 목표 페이지에 기입하는 단계를 상세히 설명하는 순서도이다.
도 17을 참조하면, 상기 목표 페이지의 워드 라인을 활성화시킴으로써 목표 메모리 블록(BLKa2)의 비트 라인들에 전달된 데이터를 상기 목표 페이지에 기입할 수 있다(단계 S241).
그러나 소스 메모리 블록(BLKa5)과 목표 메모리 블록(BLKa2)이 서로 인접하지 않은 경우, 상기 소스 페이지에 저장된 데이터 값에 기초하여 전원 전압 또는 접지 전압으로 설정된 소스 메모리 블록(BLKa5)의 비트 라인들의 전압이 복수의 비트 라인들(BL1, BL2, ..., BLm)을 통해 목표 메모리 블록(BLKa2)의 비트 라인들에 전달되는 과정에서 일부 변할 수 있다. 예를 들어, 소스 메모리 블록(BLKa5)의 비트 라인의 전압이 상기 전원 전압인 경우 목표 메모리 블록(BLKa2)의 비트 라인에 전달되는 전압은 상기 전원 전압보다 낮은 전압이고, 소스 메모리 블록(BLKa5)의 비트 라인의 전압이 상기 접지 전압인 경우 목표 메모리 블록(BLKa2)의 비트 라인에 전달되는 전압은 상기 접지 전압보다 높은 전압일 수 있다. 따라서 센스 앰프를 통해 목표 메모리 블록(BLKa2)의 비트 라인들의 전압을 증폭한 이후에 목표 메모리 블록(BLKa2)의 비트 라인들의 전압을 상기 목표 페이지에 재기입하는 과정이 필요할 수 있다.
이를 위해, 도 18에 도시된 바와 같이, 제2 분리 트랜지스터(ISOT2)를 턴오프시킴으로써 목표 메모리 블록(BLKa2)으로부터 소스 메모리 블록(BLKa5) 방향으로 목표 메모리 블록(BLKa2)에 인접하는 메모리 블록(BLKa3)의 비트 라인들과 목표 메모리 블록(BLKa2)의 비트 라인들 사이의 연결을 차단하고(단계 S242), 제3 등화기(260-3) 및 제4 등화기(260-4)를 턴온시킴으로써 소스 메모리 블록(BLKa5)과 목표 메모리 블록(BLKa2) 사이에 있는 메모리 블록들(BLKa4, BLKa3) 중에서 목표 메모리 블록(BLKa2)에 인접하지 않은 메모리 블록들(BLKa4)의 비트 라인들 및 소스 메모리 블록(BLKa5)의 비트 라인들을 프리차지할 수 있다(단계 S243). 따라서 제2 센스 앰프(270-2)가 연결되는 짝수 비트 라인들(BL(2k))은 프리차지 전압(VBL)으로 프리차지될 수 있다. 여기서, 목표 메모리 블록(BLKa2)에 인접한 메모리 블록(BLKa3)의 등화기(260-2)를 턴온하는 경우, 목표 메모리 블록(BLKa2)의 홀수 비트 라인들(BL(2k-1))에 전달된 데이터가 모두 소멸되므로, 소스 메모리 블록(BLKa5)과 목표 메모리 블록(BLKa2) 사이에 있는 메모리 블록들(BLKa4, BLKa3) 중에서 목표 메모리 블록(BLKa2)에 인접한 메모리 블록(BLKa3)의 비트 라인들은 프리차지하지 않아야 한다.
한편, 제1 센스 앰프(270-1)가 연결되는 홀수 비트 라인들(BL(2k-1))은 프리차지 전압(VBL)으로 프리차지된 초기 상태를 유지하고 있으므로, 목표 메모리 블록(BLKa2)의 센스 앰프(270-1, 270-2)를 활성화시켜 목표 메모리 블록(BLKa2)의 비트 라인들의 전압을 증폭시킬 수 있다(단계 S244). 예를 들어, 제2 센스 앰프(270-2)를 통해 목표 메모리 블록(BLKa2)의 홀수 비트 라인들(BL(2k-1))의 데이터를 센싱하여 증폭하고 제1 센스 앰프(270-1)를 통해 목표 메모리 블록(BLKa2)의 짝수 비트 라인들(BL(2k))의 데이터를 센싱하여 증폭할 수 있다.
이후, 상기 목표 페이지의 워드 라인을 활성화시킴으로써 목표 메모리 블록(BLKa2)의 비트 라인들의 전압을 상기 목표 페이지에 재기입할 수 있다(단계 S245). 이로써 목표 메모리 블록(BLKa2)의 비트 라인들에 전달된 데이터는 상기 목표 페이지에 올바르게 기입될 수 있다.
상기 목표 페이지에 데이터 기입이 완료되면, 목표 메모리 블록(BLKa2)으로부터 소스 메모리 블록(BLKa5) 방향으로 목표 메모리 블록(BLKa2)에 인접하는 메모리 블록(BLKa3)의 비트 라인들 및 목표 메모리 블록(BLKa2)의 비트 라인들을 프리차지하고, 제1 분리 트랜지스터(ISOT1), 제2 분리 트랜지스터(ISOT2) 및 제5 분리 트랜지스터(ISOT5)를 턴온시킴으로써 도 12에 도시된 바와 같은 초기 상태로 되돌아갈 수 있다.
상술한 동작을 통해 상기 소스 메모리 블록과 상기 목표 메모리 블록이 서로 인접하지 않은 경우에 메모리 장치(200a) 내부적으로 소스 주소(SADDR)에 상응하는 소스 페이지에 저장된 데이터를 목표 주소(TADDR)에 상응하는 목표 페이지에 복사할 수 있다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(30)에서 메모리 장치(200a)의 소스 페이지의 데이터를 목표 페이지에 복사하는 경우, 상기 소스 페이지의 데이터를 메모리 장치(200a)로부터 메모리 컨트롤러(100)로 독출한 이후에 상기 독출된 데이터를 다시 메모리 장치(200a)의 상기 목표 페이지에 기입하는 동작을 순차적으로 수행할 필요 없이, 메모리 장치(200a) 내부적으로 페이지 복사를 수행하므로, 동작 속도를 증가시킬 수 있고 소비 전력을 감소시킬 수 있다.
한편, 메모리 장치(200a)는 메모리 컨트롤러(100)로부터 페이지 복사 명령(PCC), 소스 주소(SADDR) 및 목표 주소(TADDR)를 수신하는 시점으로부터 미리 정해진 제1 시간 내에 상기 소스 페이지에 저장된 데이터를 상기 목표 페이지에 복사하는 페이지 복사 동작을 완료할 수 있다.
도 19는 본 발명의 다른 실시예에 따른 메모리 시스템의 페이지 관리 방법을 나타내는 순서도이다.
도 19를 참조하면, 본 발명의 다른 실시예에 따른 메모리 시스템의 페이지 관리 방법에서, 메모리 셀 어레이(250)에 포함되는 상기 복수의 메모리 블록들 중에서 데이터가 저장되지 않은 페이지들의 개수가 데이터가 저장된 페이지들의 개수보다 적은 메모리 블록을 상기 목표 메모리 블록으로 선택하고(단계 S300), 상기 목표 메모리 블록에 포함되는 데이터가 저장되지 않은 페이지들에 상응하는 주소들을 제1 내지 제p(p는 양의 정수) 목표 주소(TADDR)들로 결정할 수 있다(단계 S400). 또한, 메모리 셀 어레이(250)에 포함되는 상기 복수의 메모리 블록들 중에서 데이터가 저장되지 않은 페이지들의 개수가 데이터가 저장된 페이지들의 개수보다 많은 메모리 블록에 포함되는 데이터가 저장된 페이지들에 상응하는 주소들을 제1 내지 제p 소스 주소(SADDR)들로 결정할 수 있다(단계 S500).
메모리 컨트롤러(100)는 제q(q는 p이하의 양의 정수) 소스 주소(SADDR) 및 제q 목표 주소(TADDR)의 쌍을 페이지 복사 명령(PCC)과 함께 상기 제1 시간 간격을 두고 순차적으로 p회에 걸쳐 메모리 장치(200a)에 제공할 수 있다(단계 S600). 메모리 장치(200a)는 페이지 복사 명령(PCC)에 응답하여 페이지 복사 동작을 반복적으로 수행할 수 있다. 따라서 상기 복수의 메모리 블록들에 분산되어 저장되어 있던 데이터들은 상기 목표 메모리 블록으로 이동 저장될 수 있다.
메모리 컨트롤러(100)는 상기 목표 메모리 블록에 포함되는 페이지들에 대한 리프레시 명령을 메모리 장치(200a)에 제공하고(단계 S700), 메모리 장치(200a)는 상기 리프레시 명령에 응답하여 상기 목표 메모리 블록에 포함되는 페이지들을 리프레시할 수 있다(단계 S800).
상술한 바와 같이, 메모리 컨트롤러(100)는 데이터 밀도가 낮은 메모리 블록에 저장된 페이지 데이터를 데이터 밀도가 높은 메모리 블록으로 빠른 속도로 이동시킴으로써 메모리 장치(200a)에 분산되어 있던 데이터를 최소의 메모리 블록들로 효과적으로 집중시킬 수 있다. 데이터가 저장된 메모리 블록들에 대해서만 리프레시를 수행하면 되므로, 리프레시가 필요한 메모리 블록의 개수를 최소화할 수 있다. 따라서 본 발명의 일 실시예에 따른 메모리 시스템(30)은 정상 동작 모드에서 커맨드 버스의 밴드위스(bandwidth)를 증가시킬 수 있고, 셀프 리프레시 모드에서 소비 전력을 줄일 수 있다.
도 20은 본 발명의 실시예들에 따른 메모리 장치를 포함하는 메모리 모듈을 나타내는 블록도이다.
도 20을 참조하면, 메모리 모듈(700)은 복수의 메모리 장치들(720)을 포함할 수 있다. 실시예에 따라, 메모리 모듈(700)은 UDIMM(Unbuffered Dual In-line Memory Module), RDIMM(Registered Dual In-line Memory Module), FBDIMM(Fully Buffered Dual In-line Memory Module), LRDIMM(Load Reduced Dual In-line Memory Module) 또는 다른 메모리 모듈일 수 있다.
메모리 모듈(700)은 메모리 컨트롤러로부터 복수의 신호선들을 통하여 커맨드, 어드레스, 및 데이터를 수신하고, 상기 커맨드, 어드레스, 및 데이터를 버퍼링하여 메모리 장치들(720)에 제공하는 버퍼(710)를 더 포함할 수 있다.
버퍼(710)와 메모리 장치들(720) 사이의 데이터 전송선들은 포인트-투-포인트 방식으로 연결될 수 있다. 또한, 버퍼(710)와 메모리 장치들(720) 사이의 커맨드/어드레스 전송선들은 멀티-드롭 방식, 데이지-체인 방식, 또는 플라이-바이 데이지-체인 방식으로 연결될 수 있다. 버퍼(710)가 상기 커맨드, 어드레스, 및 데이터를 모두 버퍼링하므로, 상기 메모리 컨트롤러는 버퍼(710)의 로드만을 구동함으로써 메모리 모듈(700)과 인터페이스 할 수 있다. 이에 따라, 메모리 모듈(700)은 보다 많은 수의 메모리 장치들(720) 및 메모리 랭크들을 포함할 수 있고, 메모리 시스템은 보다 많은 수의 메모리 모듈들(700)을 포함할 수 있다.
메모리 장치(720)에 포함되는 메모리 셀 어레이는 복수의 메모리 블록들로 구분될 수 있고, 상기 복수의 메모리 블록들 각각은 복수의 페이지들을 포함할 수 있다. 메모리 장치(720)는 상기 메모리 컨트롤러로부터 페이지 복사 명령(PCC), 소스 주소(SADDR) 및 목표 주소(TADDR)를 수신하고, 페이지 복사 명령(PCC)에 응답하여 소스 주소(SADDR)에 상응하는 소스 페이지에 저장된 데이터를 상기 소스 페이지를 포함하는 소스 메모리 블록의 비트 라인들 및 목표 주소(TADDR)에 상응하는 목표 페이지를 포함하는 목표 메모리 블록의 비트 라인들을 통해 상기 목표 페이지에 복사할 수 있다. 이와 같이, 상기 소스 페이지의 데이터를 메모리 장치(720)로부터 상기 메모리 컨트롤러로 독출한 이후에 상기 독출된 데이터를 다시 메모리 장치(720)의 상기 목표 페이지에 기입하는 동작을 순차적으로 수행할 필요 없이, 메모리 장치(720) 내부적으로 페이지 복사를 수행하므로, 동작 속도를 증가시킬 수 있고 소비 전력을 감소시킬 수 있다. 메모리 장치(720)는 도 3에 도시된 메모리 장치(200a)로 구현될 수 있다. 도 3의 메모리 장치(200a)의 구성 및 동작에 대해서는 도 1 내지 19를 참조하여 상세히 설명하였으므로, 여기서는 메모리 장치(720)에 대한 상세한 설명은 생략한다.
도 21은 본 발명의 실시예들에 따른 메모리 시스템이 모바일 시스템에 응용된 예를 나타내는 도면이다.
도 21을 참조하면, 모바일 시스템(800)은 어플리케이션 프로세서(810), 통신(Connectivity)부(820), 사용자 인퍼페이스(830), 비휘발성 메모리 장치(NVM)(840), 메모리 시스템(850) 및 파워 서플라이(860)를 포함한다. 실시예에 따라, 모바일 시스템(800)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.
어플리케이션 프로세서(810)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라, 어플리케이션 프로세서(810)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(810)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(810)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
통신부(820)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(820)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(820)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.
메모리 시스템(850)은 메모리 컨트롤러(851) 및 메모리 장치(852)를 포함할 수 있다. 메모리 장치(852)는 어플리케이션 프로세서(810)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 메모리 장치(852)에 포함되는 메모리 셀 어레이는 복수의 메모리 블록들로 구분될 수 있고, 상기 복수의 메모리 블록들 각각은 복수의 페이지들을 포함할 수 있다. 메모리 장치(852)는 메모리 컨트롤러(851)로부터 페이지 복사 명령(PCC), 소스 주소(SADDR) 및 목표 주소(TADDR)를 수신하고, 페이지 복사 명령(PCC)에 응답하여 소스 주소(SADDR)에 상응하는 소스 페이지에 저장된 데이터를 상기 소스 페이지를 포함하는 소스 메모리 블록의 비트 라인들 및 목표 주소(TADDR)에 상응하는 목표 페이지를 포함하는 목표 메모리 블록의 비트 라인들을 통해 상기 목표 페이지에 복사할 수 있다. 이와 같이, 상기 소스 페이지의 데이터를 메모리 장치(852)로부터 메모리 컨트롤러(851)로 독출한 이후에 상기 독출된 데이터를 다시 메모리 장치(852)의 상기 목표 페이지에 기입하는 동작을 순차적으로 수행할 필요 없이, 메모리 장치(852) 내부적으로 페이지 복사를 수행하므로, 동작 속도를 증가시킬 수 있고 소비 전력을 감소시킬 수 있다. 메모리 시스템(850)은 도 2에 도시된 메모리 시스템(30)으로 구현될 수 있다. 도 2의 메모리 시스템(30)의 구성 및 동작에 대해서는 도 1 내지 19를 참조하여 상세히 설명하였으므로, 여기서는 메모리 시스템(850)에 대한 상세한 설명은 생략한다.
비휘발성 메모리 장치(840)는 모바일 시스템(800)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 예를 들어, 비휘발성 메모리 장치(840)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 이와 유사한 메모리로 구현될 수 있다.
사용자 인터페이스(830)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(860)는 모바일 시스템(800)의 동작 전압을 공급할 수 있다.
또한, 실시예에 따라, 모바일 시스템(800)은 이미지 프로세서를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.
모바일 시스템(800) 또는 모바일 시스템(800)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.
도 22는 본 발명의 실시예들에 따른 메모리 시스템이 컴퓨팅 시스템에 응용된 예를 나타내는 도면이다.
도 22를 참조하면, 컴퓨팅 시스템(900)은 프로세서(910), 입출력 허브(IOH)(920), 입출력 컨트롤러 허브(ICH)(930), 적어도 하나의 메모리 모듈(940) 및 그래픽 카드(950)를 포함한다. 실시예에 따라, 컴퓨팅 시스템(900)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
프로세서(910)는 특정 계산들 또는 태스크들을 실행하는 특정 소프트웨어를 실행하는 것과 같이 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(910)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 실시예에 따라, 프로세서(910)는 하나의 프로세서 코어를 포함하거나, 복수의 프로세서 코어들을 포함할 수 있다. 예를 들어, 프로세서(910)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 도 22에는 하나의 프로세서(910)를 포함하는 컴퓨팅 시스템(900)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(900)은 복수의 프로세서들을 포함할 수 있다.
프로세서(910)는 메모리 모듈(940)의 동작을 제어하는 메모리 컨트롤러(911)를 포함할 수 있다. 프로세서(910)에 포함된 메모리 컨트롤러(911)는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 메모리 컨트롤러(911)와 메모리 모듈(940) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(940)이 연결될 수 있다. 실시예에 따라, 메모리 컨트롤러(911)는 입출력 허브(920) 내에 위치할 수 있다. 메모리 컨트롤러(911)를 포함하는 입출력 허브(920)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.
메모리 모듈(940)은 메모리 컨트롤러(911)로부터 제공된 데이터를 저장하는 복수의 메모리 장치들(MEM)(941)을 포함할 수 있다. 메모리 장치(941)에 포함되는 메모리 셀 어레이는 복수의 메모리 블록들로 구분될 수 있고, 상기 복수의 메모리 블록들 각각은 복수의 페이지들을 포함할 수 있다. 메모리 장치(941)는 메모리 컨트롤러(911)로부터 페이지 복사 명령(PCC), 소스 주소(SADDR) 및 목표 주소(TADDR)를 수신하고, 페이지 복사 명령(PCC)에 응답하여 소스 주소(SADDR)에 상응하는 소스 페이지에 저장된 데이터를 상기 소스 페이지를 포함하는 소스 메모리 블록의 비트 라인들 및 목표 주소(TADDR)에 상응하는 목표 페이지를 포함하는 목표 메모리 블록의 비트 라인들을 통해 상기 목표 페이지에 복사할 수 있다. 이와 같이, 상기 소스 페이지의 데이터를 메모리 장치(941)로부터 메모리 컨트롤러(911)로 독출한 이후에 상기 독출된 데이터를 다시 메모리 장치(941)의 상기 목표 페이지에 기입하는 동작을 순차적으로 수행할 필요 없이, 메모리 장치(941) 내부적으로 페이지 복사를 수행하므로, 동작 속도를 증가시킬 수 있고 소비 전력을 감소시킬 수 있다. 메모리 컨트롤러(911) 및 메모리 장치(941)를 포함하는 메모리 시스템은 도 2에 도시된 메모리 시스템(30)으로 구현될 수 있다. 도 2의 메모리 시스템(30)의 구성 및 동작에 대해서는 도 1 내지 19를 참조하여 상세히 설명하였으므로, 여기서는 메모리 컨트롤러(911) 및 메모리 장치(941)에 대한 상세한 설명은 생략한다.
입출력 허브(920)는 그래픽 카드(950)와 같은 장치들과 프로세서(910) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(920)는 다양한 방식의 인터페이스를 통하여 프로세서(910)에 연결될 수 있다. 예를 들어, 입출력 허브(920)와 프로세서(910)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다. 입출력 허브(920)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(920)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다. 도 22에는 하나의 입출력 허브(920)를 포함하는 컴퓨팅 시스템(900)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(900)은 복수의 입출력 허브들을 포함할 수 있다.
그래픽 카드(950)는 AGP 또는 PCIe를 통하여 입출력 허브(920)와 연결될 수 있다. 그래픽 카드(950)는 영상을 표시하기 위한 디스플레이 장치를 제어할 수 있다. 그래픽 카드(950)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 메모리 장치를 포함할 수 있다. 실시예에 따라, 그래픽 카드(950)는 입출력 허브(920) 외부에 위치할 수도 있고 입출력 허브(920)의 내부에 위치할 수도 있다. 입출력 허브(920)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(920)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(930)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(930)는 내부 버스를 통하여 입출력 허브(920)와 연결될 수 있다. 예를 들어, 입출력 허브(920)와 입출력 컨트롤러 허브(930)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(930)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(930)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
실시예에 따라, 프로세서(910), 입출력 허브(920) 및 입출력 컨트롤러 허브(930)는 각각 분리된 칩셋들 또는 집적 회로들로 구현될 수도 있고, 프로세서(910), 입출력 허브(920) 및 입출력 컨트롤러 허브(930) 중에서 둘 이상의 구성요소들이 하나의 칩셋으로 구현될 수도 있다.
본 발명은 메모리 시스템을 구비하는 임의의 전자 장치에 유용하게 이용될 수 있다. 예를 들어, 본 발명은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등에 적용될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (10)

  1. 각각이 복수의 페이지들을 구비하는 복수의 메모리 블록들을 포함하는 메모리 장치의 페이지 복사 방법에 있어서,
    소스 페이지를 포함하는 소스 메모리 블록의 비트 라인들과 목표 페이지를 포함하는 목표 메모리 블록의 비트 라인들 사이의 연결을 차단하는 단계;
    상기 소스 페이지에 저장된 데이터를 상기 소스 메모리 블록의 비트 라인들에 전달하는 단계;
    상기 소스 메모리 블록의 비트 라인들과 상기 목표 메모리 블록의 비트 라인들을 연결하여 상기 소스 메모리 블록의 비트 라인들에 전달된 데이터를 상기 목표 메모리 블록의 비트 라인들에 전달하는 단계; 및
    상기 목표 메모리 블록의 비트 라인들에 전달된 데이터를 상기 목표 페이지에 기입하는 단계를 포함하는 메모리 장치의 페이지 복사 방법.
  2. 제1 항에 있어서, 상기 소스 메모리 블록의 비트 라인들과 상기 소스 메모리 블록에 인접하는 메모리 블록의 비트 라인들 사이의 연결을 차단함으로써 상기 소스 메모리 블록의 비트 라인들과 상기 목표 메모리 블록의 비트 라인들 사이의 연결을 차단하고,
    상기 소스 페이지에 저장된 데이터를 상기 소스 메모리 블록의 비트 라인들에 전달하는 단계는,
    상기 소스 페이지의 워드 라인을 활성화시키는 단계; 및
    상기 소스 메모리 블록의 센스 앰프를 활성화시켜 상기 소스 페이지에 저장된 데이터를 센싱하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 페이지 복사 방법.
  3. 제1 항에 있어서, 상기 소스 메모리 블록과 상기 목표 메모리 블록이 서로 인접하는 경우, 상기 소스 메모리 블록의 비트 라인들에 전달된 데이터를 상기 목표 메모리 블록의 비트 라인들에 전달하는 단계는,
    상기 목표 메모리 블록으로부터 상기 소스 메모리 블록의 반대 방향으로 상기 목표 메모리 블록에 인접하는 메모리 블록의 비트 라인들과 상기 목표 메모리 블록의 비트 라인들 사이의 연결을 차단하는 단계;
    상기 목표 메모리 블록의 등화기를 턴오프 시키는 단계; 및
    상기 소스 메모리 블록의 비트 라인들과 상기 목표 메모리 블록의 비트 라인들을 연결하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 페이지 복사 방법.
  4. 제3 항에 있어서, 상기 목표 메모리 블록의 비트 라인들에 전달된 데이터를 상기 목표 페이지에 기입하는 단계는 상기 목표 페이지의 워드 라인을 활성화시키는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 페이지 복사 방법.
  5. 제1 항에 있어서, 상기 소스 메모리 블록과 상기 목표 메모리 블록이 서로 인접하지 않는 경우, 상기 소스 메모리 블록의 비트 라인들에 전달된 데이터를 상기 목표 메모리 블록의 비트 라인들에 전달하는 단계는,
    상기 목표 메모리 블록으로부터 상기 소스 메모리 블록의 반대 방향으로 상기 목표 메모리 블록에 인접하는 메모리 블록의 비트 라인들과 상기 목표 메모리 블록의 비트 라인들 사이의 연결을 차단하는 단계;
    상기 소스 메모리 블록과 상기 목표 메모리 블록 사이에 있는 모든 메모리 블록들의 등화기들 및 상기 목표 메모리 블록의 등화기를 턴오프 시키는 단계; 및
    상기 소스 메모리 블록으로부터 상기 목표 메모리 블록 방향으로 상기 소스 메모리 블록에 인접하는 메모리 블록의 비트 라인들과 상기 소스 메모리 블록의 비트 라인들을 연결시키는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 페이지 복사 방법.
  6. 제5 항에 있어서, 상기 목표 메모리 블록의 비트 라인들에 전달된 데이터를 상기 목표 페이지에 기입하는 단계는,
    상기 목표 페이지의 워드 라인을 활성화시키는 단계;
    상기 목표 메모리 블록으로부터 상기 소스 메모리 블록 방향으로 상기 목표 메모리 블록에 인접하는 메모리 블록의 비트 라인들과 상기 목표 메모리 블록의 비트 라인들 사이의 연결을 차단하는 단계;
    상기 소스 메모리 블록과 상기 목표 메모리 블록 사이에 있는 메모리 블록들 중에서 상기 목표 메모리 블록에 인접하지 않은 메모리 블록들의 비트 라인들 및 상기 소스 메모리 블록의 비트 라인들을 프리차지하는 단계;
    상기 목표 메모리 블록의 센스 앰프를 활성화시켜 상기 목표 메모리 블록의 비트 라인들의 전압을 증폭하는 단계; 및
    상기 목표 페이지의 워드 라인을 활성화시키는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 페이지 복사 방법.
  7. 제1 항에 있어서, 인접하는 메모리 블록들의 비트 라인들 사이의 연결은 제어 신호에 응답하여 선택적으로 턴온되는 분리 트랜지스터들을 통해 제어되는 것을 특징으로 하는 메모리 장치의 페이지 복사 방법.
  8. 메모리 컨트롤러 및 복수의 메모리 블록들을 구비하는 메모리 장치를 포함하는 메모리 시스템의 페이지 관리 방법에 있어서,
    상기 메모리 컨트롤러가 페이지 복사 명령, 소스 주소 및 목표 주소를 상기 메모리 장치에 제공하는 단계; 및
    상기 메모리 장치가 상기 소스 주소에 상응하는 소스 페이지에 저장된 데이터를 상기 소스 페이지를 포함하는 소스 메모리 블록의 비트 라인들 및 상기 목표 주소에 상응하는 목표 페이지를 포함하는 목표 메모리 블록의 비트 라인들을 통해 상기 목표 페이지에 복사하는 단계를 포함하는 메모리 시스템의 페이지 관리 방법.
  9. 제8 항에 있어서, 상기 메모리 장치가 상기 소스 페이지에 저장된 데이터를 상기 목표 페이지에 복사하는 단계는,
    상기 소스 메모리 블록의 비트 라인들과 상기 목표 메모리 블록의 비트 라인들 사이의 연결을 차단하는 단계;
    상기 소스 페이지에 저장된 데이터를 상기 소스 메모리 블록의 비트 라인들에 전달하는 단계;
    상기 소스 메모리 블록의 비트 라인들과 상기 목표 메모리 블록의 비트 라인들을 연결하여 상기 소스 메모리 블록의 비트 라인들에 전달된 데이터를 상기 목표 메모리 블록의 비트 라인들에 전달하는 단계; 및
    상기 목표 메모리 블록의 비트 라인들에 전달된 데이터를 상기 목표 페이지에 기입하는 단계를 포함하는 것을 특징으로 하는 메모리 시스템의 페이지 관리 방법.
  10. 제8 항에 있어서,
    상기 복수의 메모리 블록들 중에서 데이터가 저장되지 않은 페이지들의 개수가 데이터가 저장된 페이지들의 개수보다 적은 메모리 블록을 상기 목표 메모리 블록으로 선택하는 단계;
    상기 목표 메모리 블록에 포함되는 데이터가 저장되지 않은 페이지들에 상응하는 주소들을 제1 내지 제n(n은 양의 정수) 목표 주소들로 결정하는 단계;
    상기 복수의 메모리 블록들 중에서 데이터가 저장되지 않은 페이지들의 개수가 데이터가 저장된 페이지들의 개수보다 많은 메모리 블록에 포함되는 데이터가 저장된 페이지들에 상응하는 주소들을 제1 내지 제n 소스 주소들로 결정하는 단계;
    상기 메모리 컨트롤러가 제k(k는 n이하의 양의 정수) 소스 주소 및 제k 목표 주소의 쌍을 상기 페이지 복사 명령과 함께 상기 제1 시간 간격을 두고 순차적으로 n회에 걸쳐 상기 메모리 장치에 제공하는 단계;
    상기 메모리 컨트롤러가 상기 목표 메모리 블록에 포함되는 페이지들에 대한 리프레시 명령을 상기 메모리 장치에 제공하는 단계; 및
    상기 메모리 장치가 상기 리프레시 명령에 응답하여 상기 목표 메모리 블록에 포함되는 페이지들을 리프레시하는 단계를 더 포함하고,
    상기 메모리 장치는 상기 페이지 복사 명령, 상기 소스 주소 및 상기 목표 주소를 수신하는 시점으로부터 미리 정해진 제1 시간 내에 상기 소스 페이지에 저장된 데이터를 상기 목표 페이지에 복사하는 동작을 완료하는 것을 특징으로 하는 메모리 시스템의 페이지 관리 방법.
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