KR20140085946A - 수직형 발광다이오드 - Google Patents
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Abstract
본 발명의 의한 수직형 발광다이오드는, 상부면 내에 트렌치(trench)를 갖는 제1 도전형 클래드층, 상기 제1 도전형 클래드층 하부에 구비되는 제2 도전형 클래드층, 상기 제1 도전형 클래드층과 제2 도전형 클래드층 사이에 구비되고, 상기 트렌치와는 이격된 활성층, 상기 트렌치를 매립하여 구비되는 상부 전극 및 상기 제2 도전형 클래드층 하부에 전기적으로 접속되는 하부 전극을 포함한다.
Description
본 발명은 발광다이오드에 관한 것으로, 더욱 상세하게는 전류 스프레딩이 향상된 수직형 발광다이오드에 관한 것이다.
최근에 발광다이오드는 전기에너지를 빛에너지로 변환하는 효율이 높고, 수명이 10년 이상으로 길며, 전력 소모와 유지 보수 비용을 크게 절감할 수 있어, 차세대 조명 기기 응용 분야에서 주목받고 있다.
발광다이오드(light emitting diode; LED)는 PN 접합에 순방향으로 전류를 흐르게 하여 빛을 발생시키는 반도체 소자이다. 즉, 발광다이오드는 P형 반도체와 N형 반도체를 접합한 뒤, P형 반도체와 N형 반도체에 전압을 인가하여 전류를 흘려주면, P형 반도체의 정공은 N형 반도체 쪽으로 이동하고, 이와는 반대로 N형 반도체의 전자는 P형 반도체 쪽으로 이동하여 전자 및 정공은 PN 접합부로 이동하게 된다.
PN 접합부로 이동된 전자는 전도대(conduction band)에서 가전대(valence band)로 떨어지면서 정공과 결합하게 된다. 이때, 전도대와 가전대의 높이 차이 즉, 에너지 차이에 해당하는 만큼의 에너지를 발산하는데, 발산된 에너지가 광의 형태로 방출된다.
이러한 발광 다이오드는 수평형 발광 다이오드 및 수직형 발광 다이오드를 포함할 수 있다. 수직형 발광다이오드는 P형 및 N형 반도체들 각각에 전기적으로 접속하는 P형 및 N형 전극들이 수직 방향으로 위치하고, 방열특성 및 광출력이 우수한 것으로 알려져 있다.
그러나, 수직형 발광 다이오드에서는 P형 및 N형 전극들이 중첩되는 영역에서 전류 집중(Current Crowding) 현상이 발생하여 발광효율이 떨어지고, 소자 수명이 짧아지는 문제점이 발생한다.
본 발명은 상술한 종래 기술의 문제점을 해결하기 위한 것이다. 즉, 전류 분산 기능을 높일 수 있는 수직형 발광다이오드를 제공하는 것이 본 발명의 목적 중 하나이다. 또한, 본 발명의 목적 중 하나는 수명이 향상된 수직형 발광다이오드를 제공하는 것이다.
본 발명의 의한 수직형 발광다이오드는, 상부면 내에 트렌치(trench)를 갖는 제1 도전형 클래드층, 상기 제1 도전형 클래드층 하부에 구비되는 제2 도전형 클래드층, 상기 제1 도전형 클래드층과 제2 도전형 클래드층 사이에 구비되고, 상기 트렌치와는 이격된 활성층, 상기 트렌치를 매립하여 구비되는 상부 전극 및 상기 제2 도전형 클래드층 하부에 전기적으로 접속되는 하부 전극을 포함한다.
일 실시예에서, 상기 트렌치의 바닥면에 구비되는 상부 전류차단 패턴을 더 포함한다.
일 실시예에서, 상기 상부 전류차단패턴은 상기 트렌치의 하부측벽 상으로 연장된다.
일 실시예에서, 상기 제2 도전형 클래드층과 상기 하부 전극 사이에 구비되는 반사 도전층을 더 포함한다.
일 실시예에서, 상기 제2 도전형 클래드층과 상기 하부 전극 사이에서 상기 트렌치의 직하방향에 배치된 하부 전류차단 패턴을 더 포함한다.
일 실시예에서, 상기 제1 도전형 클래드층의 측면에 구비되는 측부 전극을 더 포함한다.
일 실시예에서, 상기 측부 전극은 상기 제1형 도전형 클래드층의 상부면에 연장된다.
일 실시예에서, 상기 제2 도전형 클래드층과 상기 하부 전극 사이에 구비되고, 상기 측부 전극의 직하 방향에 배치되는 하부 절연막을 더 포함한다.
일 실시예에서, 상기 활성층과 상기 제2 도전형 클래드층 측면에 구비되는 측부 절연막을 더 포함한다.
일 실시예에서, 상기 제1 도전형 클래딩층의 상부면 상에 구비되는 패시베이션막을 더 포함한다.
일 실시예에서, 상기 제1 도전형 클래드층의 상부면 내에 다수개의 요철들이 구비된다.
일 실시예에서, 상기 제1 전극은 상기 제1 도전형 클래드층의 상부 면에 연장된다.
본 발명의 일 실시예에 의한다면, 전류 분산 기능을 높일 수 있다는 효과가 제공된다. 또한, 본 발명의 일 실시예에 의한다면, 구동 전압을 낮출수 있다는 효과가 제공된다. 또한, 본 발명의 일 실시예에 의한다면 광 효율을 높일 수 있고, 수명이 향상된다는 효과가 제공된다.
도 1은 본 발명의 일 실시예에 따른 수직형 발광다이오드를 나타낸 평면도이다.
도 2는 도 1의 I-I´를 따라 취해진 단면도이다.
도 3 내지 도 5는 상기 도 2에 따른 수직형 발광다이오드가 제조되는 방법을 나타낸 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 수직형 발광다이오드를 나타낸 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 수직형 발광다이오드를 나타낸 단면도이다.
도 2는 도 1의 I-I´를 따라 취해진 단면도이다.
도 3 내지 도 5는 상기 도 2에 따른 수직형 발광다이오드가 제조되는 방법을 나타낸 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 수직형 발광다이오드를 나타낸 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 수직형 발광다이오드를 나타낸 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
본 명세서에서 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 본 명세서에서 위쪽, 상(부), 상면 등의 방향적인 표현은 그 기준에 따라 아래쪽, 하(부), 하면 등의 의미로 이해될 수 있다. 즉, 공간적인 방향의 표현은 상대적인 방향으로 이해되어야 하며 절대적인 방향을 의미하는 것으로 한정 해석되어서는 안 된다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장 또는 생략된 것일 수 있다.
이하에서는, 첨부된 도면을 참조하여 본 발명의 일 실시예에 따른 수직형 발광다이오드를 설명한다.
도 1은 본 발명의 일 실시예에 따른 수직형 발광다이오드를 나타낸 평면도이다.
도 2는 도 1의 I-I´를 따라 취해진 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 수직형 발광다이오드를 나타낸 단면도이다.
도 1 및 도2를 참조하면, 본 발명의 일 실시예에 따른 수직형 발광다이오드는 상부 전극(10), 제1 도전형 클래드층(20), 활성층(30), 제2 도전형 클래드층(40) 및 하부 전극(90)으로 구성된다. 또한, 하부 절연막(50), 반사 도전층(60), 베리어층(70), 본딩 금속층(80), 상부 전류차단 패턴(24), 측부 전극(26), 패시베이션막(28) 및 측부 절연막(42)이 더 구성될 수 있다.
제1 도전형 클래드층(20)은 질화물계 반도체층으로서, n형 도펀트가 도핑된 층일 수 있다. 일 예에서, 제1 도전형 클래드층(20)은 InxAlyGa1-x-yN(0x1, 0y1, x+y1)층에 n형 도펀트로서 Si가 도핑된 층일 수 있다. 구체적으로, 제1 도전형 클래드층(20)은 Si가 도핑된 GaN층일 수 있다. 다른 예에서, 제1 도전형 클래드층(20)은 서로 다른 조성을 갖는 복수의 InxAlyGa1-x-yN(0x1, 0y1, x+y1)층들이 구비될 수 있다.
또한, 제1 도전형 클래드층(20)은 표면 내에 다수개의 요철들이 구비될 수 있다. 이러한 요철들의 거칠기로 인해 활성층(30)으로부터 발생되는 광자가 외부로 탈출될 수 있는 확률이 증가될 수 있다. 그 결과, 광 추출 효율이 향상될 수 있다.
제2 도전형 클래드층(40)은 제1 도전형 클래드층(20) 하부에 구비된다. 또한, 제2 도전형 클래드층(40)은 질화물계 반도체층일 수 있고, p형 도펀트가 도핑된 층일 수 있다. 일 예에서, 제2 도전형 클래드층(40)은 InxAlyGa1-x-yN(0x1, 0y1, 0x+y1)층에 p형 도펀트로서 Mg 또는 Zn가 도핑된 층일 수 있다. 구체적으로, 제2 도전형 클래드층(40)은 Mg가 도핑된 GaN층일 수 있다. 다른 예에서, 제2 도전형 클래드층(40)은 서로 다른 조성을 갖는 복수의 InxAlyGa1-x-yN(0x1, 0y1, 0x+y1)층들이 구비될 수 있다.
활성층(30)은 제1 도전형 클래드층(20)과 제2 도전형 클래드층(40) 사이에 구비된다. 또한, 활성층(30)은 InxAlyGa1-x-yN(0x1, 0y1, 0x+y1)층일 수 있고, 단일 양자 우물 구조 또는 다중 양자 우물 구조(multi-quantum well; MQW)를 가질 수 있다. 일 예에서, 활성층(30)은 InGaN층 또는 AlGaN층의 단일 양자 우물 구조, 또는 InGaN/GaN, AlGaN/(In)GaN, 또는 InAlGaN/(In)GaN의 다층구조인 다중 양자 우물 구조를 가질 수 있다.
제1 도전형 클래드층(20)은 그의 상부면 내에 트렌치(22)를 갖는다. 일 예에서, 트렌치(22)의 단면 형상은 사각형으로 도시되나 실시의 형태에 따라 티(T)형, 사다리꼴형 및 역사다리꼴형 중 어느 하나의 단면 형상을 가질 수 있다. 트렌치(22)는 도 1에 도시된바와 같이 길이가 긴 도랑 형상을 가질 수 있다. 또한, 트렌치(22)는 활성층(30)과 이격되어 구비된다. 일 예에서, 트렌치(22)는 일정한 폭 및 깊이를 갖는다. 즉, 트렌치(22)는 그의 바닥면 내에 활성층(30)이 노출되지 않도록 제1 도전형 클래드층(20)의 두께보다 얇은 깊이로 구비된다.
또한, 트렌치(22)의 바닥면 내에 상부 전류차단 패턴(24)이 구비될 수 있다. 상부 전류차단 패턴(24)은 트렌치(22)의 직하 방향으로 전류가 흐르는 것을 방지하는 역할을 하는 절연패턴으로 실리콘 산화물 또는 실리콘 질화물로 형성될 수 있다. 상부 전류차단 패턴(24)은 상기 트렌치(22)의 바닥면 내에만 형성된 사각형으로 도시되나, 트렌치(22)의 직하 방향으로 전류가 흐르는 것을 방지할 수 있다면 어떠한 형상을 가져도 무방하다. 일 예에서, 상부 전류차단 패턴(24)은 도 6에 도시된바와 같이 트렌치(22)의 하부측벽 상으로 연장될 수 있다. 따라서, 이러한 절연막은 트렌치(22)의 직하 방향으로 전류가 흐르는 것을 방지하여 전류 분산 기능을 높일 수 있게 한다.
상부 전극(10)은 상기 상부 전류차단 패턴(24)이 형성된 트렌치(22)를 매립하여 구비된다. 또한, 상부 전극(10)은 제1 도전형 클래드층(20) 상부면에 연장되어 구비될 수 있다. 또한, 상부 전극(10)은 ITO(Indium Tin Oxide) 전극, ZnO 전극, IZO(Indium Zinc Oxide) 등과 같은 TCO(Transparent Conductive Oxide) 전극 또는 Ni/Au 전극으로 구성될 수 있다.
측부 전극(26)과 측부 절연막(42)이 더 구성될 수 있다. 측부 전극(26)은 제1 도전형 클래드층(20)의 측면에 구비된다. 측부 전극(26)은 활성층(30)과 이격되어 활성층(30)과 접촉되지 않게 구비되는 것이 바람직하다. 또한, 측부 전극(26)은 ITO(Indium Tin Oxide) 전극, ZnO 전극, IZO(Indium Zinc Oxide) 등과 같은 TCO(Transparent Conductive Oxide) 전극 또는 Ni/Au 전극으로 구성될 수 있다. 또한, 측부 전극(26)은 제1 도전형 클래드층(20) 상부면에 연장되어 구비될 수 있다.
또한, 측부 절연막(42)은 활성층(30)과 제2 도전형 클래드층(40) 측면에 구비된다. 일 예에서, 측부 절연막(42)은 측부 전극(26) 하부에 구비될 수 있다. 이때, 측부 절연막(42)과 측부 전극(26)은 서로 인접하게 구비될 수 있다. 다른 예에서, 측부 절연막(42)은 제1 도전형 클래드층(20) 측면 상에서 상기 측부 전극(26) 상으로 연장되어 구비될 수 있다. 또한, 측부 절연막(42)은 전류가 흐르는 것을 방지하는 역할을 하는 막으로 실리콘 산화물 또는 실리콘 질화물로 형성될 수 있다.
패시베이션막(28)이 더 구성될 수 있다. 패시베이션막(28)은 제1 도전형 클래드층(20)의 상부 면에 구비될 수 있다. 일 예에서, 패시베이션막(28)은 측부 전극(26)과 상부 전극(10) 사이에 배치될 수 있다. 또한, 패시베이션막(28)은 실리콘 산화물 또는 실리콘 질화물로 형성될 수 있다.
하부 전극(90)은 제2 도전형 클래드층(40) 하부에 전기적으로 접속된다. 하부 전극(90)은 기판일 수 있다. 이러한 기판은 Si, GaAs, GaP 또는 ImP와 같은 반도체 기판, 또는 Cu 또는 W과 같은 금속 기판일 수 있다.
제2 도전형 클래드층(40)과 하부 전극(90) 사이에는 하부 절연막(50), 반사 도전층(60), 베리어층(70) 및 본딩 금속층(80) 중 적어도 어느 하나의 층이 더 구성될 수 있다.
하부 절연막(50)은 측부 절연막(42) 하부에 구비되고, 반사 도전층(60)은 하부 절연막(50) 사이에 구비된다. 하부 절연막(50)은 측부 전극(26)의 직하 방향에 구비될 수 있다. 또한, 하부 절연막(50)은 측부 전극(26)의 직하 방향으로 전류가 흐르는 것을 방지하는 역할을 하는 막으로 실리콘 산화물 또는 실리콘 질화물로 형성될 수 있다.
반사 도전층(60)은 활성층(30)에서 발생된 광을 반사시키는 역할을 하는 금속층일 수 있다. 또한, 반사 도전층(60)은 광을 반사시킬 수 있는 어떠한 물질로 이루어져도 무방하나, 활성층(30)에서 발생되는 광의 파장에 따라 적절히 선택하는 것이 바람직하다. 일 예에서, 활성층(30)에서 극자외선이 발생되는 경우, 반사 도전층(60)은 극자외선의 전 파장대를 반사시킬 수 있는 알루미늄이 포함된 물질로 이루어질 수 있다. 다른 예에서, 반사 도전층(60)은 니켈(Ni), 백금(Pt), 팔라듐(Pd), 로듐(Rh), 텅스텐(W), 티탄(Ti), 은(Ag) 및 금(Au)으로 이루어진 군에서 선택되는 단일 금속 또는 다중 금속일 수 있다.
베리어층(70)은 하부 절연막(50) 및 반사 도전층(60)의 하부에, 본딩 금속층(80) 상부에 구비될 수 있다. 베리어층(70)은 본딩 금속층(80) 내의 금속이 하부 절연막(50)과 반사 도전층(60) 내로 확산되는 것을 막는 역할을 할 수 있다. 또한, 베리어층(70)은 반사 도전층(60) 내의 입자 이동에 따른 집괴 또는 보이드 형성을 저감시킬 수 있다. 또한, 베리어층(70)은 Ti층, Ti 합금층, Ta층, Ta 합금층, W층, W 합금층, Mo층, Mo 합금층, Pt층, Pt 합금층, Ni층, Ni 합금층 또는 이들의 다중층일 수 있다. 상기 베리어층(70)이 다중층인 경우에 인장에 의한 막 필링이 억제될 수 있다.
본딩 금속층(80)은 베리어층(70)과 하부 전극(90) 사이에 구비될 수 있다. 본딩 금속층(80)은 열압착 본딩층(thermo-compressive bonding layer) 또는 공융 접합층(eutectic bonding layer)일 수 있다. 열압착 본딩층은 Au층/Au층일 수 있고, 공융 접합층은 Au:Sn층 또는 Pd:In층일 수 있다.
따라서, 종래에 전극이 도전형 클래드층 표면에만 배치되는 구조보다 상부 전극(10)을 트렌치(22)의 형성을 통해 제1 도전형 클래드층(20) 내에 삽입함으로써 전극의 측면을 통한 전류 분산 기능을 높일 수 있고, 전극의 면적이 커져 구동 전압을 낮출 수 있다. 이에 더하여, 트렌치(22)의 바닥면 내에 상부 전류차단 패턴(24)을 배치함으로써 트렌치(22)의 직하방향으로 전류 흐름을 방지하여 전류 분산 기능을 더욱 향상 시킬 수 있다.
도 3 내지 도 5는 상기 도 2에 따른 수직형 발광다이오드가 제조되는 방법을 나타낸 단면도들이다.
도 3을 참조하면, 성장기판(미도시) 상에 제1 도전형 클래드층(20), 활성층(30) 및 제2 도전형 클래드층(40)을 차례로 적층한다. 이 후, 제2 도전형 클래드층(40) 상에 하부 절연막(50)과 반사 도전층(60), 베리어층(70), 본딩 금속층(80) 및 하부 전극(90)을 형성할 수 있다. 그런 다음, 성장기판(미도시)은 LLO(Laser Lift-Off)법, CLO(Chemical Lift-Off)법등의 리프트 오프법 등을 사용하여 제거할 수 있다. 일 예에서, 성장기판(미도시)이 사파이어 기판인 경우에 LLO(Laser Lift-Off)법을 사용하여 성장기판(미도시)을 제거할 수 있다. 다른 예에서, 성장기판(미도시)이 GaN 기판인 경우에 그라인딩에 의해 성장기판(미도시)이 제거될 수 있다.
성장기판(미도시)이 제거된 후, 노출된 상기 제1 도전형 클래드층(20)의 표면상에 마스크 패턴(M)을 형성할 수 있다. 마스크 패턴(M)은 실리콘 산화막 또는 실리콘 질화막 등의 절연막이거나, 포토레지스트막일 수 있다. 상기 마스크 패턴(M)은 후술하는 상부 전극(10), 측부 전극(26)이 형성될 위치 및 메사 식각에 의해 식각되는 영역을 덮도록 형성될 수 있다.
그런 다음, 식각을 통해 제1 도전형 클래드층(20)의 표면 내에 다수개의 요철들을 형성할 수 있다. 일 예에서, 습식 식각법을 사용하여 요철들을 형성할 수 있다. 습식 식각법은 광강화 화학식각(Photo-Enhanced Chemical Etching)일 수 있다. 다른 예에서, 건식 식각법을 사용하여 요철들을 형성할 수 있다. 건식 식각법은 플라즈마 건식 식각 또는 반응성 이온 식각일 수 있다.
도 4를 참조하면, 제1 도전형 클래드층(20)의 표면 내에 다수개의 요철들이 형성된 이후, 마스크 패턴(M)은 제거될 수 있다.
마스크 패턴(M)이 제거된 후, 제1 도전형 클래드층(20), 활성층(30) 및 제2 도전형 클래드층(40)의 측면 일부를 메사 식각에 의해 식각 한다. 일 예에서, 제1 도전형 클래드층(20), 활성층(30) 및 제2 도전형 클래드층(40)은 같은 크기로 식각될 수 있지만, 도면에 도시된바와 같이 비스듬히 식각되는 것이 바람직하다.
도 5를 참조하면, 제1 도전형 클래드층(20)의 상부면 내의 트렌치(22)를 형성할 수 있다. 일 예에서, 트렌치(22)는 건식 식각법 또는 습식 식각법에 의해 형성될 수 있으나, 트렌치(22)를 형성할 수 있다면 어떠한 방법을 사용하여도 무방하다.
계속하여 도 2를 참조하면, 트렌치(22)를 형성한 후 트렌치(22)의 바닥면에 상부 전류차단 패턴(24)을 형성할 수 있다. 이 후, 활성층(30)과 제2 도전형 클래드층(40) 측면에 측부 절연막(42)를 형성할 수 있다. 그런 다음, 상기 상부 전류차단 패턴(24)이 형성된 트렌치(22)에 상부 전극(10)을 형성할 수 있다. 또한, 제1 도전형 클래드층(20)의 측면에 측부 전극(26)을 형성할 수 있다. 일 예에서, 상부 전극(10)과 측부 전극(26)은 동시에 형성되는 것이 바람직하지만, 시간차를 두고 형성될 수도 있다. 상부 전극(10)과 측부 전극(26)을 형성한 후, 제1 도전형 클래드층(20)의 상부 면에 패시베이션막(28)을 형성할 수 있다.
도 7은 본 발명의 다른 실시예에 따른 수직형 발광다이오드를 나타낸 단면도이다. 본 실시예에 따른 수직형 발광다이오드는 후술하는 것을 제외하고는 도 1 및 도 2를 참조하여 설명한 수직형 발광다이오드와 유사하다.
도 7를 참조하면, 제2 도전형 클래드층(40)과 하부 전극(90) 사이에 하부 전류차단 패턴(62)이 배치될 수 있다. 하부 전류차단 패턴(62)는 트렌치(22)의 직하방향에 배치될 수 있다. 하부 전류차단 패턴(62)은 트렌치(22)의 직하 방향으로 전류가 흐르는 것을 방지하는 역할을 하는 절연패턴으로 실리콘 산화물 또는 실리콘 질화물로 형성될 수 있다. 하부 전류차단 패턴의 폭(62-w)은 트렌치의 폭(22-w)에 비해 클 수 있다. 나아가, 하부 전류차단 패턴의 폭(62-w)은 제1 도전형 클래드층(20) 상부로 연장된 상부 전극의 폭(10-w)에 비해 클 수 있다.
10 : 상부 전극 10-w : 상부 전극의 폭
20 : 제1 도전형 클래드층 22 : 트렌치
22-w : 트렌치의 폭 24 : 상부 전류차단 패턴
26 : 측부 전극 28 : 패시베이션막
30 : 활성층 40 : 제2 도전형 클래드층
42 : 측부 절연막 50 : 하부 절연막
60 : 반사 도전층 62 : 하부 전류차단 패턴
62-w : 하부 전류차단 패턴의 폭 70 : 베리어층
80 : 본딩 금속층 90 : 하부 전극
20 : 제1 도전형 클래드층 22 : 트렌치
22-w : 트렌치의 폭 24 : 상부 전류차단 패턴
26 : 측부 전극 28 : 패시베이션막
30 : 활성층 40 : 제2 도전형 클래드층
42 : 측부 절연막 50 : 하부 절연막
60 : 반사 도전층 62 : 하부 전류차단 패턴
62-w : 하부 전류차단 패턴의 폭 70 : 베리어층
80 : 본딩 금속층 90 : 하부 전극
Claims (12)
- 상부면 내에 트렌치(trench)를 갖는 제1 도전형 클래드층;
상기 제1 도전형 클래드층 하부에 구비되는 제2 도전형 클래드층;
상기 제1 도전형 클래드층과 제2 도전형 클래드층 사이에 구비되고, 상기 트렌치와는 이격된 활성층;
상기 트렌치를 매립하여 구비되는 상부 전극; 및
상기 제2 도전형 클래드층 하부에 전기적으로 접속되는 하부 전극을 포함하는 수직형 발광다이오드. - 제1항에 있어서,
상기 트렌치의 바닥면에 구비되는 상부 전류차단 패턴을 더 포함하는 수직형 발광다이오드. - 제2항에 있어서,
상기 상부 전류차단패턴은 상기 트렌치의 하부측벽 상으로 연장된 수직형 발광다이오드. - 제1항 또는 제2항에 있어서,
상기 제2 도전형 클래드층과 상기 하부 전극 사이에 구비되는 반사 도전층을 더 포함하는 수직형 발광다이오드. - 제1항에 있어서,
상기 제2 도전형 클래드층과 상기 하부 전극 사이에서 상기 트렌치의 직하방향에 배치된 하부 전류차단 패턴을 더 포함하는 수직형 발광다이오드. - 제1항에 있어서,
상기 제1 도전형 클래드층의 측면에 구비되는 측부 전극을 더 포함하는 수직형 발광다이오드. - 제6항에 있어서,
상기 측부 전극은 상기 제1형 도전형 클래드층의 상부면에 연장된 수직형 발광다이오드. - 제6항에 있어서,
상기 제2 도전형 클래드층과 상기 하부 전극 사이에 구비되고, 상기 측부 전극의 직하 방향에 배치되는 하부 절연막을 더 포함하는 수직형 발광다이오드. - 제1항 또는 제6항에 있어서,
상기 활성층과 상기 제2 도전형 클래드층 측면에 구비되는 측부 절연막을 더 포함하는 수직형 발광다이오드. - 제1항에 있어서,
상기 제1 도전형 클래딩층의 상부면 상에 구비되는 패시베이션막을 더 포함하는 수직형 발광다이오드. - 제1항에 있어서,
상기 제1 도전형 클래드층의 상부면 내에 다수개의 요철들이 구비되는 수직형 발광다이오드. - 제1항에 있어서,
상기 제1 전극은 상기 제1 도전형 클래드층의 상부 면에 연장된 수직형 발광다이오드.
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|---|---|---|---|---|
| US9786817B2 (en) | 2015-09-10 | 2017-10-10 | Samsung Electronics Co., Ltd. | Semiconductor light emitting device |
| WO2021246068A1 (ja) * | 2020-06-02 | 2021-12-09 | ソニーグループ株式会社 | 発光デバイスおよび表示装置 |
-
2012
- 2012-12-28 KR KR1020120155857A patent/KR20140085946A/ko not_active Application Discontinuation
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