KR20140081635A - 메모리 디바이스 및 그 제조방법 - Google Patents

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Abstract

본 개시의 일부 양상은 메모리 디바이스에 관한 것이다. 메모리 디바이스는, 제1 전도성 유형을 가지며 메모리 디바이스의 소스 라인에 연결된 콜렉터 영역을 포함한다. 베이스 영역이 콜렉터 영역 위에 형성되고 제2 전도성 유형을 갖는다. 게이트 구조는 베이스 영역에 연결되고, 메모리 디바이스의 제1 및 제2 이웃 메모리 셀에 대한 공유 워드 라인으로서 작용한다. 제1 및 제2 이미터 영역은 베이스 영역 위에 형성되며 제1 전도성 유형을 갖는다. 제1 및 제2 이미터 영역은 게이트 구조의 대향측에 배치된다. 제1 및 제2 컨택은 각각 제1 및 제2 이미터 영역으로부터 위로 연장하고, 제1 및 제2 이미터 영역을 각각 제1 및 제2 이웃 메모리 셀의 제1 및 제2 데이터 저장 요소에 각각 연결한다.

Description

고밀도 메모리를 위한 수직형 ＢＪＴ{VERTICAL BJT FOR HIGH DENSITY MEMORY}
본 발명은 반도체 분야에 관한 것이다.
컴퓨터 메모리는 디지털 데이터를 보유하도록 배치된 반도체 디바이스로 구성된 기술이다. 이는 컴퓨터의 기본 컴포넌트이다. 저항 랜덤 액세스 메모리(RRAM: resistive random access memory) 및 자기 랜덤 액세스 메모리(MRAM: magnetic random access memory)는 주의를 끌고 있는 2가지 유형의 메모리이다.
RRAM에서, 기본 아이디어는 그에 인가된 전압에 따라 상이한 상태를 저장하도록 유전체의 저항이 바뀔 수 있다는 것이다. 어레이를 형성하도록, 매 크로스 포인트에서 워드 라인과 비트 라인 사이에 가변 저항 유전체가 배치되면서 평행 비트 라인들이 수직 워드 라인들에 의해 교차되는 구성으로, 다수의 메모리 요소들이 배치될 수 있다. 이 구성은 크로스 포인트 셀이라 불린다. 그러나, 이 구조는 이웃하는 셀을 통해 선택되지 않은 메모리 셀을 통해 흐르는 큰 "스네이크(sneak)" 기생 전류를 초래할 수 있기에, 크로스 포인트 어레이는 매우 낮은 판독 액세스를 갖는다. 상황을 개선하기 위해 액세스 요소가 추가될 수 있지만, 종래의 액세스 요소는 칩 상에 상당한 면적을 차지한다. 본 개시는 개별 메모리 셀의 면적을 감소시킴으로써 메모리 어레이의 밀도를 증가시키도록 액세스 요소로서 사용될 수 있는 수직형 바이폴라 접합 트랜지스터(BJT; bipolar junction transistor)에 관련된 것이다.
본 개시의 일부 양상은 메모리 디바이스에 관한 것이다. 메모리 디바이스는, 제1 전도성 유형을 가지며 메모리 디바이스의 소스 라인에 연결된 콜렉터 영역을 포함한다. 베이스 영역이 콜렉터 영역 위에 형성되고 제2 전도성 유형을 갖는다. 게이트 구조는 베이스 영역에 연결되고, 메모리 디바이스의 제1 및 제2 이웃 메모리 셀에 대한 공유 워드 라인으로서 작용한다. 제1 및 제2 이미터 영역은 베이스 영역 위에 형성되며 제1 전도성 유형을 갖는다. 제1 및 제2 이미터 영역은 게이트 구조의 대향측에 배치된다. 제1 및 제2 컨택은 각각 제1 및 제2 이미터 영역으로부터 위로 연장하고, 제1 및 제2 이미터 영역을 각각 제1 및 제2 이웃 메모리 셀의 제1 및 제2 데이터 저장 요소에 각각 연결한다.
도 1은 메모리 디바이스의 일부분의 일부 실시예의 평면도를 도시한다.
도 2a는 도 1의 실시예에 따른 제1 및 제2 이웃 메모리 셀의 일부 실시예의 단면도를 도시한다.
도 2b는 도 2a의 실시예에 따른 제1 및 제2 이웃 메모리 셀의 일부 실시예의 개략도이다.
도 3은 메모리 디바이스를 제조하기 위한 방법의 일부 실시예를 예시한 흐름도를 도시한다.
도 4 내지 도 13은 메모리 디바이스를 제조하기 위한 방법의 일부 실시예를 도시한 것을 모은 일련의 단면도들이다.
도 14는 제1 및 제2 이웃 RRAM 셀의 일부 실시예의 단면도를 도시한다.
이제 첨부된 도면을 참조하여 본 개시에 대해 기재될 것이며, 유사한 참조 번호는 전반적으로 유사한 구성요소를 지칭하는데 사용되고, 예시된 구조 및 디바이스는 반드시 축척대로 도시된 것은 아니다.
본 개시의 양상은 수직형 BJT 액세스 트랜지스터를 이용하는 자기 RAM(MRAM) 또는 저항 RAM(RRAM)과 같은 메모리 디바이스에 관한 것이다. BJT 액세스 트랜지스터의 사용은 이전에 얻을 수 있는 것보다 더 밀집된 메모리 저장장치를 용이하게 하고 또한 일부 구현에 비해 감소된 전류 누설을 촉진시킨다.
도 1은 일련의 열과 행으로 배치된 다수의 메모리 셀들을 포함하는 일부 실시예에 따른 메모리 디바이스(100)의 평면도를 도시한다. 설명을 위한 목적으로, 도 1의 메모리 셀은 3개의 행과 3개의 열로 배치되어 있으며, 개별 셀들은 Crow-column로 표기되어 있지만, 통상의 실시예는 디지털 데이터를 저장하도록 총체적으로 메모리 어레이를 확립하는 수천, 수백만 또는 다른 수의 행과 열을 포함할 것이다. 워드 라인이 각각의 열을 따라 이웃하는 셀에 연결되어 있고(예를 들어, 워드 라인 WL1은 열 1을 따라 이웃 셀 C1,1a 및 C1 ,1b; C1 ,2a 및 C1 ,2b, C1 ,3a 및 C1 ,3b에 연결됨), 한 쌍의 비트 라인(예를 들어, BL1a 및 BL1b)은 각각의 행(예를 들어, Row1)을 따라 셀(C1 ,1a 및 C1 ,1b; C2 ,1a 및 C2 ,1b, C3 ,1a 및 C3 ,1b)에 연결된다. 종종, 비트 라인은 가까이 떨어져 있는 평행한 금속 라인(예를 들어, 금속 1 및 금속 2 라인)으로 구현된다.
도 2a는 반도체 기판(200) 상에 형성되며 각각의 셀 C1 ,1a, C1 ,1b에 대한 데이터 상태를 저장하도록 각각 제1 및 제2 데이터 저장 요소(202, 204)를 포함하는 제1 및 제2 이웃 메모리 셀(즉, C1 ,1a 및 C1 ,1b)의 단면도이다. 데이터 저장 요소(202, 204)는 예를 들어 저항성 데이터 저장 요소 또는 자기 데이터 저장 요소일 수 있다. 상부 레벨 상호접속 층에 형성되는 제1 및 제2 비트 라인(BL1a, BL1b)은 각각의 컨택/비아(206, 208)를 통해 각각 제1 및 제2 데이터 저장 요소(202, 204)의 상부 부분에 연결된다. 제1 및 제2 데이터 저장 요소(202, 204)에 대한 공유 워드 라인(WL1)으로서 작용하는 게이트 구조(210)는 제1 및 제2 메모리 셀(C1 ,1a, C1 ,1b) 사이의 경계를 가로지른다.
특히, 제1 및 제2 메모리 셀(C1 ,1a, C1 ,1b)은, 워드 라인 WL1에 인가된 워드 라인 전압에 기초하여, 각각 소스 라인을 제1 및 제2 데이터 저장 요소(202, 204)에 선택적으로 연결하도록 구성되어 있는 각각의 수직형 BJT(214, 216)를 포함한다. 수직형 BJT(214, 216)가 면적 관점에서는 컴팩트하기 때문에, 이들 수직형 BJT(214, 216)는 메모리 어레이에 대하여 밀집한 레이아웃을 제공하는 것을 돕는다. 또한, 수직형 BJT(214, 216)는 전류 누설에 대하여 양호한 보호를 제공한다. 도 2b는 도 2a의 단면에 대한 등가 회로 개략도를 도시한다.
도 2a에 도시된 바와 같이, 이들 수직형 BJT를 구현하기 위해, 딥 웰 영역(212)의 형태로 콜렉터 영역이 반도체 기판(200)에 형성된다. 콜렉터 영역(212)은 제1 전도성 유형(예를 들어, n-)을 가지며, 메모리 디바이스의 소스 라인 SL에 연결된다. 베이스 영역(218)이 콜렉터 영역(212) 위의 반도체 기판에 형성되고, 제2 전도성 유형(예를 들어, p-)을 갖는다. 게이트 구조(210)는 베이스 영역(218)에 연결되고, 앞서 언급한 바와 같이, 제1 및 제2 이웃 메모리 셀에 대하여 공유 워드 라인으로서 작용한다. 제1 및 제2 이미터 영역(220, 222)이 베이스 영역(218) 위의 기판(200)에 형성된다. 제1 및 제2 이미터 영역(220, 222)은 제1 전도성 유형을 가지며, 게이트 구조(210)의 대향측에 배치된다.
동작 동안, 제어 회로는 개별 셀들에 개별 데이터 상태를 판독 및 기록하도록 미리 결정된 바이어스 조건에 따라 메모리 어레이의 워드 라인, 비트 라인 및 소스 라인을 바이어싱한다. 일부 실시예에서, 각각의 개별 셀은 이진 논리 상태(예를 들어, 로직 "1" 또는 로직 "0")를 저장하지만, 다른 실시예에서 각각의 개별 셀은 다중레벨 데이터 상태를 각각 저장할 수 있다. 이러한 다중레벨 구성에서, 각각의 셀은 둘보다 많은 논리 상태, 예를 들어 4개 또는 8개의 논리 상태를 나타내는 상태를 저장할 수 있다. 다중레벨 데이터 상태는 개별 셀에 데이터를 기록하거나 개별 셀로부터 데이터를 판독할 때 더 큰 정밀도를 요구할 수 있지만, 이들은 이진 저장장치에 비교하여 어레이 내의 더 높은 밀도의 데이터 저장장치를 촉진하고자 할 수 있다.
아래의 표 1은 도 1과 도 2a 및 도 2b의 메모리 디바이스에 이진 데이터 상태(예를 들어 "1" 및 "0" 데이터 상태)를 기록하는데 사용될 수 있는 예시적인 바이어싱 방식을 예시한다.
동작
 기록 "1" 기록 "0"
선택된 셀 선택되지 않은 셀 선택된 셀 선택되지 않은 셀
WL 하이(High) 플로팅(Floating) 하이 플로팅
BL 하이 플로팅 로우 플로팅
SL 로우(Low) 로우 하이 하이
표 1: 이진 기록 동작을 위해 인가된 바이어스
예를 들어, 도 1에서 열 1의 셀에 기록하기 위해, WL1은 하이(high)로 구동되고, WL2-WL3은 플로팅(floating) 상태로 남는다. 이는 열 1의 셀에 대한 수직형 BJT를 전도 상태에 두며, 즉 열 1의 셀에 액세스하고, 액세스된 셀에 대한 데이터 저장 요소에 소스 라인 SL을 연결한다. 다른 액세스되지 않은 셀(예를 들어, 열 2-3)은 그의 데이터 저장 요소로부터 연결되지 않은 소스 라인을 갖는다. 열 1의 액세스된 셀에 "1" 값을 기록하기 위해, 셀의 비트 라인이 하이로 구동되며, 소스 라인은 로우(low)로 구동된다. 이 바이어스 조건이 충분한 지속 기간 동안 적용된 후에, 워드 라인, 비트 라인, 및 소스 라인은 디어서트(de-assert)될 수 있고, "1" 값이 액세스된 셀에 프로그래밍된 채 유지될 것이다. "1" 값이 기록된 후에, 워드라인이 어서트(assert)되는 동안 소스 라인을 하이로 구동하고 동시에 대응하는 비트 라인을 로우로 구동시킴으로써 "0" 값이 원하는 셀에 기록될 수 있다. 다시, 이 바이어스가 충분한 지속 기간 동안 적용된 후에, 워드 라인, 비트 라인, 및 소스 라인은 디어서트될 수 있고, "0" 값은 액세스된 셀에 프로그래밍된 채 유지될 것이다.
아래의 표 2는 도 1과 도 2a 및 도 2b의 메모리 디바이스로부터 데이터를 판독하는데 사용될 수 있는 예시적인 바이어싱 방식을 예시한다.
동작 판독
선택된 셀 선택되지 않은 셀
WL 하이 플로팅
BL 로우 플로팅
SL 미디엄(Medium) 하이
표 2: 판독 동작을 위해 인가된 바이어스
도 3은 메모리 디바이스를 제조하는 방법의 일부 실시예를 도시한다. 방법이 예시되고 이제 일련의 동작 또는 블록으로서 기재된다. 일부 구현에서 동작 또는 블록의 일부가 다수의 동작 또는 블록으로 더 나뉘어질 수 있거나, 또는 다른 구현에서 다수의 예시된 동작 또는 블록이 결합될 수 있다는 것을 알 것이다. 추가의 예시되지 않은 동작 또는 블록도 또한 존재할 수 있고, 그리고/또는 예시된 동작 또는 블록이 일부 구현에서 생략될 수 있다. 또한, 일부 실시예에서, 동작 또는 블록의 순서가 바뀔 수 있다. 모든 이러한 변경은 본 개시의 범위 내에 속하는 것으로서 고려된다.
도 3의 방법(300)은 제1 전도성 유형을 갖는 콜렉터 영역이 반도체 기판에 형성될 때 302에서 시작한다. 304에서, 제1 전도성 유형과 반대의 제2 전도성 유형을 갖는 베이스 영역이 웰 영역 위에 형성된다. 306에서, 워드 라인으로서 작용하는 전도성 게이트 구조가 베이스 영역 위에 형성되고 그에 전기적으로 연결된다. 308에서, 측벽 스페이서가 전도성 게이트 구조의 대향 외측 측벽 상에 형성된다. 310에서, 게이트 전극 구조의 대향 측에 제1 및 제2 이미터 구조를 형성하도록 이온 주입 동작이 수행된다. 이 방식으로 형성될 때 게이트 구조 및 측벽 스페이서와 자가 정렬되는 제1 및 제2 이미터 구조는 제1 전도성 유형을 가지며 베이스 영역 위의 기판에 형성된다. 312에서, 제1 및 제2 컨택이 각각 제1 및 제2 데이터 저장 요소에 각각 제1 및 제2 이미터 구조를 연결하도록 형성된다.
도 4 내지 도 13은 일부 실시예에 따라 메모리 디바이스를 제조하기 위한 보다 상세한 방법을 도시한다. 보다 상세한 방법은 반도체 기판(400)이 제공되는 도 4에서 시작한다. 반도체 기판(400)은 쉘로우 트렌치 아이솔레이션(STI; shallow trench isolation) 구조와 같은 격리 구조(402)를 포함하며, 기판의 활성 영역(404)을 측방으로(laterally) 둘러싸는 유전체 영역이 트렌치에 형성된다. 콜렉터 영역을 구성할 수 있는 제1 전도성 유형(예를 들어, n 웰)을 갖는 딥 웰 영열(406)이 기판에 형성된다. 베이스 영역을 구성할 수 있는 제2 전도성 유형(예를 들어, p 웰)을 갖는 쉘로우 웰 영역(408)이 딥 웰 영역(406) 위에 형성된다.
기판(400)은 무엇보다도 실리콘 웨이퍼, 이원 화합물 기판(예를 들어, GaAs 웨이퍼), 삼원 화합물 기판(예를 들어, AlGaAs) 또는 고차 화합물 웨이퍼와 같은 벌크 반도체 웨이퍼일 수 있다. 또한, 반도체 기판(400)은 무엇보다도 SOI(silicon-on-insulator)에서의 산화물, 부분 SOI 기판, 폴리실리콘, 비정질 실리콘, 또는 유기 재료와 같은 비(non) 반도체 재료도 포함할 수 있다. 일부 실시예에서, 반도체 기판(400)은 적층되거나 아니면 서로 부착되어 있는 다수의 웨이퍼 또는 다이를 포함할 수 있다. 반도체 기판(400)은 실리콘 잉곳 및/또는 임의의 기타 유형의 반도체/비반도체 및/또는 아래의 기판 상에 형성된 증착 또는 성장된(예를 들어, 에피텍셜) 층으로부터 컷팅된 웨이퍼를 포함할 수 있다.
도 5에서, 게이트 유전체(500)가 베이스 영역(408) 위에 형성된다. 게이트 유전체(500)가 메모리 어레이 내의 베이스 영역(408) 위로부터 제거되지만(베이스 영역(408)의 상부 표면(408a)이 게이트 유전체(500)가 제거된 후에 노출되는 도 6 참조), 게이트 유전체(500)는 종종 MOS 유형의 트랜지스터가 형성되는 집적 회로의 다른 부분 및/또는 메모리 디바이스의 다른 부분 위에 그대로 남는다.
도 7에서, 전도성 게이트 층(700)이 베이스 영역(408) 위에 상부 표면(408A) 바로 위에 형성된다. 전도성 게이트 층(700)은 종종 폴리실리콘이지만, 이는 또한 금속 또는 다른 전도성 재료일 수도 있다.
도 8에서, 전도성 게이트 층(700)은 전도성 게이트 전극(708A)을 형성하도록 패터닝된다. 게이트 산화물은 완전히 또는 적어도 부분적으로 제거되었기 때문에, 전도성 게이트 전극(708A)은 베이스 영역(408)에 전기적으로 연결된다.
도 9에서, 게이트 전극(708A) 아래에 고농도 도핑된 포켓 주입 영역(902)을 형성하도록 경사 주입(angled implant)(900)이 수행된다. 경사 주입(900)은 제2 전도성 유형(예를 들어, p+)을 가지며, 포캣 주입 영역(902)이 보통 베이스 영역(408)보다 더 높은 도펀트 농도를 갖도록 주입된다.
도 10에서, 측벽 스페이서(1000A, 1000B)가 전도성 게이트 전극(708A)의 대향 측에 형성된다. 측벽 스페이서는 질화물 또는 산화물과 같은 유전체 재료를 포함하지만, 다른 재료로 또한 사용될 수 있다.
도 11에서, 이미터 주입(1100)이 수행된다. 이미터 주입은 제1 전도성 유형(예를 들어, n+)을 가지며, 제1 및 제2 이미터 영역(1102, 1104)에 대한 높은 도핑 농도를 제공하도록 주입된다. 전도성 게이트 전극(708A) 및 스페이서(1000A, 1000B)를 제 자리에 두고 이미터 주입이 수행되기 때문에, 제1 및 제2 이미터 영역(1102, 1104)은 전도성 게이트 구조 및 스페이서에 대하여 자가 정렬된다고 한다.
도 12에서, 실리사이드 영역(1202)이 제1 및 제2 이미터 영역(1102, 1104)의 상부 표면 근방 뿐만 아니라 전도성 게이트 전극(708A)의 상부 표면 상에도 형성되며, 실리사이드를 통해 이미터 영역에 오믹 연결되는 컨택(1204)이 그 뒤에 형성된다. 컨택(1204)이 형성된 후에, 제1 및 제2 데이터 저장 요소(1206A, 1206B)가 기판 위에 형성된다. 일부 구현에서, 데이터 저장 요소(1206A, 1206B)는 자기 메모리 저장 요소이며, 자기 메모리 저장 요소의 자화(magnetization)는 셀에 저장된 데이터 상태를 나타낸다. 다른 구현에서, 데이터 저장 요소(1206A, 1206B)는 저항성 메모리 저장 요소이며, 저항성 메모리 저장 요소의 저항은 셀에 저장된 데이터 상태를 나타낸다.
도 13에서, 제1 및 제2 비트 라인(1302A, 1302B)이 각각 데이터 저장 요소(1206A, 1206B) 위에 형성되고, 컨택/비아(1304)를 통해 데이터 저장 요소의 상부 영역에 연결된다.
도 14는 데이터 저장 요소(1402A, 1402B)를 포함하는 RRAM 디바이스(1400)의 예시적인 단면을 도시하며, 데이터 저장 요소는 이웃하는 RRAM 셀과 연관되어 있다. 각각의 데이터 저장 요소(1402A, 1402B)는 그 사이에 배치된 가변 저항 영역(예를 들어, 1408A)을 갖는 상부 및 하부 전극(예를 들어, 1404A, 1406A)을 포함하며, 가변 저항 영역은 상부 및 하부 전극을 통해 그에 인가된 전류 또는 전압에 기초하여 그의 저항 상태를 변경한다. 가변 저항 영역은 적합하게 인가된 전압 또는 전류에 의해 리셋되거나(예를 들어, 비정질 실리콘 영역으로 분쇄되거나 만들어져 높은 저항이 됨) 설정될 수(다결정질 실리콘 영역으로 재형성되거나 만들어져 낮은 저항이 됨) 있다. Ge2Sb2Te5 또는 AgInSbTe와 같은 상 변화 칼코게나이드(chalcogenide), NiO 또는 TiO2와 같은 이원 전이 금속 산화물, Sr(Zr)TiO3 또는 PCMO와 같은 페로브스카이트, GeS, GeSe 또는 Cu2S와 같은 고체 상태 전해질, CuTCNQ와 같은 유기 전하 이동 복합물, Al AIDCN과 같은 유기 도너-어셉터 시스템, 및/또는 다양한 분자 시스템을 포함하지만 이에 한정되는 것은 아닌, 열 또는 이온 저항성 가변 저항 효과를 보여주는 다수의 무기 또는 유기 재료 시스템이 가변 저항 영역(1408)에 대하여 사용될 수 있다.
개시된 개념은 또한 MRAM 디바이스에도 적용 가능하다. MRAM 셀에서, 각각의 MRAM 셀에 대한 데이터 저장 요소는 터널 배리어 층으로도 불리는 얇은 절연 층에 의해 분리되는 상부 강자성 플레이트 및 하부 강자성 플레이트를 포함한다. 2개의 강자성 플레이트 중의 하나, 예를 들어 하부 플레이트는 반강자성 층에 고정되는 마스넷이다. 다른 강자성 플레이트, 예를 들어 상부 플레이트는 둘 이상의 대응하는 데이터 상태 중의 하나를 저장하도록 둘 이상의 값 중의 하나로 변경되는 그의 자기장을 가질 수 있는 자유 자성 층이다. 각각의 데이터 저장 요소는 데이터 저장 요소를 통해 통과되는 전류의 양을 제어함으로써 기록될 수 있으며, 데이터 저장 요소를 통해 통과되는 전류는 자유 자성 층의 자기장의 변화를 유도한다. 자기 터널 효과로 인해, 데이터 저장 요소의 전기 저항은 셀에 대한 두 개의 플레이트 상에 저장된 자기장에 따라 변한다. 따라서, 셀에 대한 데이터 저장 요소의 전기 저항을 측정함으로써, 메모리 디바이스 상의 판독 회로는 데이터 저장 요소에 저장된 "0"과 "1" 데이터 상태( 및/또는 멀티비트 디지털 값) 사이를 분간할 수 있다.
제1 전도성 유형이 n형이고 제2 전도성 유형이 p 형인 일부 실시예가 상기에 기재되었지만, 다른 실시예에서 제1 전도성 유형이 p 형일 수 있고 제2 전도성 유형이 n 형일 수 있다는 것을 알 수 있을 것이다. 따라서, BJT의 극성은 인가된 바이어싱에서 대응하는 변화와 함께 "플립(flipped)"될 수 있다. 또한, 일부 실시예가 "행"과 "열"에 관련하여 기재되고 예시될 수 있지만, 다양한 구현에서 열과 행은 서로 바뀔 수 있고 반드시 서로 완벽하게 직교여야 하는 것은 아님을 알 수 있을 것이다.
따라서, 본 개시의 일부 양상은 메모리 디바이스에 관한 것임을 알 수 있을 것이다. 메모리 디바이스는 반도체 기판에 형성된 콜렉터 영역을 포함한다. 콜렉터 영역은 제1 전도성 유형을 갖고, 메모리 디바이스의 소스 라인에 연결된다. 베이스 영역은 콜렉터 영역 위의 반도체 기판에 형성되고 제2 전도성 유형을 갖는다. 게이트 구조가 베이스 영역에 연결되고, 메모리 디바이스의 제1 및 제2 이웃 메모리 셀에 대한 공유 워드 라인으로서 작용한다. 제1 및 제2 이미터 영역은 베이스 영역 위의 기판에 형성되며 제1 전도성 유형을 갖는다. 제1 및 제2 이미터 영역은 게이트 구조의 대향 측에 배치된다. 제1 및 제2 컨택은 각각 제1 및 제2 이미터 영역으로부터 위로 연장하고, 각각 제1 및 제2 이웃 메모리 셀의 제1 및 제2 데이터 저장 요소에 각각 제1 및 제2 이미터 영역을 연결한다.
다른 실시예는 메모리 디바이스에 관한 것이다. 메모리 디바이스는 행과 열로 배치된 메모리 셀 쌍들의 어레이를 포함하며, 메모리 셀 쌍의 각자의 메모리 셀은 각자의 데이터 상태를 저장하도록 배열된 각자의 데이터 저장 요소를 포함한다. 워드 라인은 열을 따라 이웃 메모리 셀 쌍의 메모리 셀들 사이의 제1 방향으로 연장한다. 워드 라인은 워드 라인을 따라 메모리 셀 쌍의 개별 메모리 셀에 연결된다. 비트 라인은 제1 방향에 실질적으로 수직인 제2 방향으로 연장하며 데이터 저장 요소에 연결된다. 수직형 BJT는 워드 라인 전압에 기초하여 데이터 저장 요소에 소스 라인을 선택적으로 연결하도록 구성된다.
특히 상기 기재된 컴포넌트 또는 구조(어셈블리, 디바이스, 회로, 시스템 등)에 의해 수행되는 다양한 기능에 관련하여, 이러한 컴포넌트를 기재하는데 사용되는 용어("수단"에 대한 참조 포함)는 달리 나타내지 않는 한, 본 개시의 여기에 예시된 예시적인 구현에서의 기능을 수행하는 개시된 구조와 구조적으로는 등가가 아니더라도, 기재된 컴포넌트의 명시된 기능을 수행하는 임의의 컴포넌트 또는 구조에 대응하고자 한다(예를 들어, 기능적으로 등가임). 또한, 용어 "제1", “제2", "제3" 등이 본 명세서에 사용되지만, 이러한 용어는 단지 일반적인 식별자일 뿐 다양한 특징부들 사이에 어떠한 공간적이거나 시간적 관계를 의미하는 것은 아님을 알 것이다. 또한, "상부", "하부", "위에" 및 "아래에"와 같은 용어가 여기에 사용되지만, 이들 및 기타 유사한 용어에 관련하여 어떠한 절대적인 기준 프레임(예를 들어, 발 아래의 땅)이 암시되는 것은 아님을 알아야 할 것이다. 오히려, 임의의 조정 프레임이 이러한 용어에 대해 선택될 수 있다. 또한, 여러 구현 중의 하나에 대해서만 특정 양상이 개시될 수 있지만, 이러한 특징은 임의의 주어진 또는 특정 애플리케이션에 대하여 원하거나 유리한 대로 다른 구현의 하나 이상의 기타 특징과 결합될 수 있다. 또한, 용어 "포함하는", "포함한다", "갖는", "갖는다", "가지며" 또는 이의 변형이 상세한 설명이나 청구항에서 사용된다는 점에서, 이러한 용어는 "포함한다"와 유사한 방식으로 포괄적인(inclusive) 것으로 의도된다.
200: 반도체 기판
202, 204: 데이터 저장 요소
210: 게이트 구조
212: 콜렉터 영역
214, 216: 수직형 BJT
218: 베이스 영역
220, 222: 이미터 영역

Claims (10)

  1. 메모리 디바이스에 있어서,
    반도체 기판에 형성된 콜렉터 영역 -
    상기 콜렉터 영역은 제1 전도성 유형을 갖고 메모리 디바이스의 소스 라인에 연결됨 - ;
    제2 전도성 유형을 가지며 상기 콜렉터 영역 위의 반도체 기판에 형성된 베이스 영역;
    상기 베이스 영역에 연결되는 게이트 구조로서, 상기 메모리 디바이스의 제1 및 제2 이웃 메모리 셀에 대한 공유 워드 라인으로서 작용하는 상기 게이트 구조;
    제1 전도성 유형을 가지며 상기 베이스 영역 위의 기판에 형성된 제1 및 제2 이미터 영역으로서, 상기 게이트 구조의 대향 측에 배치된 상기 제1 및 제2 이미터 영역; 및
    각각 상기 제1 및 제2 이미터 영역으로부터 위로 연장하는 제1 및 제2 컨택으로서, 상기 제1 및 제2 이미터 영역을 각각 상기 제1 및 제2 이웃 메모리 셀의 제1 및 제2 데이터 저장 요소에 각각 연결하는 상기 제1 및 제2 컨택
    을 포함하는 메모리 디바이스.
  2. 청구항 1에 있어서,
    상기 제1 및 제2 데이터 저장 요소에 각각 연결된 제1 및 제2 비트 라인을 더 포함하는 메모리 디바이스.
  3. 청구항 1에 있어서,
    상기 게이트 구조는 대향 측벽 상에 배치된 측벽 스페이서를 갖는 전도성 바디를 포함하는 것인 메모리 디바이스.
  4. 청구항 1에 있어서,
    상기 제1 및 제2 메모리 셀을 측방으로(laterally) 둘러싸도록 상기 기판에 형성된 격리 구조를 더 포함하는 메모리 디바이스.
  5. 반도체 기판 상에 메모리 디바이스를 형성하는 방법에 있어서,
    반도체 기판에 제1 전도성 유형을 갖는 웰 영역을 형성하는 단계;
    상기 웰 영역 위에 상기 제1 전도성 유형과 반대의 제2 전도성 유형을 가지며 상부 표면을 갖는 베이스 영역을 형성하는 단계;
    상기 베이스 영역의 상부 표면 위에 상기 베이스 영역에 전기적으로 연결되는 전도성 게이트 전극을 형성하는 단계;
    상기 전도성 게이트 전극의 대향 측에 제1 및 제2 이미터 구조를 형성하도록 이온 주입 동작을 수행하는 단계 - 상기 제1 및 제2 이미터 구조는 제1 전도성 유형을 가지며 상기 베이스 영역 위의 기판에 형성됨 - ; 및
    상기 제1 및 제2 이미터 구조를 상기 제1 및 제2 데이터 저장 요소에 각각 연결하도록 제1 및 제2 컨택을 형성하는 단계를 포함하는 메모리 디바이스의 형성 방법.
  6. 청구항 5에 있어서,
    상기 전도성 게이트 전극을 형성하기 전에 상기 베이스 영역 위에 게이트 유전체를 형성하고, 상기 베이스 영역의 상부 표면을 노출시키도록 상기 베이스 영역 위로부터 상기 게이트 유전체를 제거하는 단계를 더 포함하는 메모리 디바이스의 형성 방법.
  7. 청구항 5에 있어서,
    상기 전도성 게이트 전극 아래에 제2 전도성 유형을 갖는 포켓 주입 영역을 형성하는 단계를 더 포함하는 메모리 디바이스의 형성 방법.
  8. 청구항 5에 있어서,
    상기 전도성 게이트 전극의 대향 외측 측벽 상에 측벽 스페이서를 형성하는 단계를 더 포함하는 메모리 디바이스의 형성 방법.
  9. 청구항 5에 있어서,
    상기 이미터 구조와 컨택 사이에 오믹 접촉을 제공하도록 상기 제1 및 제2 이미터 구조 위에 실리사이드를 형성하는 단계를 더 포함하는 메모리 디바이스의 형성 방법.
  10. 메모리 디바이스에 있어서,
    행(rows)과 열(columns)로 배치된 메모리 셀 쌍들의 어레이로서, 메모리 셀 쌍의 각각의 메모리 셀은 각각의 데이터 상태를 저장하도록 배치된 각각의 데이터 저장 요소를 포함하는 것인, 상기 메모리 셀 쌍들의 어레이;
    열을 따라 이웃 메모리 셀 쌍들의 메모리 셀들 사이의 제1 방향으로 연장하는 워드 라인으로서, 상기 워드 라인을 따라 상기 메모리 셀 쌍들의 개별 메모리 셀들에 연결되는 것인, 상기 워드 라인;
    상기 제1 방향에 수직인 제2 방향으로 연장하며, 데이터 저장 요소에 연결되어 있는 비트 라인; 및
    소스 라인을 데이터 저장 요소에 선택적으로 연결하도록 구성된 수직형 바이폴라 접합 트랜지스터(BJT; bipolar junction transistor)
    를 포함하는 메모리 디바이스.
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