KR20140073816A - 반도체 메모리 장치 및 그것의 읽기 동작 방법 - Google Patents

Abstract

본 발명은 반도체 메모리 장치 및 그것의 읽기 동작 방법에 관한 것이다. 본 발명의 실시 예에 따른 반도체 메모리 장치는 비트 라인을 통해 메모리 셀에 연결되는 센스 래치를 포함하고 프리 센싱에 의해 메모리 셀로부터 읽어진 데이터를 센스 래치에 저장하도록 구성되는 페이지 버퍼, 페이지 버퍼를 제어하도록 구성되는 제어 로직을 포함한다. 메인 센싱 시에, 페이지 버퍼는 센스 래치와 비트 라인 사이에 전류 통로를 형성하여 프리 센싱에 의해 센스 래치에 저장된 데이터를 비트 라인에 반영한다.

Description

반도체 메모리 장치 및 그것의 읽기 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD OF READ OPERATION THEREOF}

본 발명은 전자 장치에 관한 것으로서, 좀 더 구체적으로는 반도체 메모리 장치 및 그것의 읽기 동작 방법에 관한 것이다.

반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.

휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.

한편, 반도체 메모리 장치는 읽기 동작 시에 비트 라인을 통해 흐르는 전류를 센싱함으로써 메모리 셀의 데이터를 판별할 수 있다. 이러한 읽기 동작은 프리 센싱과 메인 센싱을 포함한다.

프리 센싱 및 메인 센싱을 위해, 반도체 메모리 장치 내에는 많은 개수의 트랜지스터들이 요구되었다. 프리 센싱 및 메인 센싱을 위한 트랜지스터들의 개수를 감소시키면, 반도체 메모리 장치의 면적은 감소할 것이다.

본 발명의 실시 예는 감소된 면적을 가진 반도체 메모리 장치 및 그것의 읽기 동작 방법을 제공하기 위한 것이다.

본 발명의 실시 예에 따른 반도체 메모리 장치는 메모리 셀; 비트 라인을 통해 상기 메모리 셀에 연결되는 센스 래치를 포함하되, 프리 센싱에 의해 상기 메모리 셀로부터 읽어진 데이터를 상기 센스 래치에 저장하도록 구성되는 페이지 버퍼; 및 상기 페이지 버퍼를 제어하도록 구성되는 제어 로직을 포함한다. 상기 프리 센싱 후에, 상기 센스 래치에 저장된 상기 데이터를 참조하여 메인 센싱이 수행된다. 상기 페이지 버퍼는 상기 메인 센싱 시에 상기 센스 래치와 상기 비트 라인 사이에 전류 통로를 형성하여 상기 센스 래치에 저장된 상기 데이터를 상기 비트 라인에 반영한다.

본 발명의 다른 일면은 반도체 메모리 장치의 읽기 동작 방법에 관한 것이다. 본 발명의 실시 예에 따른 반도체 메모리 장치의 읽기 동작 방법은 프리 센싱을 수행하여 메모리 셀로부터 비트 라인을 통해 읽어진 데이터를 센스 래치에 저장하는 단계; 및 상기 프리 센싱 후에, 상기 센스 래치에 저장된 상기 데이터를 참조하여 메인 센싱을 수행하는 단계를 포함한다. 이때, 상기 메인 센싱을 수행하는 단계는, 상기 센스 래치와 상기 비트 라인 사이에 전류 통로를 형성하여 상기 센스 래치에 저장된 상기 데이터를 상기 비트 라인에 반영하는 단계를 포함한다.

본 발명의 실시 예에 따르면, 감소된 면적을 가진 반도체 메모리 장치 및 그것의 읽기 동작 방법이 제공된다.

도 1은 반도체 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 복수의 메모리 블록들 중 어느 하나를 예시적으로 보여주는 회로도이다.
도 3은 메모리 셀들의 문턱 전압 산포를 보여주는 다이어그램이다.
도 4는 본 발명의 실시 예에 따른 페이지 버퍼를 보여주는 블록도이다.
도 5는 읽기 동작 시에 도 4의 페이지 버퍼에 인가되는 신호를 보여주는 타이밍도이다.
도 6 내지 도 8은 도 5의 제 1 내지 제 4 시간 구간들에서의 동작들을 설명하기 위한 도면이다.

본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.

명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

도 1은 반도체 메모리 장치(100)를 보여주는 블록도이다.

도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 데이터 입출력 회로(140) 및 제어 로직(150)을 포함한다.

메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(120)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 복수의 메모리 셀들을 포함한다. 실시 예로서, 메모리 셀 어레이(110)의 메모리 셀은 불휘발성 메모리 셀이다. 실시 예로서, 메모리 셀 어레이(110)의 메모리 셀은 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell) 또는 2 이상의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell)로서 정의될 수 있다. 이하에서, 설명의 편의를 위해, 각 메모리 셀은 싱글 레벨 셀이라고 가정한다. 그러나, 본 발명의 기술적 사상은 이에 한정되지 않는다.

어드레스 디코더(120), 읽기 및 쓰기 회로(130), 데이터 입출력 회로(140) 및 제어 로직(150)은 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다.

어드레스 디코더(120)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(150)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 글로벌 버퍼(미도시)를 통해 어드레스(ADDR)를 수신한다.

어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 복수의 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다.

어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 행 어드레스에 따라 행 라인들(RL)을 구동하여, 선택된 메모리 블록의 하나의 워드 라인을 선택한다.

반도체 메모리 장치(100)의 읽기 동작은 페이지 단위로 수행된다. 읽기 요청 시에 수신되는 어드레스(ADDR)는 블록 어드레스, 행 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드 라인을 선택한다. 반도체 메모리 장치(100)의 프로그램 동작은 페이지 단위로 수행된다. 프로그램 요청 시에 수신되는 어드레스(ADDR)에 따라, 어드레스 디코더(120)는 하나의 메모리 블록 및 하나의 워드 라인을 선택한다.

어드레스 디코더(120)는 블록 디코더, 행 디코더 및 어드레스 버퍼 등을 포함할 수 있다.

읽기 및 쓰기 회로(130)는 복수의 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결되고, 복수의 데이터 라인들(DL)을 통해 데이터 입출력 회로(140)에 연결된다. 읽기 및 쓰기 회로(130)는 제어 로직(150)의 제어에 응답하여 동작한다.

읽기 및 쓰기 회로(130)는 복수의 페이지 버퍼들(PB1~PBm)을 포함한다. 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다.

제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(140)와 데이터(DATA)를 통신한다. 프로그램 동작 시에, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(140)로부터 프로그램될 데이터(DATA)를 수신 및 저장하고, 저장된 데이터(DATA)를 제 1 내지 제 m 비트 라인들(BL1~BLm)에 전달한다. 전달된 데이터는 선택된 워드 라인에 연결된 메모리 셀들(이하, 선택된 메모리 셀들)에 프로그램된다. 읽기 동작 시에, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 제 1 내지 제 m 비트 라인들(BL1~BLm)을 통해 선택된 메모리 셀들의 데이터를 읽고, 읽어진 데이터(DATA)를 데이터 입출력 회로(140)로 전송한다.

읽기 동작 시에, 페이지 버퍼들(PB1~PBm) 각각은 프리 센싱 및 프리 센싱에 기반한 메인 센싱을 수행한다. 잘 알려진 바와 같이, 프리 센싱 및 메인 센싱을 수행함에 따라 공통 소스 라인(도 2의 CSL 참조)의 바운싱(bouncing) 현상은 감소된다. 메인 센싱이 완료된 후에, 페이지 버퍼들(PB1~PBm)에 저장된 읽어진 데이터는 데이터 입출력 회로(140)로 전송된다.

본 발명의 실시 예에 따르면, 프리 센싱 시에, 각 페이지 버퍼는 해당 메모리 셀로부터 읽혀진 데이터를 내부 래치에 저장한다. 그 후의 메인 센싱 시에, 각 페이지 버퍼는 내부 래치와 해당 비트 라인 사이에 전류 통로를 형성하여 내부 래치에 저장된 데이터(프리 센싱에 의해 읽혀진 데이터)를 비트 라인에 반영한다. 이에 따라, 읽기 동작을 위한 트랜지스터들의 개수는 감소한다. 따라서, 감소된 면적을 갖는 반도체 메모리 장치(100)가 제공된다.

예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 열 디코더, 열 선택기, 패스 및 페일 체크 회로 등을 더 포함할 수 있다.

데이터 입출력 회로(140)는 데이터 라인들(DL)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 데이터 입출력 회로(140)는 제어 로직(150)의 제어에 응답하여 동작한다. 읽기 동작 시에, 데이터 입출력 회로(140)는 읽기 및 쓰기 회로(130)로부터 데이터를 수신하고 수신된 데이터(DATA)를 반도체 메모리 장치(100)의 글로벌 버퍼(미도시)로 전달한다. 프로그램 동작 시에, 데이터 입출력 회로(140)는 반도체 메모리 장치(100)의 글로벌 버퍼(미도시)로부터 데이터(DATA)를 수신하고 수신된 데이터를 읽기 및 쓰기 회로(130)에 전달한다.

제어 로직(150)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 그리고 데이터 입출력 회로(140)에 연결된다. 제어 로직(150)은 반도체 메모리 장치(100)의 글로벌 버퍼(미도시)를 통해 커맨드(CMD), 예를 들면 읽기 동작을 가리키는 커맨드(CMD)를 수신하고, 수신된 커멘드(CMD)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 예를 들면, 제어 로직(150)은 읽기 동작 시에 제 1 내지 제 m 페이지 버퍼들(PB1~PBm) 각각에 복수의 제어 신호들을 전송할 것이다. 이는, 도 4를 참조하여 더 상세히 설명된다.

실시 예로서, 도 1의 반도체 메모리 장치(100)는 플래시 메모리 장치일 수 있다.

도 2는 도 1의 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)를 예시적으로 보여주는 회로도이다.

도 2를 참조하면, 메모리 블록(BLK1)은 복수의 셀 스트링들(CS1~CSm)을 포함한다. 복수의 셀 스트링들(CS1~CSm)은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결된다. 복수의 셀 스트링들(CS1~CSm)은 소스 선택 라인(SSL), 제 1 내지 제 n 워드 라인들(WL1~WLn) 및 드레인 선택 라인(DSL)에 연결된다. 소스 선택 라인(SSL), 제 1 내지 제 n 워드 라인들(WL1~WLn) 및 드레인 선택 라인(DSL)은 도 1을 참조하여 설명된 행 라인들(RL)에 포함된다. 소스 선택 라인(SSL), 제 1 내지 제 n 워드 라인들(WL1~WLn) 및 드레인 선택 라인(DSL)은 어드레스 디코더(120)에 의해 구동된다.

복수의 셀 스트링들(CS1~CSm) 각각은 소스 선택 트랜지스터(SST), 직렬 연결된 복수의 메모리 셀들(M1~Mn) 및 드레인 선택 트랜지스터(DST)를 포함한다. 소스 선택 트랜지스터(SST)는 소스 선택 라인(SSL)에 연결된다. 제 1 내지 제 n 메모리 셀들(M1~Mn)은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다. 드레인 선택 트랜지스터(DST)는 드레인 선택 라인에 연결된다. 공통 소스 라인(CSL)은 소스 선택 트랜지스터(SST)의 소스 측에 연결된다. 비트 라인들(BL1~BLm) 각각은 해당 드레인 선택 트랜지스터(DST)의 드레인 측에 연결된다.

도 1의 제 2 내지 제 z 메모리 블록들(BLK2~BLKz)은 도 2를 참조하여 설명된 제 1 메모리 블록(BLK1)과 마찬가지로 구성될 것이다.

실시 예로서, 도 2에는 도시되지 않으나, 메모리 블록(BLK1)은 적어도 하나의 더미 워드 라인에 더 연결되고, 더미 워드 라인에 연결되는 메모리 셀들을 더 포함할 수 있다. 실시 예로서, 도 2와는 다르게 메모리 블록(BLK1)은 2 이상의 드레인 선택 라인들에 연결되고, 그 드레인 선택 라인들에 연결되는 드레인 선택 트랜지스터들을 포함할 수 있다. 또한, 메모리 블록(BLK1)은 2 이상의 소스 선택 라인들에 연결되고, 그 소스 선택 라인들에 연결되는 소스 선택 트랜지스터들을 포함할 수 있다.

도 3은 메모리 셀들의 문턱 전압 산포를 보여주는 다이어그램이다. 도 3에서, 가로 축은 문턱 전압을 나타내고, 세로 축은 메모리 셀들의 개수를 나타낸다.

도 2 및 도 3을 참조하면, 메모리 셀 상 1 비트가 저장된 경우, 메모리 셀들은 소거 상태(E) 및 프로그램 상태(P)를 갖는다. 즉, 소거 상태(E) 또는 프로그램 상태(P)를 가짐으로써, 각 메모리 셀은 하나의 비트를 저장한다.

읽기 동작 시에, 드레인 선택 라인 및 소스 선택 라인(DSL, SSL)에는 전원 전압이 인가된다. 공통 소스 라인(CSL)에는, 예를 들면 접지 전압이 인가된다. 비 선택된 워드 라인들에는 고전압의 패스 전압(Vpass)이 인가되어 해당 메모리 셀들은 그것의 문턱 전압들에 관계없이 턴온된다. 선택된 워드 라인에는 읽기 전압(Vrd)이 인가되어 선택된 메모리 셀들은 그것의 문턱 전압들에 따라 턴온 또는 턴오프된다. 선택된 메모리 셀이 턴온되는지 턴오프되는지 여부에 따라 해당 비트 라인에서 유입되는 전류는 셀 스트링의 채널을 통해 공통 소스 라인(CSL)으로 방출된다. 각 페이지 버퍼(도 1의 PB 참조)는 해당 비트 라인을 통해 흐르는 전류의 량에 따라 선택된 메모리 셀의 데이터를 판별한다.

도 4는 본 발명의 실시 예에 따른 페이지 버퍼(PB)를 보여주는 블록도이다. 도 4의 페이지 버퍼(PB)는 도 1의 복수의 페이지 버퍼들(PB1~PBm) 중 어느 하나를 나타낸다.

도 4를 참조하면, 페이지 버퍼(PB)는 선택 트랜지스터(ST), 디스차지 트랜지스터(DT), 프리차지 트랜지스터(PRT), 제 0 내지 제 7 트랜지스터들(T0~T7), 센스 래치(SLAT) 및 복수의 래치들(LAT1, LAT2)을 포함한다.

선택 트랜지스터(ST) 및 제 0 트랜지스터(T0)는 비트 라인(BL)과 센스 노드(SO) 사이에 직렬 연결된다. 비트 라인(BL)은 도 1의 복수의 비트 라인들(BL1~BLm) 중 어느 하나를 의미한다. 선택 트랜지스터(ST) 및 제 0 트랜지스터(T0)는 각각 비트 라인 선택 신호(SELBL) 및 센싱 신호(SENS)에 응답하여 턴온된다. 디스차지 트랜지스터(DT)는 선택 트랜지스터(ST) 및 제 0 트랜지스터(T0) 사이의 노드와 기준 노드(예를 들면, 접지) 사이에 연결되고, 디스차지 신호(DIS)에 응답하여 동작한다. 프리차지 트랜지스터(PRT)는 전원(Vcc) 및 센스 노드(SO) 사이에 연결되고, 프리차지 신호(PRECH)에 응답하여 턴온된다.

제 1 트랜지스터(T1)는 전원(Vcc)과 제 1 노드(N1) 사이에 연결되고, 그것의 게이트는 센스 노드(SO)에 연결된다. 제 2 트랜지스터(T2)는 제 1 노드(N1)와 제 2 래치 노드(QS/) 사이에 연결되고, 제 3 트랜지스터(T3)는 제 1 노드(N1)와 제 1 래치 노드(QS) 사이에 연결된다. 제 2 및 제 3 트랜지스터들(T2, T3)은 각각 스트로브 신호(STB) 및 세팅 신호(SET)에 응답하여 동작한다. 센스 래치(SLAT)는 제 1 래치 노드(QS)와 제 2 래치 노드(QS/) 사이에 연결된 2개의 인버터들로 구성된다.

제 4 트랜지스터(T4)는 제 1 래치 노드(QS)와 센스 노드(SO) 사이에 연결되고, 제 1 클램프 신호(CLP1)에 응답하여 턴온된다. 제 5 트랜지스터(T5)는, 제 1 센스 노드(QS)의 전압에 응답하여 턴온되며, 전원(Vcc)과 제 6 트랜지스터(T6) 사이에 연결된다. 제 6 트랜지스터(T6)는 제 5 트랜지스터(T5)와 센스 노드(SO) 사이에 연결되고, 제 2 클램프 신호(CLP2)에 응답하여 동작한다.

제 7 트랜지스터(T7)는 센스 노드(SO) 및 입출력 노드(ION) 사이에 연결되고, 전송 신호(TS)에 응답하여 턴온된다. 이때, 입출력 노드(ION)는 데이터 라인들(DL, 도 1 참조) 중 페이지 버퍼(PB)에 대응하는 데이터 라인에 연결될 것이다. 제 7 트랜지스터(T7)는 전송 신호(TS)에 응답하여 센스 래치(SLAT), 그리고 제 1 및 제 2 래치들(LAT1, LAT2)에 저장된 데이터를 해당 데이터 라인에 전달하는 기능을 수행할 수 있다.

복수의 래치들(LAT1, LAT2) 각각은 센스 노드(SO)에 연결된다. 도 4에는 하나의 페이지 버퍼(PB)가 2개의 래치들(LAT1, LAT2)을 포함하는 것이 도시되나, 이는 예시적인 것으로서 하나의 페이지 버퍼(PB)는 필요에 따라 더 많은 래치들을 포함할 수 있음이 이해될 것이다.

도 5는 읽기 동작 시에 도 4의 페이지 버퍼(PB)에 인가되는 신호를 보여주는 타이밍도이다.

도 4 및 도 5를 참조하면, 제 1 시간 구간(t1) 및 제 2 시간 구간(t2) 동안에 프리 센싱이 수행된다. 먼저, 제 1 시간 구간(t1) 전에 비트 라인 선택 신호(SELBL)가 하이 레벨로 천이된다. 그리고, 제 1 내지 제 4 시간 구간들(t1~t4) 동안에 비트 라인 선택 신호(SELBL)는 하이 레벨을 유지한다. 선택 트랜지스터(ST)는 턴온 상태를 유지할 것이다. 도 5에는 도시되지 않으나, 제 1 시간 구간(t1) 전에 세팅 신호(SET)가 로우 레벨로 활성화될 수 있다. 이에 따라, 센스 래치(SLAT)가 초기화되어 제 1 및 제 2 센스 노드들(QS, QS/)에 각각 논리 값 "하이" 및 "로우"가 저장된다.

제 1 시간 구간(t1)에서, 프리차지 동작이 수행된다. 디스차지 신호(DIS)는 로우 레벨로 천이 및 유지된다. 디스차지 트랜지스터(DT)는 제 1 내지 제 4 시간 구간들(t1~t4) 동안 턴오프 상태를 유지한다.

프리차지 신호(PRECH)는 제 1 및 제 2 시간 구간들(t1, t2) 동안에 로우 레벨로 활성화된다. 이에 따라, 프리차지 트랜지스터(PRT)가 턴온되고, 전원(Vcc)과 센스 노드(SO)가 전기적으로 연결되며, 센스 노드(SO)의 전압은 상승한다.

그 후에, 센싱 신호(SENS)가 하이 레벨로 활성화된다. 예를 들면, 센싱 신호(SENS)의 전압 레벨은 0.5+Vth이다. 이때, Vth는 제 0 트랜지스터(T0)의 문턱 전압 레벨을 의미한다. 센싱 신호(SENS)가 활성화됨에 따라, 비트 라인(BL)은 선택 트랜지스터(ST) 및 제 0 트랜지스터(T0)를 통해 센스 노드(SO)와 전기적으로 연결된다. 비트 라인(BL)에는 전원(Vcc)으로부터의 전류가 유입될 것이다. 예를 들면, 비트 라인(BL)에는 약 300nA의 전류가 유입될 수 있다. 이때, 비트 라인(BL)의 전압은 도 5에 도시된 바와 같이 일시적으로 상승할 수 있다.

비트 라인(BL)에 연결된 선택된 메모리 셀의 문턱 전압에 따라, 비트 라인(BL)을 통해 공통 소스 라인(CSL, 도 2 참조)으로 방출되는 전류의 량이 결정될 것이다.

선택된 메모리 셀의 문턱 전압이 그것의 워드 라인에 인가되는 읽기 전압(Vrd, 도 3 참조)보다 높을 때, 선택된 메모리 셀은 턴오프된다. 비트 라인(BL)에 유입되는 전류는 공통 소스 라인(CSL)으로 방출되지 않는다. 이때, 비트 라인(BL)의 전압은 상승하여 특정한 전압 레벨에 도달한다. 이는, 선택된 메모리 셀이 오프 셀임을 의미한다.

선택된 메모리 셀의 문턱 전압이 읽기 전압(Vrd)보다 낮고 제 1 전압(V1, 도 3 참조)보다 높다고 가정한다. 비록 선택된 메모리 셀의 문턱 전압이 읽기 전압(Vrd)보다 낮더라도, 선택된 메모리 셀은 약하게 턴온될 수 있다. 이로 인해, 비트 라인(BL)에 유입되는 전류는 공통 소스 라인(CSL)으로 원활하게 방출되지 않을 것이다. 이때, 비트 라인(BL)의 전압은 상승하여 특정한 전압 레벨에 도달한다. 즉, 해당 셀 스트링, 특히 선택된 메모리 셀의 채널을 통해 흐르는 전류 량이 전원(Vcc)으로부터 계속적으로 유입되는 전류의 량보다 작기 때문에, 비트 라인(BL)의 전압은 상승한다. 이때, 선택된 메모리 셀은 오프 셀이다.

선택된 메모리 셀의 문턱 전압이 읽기 전압(Vrd)보다 낮을 뿐만 아니라 제 1 전압(V1)보다 낮을 때, 선택된 메모리 셀은 턴온된다. 비트 라인(BL)에 유입되는 전류는 공통 소스 라인(CSL)으로 원활히 방출된다. 비트 라인(BL)의 전압은 감소하여 기준 전압(예를 들면, 접지 전압)에 도달한다. 이는, 선택된 메모리 셀이 온 셀임을 의미한다.

즉, 프리 센싱에 의해 선택된 메모리 셀이 제 1 전압(V1, 도 3 참조)보다 낮은 문턱 전압의 메모리 셀인지 여부가 판별될 수 있다.

비트 라인(BL)의 전압 변화에 따라, 센스 노드(SO)의 전압도 변화한다. 선택된 메모리 셀이 온 셀일 때, 센스 노드(SO)의 전압은 감소한다. 선택된 메모리 셀이 오프 셀일 때, 센스 노드(SO)의 전압은 상승하여 특정한 전압 레벨에 도달한다.

제 2 시간 구간(t2)에서, 프리 센싱 동작이 수행된다. 스트로브 신호(STB)가 토글링될 때, 센스 노드(SO)의 전압에 따라 센스 래치(SLAT)에 데이터가 저장된다. 선택된 메모리 셀이 온 셀일 때, 제 1 트랜지스터(T1)는 턴온되고 제 1 및 제 2 센스 노드들(QS, QS/)에는 각각 논리 값 "로우" 및 "하이"가 저장된다. 선택된 메모리 셀이 오프 셀일 때, 제 1 트랜지스터(T1)는 턴오프되고 제 1 및 제 2 센스 노드들(QS, QS/)의 논리 값은 "하이" 및 "로우"로 유지된다.

제 3 시간 구간(t3) 및 제 4 시간 구간(t4) 동안에 메인 센싱이 수행된다. 메인 센싱에 의해, 선택된 메모리 셀이 제 1 전압(V1)보다 높고 읽기 전압(Vrd)보다 낮은 문턱전압의 메모리 셀인지, 읽기 전압(Vrd)보다 높은 문턱 전압의 메모리 셀인지 여부가 판별된다.

제 3 시간 구간(t3)에서, 프리차지 신호(PRECH)가 하이 레벨로 비활성화된다. 그리고, 제 1 및 제 2 클램프 신호들(CLP1, CLP2)이 하이 레벨로 활성화된다. 예를 들면, 활성화된 제 1 클램프 신호(CLP1)는 3.5V의 전압 레벨을 갖고, 활성화된 제 2 클램프 신호(CLP2)는 제 1 클램프 신호(CLP1)보다 낮은 전압 레벨을 가질 수 있다. 예를 들면, 활성화된 제 2 클램프 신호(CLP2)는 0.7+Vth의 전압 레벨을 갖는다. 이때, Vth는 제 6 트랜지스터(T6)의 문턱 전압을 의미한다.

제 1 클램프 신호(CLP1)가 활성화됨에 따라, 제 1 센스 노드(QS)의 논리 값에 따라 비트 라인(BL)에 전류가 공급된다. 즉, 본 발명의 실시 예에 따르면, 센스 래치(SLAT)와 비트 라인(BL) 사이에 전류 통로를 형성함으로써 센스 래치(SLAT)에 저장된 데이터(프리 센싱에 의한 데이터)가 비트 라인(BL)에 반영된다. 이에 따라, 프리 센싱 시에 변경된 비트 라인(BL)의 전압은 고정(clamp)될 수 있다. 비트 라인(BL)의 전압은 고정됨에 따라, 센스 노드(SO)의 전압도 고정된다.

프리 센싱 시에 선택된 메모리 셀이 온 셀로 판별되었다고 가정한다. 제 1 센스 노드(QS)의 논리 값은 "로우"이고, 비트 라인(BL)은 센스 래치(SLAT)로부터 전류를 제공받지 않을 것이다. 비트 라인(BL)의 전압은 기준 전압으로 유지될 것이다. 프리 센싱 시에 선택된 메모리 셀이 오프 셀로 판별되었다고 가정한다. 제 1 센스 노드(QS)의 논리 값은 "하이"이고, 센스 래치(SLAT)로부터의 전류는 비트 라인(BL)에 제공될 것이다. 이에 따라, 비트 라인(BL)의 전압은 기준 전압보다 큰 특정한 전압 레벨로 유지될 것이다. 즉, 프리 센싱에 의해 온 셀로 판별된 메모리 셀의 비트 라인(BL)은 전류를 제공받지 않고, 프리 센싱에 의해 오프 셀로 판별된 메모리 셀의 비트 라인(BL)은 전류를 제공받는다. 이에 따라 공통 소스 라인(CSL)의 바운싱 현상은 발생되지 않는다.

이하, 프리 센싱 시에 선택된 메모리 셀이 오프 셀로 판별되었다고 가정한다. 즉, 비트 라인(BL)에는 센스 래치(SLAT)로부터의 전류가 유입되고, 비트 라인(BL)의 전압은 기준 전압보다 높은 특정한 전압 레벨로 유지될 것이다. 제 1 및 제 2 센스 노드들(QS, QS/)의 논리 값들은 각각 "하이" 및 "로우"로 유지될 것이다.

제 6 트랜지스터(T6)는 제 2 클램프 신호(CLP2)에 응답하여 턴온된다. 제 5 및 제 6 트랜지스터들(T5, T6)은 센스 래치(SLAT)에 저장된 데이터에 따라 전원(Vcc)과 센스 노드(SO)를 전기적으로 연결한다. 이때, 활성화된 제 2 클램프 신호(CLP2)의 낮은 전압 레벨(0.7+Vth)로 인하여, 센스 노드의 전압이 감소하여 임의의 전압 레벨에 도달할 때 제 6 트랜지스터(T6)가 턴온된다. 즉, 비트 라인(BL)은 센스 노드의 전압이 일정량만큼 감소할 때 제 5 및 제 6 트랜지스터들(T5, T6)을 통하여 전원(Vcc)으로부터 추가적으로 전류를 수신한다.

제 4 시간 구간(t4)에서, 제 1 클램프 신호(CLP1)가 로우 레벨로 비활성화된다. 제 4 트랜지스터(T4)는 턴오프된다. 이에 따라, 센스 래치(SLAT)와 비트 라인(BL) 사이의 전류 통로는 차단되고, 선택된 메모리 셀의 문턱 전압에 따라 센스 노드(SO)의 전압은 감소할 것이다.

선택된 메모리 셀의 문턱 전압이 읽기 전압(Vrd)보다 높을 때, 선택된 메모리 셀은 턴 오프된다. 센스 노드(SO)에 축적된 전하들은 공통 소스 라인(CSL)으로 방출되지 않을 것이다. 이때, 센스 노드(SO)의 전압은 유지된다. 이는, 선택된 메모리 셀이 오프 셀임을 의미한다.

선택된 메모리 셀의 문턱 전압이 읽기 전압(Vrd)보다 낮고 제 1 전압(V1)보다 높을 때, 선택된 메모리 셀은 턴온된다. 센스 노드(SO)에 축적된 전하들은 비트 라인(BL) 및 해당 셀 스트링의 채널을 통해 공통 소스 라인(CSL)으로 방출된다. 결과적으로, 센스 노드(SO)의 전압은 감소한다. 이는, 선택된 메모리 셀이 온 셀임을 의미한다. 앞서 설명된 바와 같이, 센스 노드(SO)의 전압이 감소하여 임의의 전압 레벨에 도달할 때 제 6 트랜지스터(T6)가 턴온되고 전원(Vcc)으로부터 전류가 공급되므로, 센스 노드(SO)의 전압은 도 5에 도시된 바와 같이 기준 전압까지 감소하지는 않는다.

도 5에 도시된 바와 다르게, 제 4 시간 구간(t4)에서 비트 라인(BL)의 전압도 일시적으로 감소할 수 있다. 비트 라인(BL)은 센스 노드의 전압이 일정량만큼 감소할 때 제 5 및 제 6 트랜지스터들(T5, T6)을 통하여 전원(Vcc)으로부터 추가적으로 전류를 수신하고, 비트 라인(BL)의 전압은 기준 전압보다 높은 특정한 전압 레벨로 회복될 수 있다.

스트로브 신호(STB)가 토글링될 때, 센스 노드(SO)의 전압에 따라 센스 래치(SLAT)에 데이터가 업데이트될 것이다. 선택된 메모리 셀이 온 셀일 때, 제 1 트랜지스터(T1)는 턴온되고 제 1 및 제 2 센스 노드들(QS, QS/)의 논리 값들은 각각 "로우" 및 "하이"로 변경된다. 선택된 메모리 셀이 오프 셀일 때, 제 1 트랜지스터(T1)는 턴 오프되고 제 1 및 제 2 센스 노드들(QS, QS/)의 논리 값들은 각각 "하이" 및 "로우"로 유지된다.

결과적으로, 프리 센싱 및 메인 센싱이 완료된 후에 센스 래치(SLAT)에 저장된 데이터는, 선택된 메모리 셀이 소거 상태(E)인지 또는 프로그램 상태(P)인지 여부를 나타낼 것이다.

도 6 내지 도 8은 도 5의 제 1 내지 제 4 시간 구간들(t1~t4)에서의 동작들을 설명하기 위한 도면이다.

도 5 및 도 6을 참조하면, 제 1 및 제 2 시간 구간들(t1, t2)에서, 비트 라인(BL)은 전원(Vcc)으로부터 프리차지 트랜지스터(PRT)를 통해 전류를 제공받는다(a). 전류가 제공될 때, 선택된 메모리 셀의 문턱 전압에 따라 센스 노드(SO)의 전압은 변화한다. 그리고, 센스 노드(SO)의 전압 변화에 따라, 센스 래치(SLAT)에 프리 센싱에 따른 데이터가 저장된다(b).

도 5 및 도 7을 참조하면, 제 3 시간 구간(t3)에서, 제 1 클램프 신호(CLP1)가 하이 레벨로 활성화됨에 따라 비트 라인(BL)과 센스 래치(SLAT) 사이에 전류 통로가 형성된다(c). 즉, 센스 래치(SLAT)에 저장된 데이터가 비트 라인(BL)에 반영된다. 이에 따라, 비트 라인(BL)의 전압은, 프리 센싱에 따른 비트 라인(BL)의 전압으로 고정된다.

도 5 및 도 8을 참조하면, 제 4 시간 구간(t4)에서, 제 1 클램프 신호(CLP1)가 로우 레벨로 비활성화됨에 따라 비트 라인(BL)과 센스 래치(SLAT) 사이에 전류 통로가 차단된다. 선택된 메모리 셀의 문턱 전압에 따라 센스 노드(SO)의 전압은 변화한다. 이때, 비트 라인(BL)은 전원(Vcc)으로부터 제 5 및 제 6 트랜지스터들(T5, T6)을 통해 전류를 제공받을 수 있다(d). 그리고, 센스 노드(SO)의 전압 변화에 따라, 센스 래치(SLAT)에 저장된 데이터는 업데이트된다.

프리 센싱 및 메인 센싱이 완료된 후에 센스 래치(SLAT)에 저장된 데이터는 데이터 입출력 회로(140)로 출력된다.

본 발명의 실시 예에 따르면, 메인 센싱 시에, 각 페이지 버퍼는 내부 래치와 해당 비트 라인 사이에서 직접적으로 전류 통로를 형성하여 내부 래치에 저장된 데이터를 비트 라인에 반영한다. 이에 따라, 페이지 버퍼들(PB1~PBm) 내의 프리 센싱 및 메인 센싱을 위한 트랜지스터들의 개수는 감소할 수 있다. 결과적으로, 감소된 면적을 소모하는 반도체 메모리 장치(100)가 제공될 수 있다.

본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

100: 반도체 메모리 장치
110: 메모리 셀 어레이
120: 어드레스 디코더
130: 읽기 및 쓰기 회로
140: 데이터 입출력 회로
150: 제어 로직
PB: 페이지 버퍼
SLAT: 센스 래치

Claims (15)

1. 메모리 셀;
   비트 라인을 통해 상기 메모리 셀에 연결되는 센스 래치를 포함하되, 프리 센싱에 의해 상기 메모리 셀로부터 읽어진 데이터를 상기 센스 래치에 저장하도록 구성되는 페이지 버퍼; 및
   상기 페이지 버퍼를 제어하도록 구성되는 제어 로직을 포함하되,
   상기 프리 센싱 후에, 상기 센스 래치에 저장된 상기 데이터를 참조하여 메인 센싱이 수행되고,
   상기 페이지 버퍼는 상기 메인 센싱 시에 상기 센스 래치와 상기 비트 라인 사이에 전류 통로를 형성하여 상기 센스 래치에 저장된 상기 데이터를 상기 비트 라인에 반영하는 반도체 메모리 장치.
2. 제 1 항에 있어서,
   상기 센스 래치는 센스 노드를 통해 상기 비트 라인에 연결되고,
   상기 페이지 버퍼는 상기 센스 래치와 상기 센스 노드를 전기적으로 연결하여 상기 전류 통로를 형성하는 반도체 메모리 장치.
3. 제 2 항에 있어서,
   상기 페이지 버퍼는 상기 센스 래치와 상기 센스 노드를 전기적으로 분리하여 상기 전류 통로를 차단하고, 상기 센스 노드의 전압 변화에 따라 상기 센스 래치에 저장된 데이터를 업데이트하는 반도체 메모리 장치.
4. 제 3 항에 있어서,
   상기 페이지 버퍼는 전원 노드와 상기 센스 노드 사이에 직렬 연결되는 제 1 및 제 2 트랜지스터들을 더 포함하되,
   상기 제 1 트랜지스터는 상기 센스 래치에 저장된 상기 데이터에 응답하여 턴온되고, 상기 제 2 트랜지스터는 클램프 신호에 응답하여 턴온되는 반도체 메모리 장치.
5. 제 4 항에 있어서,
   상기 클램프 신호는 상기 메인 센싱 시에 활성화되고,
   상기 제 2 트랜지스터는 상기 클램프 신호가 활성화될 때 턴온되는 반도체 메모리 장치.
6. 제 2 항에 있어서,
   상기 페이지 버퍼는 전원 노드와 상기 센스 노드 사이에 연결되는 프리 차지 트렌지스터를 더 포함하되,
   상기 프리차지 트랜지스터는 상기 프리 센싱 동안에 턴온되고,
   상기 비트 라인에는 상기 전원 노드로부터 상기 프리 차지 트랜지스터를 통해 흐르는 전류가 제공되는 반도체 메모리 장치.
7. 제 6 항에 있어서,
   상기 프리 차지 트랜지스터를 통해 흐르는 상기 전류가 상기 비트 라인에 제공될 때, 상기 센스 노드의 전압은 상기 메모리 셀의 문턱 전압에 따라 변화하고,
   상기 센스 래치에는 상기 센스 노드의 전압에 따라 데이터가 저장되는 반도체 메모리 장치.
8. 제 2 항에 있어서,
   상기 페이지 버퍼는 상기 비트 라인과 상기 센스 노드 사이에 연결된 적어도 하나의 트랜지스터를 포함하고,
   상기 적어도 하나의 트랜지스터는 상기 프리 센싱 및 상기 메인 센싱 동안에 턴 온되는 반도체 메모리 장치.
9. 반도체 메모리 장치의 읽기 동작 방법에 있어서:
   프리 센싱을 수행하여 메모리 셀로부터 비트 라인을 통해 읽어진 데이터를 센스 래치에 저장하는 단계; 및
   상기 프리 센싱 후에, 상기 센스 래치에 저장된 상기 데이터를 참조하여 메인 센싱을 수행하는 단계를 포함하되,
   상기 메인 센싱을 수행하는 단계는, 상기 센스 래치와 상기 비트 라인 사이에 전류 통로를 형성하여 상기 센스 래치에 저장된 상기 데이터를 상기 비트 라인에 반영하는 단계를 포함하는 읽기 동작 방법.
10. 제 9 항에 있어서,
    상기 센스 래치는 센스 노드를 통해 상기 비트 라인에 연결되고,
    상기 센스 래치와 상기 센스 노드가 전기적으로 연결되어 상기 전류 통로가 형성되는 읽기 동작 방법.
11. 제 10 항에 있어서,
    상기 메인 센싱을 수행하는 단계는 상기 센스 래치와 상기 센스 노드를 전기적으로 분리하여 상기 전류 통로를 차단하는 단계; 및
    상기 센스 노드의 전압 변화에 따라 상기 센스 래치에 저장된 데이터를 업데이트하는 단계를 더 포함하는 읽기 동작 방법.
12. 제 11 항에 있어서,
    상기 메인 센싱 시에, 상기 센스 래치에 저장된 상기 데이터에 따라 전원 노드로부터의 전류가 상기 센스 노드를 통해 상기 비트 라인에 제공되는 읽기 동작 방법.
13. 제 12 항에 있어서,
    상기 전원 노드로부터의 전류는 상기 센스 노드의 상기 전압이 감소하여 특정한 전압 레벨에 도달할 때 상기 센스 노드를 통해 상기 비트 라인에 제공되는 읽기 동작 방법.
14. 제 10 항에 있어서,
    상기 프리 센싱 동안에, 전원 노드로부터의 전류가 상기 센스 노드를 통해 상기 비트 라인에 제공되는 읽기 동작 방법.
15. 제 14 항에 있어서,
    상기 전원 노드로부터의 상기 전류가 상기 비트 라인에 제공될 때, 상기 센스 노드의 전압은 상기 메모리 셀의 문턱 전압에 따라 변화하고,
    상기 센스 래치에는 상기 센스 노드의 전압에 따른 데이터가 저장되는 읽기 동작 방법.
    

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