KR20140069345A

KR20140069345A - 전자기 간섭 차폐 기술

Info

Publication number: KR20140069345A
Application number: KR1020147012137A
Authority: KR
Inventors: 니콜라스 지. 머즈; 홍 왕; 마이클 엠. 닉쿠; 데니스 알. 파이퍼; 크리스토퍼 매튜 워너
Original assignee: 애플 인크.
Priority date: 2011-11-04
Filing date: 2012-10-26
Publication date: 2014-06-09
Also published as: CN103907404A; WO2013066751A1; EP2749152A1; TW201334682A; US20130114228A1; TW201330765A; TWI520676B; EP2749152B1; US9155188B2; CN103907404B

Abstract

전자기 간섭(EMI) 차폐를 갖는 그리고 또한 종래의 프레임-앤드-실드 접근법에 비해 감소된 부피를 갖는 인쇄 회로 기판(PCB)을 제조하기 위한 방법 및 장치가 개시된다. 일부 실시예는 PCB에 집적 회로를 실장하는 것, 다수의 접지 비아를 갖는 집적 회로에 대응하는 영역을 개략화하는 것, 접지 비아들 중 적어도 하나가 노출되도록 PCB 위에 절연 층을 선택적으로 도포하는 것, 및 전도성 층이 집적 회로의 적어도 일부분을 덮도록 그리고 전도성 층이 노출된 접지 비아들 중 적어도 하나에 결합되도록 PCB 위에 전도성 층을 선택적으로 도포하는 것에 의해 PCB를 제조하는 것을 포함한다.

Description

전자기 간섭 차폐 기술{ELECTROMAGNETIC INTERFERENCE SHIELDING TECHNIQUES}

본 발명은 일반적으로 전자기 간섭(EMI) 차폐에 관한 것이며, 특히, 소비되는 공간의 전체 크기를 감소시키고 종래의 차폐 기술과 실질적으로 동일한 EMI 보호를 제공하는 EMI 차폐 기술에 관한 것이다.

전자 디바이스는 사회에서 아주 흔하며, 휴대 전화에서부터 손목시계까지 모든 것에서 확인될 수 있다. 이들 전자 디바이스 중 많은 것은 그의 주변에 전자기 간섭(EMI)을 방출하거나, 또는 그의 주변을 통해 EMI에 노출된다. 정부 규제가 종종 이들 전자 디바이스가 방출하도록 허용되는 EMI의 양을 규정하기 때문에, 이들 전자 디바이스의 설계자는 종종 전자 디바이스 내의 회로로부터 방출되는 EMI의 양을 최소화하는 기술을 채용한다. 추가적으로, EMI에 노출되는 것이 전자 디바이스 내의 회로에 잠재적으로 해롭기 때문에, 이들 전자 디바이스의 설계자는 종종 이들 전자 디바이스가 노출되는 EMI의 양을 최소화하는 기술을 채용한다. EMI 차폐 기술을 사용하여, 설계자는 이들 디바이스에 의해 방출되는 EMI의 양 및 이들 디바이스가 노출되는 EMI의 양 둘 모두를 최소화한다.

"프레임-앤드-실드(frame-and-shield)"로 때때로 지칭되는 종래의 EMI 차폐 기술은 종종 금속 구조물 내에 전자 디바이스의 회로를 넣는 것을 수반한다. 넣어진 회로는, 다른 회로와 함께, 인쇄 회로 기판(printed circuit board, PCB) 상에 실장된다. 프레임-앤드-실드 접근법에서, 우선 금속 프레임 또는 "펜스(fence)"가 차폐될 회로의 주변부(periphery) 주위에 PCB에 실장되고, 이어서 금속 차폐물이 이 펜스에 스냅-끼워맞춤된다. 이러한 프레임-앤드-실드 접근법은 회로에 의해 방출되는 EMI의 양 및 이 회로가 노출되는 EMI의 양 둘 모두를 허용가능한 수준으로 낮추어 제한할 수 있지만, 이는 또한 PCB 상에서 측방향으로 많은 공간을 그리고 전자 디바이스 내에서 수직으로(즉, PCB의 표면에 대체로 수직인 Z-방향으로) 많은 공간을 소비한다. 이러한 문제는 전자 디바이스가 PCB의 양 면(side) 상에 실장된 회로를 갖는 경우에 더 악화되게 될 뿐이다. 예를 들어, 많은 휴대용 전자 디바이스는 PCB의 상부 및 하부 둘 모두에 위치된 회로를 가지며, 이에 따라 EMI 차폐 기술에 의해 소비되는 수직방향 공간은 실질적으로 2배가 된다. 따라서, 소비되는 공간의 전체 크기를 감소시키고 종래의 차폐 기술과 실질적으로 동일한 EMI 보호를 제공하는 EMI 차폐 기술이 바람직하다.

전자기 간섭(EMI) 차폐를 갖는 그리고 또한 종래의 프레임-앤드-실드 접근법에 비해 감소된 부피를 갖는 인쇄 회로 기판(PCB)을 제조하기 위한 방법 및 장치가 개시된다.

일부 실시예에서, 회로 기판의 제1 표면에 제1 집적 회로를 실장하는 단계, 및 제1 집적 회로에 인접하게 회로 기판의 제1 표면 상에 적어도 제1 전기 패드를 제공하는 단계를 포함할 수 있는 방법이 제공될 수 있다. 실장하는 단계 후에 그리고 제공하는 단계 후에, 본 방법은 또한 제1 전기 패드를 노출된 상태로 남겨두면서 제1 집적 회로의 주변부의 적어도 일부분 주위에 회로 기판의 제1 표면 상에 절연 층을 선택적으로 도포하는 단계를 포함할 수 있다. 절연 층을 선택적으로 도포하는 단계 후에, 본 방법은 또한 제1 집적 회로의 적어도 일부분을 덮고 노출된 제1 전기 패드에 전기적으로 결합되는 전도성 층을 선택적으로 도포하는 단계를 포함할 수 있다. 예를 들어, 일부 실시예에서, 본 방법은 또한 회로 기판에 제2 집적 회로를 실장하는 단계를 포함할 수 있으며, 여기서 절연 층 및 전도성 층은 제1 집적 회로에 정합되게(conformally) 도포되고 제2 집적 회로에는 도포되지 않을 수 있다. 예를 들어, 일부 다른 실시예에서, 본 방법은 또한 회로 기판의 제2 표면에 제2 집적 회로를 실장하는 단계를 포함할 수 있으며, 여기서 절연 층 및 전도성 층은 제1 집적 회로 및 제2 집적 회로 둘 모두에 정합되게 도포될 수 있다. 예를 들어, 일부 실시예에서, 본 방법은 또한 회로 기판에 펜스를 실장하는 단계를 포함할 수 있으며, 여기서 전도성 층을 선택적으로 도포하는 단계는 펜스에 전도성 층을 실장하는 단계를 포함할 수 있다. 일부 특정 실시예에서, 그러한 펜스는 회로 기판의 제2 표면에 실장될 수 있다. 예를 들어, 일부 실시예에서, 본 방법은 또한 회로 기판에 제1 개별 컴포넌트 및 제2 개별 컴포넌트를 실장하는 단계를 포함할 수 있으며, 여기서 절연 층 및 전도성 층은 제1 개별 컴포넌트에 정합되게 도포되고 제2 개별 컴포넌트에는 도포되지 않을 수 있다. 예를 들어, 일부 실시예에서, 본 방법은 또한 회로 기판의 제1 표면에 제1 펜스를 실장하는 단계 및 회로 기판의 제2 표면에 제2 펜스를 실장하는 단계를 포함할 수 있으며, 여기서 전도성 층을 선택적으로 도포하는 단계는 제1 펜스의 받침대(pedestal)와 제2 펜스의 받침대 사이에 전도성 층을 도포하는 단계를 포함할 수 있다. 예를 들어, 일부 다른 실시예에서, 본 방법은 또한 회로 기판의 제1 표면에 펜스를 실장하는 단계를 포함할 수 있으며, 여기서 전도성 층을 선택적으로 도포하는 단계는 펜스의 받침대와 제2 전기 패드 사이에 전도성 층을 도포하는 단계를 포함할 수 있고, 제2 전기 패드는 회로 기판의 제2 표면 상에 있을 수 있다. 예를 들어, 일부 실시예에서, 본 방법은 또한 절연 층을 선택적으로 도포하는 단계 전에, 제1 전기 패드를 마스킹하는 단계 및/또는 제1 집적 회로와 제1 전기 패드 사이의, 회로 기판의 제1 표면 상에 배리어(barrier)를 제공하는 단계를 포함할 수 있다.

일부 다른 실시예에서, 제1 표면 및 제2 표면을 갖는 회로 기판, 회로 기판의 제1 표면에 결합되는 제1 집적 회로, 제1 집적 회로에 인접하게 회로 기판의 제1 표면 상에 있는 제1 패드, 회로 기판의 제1 표면 및 회로 기판의 제2 표면 중 하나의 표면 상에 있는 제2 패드, 및 전도성 층을 포함할 수 있는 장치가 제공될 수 있으며, 여기서 전도성 층은 제1 패드에 전기적으로 결합되고, 전도성 층은 제2 패드에 전기적으로 결합되며, 전도성 층은 제1 집적 회로의 적어도 일부분을 덮는다. 예를 들어, 일부 실시예에서, 전도성 층은 제1 집적 회로에 인접하게 회로 기판의 제1 표면 상에 있는 제2 패드에 전기적으로 결합될 수 있다. 예를 들어, 일부 다른 실시예에서, 전도성 층은 회로 기판의 제2 표면 상에 있는 제2 패드에 전기적으로 결합될 수 있으며, 여기서 제1 표면은 회로 기판의 상부 표면일 수 있고 제2 표면은 회로 기판의 하부 표면일 수 있고/있거나, 여기서 전도성 층은 회로 기판의 제2 표면 상의 제1 위치에 있는 제2 패드에 전기적으로 결합될 수 있고, 회로 기판의 제2 표면 상의 제1 위치는 회로 기판의 제1 표면 상의 제1 위치 바로 아래에 있을 수 있으며, 제1 집적 회로의 일부분은 회로 기판의 제1 표면 상의 제1 위치에 위치될 수 있다. 추가적으로 또는 대안적으로, 전도성 층은 제1 집적 회로의 측부 주위를 둘러쌀 수 있고, 회로 기판의 제1 표면과 회로 기판의 제2 표면 사이에서 연장될 수 있는 회로 기판의 측부 주위를 둘러쌀 수 있다. 예를 들어, 일부 실시예에서, 제1 패드는 회로 기판의 전기 접지에 전기적으로 결합될 수 있고 제2 패드는 회로 기판의 전기 접지에 전기적으로 결합될 수 있다. 예를 들어, 일부 실시예에서, 제1 펜스가 제1 패드에 전기적으로 결합될 수 있으며, 여기서 전도성 층은 제1 펜스를 통해 제1 패드에 전기적으로 결합될 수 있고, 제2 펜스가 제2 패드에 전기적으로 결합될 수 있으며, 여기서 전도성 층은 제2 펜스를 통해 제2 패드에 전기적으로 결합될 수 있다. 예를 들어, 일부 실시예에서, 제2 집적 회로가 회로 기판의 제2 표면에 결합될 수 있으며, 여기서 제2 패드는 회로 기판의 제2 표면 상에 있을 수 있고, 여기서 전도성 층은 제2 집적 회로의 적어도 일부분을 덮을 수 있고/있거나, 여기서 전도성 층은 제1 집적 회로의 측부 주위를, 회로 기판의 제1 표면과 회로 기판의 제2 표면 사이에서 연장되는 회로 기판의 측부 주위를, 그리고 제2 집적 회로의 측부 주위를 둘러쌀 수 있다. 예를 들어, 일부 실시예에서, 제1 펜스가 제1 패드에 전기적으로 결합될 수 있고 제2 펜스가 제2 패드에 전기적으로 결합될 수 있으며, 여기서 전도성 층은 제1 펜스를 통해 제1 패드에 그리고 제2 펜스를 통해 제2 패드에 전기적으로 결합될 수 있다.

또 다른 일부 실시예에서, 회로 기판의 제1 표면에 제1 집적 회로를 실장하는 단계, 제1 집적 회로에 인접하게 회로 기판의 제1 표면 상에 있는 제1 패드에 전도성 층을 전기적으로 결합시키는 단계, 및 전도성 층으로 제1 집적 회로의 적어도 일부분을 차폐하기 위해 회로 기판의 제1 표면 및 회로 기판의 제2 표면 중 하나의 표면 상에 있는 제2 패드에 전도성 층을 전기적으로 결합시키는 단계를 포함할 수 방법이 제공될 수 있다. 예를 들어, 일부 실시예에서, 전도성 층은 회로 기판의 제2 표면 상에 있는 제2 패드에 전기적으로 결합되며, 여기서 전도성 층은 제1 집적 회로의 측부 주위를, 그리고 회로 기판의 제1 표면과 회로 기판의 제2 표면 사이에서 연장되는 회로 기판의 측부 주위를 둘러싼다. 대안적으로 또는 추가적으로, 일부 실시예에서, 본 방법은 또한 회로 기판의 제2 표면에 제2 집적 회로를 실장하는 단계를 포함할 수 있으며, 여기서 전도성 층은 제2 집적 회로의 적어도 일부분을 차폐할 수 있고/있거나, 여기서 전도성 층은 제1 집적 회로의 측부 주위를, 회로 기판의 제1 표면과 회로 기판의 제2 표면 사이에서 연장되는 회로 기판의 측부 주위를, 그리고 제2 집적 회로의 측부 주위를 둘러쌀 수 있다. 예를 들어, 일부 실시예에서, 본 방법은 또한 제1 패드에 제1 펜스를 전기적으로 결합시키는 단계 및 제2 패드에 제2 펜스를 전기적으로 결합시키는 단계를 포함할 수 있으며, 여기서 전도성 층은 제1 펜스를 통해 제1 패드에 전기적으로 결합될 수 있고 전도성 층은 제2 펜스를 통해 제2 패드에 전기적으로 결합될 수 있다.

<도 1a>
도 1a는 전자 디바이스를 도시하는 도면.
<도 1b>
도 1b는 도 1a의 전자 디바이스를 분해도로 도시하는 도면.
<도 2>
도 2는 전자 디바이스 내의 인쇄 회로 기판(PCB) 상에 집적될 수 있는 회로의 블록 다이어그램을 도시하는 도면.
<도 3a 및 도 3b>
도 3a 및 도 3b는 PCB의 일 실시예의 전면(front side) 및 배면(back side)을 각각 도시하는 도면.
<도 4a>
도 4a는 절연체 또는 전도체 재료가 도포되지 않은 집적 회로의 위에서 내려다 본 도면.
<도 4b>
도 4b는 절연체가 주변부 주위에 정합되게 배치된 집적 회로의 단면을 도시하는 도면.
<도 4c>
도 4c는 절연체를 도포하기 위한 대안적인 실시예를 도시하는 도면.
<도 4d>
도 4d는 절연체 주위에 분배된 전도체의 대안적인 실시예를 도시하는 도면.
<도 5a 내지 도 5e>
도 5a 내지 도 5e는 몇 개의 상이한 실시예들에 따른 EMI 차폐를 갖는 집적 회로를 도시하는 도면.
<도 6 및 도 7>
도 6 및 도 7은 일부 실시예에 따른, 집적 회로를 차폐하기 위한 예시적인 공정들의 흐름도.
여러 도면들에서의 동일한 도면 부호의 사용은 유사한 또는 동일한 아이템을 지시할 수 있다.

전자기 간섭(EMI) 차폐를 갖는 그리고 또한 종래의 프레임-앤드-실드 접근법에 비해 감소된 부피를 갖는 인쇄 회로 기판(PCB)을 제조하기 위한 방법 및 장치가 개시된다. 일부 실시예는 PCB에 집적 회로를 실장하는 것, 다수의 접지 비아(grounded via)를 갖는 집적 회로에 대응하는 영역을 개략화(outlining)하는 것, 접지 비아들 중 적어도 하나가 노출되도록 PCB 위에 절연 층을 선택적으로 도포하는 것, 및 전도성 층이 집적 회로의 적어도 일부분을 덮도록 그리고 전도성 층이 노출된 접지 비아들 중 적어도 하나에 결합되도록 PCB 위에 전도성 층을 선택적으로 도포하는 것에 의해 PCB를 제조하는 것을 포함한다.

본 명세서에 개시된 실시예들 중 하나 이상이 특정 전자 디바이스를 참조하여 상세히 기술될 수 있지만, 실시예는 특허청구범위를 포함한 본 발명의 범주를 제한하는 것으로 해석되거나 달리 사용되지 않아야 한다. 또한, 당업자는 하기의 설명이 넓은 응용을 갖는다는 것을 이해할 것이다. 예를 들어, 본 명세서에 개시된 실시예가 휴대 전화와 같은 소정의 휴대용 전자 디바이스에 중점을 둘 수 있지만, 본 명세서에 개시된 개념은 더 작은 폼팩터(form factor)가 바람직한 EMI 차폐 요구를 갖는 다른 휴대용 전자 디바이스에 동등하게 적용됨을 인식하여야 한다. 예를 들어, 본 명세서에 개시된 개념은 몇 가지만 말하자면 손목시계, 계산기, 및/또는 뮤직 플레이어에 채용될 수 있다. 또한, 본 명세서에 개시된 개념은 데스크톱 컴퓨터 또는 텔레비전과 같은 비-휴대용 전자 디바이스에 동등하게 적용될 수 있음을 인식하여야 한다. 따라서, 임의의 실시예에 대한 논의는 단지 예시적인 것으로 의도되며, 특허청구범위를 포함한 본 발명의 범주가 이들 실시예로 제한됨을 암시하는 것으로 의도되지 않는다.

도 1a는 일 실시예에 따른 전자 디바이스(100)를 도시하고 있다. 일부 실시예에서, 전자 디바이스(100)는 음악 및/또는 비디오를 재생하기 위한 미디어 플레이어, 휴대 전화, 퍼스널 데이터 오거나이저(personal data organizer) 또는 이들의 임의의 조합일 수 있다. 따라서, 전자 디바이스(100)는 미디어 플레이어, 휴대 전화, 퍼스널 데이터 오거나이저 등의 기능성들 중 임의의 하나 또는 이들의 조합을 제공하는 통합 디바이스일 수 있다. 또한, 디바이스(100)는 사용자가 인터넷, 또는 근거리 통신망 또는 광역 통신망과 같은 다른 네트워크에 접속하여 이를 통해 통신하는 것을 허용할 수 있다. 예를 들어, 전자 디바이스(100)는 사용자가 이메일, 문자 메시징, 인스턴트 메시징을 사용하여, 또는 다른 형태의 전자 통신을 사용하여 통신하는 것을 허용할 수 있다. 예로서, 전자 디바이스(100)는 미국 캘리포니아주 쿠퍼티노 소재의 애플 인크.(Apple Inc.)로부터 입수가능한 아이폰(iPhone)(등록상표) 또는 디스플레이 스크린을 갖는 아이팟(iPod)(등록상표)의 모델일 수 있다.

도시된 실시예에서, 전자 디바이스(100)는 인클로저(enclosure)(102), 디스플레이(104), 사용자 입력 구조물(106), 및 입력/출력 포트(108)를 포함한다. 인클로저(102)는 플라스틱, 금속, 복합 재료, 또는 다른 적합한 재료 또는 이들의 임의의 조합으로 형성될 수 있다. 인클로저(102)는 물리적 손상으로부터 전자 디바이스(100)의 내부 회로를 보호할 수 있고, 또한 전자기 간섭(EMI)으로부터 내부 회로를 차폐할 수 있다. 전자 디바이스(100)의 전체 부피를 감소시키는 추가의 EMI 차폐 기술이 하기에 보다 상세히 논의된다.

디스플레이(104)는 액정 디스플레이(LCD)일 수 있거나, 또는 발광 다이오드(LED)계 디스플레이, 유기 LED계 디스플레이, 또는 다른 적합한 디스플레이일 수 있다. 본 기술의 소정 실시예에 따르면, 디스플레이(104)는 사용자 인터페이스(112)뿐만 아니라 다양한 이미지(105), 예를 들어 로고, 아바타, 사진, 앨범 아트 등을 디스플레이할 수 있다. 추가적으로, 일 실시예에서, 디스플레이(104)는 사용자가 이를 통해 사용자 인터페이스와 상호작용할 수 있는 터치 스크린일 수 있다. 디스플레이(104)는 또한 전력 상태, 통화 상태, 메모리 상태 등과 같은 피드백을 사용자에게 제공하기 위해 다양한 기능 및/또는 시스템 인디케이터(indicator)를 디스플레이할 수 있다. 이들 인디케이터는 디스플레이(104) 상에 디스플레이되는 사용자 인터페이스에 통합될 수 있다. 본 명세서에 논의되는 바와 같이, 소정 실시예에서, 사용자 인터페이스(112)는 디스플레이(104) 상에 디스플레이될 수 있으며, 사용자가 전자 디바이스(100)와 상호작용하는 방법을 제공할 수 있다. 사용자 인터페이스는 문자 사용자 인터페이스, 그래픽 사용자 인터페이스(graphical user interface, GUI), 또는 이들의 임의의 조합일 수 있으며, 디스플레이(104)의 단지 일부분에 또는 모든 영역에 디스플레이될 수 있는 다양한 층, 윈도우, 스크린, 템플릿, 요소 또는 다른 구성요소를 포함할 수 있다.

일 실시예에서, 사용자 입력 구조물(106)들 중 하나 이상은, 예를 들어 작동 모드, 출력 수준, 출력 유형 등을 제어함으로써 디바이스(100)를 제어하도록 구성된다. 예를 들어, 사용자 입력 구조물(106)은 디바이스(100)를 켜거나 끄는 버튼을 포함할 수 있다. 일반적으로, 전자 디바이스(100)의 실시예는 버튼, 스위치, 제어 패드, 키(key), 노브(knob), 스크롤 휠, 또는 임의의 다른 적합한 입력 구조물을 포함한 임의의 수의 사용자 입력 구조물(106)을 포함할 수 있다. 입력 구조물(106)은 디바이스(100) 또는 디바이스(100)에 접속되거나 이에 의해 사용되는 다른 디바이스의 기능을 제어하도록, 디바이스(100) 상에 디스플레이되는 사용자 인터페이스와 함께 작동될 수 있다. 예를 들어, 사용자 입력 구조물(106)은 사용자가 디스플레이된 사용자 인터페이스를 탐색하는 것 또는 그러한 디스플레이된 사용자 인터페이스를 디폴트 또는 홈 스크린으로 복귀시키는 것을 허용할 수 있다.

사용자 인터페이스(112)는, 소정 실시예에서, 사용자가 하나 이상의 사용자 입력 구조물(106)을 통해 그리고/또는 디스플레이(104)의 터치 감응 구현을 통해 디스플레이된 인터페이스 요소와 인터페이싱하는 것을 허용할 수 있다. 그러한 실시예에서, 사용자 인터페이스(112)는 상호작용 기능성을 제공하여, 사용자가 터치 스크린 또는 다른 입력 구조물에 의해 디스플레이(104) 상에 디스플레이된 옵션들 중에서 선택하는 것을 허용한다. 따라서, 사용자는 사용자 인터페이스(112)와의 적절한 상호작용에 의해 디바이스(100)를 조작할 수 있다. 사용자 인터페이스(112)는 사용자와 디바이스(100) 사이의 상호작용을 허용하는 임의의 적합한 디자인일 수 있다. 따라서, 사용자 인터페이스(112)는 윈도우, 메뉴, 그래픽, 문자, 키보드 또는 숫자 키패드, 스크롤 디바이스, 또는 임의의 다른 요소를 제공할 수 있다. 일 실시예에서, 사용자 인터페이스(112)는 스크린, 템플릿, 및 사용자 인터페이스 구성요소를 포함할 수 있으며, 임의의 수의 이들 또는 다른 요소들을 포함하거나 이들로 분할될 수 있다. 사용자 인터페이스(112)의 요소들의 배열은 계층적이어서, 스크린이 하나 이상의 템플릿을 포함하게 할 수 있으며, 여기서 템플릿은 하나 이상의 사용자 인터페이스 구성요소를 포함한다. 다른 실시예는 사용자 인터페이스 요소들을 임의의 계층적 또는 비-계층적 구조로 배열할 수 있음을 인식하여야 한다.

전자 디바이스(100)는 또한 추가의 디바이스들의 접속을 허용하도록 다양한 입력 및 출력 포트(108)를 포함할 수 있다. 예를 들어, 포트(108)는 헤드폰의 접속을 제공하는 헤드폰 잭일 수 있다. 추가적으로, 포트(108)는 헤드셋(예컨대, 헤드폰과 마이크 조합)의 접속을 제공하도록 입력 능력/출력 능력 둘 모두를 가질 수 있다. 실시예는 헤드폰 및 헤드셋 잭, 유니버설 시리얼 버스(universal serial bus, USB) 포트, 파이어와이어(Firewire) (IEEE-1394) 포트, 가입자 식별 모듈(subscriber identity module, SIM) 카드 슬롯, 및 AC 및/또는 DC 전원 커넥터를 포함한 임의의 수의 입력 및/또는 출력 포트를 포함할 수 있다. 또한, 디바이스(100)는 임의의 다른 디바이스, 예를 들어 다른 휴대용 전자 디바이스, 개인용 컴퓨터, 프린터 등에 접속하여 이와 데이터를 송신하거나 수신하기 위해 입력 및 출력 포트를 사용할 수 있다. 예를 들어, 일 실시예에서, 전자 디바이스(100)는 미디어 파일과 같은 데이터 파일을 송신 및 수신하기 위해 파이어와이어 (IEEE-1394) 접속을 통해 개인용 컴퓨터에 접속할 수 있다. 또 다른 실시예에서, 포트(108)는 전자 디바이스(100) 내의 내부 배터리를 충전하기 위한 전력을 제공하는 데 사용될 수 있다.

전자 디바이스(100)는 또한 다양한 오디오 입력 및 출력 부분(110, 111)을 각각 포함할 수 있다. 예를 들어, 입력 수신기(110)는 사용자 오디오 입력을 수신하는 마이크일 수 있다. 입력 수신기(110)의 실시예는 코일-자석 마이크, 콘덴서 마이크, 카본 마이크, 리본 마이크, 마이크로-전기 기계 시스템(micro-electrical mechanical system, MEMS) 마이크, 또는 이들의 임의의 조합을 포함할 수 있다. 출력 송신기(111)는 오디오 신호를 사용자에게 전송하는 스피커일 수 있다. 일부 실시예에서, 입력 수신기(110) 및 출력 송신기(111)는 이중 기능성을 갖는 동일한 물리적 디바이스일 수 있다. 예를 들어, 입력 수신기(110)가 코일-자석 유형 마이크인 실시예에서, 출력 송신기(111)는 그 코일-자석을 반대로 스피커로서 작동시킴으로써 달성될 수 있으며 역으로도 성립한다.

도 1b는 도 1a에 도시된 전자 디바이스(100)를 분해도로 도시하고 있다. 도 1b에 도시된 전자 디바이스(100)의 실시예는 단지 예시적인 것이며, 논의를 위해, 인클로저(102) 내에 수용되는 많은 컴포넌트가 도 1b에 구체적으로 도시되어 있지 않음을 인식하여야 한다. 이제 도 1b를 참조하면, 인클로저(102)는 커넥터(117)를 통해 인쇄 회로 기판(PCB)(116)에 결합되는 배터리(114)를 수용한다. 배터리(114)는 인쇄 회로 기판(116) 상에 위치된 회로에 전력을 제공한다. 배터리(114)는 재충전가능한 배터리 또는 교체가능한 배터리일 수 있으며, 어느 경우든, 그러한 배터리-전원형 구현예는 휴대성이 높아, 사용자가 이동, 작업, 운동 등을 하는 동안 전자 디바이스(100)를 휴대하는 것을 허용할 수 있다.

이러한 방식으로, 전자 디바이스(100)의 사용자는, 전자 디바이스(100)에 의해 제공되는 기능성에 따라, 전자 디바이스(100)를 갖고서 자유롭게 이동하는 동안 음악을 듣거나, 게임을 하거나 비디오를 재생하거나, 비디오를 녹화하거나 사진을 찍거나, 전화 통화를 하거나 받거나, 다른 사람과 통신하거나, 다른 디바이스를 제어하거나(예컨대, 전자 디바이스(100)는 원격 제어 및/또는 블루투스(Bluetooth) 기능성을 포함할 수 있음) 등을 할 수 있다. 또한, 소정 실시예에서, 전자 디바이스(100)는 사용자의 포켓 또는 손에 비교적 용이하게 끼워맞춤되도록 크기설정될 수 있다. 그러한 실시예에서, 전자 디바이스(100)는 비교적 작고 그의 사용자에 의해 용이하게 취급 및 이용되며 이에 따라 사용자가 어느 곳을 가든지 실제로 가져갈 수 있다. PCB(116)는 전자 디바이스(100)의 기능성을 수행하는 데 사용되는 회로들 중 많은 것을 포함한다. 전자 디바이스(100)의 전체 크기를 최소로 유지하기 위해, PCB(116) 상에 집적되는 회로의 측방향 및 수직방향 간격이 또한 최소로 유지된다. 하기의 도 3a 내지 도 5e는 PCB(116) 상에 집적되는 회로, 그의 EMI 차폐 필요성, 및 전자 디바이스(100)의 크기를 최소화하려고 할 때 이들 EMI 차폐 필요성이 야기하는 어려움을 보다 상세히 논의한다.

도 2는 PCB(116) 상에 집적될 수 있는 회로의 블록 다이어그램을 도시하고 있다. 도 2에 도시된 바와 같이, 전자 디바이스(100)는 주변 전자 컴포넌트들이 통신가능하게 결합되는 메인 버스(200)를 포함할 수 있다. 일부 실시예에서, 메인 버스(200)는 ARM 리미티드(ARM Limited)로부터의 어드밴스드 마이크로콘트롤러 버스 아키텍처(Advanced Microcontroller Bus Architecture, AMBA(등록상표)) 컴플라이언트 데이터 버스들 중 하나일 수 있다.

전자 디바이스(100)는 또한 메인 버스(200)에 결합되는 CPU(202)를 포함할 수 있다. CPU(202)는 ARM 리미티드로부터의 축소 명령 세트 컴퓨터(Reduced Instruction Set Computer, RISC)와 같은 임의의 범용 마이크로프로세서일 수 있다. CPU(202)는 전자 디바이스(100)의 운영 체제를 실행시킬 수 있으며 전자 디바이스(100)의 다양한 기능을 관리할 수 있다. 이와 같이, 그것은 메인 버스(200)에 결합될 수 있으며 메인 버스(200)에 결합된 다른 디바이스에 명령을 전송하도록 구성될 수 있다.

메인 버스(200)는 또한 시스템 메모리(204)에 결합될 수 있다. 시스템 메모리(204)는 전자 디바이스(100) 상에서 실행되는 운영 체제 및/또는 다른 펌웨어를 저장할 수 있다. 시스템 메모리(204)의 실시예는 예를 들어 임의의 유형의 랜덤 액세스 메모리(random access memory, RAM), 비-휘발성 메모리 디바이스, 예를 들어 ROM, EPROM, 및 EEPROM, NOR 또는 NAND 플래시 메모리를 포함할 수 있지만, 또한 예를 들어 자기 또는 광학 디스크 또는 이들의 조합과 같은 임의의 종류의 전자 저장 디바이스를 포함할 수 있다. 추가적으로, 구체적으로 도시되지는 않았지만, 시스템 메모리(204)는 또한 시스템 메모리(204)로의 그리고 이로부터의 데이터의 흐름을 제어하는 메모리 콘트롤러를 포함할 수 있다.

메인 버스(200)는 또한 인터넷 통신 디바이스(206)에 결합될 수 있다. 인터넷 통신 디바이스(206)는 인터넷과의 통신을 위한 다양한 작동을 구현할 수 있다. 예를 들어, 인터넷 통신 디바이스(206)는 전기전자기술자협회(Institute of Electrical and Electronics Engineers, IEEE) 802.11 표준에 따라 작동하는 무선 통신 디바이스 또는 IEEE 802.3 표준에 따라 작동하는 이더넷(Ethernet) 통신 디바이스를 포함할 수 있다. 일부 실시예에서, 인터넷 통신 디바이스(206)는 인터넷과 통신 임무의 일부만을 수행할 수 있는데, 예를 들어, 일부 실시예에서, 인터넷 통신 디바이스(206)는 단지 물리적 통신 링크일 수 있으며, 인터넷과 통신 임무의 나머지는 CPU(202) 상에서 실행되는 소프트웨어에 의해 수행된다.

메인 버스(200)는 또한 사용자 인터페이스(208)에 결합될 수 있다. 도 1a의 아이템(106, 112)에 관해 상기에 논의된 바와 같이, 사용자 인터페이스(208)는 예를 들어 버튼, 노브, 터치 스크린, 트랙볼 등과 같은 다양한 사용자 인터페이스 도구로서 구현될 수 있다.

메인 버스(200)는 또한 비디오 처리 회로(210), 비디오 디스플레이 회로(212), 및 디스플레이(214)를 포함한 비디오 컴포넌트들에 결합될 수 있다. 비디오 처리 회로(210)는 비디오 데이터를 다양한 포맷으로 압축하고 압축된 비디오 데이터를 전자 디바이스(100)의 다른 부품으로 보내도록 구성될 수 있다. 예를 들어, 비디오 처리 회로(210)는 카메라(216)에 결합될 수 있고, 비디오 처리 회로(210)는 카메라(216)로부터의 원(raw) 이미지 데이터를 JPEG 또는 MPEG 포맷으로 처리하고 이어서 이 압축된 비디오 데이터를 메인 버스(200)를 통해 시스템 메모리(204)로 보낼 수 있다. 비디오 처리 회로(210)는 또한 다양한 인코딩 포맷의 비디오 데이터를 압축해제하고 압축해제된 비디오 데이터를 시스템의 다른 부품으로 보내도록 구성될 수 있다. 예를 들어, 비디오 처리 회로(210)는 시스템 메모리(204)로부터 얻은 JPEG 또는 MPEG 인코딩된 비디오 데이터를 압축해제하고 이어서 이 압축해제된 비디오 데이터를 시스템 메모리(204) 또는 비디오 디스플레이 회로(212)로 보내도록 구성될 수 있다.

비디오 디스플레이 회로(212)가 또한 광범위한 비디오 포맷으로 비디오 데이터를 생성하도록 구성될 수 있다. 예를 들어, 비디오 디스플레이 회로(212)는 NTSC 호환 신호와 같은 아날로그 신호 또는 ATSC 또는 HDMI 호환 신호와 같은 디지털 신호를 생성할 수 있다. 더욱이, 디스플레이(214)는 예를 들어 LCD 스크린과 같은 임의의 유형의 비디오 디스플레이 디바이스일 수 있다. 일부 실시예에서, 디스플레이(214)는 전자 디바이스(100)의 일체형 부품이지만, 대안적인 실시예에서, 디스플레이(214)는 예를 들어 HDMI 인터페이스와 같은 데이터 전달 매체를 통해 전자 디바이스(100)에 결합되는 외부 디바이스일 수 있다.

공동으로, 비디오 컴포넌트(210, 212, 214)는 다양한 형태의 비디오 콘텐츠를 디스플레이하는 데 사용될 수 있다. 예를 들어, 비디오 컴포넌트(210, 212, 214)는 카메라(216)를 통한 실시간 카메라 뷰(view), 또는 이전에 기록되어 저장된 스틸 사진을 디스플레이하는 데 사용될 수 있다. 추가적으로, 비디오 컴포넌트(210, 212, 214)는 오디오 및 비디오 둘 모두의 콘텐츠를 갖는 미디어의 비디오 부분을 디스플레이하는 데 사용될 수 있다. 예를 들어, 비디오 컴포넌트(210, 212, 214)는 예를 들어 방송 텔레비전 신호, 인터넷으로부터의 스트리밍 미디어, 또는 시스템 메모리(204)에 저장된 오디오/비디오 파일과 같은 임의의 가능한 소스(source)로부터 전자 디바이스(100)에 전달되는 전자 게임 또는 방송 미디어와 같은 오디오/비디오 미디어를 처리 및 디스플레이하는 데 사용될 수 있다.

메인 버스(200)는 또한 안테나(220)에 추가로 결합되는 베이스밴드 라디오(218)에 결합될 수 있다. 전자 디바이스(100)가 휴대 전화인 실시예에서, 베이스밴드 라디오(218)는 안테나(220)를 통해 무선 전화 신호를 송신 및 수신한다. 베이스밴드 라디오(218)가 CPU(202)에 결합되기 때문에, CPU(202)는 수신 또는 발신 전화 통화의 개시 및 종료와 같은 베이스밴드 라디오(218)의 다양한 특징을 직접 제어할 수 있다. 일부 실시예에서, CPU(202)는 베이스밴드 라디오(218)가 인터넷 통신 디바이스(206)와 유사하게 기능하도록 무선 전화 데이터 서비스를 통해 데이터를 송신 및 수신할 수 있다.

인터넷 통신 디바이스(206)와 베이스밴드 라디오(218) 사이에서, 전자 디바이스(100)는 3G, 글로벌 위치 시스템(global position system, GPS), 모바일 통신용 글로벌 시스템(global system for mobile communications, GSM), 와이-파이(Wi-Fi)™, 블루투스(Bluetooth)(등록상표) 등을 포함한 매우 다양한 무선 통신 프로토콜을 통해 통신할 수 있다. 이들 무선 통신 프로토콜들 각각이 상이한 주파수 대역에서 작동하기 때문에, 인터넷 통신 디바이스(206) 및/또는 베이스밴드 라디오(218)에 의해 수신 및/또는 송신되는 주파수의 전제 범위는 크게 다를 수 있다. 예를 들어, 베이스밴드 라디오(218)가 블루투스 무선 프로토콜을 구현하는 실시예에서, 베이스밴드 라디오(218)에 의해 사용되는 주파수 범위는 약 2.402 GHz 내지 약 2.496 GHz일 수 있다. 한편, 인터넷 통신 디바이스(206)가 와이-파이™ 무선 프로토콜을 구현하는 실시예에서, 인터넷 통신 디바이스(206)에 의해 사용되는 주파수 범위는 약 5.736 GHz 내지 약 5.834 GHz일 수 있다.

전자 디바이스(100)의 이들 다양한 작동 주파수들 각각은 다른 전자 디바이스와 또는 심지어는 전자 디바이스(100) 내의 다른 회로와 상이하게 간섭할 수 있다. 예를 들어, 블루투스 프로토콜은 2.4 GHz 산업용, 과학용, 및 의료용(ISM) 대역의 주파수 대역을 일부 베이비 모니터 및 전자 레인지뿐만 아니라 무선 전화기 및 무선 네트워크와 같은 다른 가정용 디바이스와 공유하며, 이에 따라 전자 디바이스(100)가 블루투스 모드로 작동할 때, 그것은 이들 전자 디바이스와의 간섭을 유발한다. 또한, GSM 주파수의 대역(예컨대, 702 MHz 내지 2.0 GHz) 중 많은 것이 전자 디바이스(100)에 물리적으로 아주 근접하게 되는, 또는 전자 디바이스 자체 내에 있는 코일-자석 스피커 및/또는 마이크와 간섭한다. 전자 디바이스(100)의 여러 부분이 독특한 간섭 패턴을 가질 수 있기 때문에, 선택적인 EMI 차폐를 구현하는 PCB(116)(도 1b에 도시됨)의 실시예가 개시된다.

도 3a 및 도 3b는 도 1b에 도시된 PCB(116)의 일 실시예의 전면 및 배면을 각각 도시하고 있다. 도 3a 및 도 3b와 함께 도 1b를 다시 간단히 참조하면, PCB(116)의 전체 형상이 배터리(114)와 같은 다른 전기 컴포넌트와 함께 인클로저(102) 내에 끼워맞춤되도록 설계된다는 것이 인식될 수 있다. 인클로저 내의 공간이 귀하기 때문에, 회로는 도 3a 및 도 3b에 도시된 바와 같이 PCB(116)의 전면 및 배면 둘 모두 상에 실장된다. PCB(116)의 양쪽 면의 표면 상에 실장된 회로는 봉지된 집적 회로뿐만 아니라 개별 전기 컴포넌트들을 포함한다.

예를 들어, 전면 상의 집적 회로(도 3a에 도시됨)는 (몇 개만 예를 들자면) 프로세서(302) 및 송수신기(304)와 같은 봉지된 집적 회로, 표면 실장 레지스터 및 커패시터(306)와 같은 개별 전기 컴포넌트들, 및 SIM 카드 슬롯(305)과 같은 접속 기구를 포함할 수 있다. 마찬가지로, 배면 상의 집적 회로(도 3b에 도시됨)가 또한 (몇 개만 예를 들자면) 셀룰러 데이터 네트워킹 칩(308) 및 전력 관리 칩(310)과 같은 봉지된 집적 회로, 표면 실장 레지스터 및 커패시터(312)와 같은 개별 전기 컴포넌트들, 및 배터리 커넥터(117)(도 1a에 관해 상기에 기술됨)와 같은 접속 기구를 포함할 수 있다. 전자 디바이스(100)가 아이폰(등록상표)인 도시된 실시예에서, 프로세서(302)는 애플 인크.로부터의 A5 듀얼 코어 프로세서일 수 있고, 송수신기(304)는 퀄컴 인크.(Qualcomm Inc.)로부터의 RTR8605 멀티-밴드 RF 송수신기일 수 있고, 셀룰러 데이터 네트워킹 칩(308)은 퀄컴 인크.로부터의 MDM6610 모바일 데이터 모뎀일 수 있고, 전력 관리 칩(310)은 퀄컴 인크.로부터의 PM8028 전력 관리 칩일 수 있다. 물론, 전자 디바이스(100)의 다른 실시예가 존재하며 PCB(116)의 전면 및 배면에 실장되는 구체적인 집적 회로는 각각의 실시예에 따라 다르다.

PCB(116)의 전면 및/또는 배면에 실장된 회로들 각각은 특정 EMI 차폐 요구를 가질 수 있으며, 전자 디바이스(100)의 휴대성을 가능하게 하기 위해, PCB(116)의 부피는 PCB(116)의 전면 및/또는 배면에 실장된 회로의 측방향 및/또는 수직방향 간격을 최소화함으로써 최소로 유지되어야 한다. 도 4a 내지 도 5e는 PCB(116)에 실장된 회로에 대한 다수의 EMI 차폐 기술을 도시하고 있으며, 여기서 PCB(116)의 전체 부피는 측방향 및/또는 수직 방향으로 감소된다. 도시를 위해, 도 4a 내지 도 5e는 단일의 봉지된 집적 회로에 적용되는 차폐 기술을 도시하고 있음에 유의해야 한다. 그러나, 본 명세서에 기술된 기술은 봉지되지 않은 집적 회로, 개별 전자 컴포넌트들(예를 들어, 레지스터 및 커패시터), 전기 버스, 전기 모터, 다수의 봉지된 회로 등과 같은, 전자 디바이스(100) 내의 컴포넌트들 중 임의의 것에 적용될 수 있다. 또한, 도 4a 내지 도 5e에 도시된 기술들 중 임의의 하나가 다른 것들을 제외하고 PCB(116)에 실장된 컴포넌트들 중 하나에 선택적으로 적용되고 그에 의해 PCB(116)에 실장된 각각의 컴포넌트에 상이한 양의 EMI 차폐를 제공할 수 있다.

EMI 목적을 위한 차폐 전에, 집적 회로는 절연체 재료로 둘러싸일 수 있다. 절연체 재료는 회로가 수분, 먼지, 화학물질과 접촉하게 되는 것을 방지하고 또한 집적 회로의 전체 온도를 완화시키는 것을 도울 수 있다. 예를 들어, 그러한 절연체가 없다면, 집적 회로의 표면은 수분의 존재 하에서 전도성으로 되어 집적 회로 성능이 시간이 지남에 따라 열화되게 하는, 지문 잔류물과 같은, 이온 물질로 오염될 수 있다. 추가적으로, 집적 회로를 절연체로 둘러싸는 것은 공기(즉, 절연체 없음)에 비해 정전기 방전(electrostatic discharge, ESD)에 대항한 추가의 보호 조치를 제공할 수 있는데, 그 이유는 절연체가 공기보다 전기장의 존재 하에서 분극에 덜 민감하기 때문이다. 절연체 재료가 도포된 후에, 전도체가 EMI 차폐를 위해 절연체 재료 위에 도포될 수 있다.

도 4a는 절연체 또는 전도체 재료가 도포되지 않은 집적 회로(400)의 위에서 내려다 본 도면을 도시하고 있다. 먼저 도 4a를 참조하면, 집적 회로(400)는 도 3a 및 도 3b에 관하여 상기에 기술된 집적 회로들 중 임의의 하나일 수 있다. 도 4a에 도시된 바와 같이, 집적 회로(400)는 PCB(116)의 접지 지점 또는 패드(401)들에 의해 한정되는 측방향 영역 내에 놓이도록 PCB(116) 상에 배치될 수 있다. 이들 패드(401)는 PCB(116) 전체에 대한 전기 접지에 접속될 수 있다. 논의의 용이함을 위해, 집적 회로(400)의 위에서 내려다 본 도면이 각각의 측부에 4개의 접지 패드가 있는 상태로 도 4a에 도시되어 있지만, 실제로는 임의의 수의 접지 패드가 사용될 수 있다.

도 4b는 절연체(402)가 집적 회로(400)의 상부 및 측부를 실질적으로 덮도록 집적 회로(400)의 주변부 주위에 정합되게 배치되어 있는, 집적 회로(400)의 단면을 도시하고 있다. 도 4b는 또한 절연체(402)를 실질적으로 덮고 패드(401)와 접촉하도록 절연체(402)의 주변부 주위에 정합되게 배치된 전도체(406)를 도시하고 있다. 집적 회로(400)에 절연체(402)를 도포하는 데 다양한 방법이 사용될 수 있고, 절연체(402)에 전도체(406)를 도포하는 데 다양한 방법이 사용될 수 있다. 절연체(402)를 도포하는 데 사용될 수 있는 방법이 하기에 논의될 것이며, 이어서 이러한 논의 후에, 전도체(406)를 도포하는 데 사용될 수 있는 방법이 논의될 것이다.

일 실시예에서, 절연체(402)는 프리시전 밸브 앤드 오토메이션(Precision Valve and Automation)으로부터 입수가능한 PVA2000 또는 노드슨 아심텍(Nordson ASYMTEK)으로부터 입수가능한 SL-940E와 같은 분무 코팅 기계를 사용하여 집적 회로(400)에 정합되게 도포될 수 있다. 절연체(402)를 분무 코팅하는 것은 그것이 선택적 방식으로 정합되게 도포되는 것을 허용할 수 있으며, 이는 패드(401) 또는 PCB(116) 상의 다른 전도체를 노출된 상태로 남겨두면서 집적 회로(400)가 절연체로 코팅되는 것을 허용한다. 패드(401) 또는 PCB(116) 상의 다른 전도체가 노출된 채로 유지되는 것을 허용함으로써, 전도체(406)가 도포될 때 EMI 차폐물이 형성되어 접지 패드(401)에 부착될 수 있다.

다른 실시예에서, 분무 코팅 대신에 또는 이에 부가하여, 선택적으로, 집적 회로(400)가 위치되는 PCB(116)의 영역을 노출시키고 패드(401)가 위치되는 PCB(116)의 영역을 덮는 데 마스크가 사용될 수 있다. 이들 실시예에서, 마스킹 고정구는 고도로 정밀하며 집적 회로(400) 또는 마스킹될 임의의 다른 컴포넌트의 에지에서, 예를 들어 +/- 0.2% 내로 정렬될 수 있다. 또한, 이들 실시예에서, 마스킹 고정구는 실리콘으로 제조될 수 있다.

사용되는 정합형 절연체의 유형은 궁극적으로 구현되는 실시예들 사이에서 다를 수 있다. 일 실시예에서, 절연체(402)는 1A33 및/또는 UV40-250과 같은, 체이스 코포레이션(Chase Corporation)으로부터 입수가능한 휴미시일(HumiSeal)(등록상표) 브랜드 정합형 코팅일 수 있다. 다른 실시예에서, 절연체(402)는 PC40-UM 또는 UV7993과 같은, 헨켈 코포레이션(Henkel Corporation)으로부터 입수가능한 하이졸(Hysol)(등록상표) 브랜드 정합형 코팅일 수 있다. 이들 정합형 코팅은 단독으로 사용되거나 궁극적으로 얻어지는 커버리지(coverage)를 변화시키기 위해 희석제(thinner)와 함께 사용될 수 있다.

도 4b에 도시된 절연체(402)를 여전히 참조하면, 절연체(402)를 도포하기 위한 다른 방법이 가능하다. 절연체(402)는 화학 증착(chemical vapor deposition, CVD) 기술을 사용하여 PCB(116)의 선택 부분에 정합되게 도포될 수 있다. 일부 실시예에서, CVD를 통해 침착되는 재료는 파릴렌-N이다. 물론, 파릴렌-C 또는 파릴렌-D와 같은, 파릴렌-N 이외의 코팅이 도포될 수 있다. 파릴렌-N 코팅은 PCB(116)의 선택된 부분 위에 소수성 코팅을 제공할 수 있다. CVD로 파릴렌-N을 도포하는 것은, 먼저 패드(401) 또는 전도성 스트립라인(stripline)과 같은, PCB(116)의 전도성 영역에 마스크를 도포하는 것을 포함할 수 있다. 일부 실시예에서, 이러한 마스킹은 분배된 실리콘을 사용하여 일어날 수 있다. PCB(116) 상의 소정 컴포넌트는 적절한 마스킹에 어려움을 야기할 수 있다. 예를 들어, 도 1b 및 도 3b를 다시 간단히 참조하면, 커넥터(117)는 적절하게 마스킹하기가 어려울 수 있다. 이들 실시예에서, PCB(116)는 커넥터(117)를 위한 마스크로서 작용하는 하나 이상의 미리형성된 실리콘 플러그를 포함하도록 제조될 수 있다. 이들 미리형성된 실리콘 플러그는 커넥터(117)가 PCB(116)의 표면에 납땜되는 것과 동시에 PCB(116)에 부착될 수 있다. 또한, 도 3a에 도시된 SIM 카드 슬롯(305)은 마스킹하기가 어려울 수 있으며, 더미 카드(dummy card)가 마스크로서 작용하도록 슬롯(305) 내로 삽입될 수 있다. 파릴렌-N의 도포 전에 사용되는 마스킹 단계에 상관없이, 상기에 기술된 정합형 분무 코팅의 경우에 일어나는 마스킹에서 그러한 바와 같이, 파릴렌-N의 도포 전의 마스킹은 패드(401) 또는 PCB(116)의 다른 전도성 영역이 EMI 차폐물에 대한 나중의 접속을 위해 보존되는 것을 허용한다.

다시 도 4b를 참조하면, 마스크가 제위치에 있는 상태에서, 파릴렌-N의 접착을 촉진하도록 하나 이상의 물질이 절연체(402)에 도포될 수 있다. 예를 들어, 일부 실시예에서, 모멘티브(Momentive) A-174NT에 의해 제조된 실퀘스트(Silquest)와 같은 실란이 마스킹 후에 그리고 파릴렌-N의 도포 전에 접착 촉진제로서 도포될 수 있다.

접착 촉진제가 도포된 후에, 파릴렌-N은 집적 회로(400)의 상부 및 측부와 PCB(116)의 소정의 비-마스킹된 부분(도 4b에 받침대(404)에 의해 나타냄)과 같은, 마스킹 단계에 의해 노출된 상태로 남겨진 표면에 CVD를 통해 정합되게 도포될 수 있다. 일부 실시예에서, 대략 4.5 내지 4.9 ㎛의 두께가 달성될 수 있으며, 그에 의해 생성된 EMI 차폐물의 수직방향 간격을 상당히 감소시킬 수 있다. PCB(116)가 커넥터(117) 및/또는 슬롯(305) 위에 미리형성된 실리콘 플러그를 포함하도록 제조되는 실시예에서, 실리콘 플러그는 CVD를 통한 파릴렌-N의 도포 후에 제거될 수 있다.

도 4c는 절연체(402)를 도포하기 위한 대안적인 실시예를 도시하고 있다. 도 4c를 참조하면, 절연체(402)는 집적 회로(400)의 상부보다는 집적 회로(400)의 측부에 선택적으로 도포된다. 이는 집적 회로(400)를 차폐함으로써 소비되는 수직방향 공간을 감소시킬 수 있는데, 그 이유는 집적 회로(400)의 상부에 절연체(402)가 존재하지 않기 때문이다. 따라서, 도 4c에 도시된 EMI 차폐의 실시예에 의해 소비되는 수직방향 공간은 도 4b에 도시된 실시예에 의해 소비되는 수직방향 공간보다 대체로 작다.

도 4c에 도시된 바와 같이, 절연체(402)는 집적 회로(400)와 배리어 또는 댐(dam)(408) 사이에 분배될 수 있다. 댐(408)은 절연체(402)를 보유하도록 실질적으로 연속적인 배리어를 생성하기 위하여 패드(401) 바로 내부에 배치될 수 있다. 일부 실시예에서, 집적 회로(400)와 패드(401) 사이의 간극(gap)은 약 1.2 mm이다. 댐(408)을 형성하는 데 사용되는 재료는 다양한 에폭시 또는 아크릴, 예를 들어 록타이트(Loctite)(등록상표) 3705, 하이졸(등록상표) E01072, 및 하이졸(등록상표) UV9060 - 이들 모두 헨켈(Henkel)로부터의 것 -, 또는 파나콜(Panacol)로부터의 비트라리트(Vitralit)(등록상표) 1671을 포함할 수 있다. 절연체(402)를 형성하는 데 사용되는 재료가 또한 다를 수 있으며, 일부 실시예에서 록타이트(등록상표) 3311 및/또는 하이졸(등록상표) 1061 - 둘 모두 헨켈로부터 입수가능함 - 을 포함한다. 댐(408)은 FX-D와 같은, 스피드라인 테크놀로지스(Speedline Technologies)로부터의 분배기를 사용하여 형성될 수 있다. 이들 실시예에서, 댐(408)은 댐 재료의 연속적인 도포들을 통해 축적된 몇 개의 층으로 형성될 수 있다.

도 4b 및 도 4c를 참조하면, 전도체(406)를 도포하기 위한 방법이 이제 논의될 것이다. 패드(401)가 노출된 채로 유지되도록 절연체(402)를 선택적으로 도포함으로써, 전도체(406)는 절연체(402) 또는 집적 회로(400)의 상부에의 도포 동안에 패드(401)에 도포될 수 있다. 패드(401)가 접지에 접속되기 때문에, 패드(401)와 전도체(406)의 조합은, 주변 EMI로부터 집적 회로(400)를 보호하고 또한 집적 회로(400)에 의해 발생되는 EMI로부터 집적 회로(400)에 인접한 PCB(116) 상의 다른 컴포넌트를 보호할 수 있는 차폐물을 형성할 수 있다.

전도체(406)를 형성하는 데 사용되는 재료의 유형은 궁극적으로 구현되는 실시예에 기초해 다를 수 있다. 일부 실시예에서, 전도체(406)는 전도체(406)가 크롬과 구리의 조합인 경우 물리 증착(physical vapor deposition, PVD) 기술을 사용하여 도포될 수 있다. 예를 들어, PDV가 사용되는 일 실시예에서, 전도체(406)는 100 nm 두께로 제1 크롬 층을, 이어서 350 nm 두께로 구리의 층을, 그리고 이어서 100 nm 두께로 제2 크롬 층을 침착시킴으로써 형성될 수 있다. 일부 실시예에서, 플라즈마 사전-처리가 절연체(402)에의 접착을 촉진하기 위하여 사용될 수 있다. 예를 들어, 일 실시예에서, 아르곤 플라즈마가 제1 크롬 층을 도포하기 전에 사용될 수 있다.

도 4b 및 도 4c에 도시된 전도체(406)를 여전히 참조하면, 일부 실시예는 전도체(406)를 절연체(402) 주위에 잉크 기반 전도체로서 배치할 수 있다. 예를 들어, 일부 실시예는 잉크젯 기술을 사용하여 절연체(402)에 도포될 수 있는 전도성 잉크를 사용할 수 있다. 구매가능한 잉크는 캐보트 컨덕티브 잉크(Cabot Conductive Ink)로부터의 CCI-300을 포함하며, 이는 저 저항 전도체를 형성하도록 제작된 초-미세 은 입자로 구성된다. 절연체(402)의 표면 위에 잉크 기반 전도체를 도포하기 위한 다른 기술은 분배 시스템을 사용해 금속성 잉크를 분배하는 것을 포함한다. 예를 들어, 헨켈로부터의 PD-004A와 같은 UV 경화 은 플레이크 잉크가 노드슨 아심텍으로부터 입수가능한 S-900 분배기와 같은 공기 보조식 분배기를 사용하여 절연체(402) 위에 분배될 수 있다.

잉크 기반 실시예에서, 전도체(406)는 특정 구조를 형성하도록 맞춤 도포될 수 있다. 예를 들어, 집적 회로(400)가 특히 노이즈가 많은 부분을 갖는다면, 전도체(406)는 이들 영역에서 더 두꺼울 수 있거나, 집적 회로(400)의 이러한 노이즈가 많은 부분을 상쇄시키도록 특정 형상의 차폐물로 형성될 수 있다. 전도체(406)의 맞춤 도포는 또한 전도체(406)가 EMI 차폐물인 것에 더하여 미적으로 매력적인 차폐물로 만들어지는 것을 허용할 수 있는데, 예를 들어 차폐물에 로고를 디스플레이할 수 있다. 일부 실시예에서, 잉크젯 침적 전에, 절연체(402)는 전도체(406)의 적절한 습윤을 제공하기 위하여 UV 오존 처리로 처리될 수 있다. 다른 실시예는 플라즈마로 절연체(402)를 사전-처리하는 것을 포함할 수 있다.

도 4d는 절연체(402) 주위에 분배된 전도체(406)의 대안적인 실시예를 도시하고 있다. 도시된 바와 같이, 전도체(406)는 리지(ridge)(410)를 갖는 그리드(grid)로 분배될 수 있다. 리지(410)를 형성하는 데 사용되는 재료는 은 또는 구리계 에폭시와 같은 금속성 에폭시 재료일 수 있다. 일부 실시예에서, 전도체(406)는 스피드라인 테크놀로지스로부터의 상기에 언급된 FX-D 분배 시스템과 같은 표준 분배 시스템을 사용하여 분배될 수 있다. 이들 분배 방법은 리지(410)의 피치 및 직경을 변경하는 데 사용될 수 있다. 예를 들어, 일부 실시예에서, 리지(410)는 폭이 대략 75 ㎛이고 약 200 ㎛만큼 이격될 수 있다. 잉크 기반 전도체와 유사하게, 분배된 에폭시 전도체들은 이들이 집적 회로(400)의 이러한 노이즈가 많은 부분을 상쇄시키도록 특정 형상의 차폐물로 형성되거나 미적으로 매력적인 패턴 또는 로고로 형성되도록 분배될 수 있다.

도 5a 내지 도 5e는 몇 개의 상이한 실시예들에 따른 EMI 차폐를 갖는 집적 회로(400)를 도시하고 있다. 먼저 도 5a를 참조하면, 집적 회로(400)는 패드(401)에 의해 한정되는 측방향 영역 내에 PCB(116)에 실장된 상태로 도시되어 있다. 프레임 또는 펜스(500)가 패드(401)에 결합되고 집적 회로(400)의 측방향 주변부 주위에서 연장될 수 있다. 도 5b는 펜스(500)가 집적 회로(400)의 주변부 주위에 있는, PCB(116)에 실장된 집적 회로(400)의 위에서 내려다 본 도면을 도시하고 있다. 도 5a를 참조하면, 전도체(501)가 펜스(500)를 통해 패드(401)들 중 적어도 하나에 전기적으로 결합되도록 전도체(501)가 펜스(500)의 상부에 실장된 상태로 도시되어 있다(예컨대, 펜스(500)는 패드(401)에 전기적으로 결합될 수 있고 전도체(501)는 펜스(500)에 전기적으로 결합될 수 있음). 도 5b는 전도체(501)가 펜스(500)에 실장되지 않은 집적 회로(400)의 위에서 내려다 본 도면을 도시하고 있다. 전도체(501)는 전도체(406)에 관하여 상기에 기술된 것과 동일한 유형의 재료일 수 있다. 일부 실시예에서, 전도체(501)는 타츠토(Tatsuto)로부터의 SF-P3100 포일과 같은 포일이다.

펜스(500)는 금속 또는 금속 복합재일 수 있다. 펜스(500)에 전도체(501)를 실장하기 위한 다양한 계획이 가능하다. 예를 들어, 일부 실시예에서, 전도체(501)는 수동으로 또는 핫바 납땜 기술을 사용하여 펜스(500)의 상부에 납땜된다. 도 5a에 도시된 바와 같이, 펜스(500)는 펜스(500), 전도체(501) 및 패드(401)의 조합이 EMI 차폐를 구성하도록 접지 패드(401)에 결합될 수 있다.

일부 실시예에서, 펜스(500)의 전체 높이는 차폐된 집적 회로에 의해 소비되는 수직방향 공간이 집적 회로(400)의 두께 + 전도체(501)의 두께와 실질적으로 동일하도록 집적 회로(400)의 높이 이하이다. 또한, 펜스(500)의 폭은 실시예들 사이에서 다를 수 있다. 예를 들어, 일부 실시예에서, 펜스(500)의 폭은 전도체(501)와 펜스(500) 사이의 적절한 접촉을 허용하도록 대략 0.75 mm 이다. 펜스(500)가 연속적인 것으로 도시되어 있지만, 펜스(500)가 간극들을 포함하는 다른 실시예가 가능하다. 펜스(500)가 연속적인 실시예에서, 집적 회로(400)와 펜스(500) 사이의 간극은 실질적으로 절연체(502)로 채워질 수 있다. 절연체(502)는 절연체(402)에 관하여 상기에 기술된 것과 동일한 유형의 재료일 수 있다.

도 5c는 펜스(504) 및 전도체(506)의 구성에 대한 대안적인 실시예를 도시하고 있다. 도 5d는 전도체(506)를 도포하기 전의 도 5c의 대안적인 실시예를 도시하고 있다. 도 5c 및 도 5d에 도시된 실시예를 참조하면, 펜스(504)는 PCB(116)의 전면 또는 상부 표면 상에 있는 제1 패드(401)에 결합되고, 펜스(504)의 받침대(508) 부분이 집적 회로(400)로부터 멀어지는 방향으로 향하도록 배향된다. 받침대(508)는 전도체(506)에 결합되고 전도체(506)는 PCB(116)의 이면(reverse side)(예컨대, PCB(116)의 배면 또는 하부 표면) 상에 있는 제2 패드(401)와 접촉하도록 집적 회로(400) 주위를 둘러싼다. 일부 실시예에서, 도 5c에 도시된 바와 같이, 전도체(506)는 집적 회로(400)의 측부를 따라 아래로 그 주위를 둘러싸고, PCB(116)의 측부(예컨대, PCB(116)의 상부 표면과 하부 표면 사이에서 연장되는 PCB(116)의 측부)를 따라 아래로 그 주위를 둘러싼다. 이렇게 하여, 전도체(506)는 도 5c에 도시된 바와 같이 둘 모두의 패드(401)를 통해 접지에 결합됨으로써 EMI 차폐를 형성한다. 제2 패드(401)는 도 5c에 도시된 바와 같이 집적 회로(400) 바로 아래에 위치될 수 있으며, 일부 실시예에서, 집적 회로(400)의 일부분은 PCB(116)의 전면 또는 상부 표면 상에 있는 제2 패드(401)의 일부분에 전기적으로 결합될 수 있는 반면 전도체(506)는 PCB(116)의 배면 또는 하부 표면 상에 있는 제2 패드(401)의 일부분에 전기적으로 결합될 수 있다. 받침대(508)는 전도체(506)에 의해 형성되는 EMI 차폐가 최소 수직방향 공간 요건 - 즉, 도시된 실시예에서 집적 회로(400) 및 전도체(506)의 두께만 - 을 갖도록 집적 회로(400)의 상부 아래에 위치될 수 있다. EMI 차폐는 또한 몇몇 이유 때문에 최소 측방향 공간 요건을 가질 수 있다. 첫째, 받침대(508)가 집적 회로(400)로부터 멀어지는 쪽을 향하기 때문에, 펜스(504)는 집적 회로(400)에 더 가까이 배치되어서, 측방향 영역을 절감할 수 있다. 예를 들어, 받침대(508)가 집적 회로(400)를 향한다면, 집적 회로(400)는 받침대(508)를 수용하기 위해 보다 짧은 수직방향 프로파일을 가져야만 하거나, 집적 회로(400)는 펜스(504)로부터 더 멀리 이격되어야만 할 필요가 있어서, 더 큰 측방향 공간을 소비할 것이다. 둘째, PCB(116)의 이면 상에 있는 패드(401)에 직접 전도체(506)를 실장하는 것에 유리하게 반대쪽 펜스가 제거될 수 있기 때문에, 펜스에 의해 소비되는 측방향 공간이 제거될 수 있다.

전도체(506)를 형성하는 데 사용되는 재료의 유형은 궁극적으로 구현되는 실시예에 기초해 다를 수 있다. 일부 실시예에서, 전도체(506)는 AL-10S 또는 CU-10S - 둘 모두 쓰리엠(3M)으로부터의 것 - 와 같은 금속 포일계 전도성 필름일 수 있다. 또한, 일부 실시예에서, PCB(116)가 수분에 노출되는지를 판정하기 위해 수분 센서(구체적으로 도시되지 않음)가 전도체(506)에 통합될 수 있다.

도 5e는 PCB(116)의 양면 속성을 나타내는 대안적인 실시예를 도시하고 있다. 도 5e를 참조하면, 집적 회로(400)에 더하여, PCB(116)의 이면에 실장된 집적 회로(510)가 있을 수 있다. 또한, PCB(116)의 전면 또는 상부 표면 상에 있는 제1 패드(401)에 전기적으로 결합될 수 있는 펜스(504)에 더하여, PCB(116)의 이면(예컨대, PCB(116)의 배면 또는 하부 표면)에 실장된 펜스(512)가 있을 수 있다. 펜스(512)는 PCB(116)의 이면 상에 있는 제2 패드(401)에 실장되고/되거나 전기적으로 결합될 수 있다. 도 5e에 도시된 바와 같이, 펜스(504) 및 펜스(512)는 PCB(116)의 양 면에서 동일 패드(401)에 실장되고/되거나 전기적으로 결합될 수 있다. 그러나, 다른 실시예에서, 펜스(504) 및 펜스(512) 각자는 PCB(116)의 양 면 상에 있는 그 자신의 별개의 패드(401)에 실장되고/되거나 전기적으로 결합될 수 있다. 예시된 실시예에 도시된 바와 같이, 펜스(512)는 집적 회로(510)로부터 멀어지는 방향을 향하는 받침대(513)를 가질 수 있다. 전도체(514)는 받침대(508)에 실장(예컨대, 전기적으로 결합)되고 주위를 완전히 둘러싸고 받침대(513)에 실장(예컨대, 전기적으로 결합)될 수 있다.

도 6은 단계 602에서 회로 기판의 제1 표면에 제1 집적 회로를 실장하는 것을 포함할 수 있는, 예시적인 공정(600)의 흐름도이다. 단계 604에서, 공정(600)은 제1 집적 회로에 인접하게 회로 기판의 제1 표면 상에 적어도 제1 전기 패드를 제공하는 것을 포함할 수 있다. 다음에, 단계 602 후에 그리고 단계 604 후에, 공정(600)은 단계 606에서 제1 전기 패드를 노출된 상태로 남겨두면서 제1 집적 회로의 주변부의 적어도 일부분 주위에 회로 기판의 제1 표면 상에 절연 층을 선택적으로 도포하는 것을 포함할 수 있다. 예를 들어, 도 4a 내지 도 4d에 관하여 기술된 바와 같이, 절연체(402)는 PCB(116)에 도포될 수 있는 반면 적어도 하나의 패드(401)는 노출될 수 있다. 단계 606 후에, 공정(600)은 단계 608에서 제1 집적 회로의 적어도 일부분을 덮고 노출된 제1 전기 패드에 전기적으로 결합되는 전도성 층을 선택적으로 도포하는 것을 포함할 수 있다. 예를 들어, 도 4b 내지 도 4d에 관하여 기술된 바와 같이, 전도체(406)는 집적 회로(400)의 적어도 일부분을 덮도록 도포될 수 있고 적어도 하나의 노출된 패드(401)에 전기적으로 결합될 수 있다.

도 6의 공정(600)에 도시된 단계들은 단지 예시적인 것이며, 현재의 단계들이 변경되거나 생략될 수 있고, 추가의 단계가 추가될 수 있고, 소정 단계들의 순서가 변경될 수 있음이 이해된다.

도 7은 단계 702에서 회로 기판의 제1 표면에 제1 집적 회로를 실장하는 것을 포함할 수 있는, 예시적인 공정(700)의 흐름도이다. 공정(700)은 또한 단계 704에서 제1 집적 회로에 인접하게 회로 기판의 제1 표면 상에 있는 제1 패드에 전도성 층을 전기적으로 결합시키는 것을 포함할 수 있다. 공정(700)은 또한 단계 706에서 전도성 층으로 제1 집적 회로의 적어도 일부분을 차폐하기 위해 회로 기판의 제1 표면 및 회로 기판의 제2 표면 중 하나의 표면 상에 있는 제2 패드에 전도성 층을 전기적으로 결합시키는 것을 포함할 수 있다. 예를 들어, 도 4a 및 도 4b에 도시된 바와 같이, 전도체(406)는 집적 회로(400)의 적어도 일부분을 차폐하기 위해 제1 패드(401) 및 제2 패드(401)에 전기적으로 결합될 수 있다.

도 7의 공정(700)에 도시된 단계들은 단지 예시적인 것이며, 현재의 단계들이 변경되거나 생략될 수 있고, 추가의 단계가 추가될 수 있고, 소정 단계들의 순서가 변경될 수 있음이 이해된다.

집적 회로를 차폐하기 위한 시스템 및 방법이 기술되었지만, 본 발명의 사상 및 범주를 벗어남이 없이 많은 변경이 그 내에서 이루어질 수 있음을 이해하여야 한다. 현재 알려져 있거나 나중에 안출되는, 당업자가 볼 때 청구된 주제로부터의 미약한 변경은 특허청구범위의 범주 내에 동등하게 있는 것으로 명백히 고려된다. 따라서, 당업자에게 현재 알려져 있거나 나중에 알려지는 명백한 대체는 규정된 요소의 범주 내에 있는 것으로 규정된다. "위" 및 "아래", "전방" 및 "후방", "상부" 및 "하부" 및 "측부", "길이" 및 "폭" 및 "두께", "X-" 및 "Y-" 및 "Z-" 등과 같은 다양한 방향 및 배향 용어는 본 명세서에서 단지 편의를 위해 사용될 수 있으며, 이들 단어의 사용에 의해 고정된 또는 절대적인 방향 또는 배향 제한이 의도되지 않음을 또한 이해하여야 한다. 예를 들어, 본 발명의 디바이스는 임의의 원하는 배향을 가질 수 있다. 재배향된다면, 상이한 방향 또는 배향 용어가 그의 설명에 사용되는 것이 필요할 수 있지만, 그것은 본 발명의 범주 및 사상 내에 있는 그의 근본적인 속성을 변경하지 않을 것이다.

따라서, 제한보다는 예시의 목적으로 제공되는 기술된 실시예 이외의 것에 의해 본 발명이 실시될 수 있음을 당업자는 이해할 것이다.

Claims

회로 기판(circuit board)의 제1 표면에 제1 집적 회로를 실장하는 단계;
상기 제1 집적 회로에 인접하게 상기 회로 기판의 상기 제1 표면 상에 적어도 제1 전기 패드를 제공하는 단계;
상기 실장하는 단계 후에 그리고 상기 제공하는 단계 후에, 상기 제1 전기 패드를 노출된 상태로 남겨두면서 상기 제1 집적 회로의 주변부(periphery)의 적어도 일부분 주위에(about) 상기 회로 기판의 상기 제1 표면 상에 절연 층을 선택적으로 도포하는 단계; 및
상기 절연 층을 선택적으로 도포하는 단계 후에, 상기 제1 집적 회로의 적어도 일부분을 덮고 상기 노출된 제1 전기 패드에 전기적으로 결합되는 전도성 층을 선택적으로 도포하는 단계
를 포함하는, 방법.
제1항에 있어서, 상기 회로 기판에 제2 집적 회로를 실장하는 단계를 추가로 포함하며, 상기 절연 층 및 상기 전도성 층은 상기 제1 집적 회로에 정합되게(conformally) 도포되고 상기 제2 집적 회로에는 도포되지 않는, 방법.
제1항에 있어서, 상기 회로 기판의 제2 표면에 제2 집적 회로를 실장하는 단계를 추가로 포함하며, 상기 절연 층 및 상기 전도성 층은 상기 제1 집적 회로 및 상기 제2 집적 회로 둘 모두에 정합되게 도포되는, 방법.
제3항에 있어서, 상기 회로 기판에 펜스(fence)를 실장하는 단계를 추가로 포함하며, 상기 전도성 층을 선택적으로 도포하는 단계는 상기 펜스에 상기 전도성 층을 실장하는 단계를 포함하는, 방법.
제4항에 있어서, 상기 펜스를 실장하는 단계는 상기 회로 기판의 상기 제2 표면에 상기 펜스를 실장하는 단계를 포함하는, 방법.
제1항에 있어서, 상기 회로 기판에 제1 개별 컴포넌트 및 제2 개별 컴포넌트를 실장하는 단계를 추가로 포함하며, 상기 절연 층 및 상기 전도성 층은 상기 제1 개별 컴포넌트에 정합되게 도포되고 상기 제2 개별 컴포넌트에는 도포되지 않는, 방법.
제1항에 있어서,
상기 회로 기판의 상기 제1 표면에 제1 펜스를 실장하는 단계; 및
상기 회로 기판의 제2 표면에 제2 펜스를 실장하는 단계
를 추가로 포함하며,
상기 전도성 층을 선택적으로 도포하는 단계는 상기 제1 펜스의 받침대(pedestal)와 상기 제2 펜스의 받침대 사이에 상기 전도성 층을 도포하는 단계를 포함하는, 방법.
제1항에 있어서, 상기 회로 기판의 상기 제1 표면에 펜스를 실장하는 단계를 추가로 포함하며, 상기 전도성 층을 선택적으로 도포하는 단계는 상기 펜스의 받침대와 제2 전기 패드 사이에 상기 전도성 층을 도포하는 단계를 포함하는, 방법.
제8항에 있어서, 상기 제2 전기 패드는 상기 회로 기판의 제2 표면 상에 있는, 방법.
제1항에 있어서, 상기 절연 층을 선택적으로 도포하는 단계 전에, 상기 제1 전기 패드를 마스킹하는 단계를 추가로 포함하는, 방법.
제1항에 있어서, 상기 절연 층을 선택적으로 도포하는 단계 전에, 상기 제1 집적 회로와 상기 제1 전기 패드 사이의, 상기 회로 기판의 상기 제1 표면 상에 배리어(barrier)를 제공하는 단계를 추가로 포함하는, 방법.
제1 표면 및 제2 표면을 포함하는 회로 기판;
상기 회로 기판의 상기 제1 표면에 결합되는 제1 집적 회로;
상기 제1 집적 회로에 인접하게 상기 회로 기판의 상기 제1 표면 상에 있는 제1 패드;
상기 회로 기판의 상기 제1 표면 및 상기 회로 기판의 상기 제2 표면 중 하나의 표면 상에 있는 제2 패드; 및
전도성 층
을 포함하며,
상기 전도성 층은 상기 제1 패드에 전기적으로 결합되고,
상기 전도성 층은 상기 제2 패드에 전기적으로 결합되며,
상기 전도성 층은 상기 제1 집적 회로의 적어도 일부분을 덮는, 장치.
제12항에 있어서, 상기 전도성 층은 상기 제1 집적 회로에 인접하게 상기 회로 기판의 상기 제1 표면 상에 있는 상기 제2 패드에 전기적으로 결합되는, 장치.
제12항에 있어서, 상기 전도성 층은 상기 회로 기판의 상기 제2 표면 상에 있는 상기 제2 패드에 전기적으로 결합되는, 장치.
제14항에 있어서,
상기 제1 표면은 상기 회로 기판의 상부 표면이고,
상기 제2 표면은 상기 회로 기판의 하부 표면인, 장치.
제14항에 있어서,
상기 전도성 층은 상기 회로 기판의 상기 제2 표면 상의 제1 위치에 있는 상기 제2 패드에 전기적으로 결합되고,
상기 회로 기판의 상기 제2 표면 상의 상기 제1 위치는 상기 회로 기판의 상기 제1 표면 상의 제1 위치 바로 아래에 있으며,
상기 제1 집적 회로의 일부분은 상기 회로 기판의 상기 제1 표면 상의 상기 제1 위치에 위치되는, 장치.
제14항에 있어서,
상기 전도성 층은 상기 제1 집적 회로의 측부 주위를 둘러싸고,
상기 전도성 층은 상기 회로 기판의 상기 제1 표면과 상기 회로 기판의 상기 제2 표면 사이에서 연장되는 상기 회로 기판의 측부 주위를 둘러싸는, 장치.
제12항에 있어서,
상기 제1 패드는 상기 회로 기판의 전기 접지에 전기적으로 결합되고,
상기 제2 패드는 상기 회로 기판의 상기 전기 접지에 전기적으로 결합되는, 장치.
제12항에 있어서, 상기 제1 패드에 전기적으로 결합되는 제1 펜스를 추가로 포함하며, 상기 전도성 층은 상기 제1 펜스를 통해 상기 제1 패드에 전기적으로 결합되는, 장치.
제19항에 있어서, 상기 제2 패드에 전기적으로 결합되는 제2 펜스를 추가로 포함하며, 상기 전도성 층은 상기 제2 펜스를 통해 상기 제2 패드에 전기적으로 결합되는, 장치.
제12항에 있어서, 상기 회로 기판의 상기 제2 표면에 결합되는 제2 집적 회로를 추가로 포함하며, 상기 제2 패드는 상기 회로 기판의 상기 제2 표면 상에 있는, 장치.
제21항에 있어서, 상기 전도성 층은 상기 제2 집적 회로의 적어도 일부분을 덮는, 장치.
제21항에 있어서,
상기 전도성 층은 상기 제1 집적 회로의 측부 주위를 둘러싸고,
상기 전도성 층은 상기 회로 기판의 상기 제1 표면과 상기 회로 기판의 상기 제2 표면 사이에서 연장되는 상기 회로 기판의 측부 주위를 둘러싸며,
상기 전도성 층은 상기 제2 집적 회로의 측부 주위를 둘러싸는, 장치.
제21항에 있어서,
상기 제1 패드에 전기적으로 결합되는 제1 펜스; 및
상기 제2 패드에 전기적으로 결합되는 제2 펜스
를 추가로 포함하며,
상기 전도성 층은 상기 제1 펜스를 통해 상기 제1 패드에 전기적으로 결합되고,
상기 전도성 층은 상기 제2 펜스를 통해 상기 제2 패드에 전기적으로 결합되는, 장치.
회로 기판의 제1 표면에 제1 집적 회로를 실장하는 단계;
상기 제1 집적 회로에 인접하게 상기 회로 기판의 상기 제1 표면 상에 있는 제1 패드에 전도성 층을 전기적으로 결합시키는 단계; 및
상기 전도성 층으로 상기 제1 집적 회로의 적어도 일부분을 차폐하기 위해 상기 회로 기판의 상기 제1 표면 및 상기 회로 기판의 제2 표면 중 하나의 표면 상에 있는 제2 패드에 상기 전도성 층을 전기적으로 결합시키는 단계
를 포함하는, 방법.
제25항에 있어서, 상기 전도성 층은 상기 회로 기판의 상기 제2 표면 상에 있는 상기 제2 패드에 전기적으로 결합되는, 방법.
제26항에 있어서,
상기 전도성 층은 상기 제1 집적 회로의 측부 주위를 둘러싸고,
상기 전도성 층은 상기 회로 기판의 상기 제1 표면과 상기 회로 기판의 상기 제2 표면 사이에서 연장되는 상기 회로 기판의 측부 주위를 둘러싸는, 방법.
제26항에 있어서, 상기 회로 기판의 상기 제2 표면에 제2 집적 회로를 실장하는 단계를 추가로 포함하며, 상기 전도성 층은 상기 제2 집적 회로의 적어도 일부분을 차폐하는, 방법.
제28항에 있어서,
상기 전도성 층은 상기 제1 집적 회로의 측부 주위를 둘러싸고,
상기 전도성 층은 상기 회로 기판의 상기 제1 표면과 상기 회로 기판의 상기 제2 표면 사이에서 연장되는 상기 회로 기판의 측부 주위를 둘러싸며,
상기 전도성 층은 상기 제2 집적 회로의 측부 주위를 둘러싸는, 방법.
제26항에 있어서,
상기 제1 패드에 제1 펜스를 전기적으로 결합시키는 단계; 및
상기 제2 패드에 제2 펜스를 전기적으로 결합시키는 단계
를 추가로 포함하며,
상기 전도성 층은 상기 제1 펜스를 통해 상기 제1 패드에 전기적으로 결합되고,
상기 전도성 층은 상기 제2 펜스를 통해 상기 제2 패드에 전기적으로 결합되는, 방법.