KR20140068474A - Method for separating substrate and method for fabricating light-emitting diode chip using the same - Google Patents

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Abstract

Disclosed are a method for separating a substrate and a method for fabricating a light emitting diode chip using the same. The method for fabricating a light emitting diode chip of the present invention comprises forming a mask pattern on a substrate; forming, on the substrate having the mask pattern, an epitaxial layer including a first conductivity type semiconductor layer, an active layer, and a second conductivity type semiconductor layer; forming at least one separation groove to expose the mask pattern by primarily patterning the epitaxial layer, wherein the epitaxial layer is separated into multiple semiconductor structure regions by the separation groove; forming a support substrate on the semiconductor structure regions; separating the substrate from the semiconductor structure regions by removing at least a part of the mask pattern by chemical etching; and forming at least one device region by secondarily patterning each of the semiconductor structure regions, wherein the semiconductor structure regions are wider than the device region. According to the method for fabricating a light emitting diode chip of the present invention, the substrate can be easily separated, and a process yield can be increased.

Description

기판 분리 방법 및 이를 이용한 발광 다이오드 칩 제조 방법{METHOD FOR SEPARATING SUBSTRATE AND METHOD FOR FABRICATING LIGHT-EMITTING DIODE CHIP USING THE SAME}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a method of manufacturing a light emitting diode (LED)

본 발명은 기판 분리 방법 및 이를 이용한 발광 다이오드 칩 제조 방법에 관한 것으로, 더욱 상세하게는 에피층을 패터닝한 후 기판을 분리하는 기판 분리 방법 및 상기 방법에 의해 기판이 분리된 발광 다이오드 칩 제조 방법에 관한 것이다. The present invention relates to a substrate separating method and a light emitting diode chip manufacturing method using the same, and more particularly, to a substrate separating method for separating a substrate after patterning an epi layer and a method for manufacturing a light emitting diode chip in which a substrate is separated by the method .

발광 다이오드는 전자와 정공의 재결합으로 발생되는 광을 발하는 무기 반도체 소자로서, 최근, 디스플레이, 자동차 램프, 일반 조명 등의 여러 분야에서 사용되고 있다. BACKGROUND ART Light emitting diodes (LEDs) are inorganic semiconductor devices that emit light generated by the recombination of electrons and holes. Recently, they have been used in various fields such as displays, automobile lamps, and general lighting.

상기 발광 다이오드는 전극 형성위치에 따라서 수평형 발광 다이오드와 수직형 발광 다이오드로 분류될 수 있다. 이러한 두 형태의 발광 다이오드는 각각 다른 특징들을 갖는다.The light emitting diode may be classified into a horizontal type light emitting diode and a vertical type light emitting diode according to an electrode formation position. These two types of light emitting diodes have different characteristics.

먼저, 수평형 발광 다이오드는 그 제조 방법이 비교적 간단하여 공정 수율이 높은 장점이 있다. 그러나, 상기 수평형 발광 다이오드는 하부 반도체층의 전극을 형성하기 위하여 활성층의 일부를 제거하게 되므로, 발광 면적이 감소한다. 또한, 상기 수평형 발광 다이오드의 P형 전극과 N형 전극은 수평 배치되므로, 이에 기인한 전류쏠림현상이 발생하여 발광 다이오드의 발광 효율이 감소된다. 뿐만 아니라, 수평형 발광 다이오드의 성장기판으로 사파이어 기판이 가장 폭 넓게 사용되는데, 상기 사파이어 기판은 열전도성이 낮다. 이러한 사파이어 기판을 갖는 수평형 발광 다이오드는 그 열방출이 어렵고, 이에 따라 발광 다이오드의 접합 온도가 높아져 상기 발광 다이오드의 내부 양자 효율이 저하된다.First, the horizontal flat type light emitting diode is advantageous in that the manufacturing method is relatively simple and the process yield is high. However, since the horizontal flat type light emitting diode removes a part of the active layer to form the electrode of the lower semiconductor layer, the light emitting area decreases. In addition, since the P-type electrode and the N-type electrode of the horizontal type light emitting diode are horizontally disposed, a current leaking phenomenon due to the horizontal current leakage occurs and the light emitting efficiency of the LED is reduced. In addition, a sapphire substrate is widely used as a growth substrate for a horizontal flat type light emitting diode, and the sapphire substrate has low thermal conductivity. Such a horizontal light emitting diode having a sapphire substrate is difficult to dissipate heat, so that the junction temperature of the light emitting diode is increased and the internal quantum efficiency of the light emitting diode is lowered.

이러한 수평형 발광 다이오드가 갖는 문제점을 해결하기 위하여, 수직형 발광 다이오드가 개발되고 있다. 수직형 발광 다이오드는 전극이 상하 배치되고 사파이어 기판과 같은 성장기판이 분리되므로, 수평형 발광 다이오드가 갖는 문제를 해소할 수 있다.In order to solve such a problem of the horizontal type light emitting diode, a vertical type light emitting diode has been developed. In the vertical type light emitting diode, since the electrodes are vertically arranged and the growth substrate such as the sapphire substrate is separated, the problem of the horizontal type light emitting diode can be solved.

수직형 발광 다이오드는 전극이 상하 배치되므로, 제조시 성장 기판을 분리하는 공정이 추가로 요구된다. 일반적으로, 성장 기판 분리를 위하여 주로 레이저 리프트 오프(Laser Lift-off; LLO) 기술이 사용된다. 그러나, 레이저 리프트 오프를 이용하여 성장 기판을 분리할 경우, 강한 에너지의 레이저로 인하여 반도체층에 크랙이 발생할 수 있는 문제점이 있다. 더욱이, 반도체층과 동종 물질의 성장 기판을 사용할 경우(예컨대, 질화갈륨 반도체층과 질화갈륨 기판)에는, 성장 기판과 반도체층 간의 에너지 밴드갭 차이가 작아 레이저 리프트 오프 방법을 적용하는 것이 어렵다.In the vertical type light emitting diode, since the electrodes are arranged vertically, a step of separating the growth substrate during manufacturing is further required. Generally, a laser lift-off (LLO) technique is mainly used for growth substrate separation. However, when a growth substrate is separated using a laser lift-off, cracks may be generated in the semiconductor layer due to a strong energy laser. Furthermore, in the case of using the growth substrate of the same material as the semiconductor layer (for example, the gallium nitride semiconductor layer and the gallium nitride substrate), it is difficult to apply the laser lift-off method because the energy band gap difference between the growth substrate and the semiconductor layer is small.

최근, 레이저 리프트 오프를 이용한 성장 기판 분리 방법의 문제점을 해결하고자, 화학적 리프트 오프(Chemical Lift-off; CLO) 기술이 개발되고 있다. 상기 화학적 리프트 오프 기술은 반도체층과 성장 기판 사이에 형성된 공동을 통해 식각 용액을 침투시켜 반도체층과 성장 기판을 분리하는 기술이다.Recently, a chemical lift-off (CLO) technique has been developed to solve the problems of a growth substrate separation method using a laser lift-off. The chemical lift-off technique is a technique for separating the semiconductor layer from the growth substrate by penetrating the etching solution through the cavity formed between the semiconductor layer and the growth substrate.

화학적 리프트 오프를 이용하여 2인치 기판을 분리하기 위해서는, 식각 용액이 상기 공동을 채널로 하여 최대 2인치 거리만큼 침투하여야 한다. 그런데, 공동의 폭은 수 ㎛에 불과하기 때문에, 공동을 채널로 한 식각 용액의 침투 속도는 매우 느리다. 예를 들어, 화학적 리프트 오프 기술에서 식각 용액으로 사용되는 BOE(Buffered Oxide Etchant)는 상기 공동을 채널로 할 때, 시간당 수십 ㎛밖에 나아가지 못한다. 이에 따라, 2인치 기판을 식각 용액을 이용하여 분리하기 위해서는 장시간이 소요된다.To separate a 2-inch substrate using a chemical lift-off, an etch solution must penetrate the cavity through the channel for a distance of up to 2 inches. However, since the width of the cavity is only a few micrometers, the penetration rate of the etching solution through the cavity is very slow. For example, a BOE (Buffered Oxide Etchant) used as an etching solution in the chemical lift-off technique can only grow to several tens of micrometers per hour when the cavity is used as a channel. Accordingly, it takes a long time to separate the 2-inch substrate by using the etching solution.

식각 용액의 침투 시간을 줄여 짧은 시간 내에 식각 용액이 공동 전체에 침투될 수 있도록, 기판 상의 반도체층들을 미리 소자 영역으로 분리하는 기술이 사용될 수 있다. 반도체층들을 소자 영역으로 분리한 후 식각 용액을 침투시키기 때문에, 상기 식각 용액은 소자 영역의 크기만큼의 거리만 공동을 통해서 통과하면 된다.A technique of separating the semiconductor layers on the substrate in advance into the device regions can be used so that the etching solution can be infiltrated into the entire cavity in a short time by reducing the time of penetration of the etching solution. Since the semiconductor layers are separated into the device regions and then the etching solution is penetrated, the etching solution may pass through the cavities only a distance corresponding to the size of the device region.

그러나, 상기와 같이 반도체층들을 소자 영역으로 분리한 후 식각 용액을 공급하게 되면, 활성층의 측면이 식각 용액에 노출되어 손상될 수 있다. 또한, 성장기판의 분리과정에서 소자 영역의 모서리 부분 손상, 예컨대 치핑(chipping)이 발생되어 발광 다이오드가 손상될 수 있다. 따라서, 반도체층이 손상된 발광 다이오드의 발광 효율 및 신뢰성이 매우 떨어지게 되며, 공정 수율이 저하된다.However, when the semiconductor layers are separated into the device regions and then the etching solution is supplied as described above, the side surfaces of the active layer may be exposed to etch solution and damaged. In addition, during the separation process of the growth substrate, damage to the edge of the device region, for example, chipping may occur, and the light emitting diode may be damaged. Accordingly, the light emitting efficiency and reliability of the light emitting diode in which the semiconductor layer is damaged is very low, and the process yield is lowered.

본 발명이 해결하고자 하는 과제는, 에피층으로부터 성장 기판을 분리할 때, 소자 영역의 손상을 방지할 수 있는 기판 분리 방법을 제공하는 것이다.A problem to be solved by the present invention is to provide a substrate separation method capable of preventing damage to an element region when a growth substrate is separated from an epi layer.

본 발명이 해결하고자 하는 또 다른 과제는, 수율이 높고, 제조 공정 시간이 단축된 발광 다이오드 칩 제조 방법을 제공하는 것이다.Another object of the present invention is to provide a method of manufacturing a light emitting diode chip having a high yield and a shortened manufacturing process time.

본 발명의 일 실시예에 따른 발광 다이오드 칩 제조 방법은, 기판 상에 마스크 패턴을 형성하고; 상기 마스크 패턴을 갖는 기판 상에 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 에피층을 형성하고; 상기 에피층을 1차 패터닝하여 상기 마스크 패턴을 노출시키는 적어도 하나의 분리홈을 형성하되, 상기 에피층은 상기 적어도 하나의 분리홈에 의해 복수의 반도체 구조체 영역으로 분리되고; 상기 복수의 반도체 구조체 영역 상에 지지 기판을 형성하고; 상기 기판을 상기 복수의 반도체 구조체 영역으로부터 분리하고; 적어도 하나의 반도체 구조체 영역을 2차 패터닝하여 적어도 하나의 소자 영역을 형성하는 것을 포함하며, 상기 적어도 하나의 반도체 구조체 영역은 상기 소자 영역보다 더 넓을 수 있다.A method of fabricating a light emitting diode chip according to an embodiment of the present invention includes: forming a mask pattern on a substrate; Forming an epitaxial layer including a first conductive type semiconductor layer, an active layer, and a second conductive type semiconductor layer on a substrate having the mask pattern; Forming at least one isolation trench for exposing the mask pattern by first patterning the epi layer, wherein the epi layer is divided into a plurality of semiconductor structure regions by the at least one isolation trench; Forming a support substrate on the plurality of semiconductor structure regions; Separating the substrate from the plurality of semiconductor structure regions; Forming at least one device region by second-patterning at least one semiconductor structure region, wherein the at least one semiconductor structure region may be wider than the device region.

또한, 상기 복수의 반도체 구조체 영역이 상기 소자 영역보다 넓게 형성되므로, 제조된 발광 다이오드 칩이 치핑(chipping)된 반도체층 부분을 갖지 않는다. 따라서, 발광 다이오드 칩 자체의 손상을 방지할 수 있고, 공정 수율이 개선될 수 있다.In addition, since the plurality of semiconductor structure regions are formed wider than the device region, the manufactured LED chip does not have a chipped semiconductor layer portion. Therefore, the damage of the light emitting diode chip itself can be prevented, and the process yield can be improved.

나아가, 상기 발광 다이오드 칩 제조 방법에 있어서, 상기 적어도 하나의 반도체 구조체 영역을 2차 패터닝하는 것에 의하여 적어도 두 개의 소자 영역이 형성될 수 있다.Furthermore, in the method of fabricating an LED chip, at least two device regions may be formed by secondary patterning the at least one semiconductor structure region.

이에 따라, 소자 영역으로부터 형성된 발광 다이오드 칩의 불량을 방지할 수 있다.Thus, defects of the light emitting diode chip formed from the element region can be prevented.

상기 기판을 상기 복수의 반도체 구조체 영역으로부터 분리하는 것은 상기 마스크 패턴의 적어도 일부를 화학 식각으로 제거하는 것을 포함할 수 있다.  Separating the substrate from the plurality of semiconductor structure regions may include removing at least a portion of the mask pattern by chemical etching.

화학 식각에 의해 기판을 분리하는 경우, 상기 복수의 반도체 구조체 영역을 형성한 후 기판을 분리하므로, 화학 식각을 위한 식각 용액의 침투가 용이해진다. 따라서, 대면적 기판 분리가 가능하고, 나아가 마스크 패턴 제거 시간을 감소시킬 수 있다.When the substrate is separated by chemical etching, since the substrate is separated after the plurality of semiconductor structure regions are formed, penetration of the etching solution for chemical etching is facilitated. Therefore, the large-area substrate can be separated, and further, the mask pattern removal time can be reduced.

상기 에피층을 1차 패터닝하는 것은, 상기 기판의 엣지 부분의 에피층을 제거하는 것을 포함할 수 있다. 이에 따라, 기판 분리 공정이 더 용이해질 수 있다.Primary patterning of the epi layer may include removing an epi layer of an edge portion of the substrate. Thus, the substrate separation process can be made easier.

상기 복수의 반도체 구조체 영역이 복수 개의 소자 영역으로 분리될 수 있는 크기로 형성됨으로써, 상기 소자 영역으로부터 형성된 발광 다이오드 칩의 불량을 방지할 수 있다. 특히, 상기 반도체 구조체 영역 내측의 소자 영역으로부터 형성된 발광 다이오드 칩의 불량을 현저하게 감소시킬 수 있다.Since the plurality of semiconductor structure regions are formed to have a size separable into a plurality of device regions, a defect of the LED chips formed from the device regions can be prevented. In particular, the defect of the light emitting diode chip formed from the element region inside the semiconductor structure region can be remarkably reduced.

한편, 상기 마스크 패턴을 형성하기 전에, 상기 기판 상에 희생층을 형성하는 것을 더 포함할 수 있다.On the other hand, before forming the mask pattern, it may further include forming a sacrificial layer on the substrate.

희생층을 더 형성함으로써, 기판이 질화갈륨 기판과 같이 반도체층과 동종 기판인 경우에도 상기 복수의 반도체 구조체 영역으로부터 쉽게 분리될 수 있다.By further forming a sacrificial layer, the substrate can be easily separated from the plurality of semiconductor structure regions even when the substrate is the same substrate as the semiconductor layer like the gallium nitride substrate.

상기 에피층을 형성하기 전에 상기 희생층을 부분적으로 식각하여 미세 공동을 형성하는 것을 더 포함할 수 있다.The sacrificial layer may be partially etched prior to forming the epilayer to form microcavities.

상기 미세 공동은 전기화학식각(ECE)을 이용하여 상기 희생층을 부분적으로 식각함으로써 형성될 수 있으며, 상기 전기화학식각(ECE)은 적어도 두 단계의 전압을 인가하여 수행될 수 있다. 여기서, 선행적으로 인가되는 전압은 후행적으로 인가되는 전압에 비해 낮을 수 있다.The microcavity may be formed by partially etching the sacrificial layer using an electrochemical etching (ECE), and the electrochemical etching (ECE) may be performed by applying at least two steps of voltage. Here, the voltage applied in advance may be lower than the voltage applied in a later step.

상기 에피층을 형성하는 동안, 상기 미세 공동들 중 인접하는 미세 공동들이 합쳐져 상기 희생층에 공동이 형성될 수 있다.During formation of the epi layer, adjacent microcavities among the microcavities may be combined to form a cavity in the sacrificial layer.

한편, 상기 에피층은 상기 희생층을 시드로 사용하여 성장될 수 있고, 성장된 에피층은 상기 마스크 패턴을 덮을 수 있다.Meanwhile, the epitaxial layer may be grown using the sacrificial layer as a seed, and the grown epitaxial layer may cover the mask pattern.

몇몇 실시예들에 있어서, 상기 발광 다이오드 칩 제조 방법은, 상기 복수의 반도체 구조체 영역 상에 반사 금속층 및 베리어 금속층을 형성하는 것을 더 포함할 수 있고, 상기 반사 금속층은 상기 각 소자 영역 상에 한정되어 형성될 수 있다.In some embodiments, the LED chip manufacturing method may further include forming a reflective metal layer and a barrier metal layer on the plurality of semiconductor structure regions, wherein the reflective metal layer is limited on each of the element regions .

상기 지지 기판과 상기 베리어 금속층을 본딩하는 본딩층을 형성하는 것을 더 포함할 수 있고, 상기 베리어 금속층은 상기 반사 금속층을 덮도록 형성될 수 있다.The method may further include forming a bonding layer for bonding the support substrate and the barrier metal layer, and the barrier metal layer may be formed to cover the reflective metal layer.

또한, 상기 마스크 패턴의 적어도 일부는 BOE(Buffered Oxide Etchant) 또는 HF를 포함하는 용액으로 화학 식각될 수 있다.Also, at least a part of the mask pattern may be chemically etched with a solution containing BOF (Buffered Oxide Etchant) or HF.

상기 발광 다이오드 칩 제조 방법에 있어서, 상기 기판을 상기 복수의 반도체 구조체 영역으로부터 분리하는 것은, 응력을 이용하는 것을 포함할 수 있다.In the light emitting diode chip manufacturing method, separating the substrate from the plurality of semiconductor structure regions may include using stress.

또한, 상기 소자 영역은 노출된 상면 및 지지 기판 측에 위치하는 하면을 포함할 수 있고, 이때 상기 상면이 하면보다 좁게 형성될 수 있다.In addition, the device region may include an exposed upper surface and a lower surface located on the support substrate side, wherein the upper surface may be formed to be narrower than the lower surface.

나아가, 상기 소자 영역은 상면 및 측면을 덮는 패시베이션층을 형성하는 것을 더 포함할 수 있다.Further, the device region may further include forming a passivation layer covering the upper surface and the side surface.

몇몇 실시예들에 있어서, 상기 발광 다이오드 칩 제조 방법은, 상기 소자 영역의 노출된 상면 상에 전극을 형성하는 것을 더 포함할 수 있다.In some embodiments, the LED chip manufacturing method may further include forming an electrode on the exposed upper surface of the device region.

다른 실시예에 따른 상기 발광 다이오드 칩 제조 방법은, 상기 기판이 분리되어 노출된 상기 복수의 반도체 구조체 영역의 상면 거칠기를 증가시키는 것을 더 포함할 수 있다.The method of fabricating an LED chip according to another embodiment may further include increasing an upper surface roughness of the plurality of semiconductor structure regions in which the substrate is separated and exposed.

복수의 반도체 구조체 영역의 상면 거칠기를 증가시킴으로써, 제조된 발광 다이오드 칩의 광 추출 효율을 증가시킬 수 있다.The light extraction efficiency of the manufactured light emitting diode chip can be increased by increasing the surface roughness of the plurality of semiconductor structure regions.

여기서, 상기 복수의 반도체 구조체 영역의 상면 거칠기를 증가시키는 것은, 습식 식각을 이용하는 것을 포함할 수 있다.Here, increasing the surface roughness of the plurality of semiconductor structure regions may include using wet etching.

본 발명의 또 다른 실시예에 따른 기판 분리 방법은, 기판 상에 마스크 패턴을 형성하고; 상기 마스크 패턴을 갖는 기판 상에 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 에피층을 형성하고; 상기 에피층을 패터닝하여 상기 마스크 패턴을 노출시키는 적어도 하나의 분리홈을 형성하되, 상기 에피층은 상기 적어도 하나의 분리홈에 의해 복수의 반도체 구조체 영역으로 분리되고; 상기 복수의 반도체 구조체 영역 상에 지지 기판을 형성하고; 상기 복수의 반도체 구조체 영역으로부터 상기 기판을 분리하는 것을 포함하고, 상기 복수의 반도체 구조체 영역들 중 적어도 하나는 가장 좁은 폭이 1.5mm 이상일 수 있다.According to another aspect of the present invention, there is provided a substrate separation method including: forming a mask pattern on a substrate; Forming an epitaxial layer including a first conductive type semiconductor layer, an active layer, and a second conductive type semiconductor layer on a substrate having the mask pattern; Forming at least one isolation trench for exposing the mask pattern by patterning the epi layer, wherein the epi layer is divided into a plurality of semiconductor structure regions by the at least one isolation trench; Forming a support substrate on the plurality of semiconductor structure regions; And separating the substrate from the plurality of semiconductor structure regions, at least one of the plurality of semiconductor structure regions having a narrowest width of at least 1.5 mm.

나아가, 상기 복수의 반도체 구조체 영역들 중 적어도 하나는 가장 좁은 폭이 3mm 이상일 수 있다. 또는, 상기 복수의 반도체 구조체 영역들 중 적어도 하나는 1.5mm×1.5mm 내지 상기 에피층의 넓이의 1/2의 넓이를 가질 수 있다.Further, at least one of the plurality of semiconductor structure regions may have a narrowest width of 3 mm or more. Alternatively, at least one of the plurality of semiconductor structure regions may have a width of 1.5 mm x 1.5 mm to 1/2 of the width of the epi layer.

상기 에피층을 패터닝하는 것은 상기 기판의 엣지 부분을 따라 상기 에피층을 식각하는 것을 포함할 수 있다.Patterning the epi layer may include etching the epi layer along an edge portion of the substrate.

또한, 상기 복수의 반도체 구조체 영역으로부터 기판을 분리하는 것은 상기 마스크 패턴의 적어도 일부를 화학 식각으로 제거하는 것을 포함할 수 있다. 복수의 반도체 구조체 영역을 형성한 후 기판을 분리하므로, 화학 식각을 위한 식각 용액의 침투 경로 확보가 용이해질 수 있다. 이에 따라 대면적 기판 분리가 가능하고 분리 공정 시간이 단축될 수 있다.Separating the substrate from the plurality of semiconductor structure regions may also include removing at least a portion of the mask pattern by chemical etching. Since the substrate is separated after the plurality of semiconductor structure regions are formed, it is possible to secure the penetration path of the etching solution for the chemical etching. Accordingly, the large-area substrate can be separated and the separation process time can be shortened.

또한, 기판 분리 후 발광 다이오드 칩 제조 공정이 기존 공정과 동일하게 수행될 수 있다. 따라서 기판 분리에 의한 수율 감소를 방지할 수 있다.In addition, after the substrate is separated, the LED chip manufacturing process can be performed in the same manner as the existing process. Therefore, it is possible to prevent a reduction in the yield due to the substrate separation.

본 발명에 따르면, 소자 영역보다 넓은 면적의 반도체 구조체 영역을 형성한 후, 상기 복수의 반도체 구조체 영역으로부터 기판을 분리한다. 이에 따라, 상기 반도체 구조체 영역의 모서리에 치핑이 발생하더라도, 소자를 형성할 수 있는 상대적으로 넓은 영역의 반도체층들을 확보할 수 있다.According to the present invention, after the semiconductor structure region having a larger area than the element region is formed, the substrate is separated from the plurality of semiconductor structure regions. Accordingly, even if chipping occurs at the edge of the semiconductor structure region, it is possible to secure a relatively wide region of the semiconductor layers in which the device can be formed.

또한, 화학적 리프트 오프 기술을 이용하여 기판을 분리하는 방법이 제공될 수 있다. 상기 기판 분리 방법에 따르면, 화학 식각 용액의 침투 경로가 용이하게 확보될 수 있다. 이에 따라, 대면적 기판 분리가 가능하고, 또한 기판 분리 공정 시간이 단축될 수 있다.Also, a method of separating a substrate using a chemical lift-off technique can be provided. According to the above substrate separation method, the penetration path of the chemical etching solution can be easily secured. As a result, the large-area substrate can be separated and the substrate separation process time can be shortened.

또한, 복수의 반도체 구조체 영역을 형성한 후 기판을 분리하므로, 기판 분리에 따른 공정 수율 감소를 최소화할 수 있다.Also, since the substrate is separated after the plurality of semiconductor structure regions are formed, reduction in process yield due to substrate separation can be minimized.

또한, 1차 패터닝 후 기판을 분리하고, 그 이후에 2차 패터닝을 통해 적어도 하나 이상의 소자 영역을 형성하므로, 소자 영역의 반도체층들의 손상을 방지할 수 있으며, 이에 따라, 수율이 높고 제조 공정 시간이 단축된 발광 다이오드 칩 제조 방법이 제공될 수 있다.In addition, since the substrate is separated after the first patterning and then at least one element region is formed through the second patterning, damage of the semiconductor layers in the element region can be prevented, A method of manufacturing this shortened light emitting diode chip can be provided.

도 1 내지 도 9는 본 발명의 일 실시예에 따른 발광 다이오드 칩 제조 방법을 설명하기 위한 단면도들이다.
도 10a 및 도 10b는 본 발명의 일 실시예에 따른 발광 다이오드 칩 제조 방법을 설명하기 위한 평면도들이다.
도 11은 본 발명의 일 실시예에 따른 발광 다이오드 칩 제조 방법을 설명하기 위하여 반도체 구조체 영역의 일례를 도시하는 평면도이다.1 to 9 are cross-sectional views illustrating a method of fabricating a light emitting diode chip according to an embodiment of the present invention.
10A and 10B are plan views illustrating a method of fabricating a light emitting diode chip according to an embodiment of the present invention.
11 is a plan view showing an example of a semiconductor structure region for explaining a method of manufacturing an LED chip according to an embodiment of the present invention.

이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 본 발명이 속하는 기술분야의 통상의 기술자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 또한, 하나의 구성요소가 다른 구성요소의 "상부에" 또는 "상에" 있다고 기재된 경우 각 부분이 다른 부분의 "바로 상부" 또는 "바로 상에" 있는 경우뿐만 아니라 각 구성요소와 다른 구성요소 사이에 또 다른 구성요소가 있는 경우도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. The following embodiments are provided by way of example so that those skilled in the art can sufficiently convey the spirit of the present invention. Therefore, the present invention is not limited to the embodiments described below, but may be embodied in other forms. In the drawings, the width, length, thickness, etc. of components may be exaggerated for convenience. It is also to be understood that when an element is referred to as being "above" or "above" another element, But also includes the case where there are other components in between. Like reference numerals designate like elements throughout the specification.

여기서 설명되는 본 발명의 실시예들은 기판 상에 질화물 반도체층들을 성장시킨 후, 상기 질화물 반도체층들로부터 기판을 분리하는 것을 개시한다. 특히, 본 발명의 실시예들은 레이저 리프트 오프 기술을 사용하지 않고, 화학적 리프트 오프 기술을 사용하여 기판을 분리하는 것을 중심으로 개시한다. 다만, 본 발명이 화학적 리프트 오프 기술을 이용한 것에만 한정되는 것은 아니고, 다른 다양한 방법에 의한 기판 분리에도 적용될 수 있다.Embodiments of the invention described herein disclose the growth of nitride semiconductor layers on a substrate, followed by separation of the substrate from the nitride semiconductor layers. In particular, embodiments of the present invention are centered on separating the substrate using a chemical lift-off technique, without using a laser lift-off technique. However, the present invention is not limited to the use of the chemical lift-off technique, but can also be applied to substrate separation by various other methods.

도 1 내지 도 9는 본 발명의 일 실시예에 따른 발광 다이오드 칩 제조 방법을 설명하기 위한 단면도들이고, 도 10a 및 도 10b는 본 발명의 일 실시예에 따른 발광 다이오드 칩 제조 방법을 설명하기 위한 평면도들이다. 도 11은 본 발명의 일 실시예에 따른 발광 다이오드 칩 제조 방법을 설명하기 위하여 반도체 구조체 영역의 일례를 도시하는 평면도이다.FIGS. 1 to 9 are cross-sectional views illustrating a method of fabricating a light emitting diode chip according to an embodiment of the present invention. FIGS. 10A and 10B are plan views illustrating a method of fabricating a light emitting diode chip according to an embodiment of the present invention. admit. 11 is a plan view showing an example of a semiconductor structure region for explaining a method of manufacturing an LED chip according to an embodiment of the present invention.

도 1의 (a)를 참조하면, 먼저, 기판(110)을 준비하고, 기판(110) 상에 희생층(120)을 형성한다.Referring to FIG. 1A, first, a substrate 110 is prepared, and a sacrifice layer 120 is formed on a substrate 110.

기판(110)은 반도체층들(151, 153, 155)을 성장시킬 수 있는 기판이면 한정되지 않으며, 예를 들어, 사파이어 기판, 실리콘 카바이드 기판, 실리콘 기판 등일 수 있다. 특히, 본 실시예에 있어서, 기판(110)은 질화갈륨 기판일 수 있다.The substrate 110 is not limited as long as it can grow the semiconductor layers 151, 153 and 155, and may be, for example, a sapphire substrate, a silicon carbide substrate, a silicon substrate, or the like. In particular, in this embodiment, the substrate 110 may be a gallium nitride substrate.

희생층(120)은 기판(110) 상에 성장되어 형성될 수 있다. 이때 희생층(120)은 MOCVD(Metal Organic Chemical Vapor Deposition), MBE(Molecular Beam Epitaxy) 또는 HVPE(Hydride Vapor Phase Epitaxy) 등의 기술을 이용하여 성장될 수 있다.The sacrificial layer 120 may be grown on the substrate 110. At this time, the sacrificial layer 120 may be grown using a technique such as MOCVD (Metal Organic Chemical Vapor Deposition), MBE (Molecular Beam Epitaxy), or HVPE (Hydride Vapor Phase Epitaxy).

희생층(120)은 질화물계 반도체를 포함하는 물질로 형성될 수 있다. 나아가, 희생층(120)은 고농도의 불순물을 포함할 수 있다. 예를 들어, 희생층(120)은 Si가 3×1018 /cm3 이상의 농도로 도핑된 질화갈륨 반도체층으로 형성될 수 있다. 이에 따라, 후술하여 설명하는 ECE(ElectroChemical Etching) 공정을 이용하여 미세 공동을 형성할 수 있다.The sacrificial layer 120 may be formed of a material including a nitride-based semiconductor. Furthermore, the sacrificial layer 120 may contain a high concentration of impurities. For example, the sacrificial layer 120 may be formed of a gallium nitride semiconductor layer doped with Si at a concentration of 3 x 10 18 / cm 3 or more. Accordingly, the microcavity can be formed using an ECE (Electrochemical Etching) process described later.

다음, 도 1의 (b)를 참조하면, 희생층(110) 상에 마스크 패턴(130)이 형성된다.Next, referring to FIG. 1B, a mask pattern 130 is formed on the sacrificial layer 110.

마스크 패턴(130)은 SiO2로 형성될 수 있으며, 이에 한정되지 않고 다양한 물질을 포함할 수 있다. 마스크 패턴(130)은 다양한 형상을 가질 수 있고, 예를 들어, 스트라이프 패턴, 교차하는 두 방향의 스트라이프 패턴 또는 다각형 패턴 등을 갖도록 형성될 수 있다. 다만, 마스크 패턴(130)의 형상은 한정되지 않는다. 나아가, 마스크 패턴(130)은 음각 또는 양각 패턴을 가질 수 있다. The mask pattern 130 may be formed of SiO 2 , but not limited thereto, and may include various materials. The mask pattern 130 may have various shapes, and may be formed to have, for example, a stripe pattern, a stripe pattern or a polygonal pattern of two intersecting directions, or the like. However, the shape of the mask pattern 130 is not limited. Further, the mask pattern 130 may have a negative or positive pattern.

이어서, 도 1의 (c)를 참조하면, 희생층(120)을 부분적으로 식각하여 미세 공동(140)을 형성한다.1 (c), the sacrificial layer 120 is partially etched to form the microcavities 140.

희생층(120)은 ECE(ElectroChemical Etching) 공정을 이용하여 부분적으로 식각될 수 있고, 이에 따라 희생층(120)에 미세 공동(140)이 형성될 수 있다. 미세 공동(140)은 마스크 패턴(130)에 덮이지 않고 노출된 희생층(120) 상면 영역 아래에 주로 형성된다. 따라서, 마스크 패턴(130)의 형상에 따라 미세 공동(140) 형성 부분이 결정될 수 있다.The sacrificial layer 120 may be partially etched using an ECC (Electrochemical Etching) process, so that the microcavity 140 may be formed in the sacrificial layer 120. The microcavities 140 are formed mainly under the upper surface region of the sacrificial layer 120 exposed without covering the mask pattern 130. Therefore, the portion where the microcavities 140 are formed can be determined according to the shape of the mask pattern 130. [

상기 ECE 공정은 희생층(120)이 형성된 기판(110)과 음극 전극(예컨대, Pt 전극)을 용액에 담근 후, 희생층(120)에 양전압을 인가하고, 음극 전극에 음전압을 인가하여 수행될 수 있다. 이때, 상기 용액은 전해질 용액일 수 있고, 예를 들어 옥살산, HF, NaOH를 포함하는 전해질 용액일 수 있다.In the ECE process, a substrate 110 on which the sacrifice layer 120 is formed and a cathode electrode (e.g., a Pt electrode) are immersed in a solution, a positive voltage is applied to the sacrifice layer 120, a negative voltage is applied to the cathode electrode . At this time, the solution may be an electrolytic solution, for example, an electrolyte solution containing oxalic acid, HF, or NaOH.

상기 ECE 공정에서 용액의 조성 및 농도, 전압 인가 시간, 인가 전압을 선택적으로 적용하여, 미세 공동(140)의 크기를 조절할 수 있다. 예를 들어, 10~60V 범위의 전압을 연속적으로 인가하여 희생층(120)을 부분적으로 식각하여 미세 공동(140)을 형성할 수 있다. In the ECE process, the size and shape of the microcavities 140 can be controlled by selectively applying the composition and concentration of the solution, the voltage application time, and the applied voltage. For example, the sacrificial layer 120 may be partially etched by applying a voltage in the range of 10 to 60 V continuously to form the microcavities 140.

또한, 두 단계의 ECE공정을 이용하여 미세 공동(140)을 형성할 수도 있다. 구체적으로, 제1 단계 ECE공정에서 상대적으로 낮은 전압을 인가하고, 이 후 제2 단계 ECE공정에서 상대적으로 높은 전압을 인가하여 미세 공동(140)을 형성할 수 있다. 도 1의 (c)를 참조하면, 미세 공동(140)은 제1 미세 공동(141) 및 제2 미세 공동(143)을 포함할 수 있고, 제1 미세 공동(141)과 제2 미세 공동(143)은 각각 상술한 1 단계 ECE공정과 제2 단계 ECE공정에 의해 형성된 것이다. 상기 두 단계에 걸친 ECE공정은, 예를 들어, 20℃의 0.3M 옥살산 용액 내에 위치된 6×1018/cm3의 Si 도핑 농도를 갖는 희생층(120)에 대해서, 제1 단계는 8~9V의 전압을 인가하고, 제2 단계는 15~17V의 전압을 인가함으로써 수행될 수 있다. 그 결과, 상대적으로 작은 크기의 제1 미세 공동(141)이 먼저 형성되고, 상대적으로 큰 크기의 제2 미세 공동이(143)이 형성된다. 다만, 본 발명이 이에 한정되는 것은 아니다.In addition, the microcavities 140 may be formed using a two-step ECE process. Specifically, a relatively low voltage may be applied in the first-stage ECE process, and then a relatively high voltage may be applied in the second-stage ECE process to form the microcavities 140. 1C, the microcavity 140 may include a first microcavity 141 and a second microcavity 143, wherein the first microcavity 141 and the second microcavity 141 143 are formed by the one-step ECE process and the second-step ECE process, respectively. The ECE process over the two steps can be carried out for a sacrificial layer 120 having a Si doping concentration of 6 x 10 18 / cm 3 , for example, located in a 0.3M oxalic acid solution at 20 ° C, A voltage of 9 V may be applied, and a second step may be performed by applying a voltage of 15 to 17 V. [ As a result, a first microcavity 141 of relatively small size is formed first, and a second microcavity 143 of relatively large size is formed. However, the present invention is not limited thereto.

두 단계 ECE 공정을 이용함으로써, 희생층(120)의 표면은 양호한 결정성을 유지할 수 있고, 아울러, 희생층(120)의 내부에 상대적으로 큰 미세 공동을 형성할 수 있어 후속 공정에 유리하다.By using the two-step ECE process, the surface of the sacrificial layer 120 can maintain good crystallinity, and can also form relatively large microcavities in the sacrificial layer 120, which is advantageous for subsequent processing.

도 1의 (d)를 참조하면, 희생층(120)을 시드로 하여 제1 도전형 반도체층(155), 활성층(153) 및 제2 도전형 반도체층(151)을 포함하는 에피층(100)을 형성한다. 상기 에피층(100)은 MOCVD, MBE 또는 HVPE 등의 기술을 이용하여 성장될 수 있다. 에피층(100)은 성장 시, 수직 성장뿐만 아니라 수평 성장을 동반할 수 있고, 이에 따라 마스크 패턴(130)을 덮는다. 여기서, 에피층(100)은 기판(110) 상면 상에 전체적으로 형성될 수 있다.1D, an epitaxial layer 100 including a first conductive type semiconductor layer 155, an active layer 153, and a second conductive type semiconductor layer 151 is formed using the sacrificial layer 120 as a seed ). The epi-layer 100 may be grown using techniques such as MOCVD, MBE, or HVPE. The epitaxial layer 100 may be accompanied not only by vertical growth but also by horizontal growth at the time of growth, thereby covering the mask pattern 130. Here, the epi layer 100 may be formed entirely on the upper surface of the substrate 110.

에피층(100)의 각 반도체층들(151, 153, 155)은 질화물계 반도체 물질층을 포함할 수 있고, 예를 들어, GaN층을 포함할 수 있다. Each of the semiconductor layers 151, 153, 155 of the epi layer 100 may include a nitride based semiconductor material layer and may include, for example, a GaN layer.

제1 도전형 반도체층(155)과 제2 도전형 반도체층(151)은 서로 다른 도전형이다. 본 실시예에 있어서, 제1 도전형 반도체층(155)은 P형 반도체층이고, 제2 도전형 반도체층(151)은 N형 반도체층이나, 그 반대일 수도 있다. 한편, 활성층(153)은 원하는 피크 파장의 광을 방출할 수 있도록 반도체층을 이루는 원소 및 그 조성이 조절될 수 있다. The first conductivity type semiconductor layer 155 and the second conductivity type semiconductor layer 151 are of different conductivity types. In the present embodiment, the first conductivity type semiconductor layer 155 may be a P-type semiconductor layer, the second conductivity type semiconductor layer 151 may be an N-type semiconductor layer, or vice versa. Meanwhile, the active layer 153 can control the element constituting the semiconductor layer and its composition so as to emit light having a desired peak wavelength.

상기 제1 도전형 반도체층(155)은 언도프트(un-doped)층과 도핑층을 포함할 수 있다. 제1 도전형 반도체층(155) 형성시 언도프트층을 먼저 성장시키고, 이후 도핑층을 형성하여, 제1 도전형 반도체층(155)이 다중층을 포함하도록 할 수 있다. 이와 같이, 제1 도전형 반도체층(155)의 형성을 위하여 초기에 언도프트층을 먼저 성장시킴으로써, 제1 도전형 반도체층(155)의 결정 품질을 개선시킬 수 있다. 나아가, 제1 도전형 반도체층(155) 상에 형성되는 활성층(153) 및 제2 도전형 반도체층(151)의 결정 품질 또한 개선될 수 있다.The first conductive semiconductor layer 155 may include an un-doped layer and a doped layer. When forming the first conductive semiconductor layer 155, the undoped layer may be grown first, and then the doped layer may be formed so that the first conductive semiconductor layer 155 includes multiple layers. As described above, the crystallization quality of the first conductivity type semiconductor layer 155 can be improved by initially growing the undoped layer initially in order to form the first conductivity type semiconductor layer 155. Furthermore, the crystal quality of the active layer 153 and the second conductivity type semiconductor layer 151 formed on the first conductivity type semiconductor layer 155 can be improved.

이하, 질화물계 반도체 물질을 포함하는 반도체층들(151, 153, 155)과 관련된 주지 기술내용의 설명은 생략한다.Hereinafter, a description of well-known descriptions related to the semiconductor layers 151, 153, and 155 including the nitride-based semiconductor material will be omitted.

한편, 에피층(100)의 형성 과정동안, 미세 공동(140)이 서로 합쳐지고 성장하여 공동(145)을 형성한다. 도시된 바와 같이, 공동(145)은 마스크 패턴(130)의 인접하는 마스킹 영역을 연결하도록 형성될 수 있다. 도 1의 (d)에는 공동(145) 상에 희생층(120)의 일부가 잔류하는 것으로 도시되어 있으나, 이와 달리 상기 잔류하는 희생층(120)의 일부가 제거될 수도 있다. 이 경우, 공동(145)과 제1 도전형 반도체층(155)이 서로 계면을 형성할 수 있다.Meanwhile, during the formation of the epi layer 100, the microcavities 140 join and grow together to form a cavity 145. As shown, cavities 145 may be formed to connect adjacent masking regions of mask pattern 130. Although FIG. 1 (d) shows that a portion of the sacrificial layer 120 remains on the cavity 145, a portion of the remaining sacrificial layer 120 may alternatively be removed. In this case, the cavity 145 and the first conductivity type semiconductor layer 155 may form an interface with each other.

다음, 도 2를 참조하면, 도 2는 도 1의 (d)를 스케일만 달리하여 도시한 것이다. 언급한 바와 같이, 에피층(100)은 기판(110) 전면에 걸쳐 형성될 수 있다.Next, referring to FIG. 2, FIG. 2 is a view showing only the scales in FIG. 1 (d). As mentioned above, the epi layer 100 may be formed over the entire surface of the substrate 110.

도 3을 참조하면, 에피층(100)을 1차 패터닝하여 마스크 패턴(130)의 일부를 노출시키는 분리홈(200a)을 형성한다. 상기 분리홈(200a)은 적어도 하나 이상 형성될 수 있으며, 분리홈(200a)에 의해 에피층(100)이 분리되어 복수의 반도체 구조체 영역(200)이 형성된다. 따라서, 각각의 반도체 구조체 영역(200)은 제1 도전형 반도체층(155), 활성층(153) 및 제2 도전형 반도체층(151)을 포함한다. Referring to FIG. 3, the epitaxial layer 100 is first patterned to form an isolation trench 200a exposing a part of the mask pattern 130. Referring to FIG. At least one or more isolation trenches 200a may be formed and the epi-layer 100 may be separated by the isolation trenches 200a to form a plurality of semiconductor structure regions 200. Thus, each semiconductor structure region 200 includes a first conductive semiconductor layer 155, an active layer 153, and a second conductive semiconductor layer 151.

상기 1차 패터닝은 사진 및 식각 공정을 이용하여 수행될 수 있다. 도시된 바와 같이, 1차 패터닝에 의해 분리홈(200a) 하면에 마스크 패턴(130) 및 희생층(120)의 일부가 노출될 수 있다. 분리홈(200a)의 스케일은 상기 공동(145)의 스케일에 비해 현저하게 크므로, 이후의 기판 분리 공정에서 화학 식각 용액의 이동 채널이 추가로 확보될 수 있다. 따라서, 상기 분리홈(200a)을 통해 식각 용액이 용이하게 기판 전체로 침투될 수 있어서 기판 분리 공정이 용이해질 수 있다.The primary patterning may be performed using a photolithography and etching process. As shown in the figure, a portion of the mask pattern 130 and the sacrificial layer 120 may be exposed on the bottom surface of the isolation trench 200a by the first patterning. Since the scale of the separation groove 200a is significantly larger than the scale of the cavity 145, a further movement channel of the chemical etching solution can be secured in the subsequent substrate separation process. Accordingly, the etching solution can easily penetrate the entire substrate through the separation groove 200a, thereby facilitating the substrate separation process.

복수의 반도체 구조체 영역(200)은 다양한 형태로 형성될 수 있고, 또한 다양한 크기를 가질 수 있다. 다만, 복수의 반도체 구조체 영역(200)의 최소 크기는 이후 공정(2차 패터닝)으로 형성되는 소자 영역(300)보다 큰 것이 바람직하다. 여기서 상기 소자 영역(300)은 후행하는 제조 공정을 거쳐 발광 다이오드 칩(400)의 반도체층들으로 형성되는 영역이다. 따라서, 상기 복수의 반도체 구조체 영역(200) 중 하나로부터 적어도 하나의 소자 영역(300)이 형성될 수 있다. 예를 들어, 소자 영역(300)의 크기가 200㎛×200㎛인 경우, 복수의 반도체 구조체 영역(200) 중 적어도 하나의 크기는 225㎛×225㎛일 수 있다.The plurality of semiconductor structure regions 200 may be formed in various shapes, and may have various sizes. However, the minimum size of the plurality of semiconductor structure regions 200 is preferably larger than the device region 300 formed by a subsequent process (second patterning). Here, the device region 300 is a region formed by the semiconductor layers of the LED chip 400 through a subsequent manufacturing process. Accordingly, at least one device region 300 may be formed from one of the plurality of semiconductor structure regions 200. [ For example, when the size of the device region 300 is 200 mu m x 200 mu m, the size of at least one of the plurality of semiconductor structure regions 200 may be 225 mu m x 225 mu m.

다만, 복수의 반도체 구조체 영역(200)의 크기 및 형태는 이에 한정되지 않으며, 하나의 반도체 구조체 영역(200)으로부터 적어도 두 개의 소자 영역(300)이 형성될 수도 있다. 나아가, 복수의 반도체 구조체 영역(200) 중 적어도 하나는 에피층(100)의 넓이의 1/2에 해당하는 넓이를 갖도록 형성될 수 있다. 다시 말해서, 상기 복수의 반도체 구조체 영역(200) 중 적어도 하나는 최소 소자 영역(300)보다 큰 크기 내지 최대 에피층(100)의 1/2 크기를 갖도록 형성될 수 있다. 한편, 복수의 반도체 구조체 영역(200)의 형태 또한 분리홈(200a)의 위치에 따라 다양하게 형성될 수 있다.However, the size and shape of the plurality of semiconductor structure regions 200 are not limited thereto, and at least two element regions 300 may be formed from one semiconductor structure region 200. Further, at least one of the plurality of semiconductor structure regions 200 may be formed to have a width corresponding to 1/2 of the width of the epi-layer 100. In other words, at least one of the plurality of semiconductor structure regions 200 may be formed to have a size larger than the minimum element region 300 or a half size of the maximum epilayment layer 100. The shapes of the plurality of semiconductor structure regions 200 may be variously formed according to the positions of the isolation trenches 200a.

도 10a의 (a) 내지 (c)는 복수의 반도체 구조체 영역(200)의 크기 및 형태를 예시한 것이다. 도 10a의 (a) 및 (b)에 도시된 바와 같이, 분리홈(200a) 들이 서로 교차하도록 형성되어 4개 또는 16개의 복수의 반도체 구조체 영역(200)을 형성할 수 있다. 또는, 도 10a의 (c)에 도시된 바와 같이, 분리홈(200a) 들이 서로 평행하게 형성되어 복수의 반도체 구조체 영역(200)을 형성할 수 있다. FIGS. 10A to 10C illustrate the sizes and shapes of the plurality of semiconductor structure regions 200. FIG. As shown in FIGS. 10A and 10B, the isolation trenches 200a may be formed so as to intersect with each other to form four or sixteen semiconductor structure regions 200. FIG. Alternatively, as shown in FIG. 10 (c), the isolation trenches 200a may be formed parallel to each other to form a plurality of semiconductor structure regions 200.

나아가, 기판 분리시의 식각 용액 이동속도를 고려하여, 복수의 반도체 구조체 영역(200)의 크기를 결정할 수도 있다. 예를 들어, 화학적 리프트 오프에 이용되는 식각 용액이 BOE인 경우, 공동(145)을 통한 BOE의 이동속도는 공동(145)이 크기에 따라 약 1.5mm/day ~ 3mm/day 이다. 따라서, 복수의 반도체 구조체 영역(200) 중 적어도 하나는 가장 좁은 폭이 1.5mm 이상으로 형성될 수 있고, 나아가 3mm 이상으로 형성될 수도 있다. 도 10a의 (c)를 참조하면, 복수의 반도체 구조체 영역(200) 중 하나는 가장 좁은 폭(L)를 갖고, 상기 가장 좁은 폭(L)은 1.5mm 이상, 또는 3mm 이상일 수 있다.Further, the sizes of the plurality of semiconductor structure regions 200 may be determined in consideration of the moving speed of the etching solution during the separation of the substrate. For example, if the etching solution used for chemical lift off is BOE, the rate of movement of BOE through cavity 145 is about 1.5 mm / day to 3 mm / day, depending on the size of cavity 145. Therefore, at least one of the plurality of semiconductor structure regions 200 may have a narrowest width of 1.5 mm or more, and may be formed to have a width of 3 mm or more. Referring to FIG. 10 (c), one of the plurality of semiconductor structure regions 200 has the narrowest width L, and the narrowest width L may be 1.5 mm or more, or 3 mm or more.

한편, 도 10b에 도시된 바와 같이, 에피층(100)을 1차 패터닝 하는 것은, 기판(110)의 테두리 부분의 에피층(E)을 제거하는 엣지(edge) 식각 공정을 더 포함할 수 있다. 기판(110)의 테두리 부분에서 성장된 에피층(100)의 일부분은 그 결정 구조가 불안정할 수 있어서, 결정질이 나쁘게 성장된다. 결정질이 상대적으로 조악한 테두리 부분의 에피층(E)은 기판 분리시 화학 식각 용액의 이동 채널을 막게 되어, 식각 용액이 기판(110) 전체적으로 침투하는 것을 방해할 수 있다. 그러나, 본 발명의 실시예에 따르면, 엣지 식각 공정을 이용하여 상기 테두리 부분의 에피층(E)을 제거하므로, 위와 같은 채널 막힘 현상을 방지할 수 있다. 따라서, 기판 분리 공정 시간이 단축될 수 있다.On the other hand, as shown in FIG. 10B, the first patterning of the epi layer 100 may further include an edge etching process for removing the epi layer E at the rim portion of the substrate 110 . A part of the epitaxial layer 100 grown at the rim of the substrate 110 may be unstable in its crystal structure so that the crystal is badly grown. The epilayer E of the edge portion having a relatively poor crystal quality may block the moving channel of the chemical etching solution during the substrate separation, and may prevent the etching solution from penetrating the substrate 110 as a whole. However, according to the embodiment of the present invention, since the epilayer E of the rim portion is removed by using the edge etching process, the channel clogging phenomenon described above can be prevented. Therefore, the substrate separation process time can be shortened.

다만, 상기 엣지 식각 공정은 화학적 리프트 오프 기술에만 적용될 수 있는 것은 아니고, 예를 들어 응력 리프트 오프(Stress Lift-off) 기술에 의한 기판 분리에도 적용될 수 있다.이어서, 도 4를 참조하면, 복수의 반도체 구조체 영역(200) 상에 각각 반사 금속층(161) 및 베리어 금속층(163)을 형성한다. However, the edge etching process can be applied not only to a chemical lift-off process but also to a substrate separation process using, for example, a stress lift-off technique. Referring to FIG. 4, A reflective metal layer 161 and a barrier metal layer 163 are formed on the semiconductor structure region 200, respectively.

반사 금속층(161)은 제2 도전형 반도체층(151) 상에 부분적으로 형성될 수 있다. 본 실시예에서, 상기 반사 금속층(161)은 이후 공정의 소자 영역(300)과 대체적으로 일치하는 위치 상에 형성된다. 반사 금속층(161)은, 예컨대 리프트 오프 기술을 통해 형성될 수 있다. The reflective metal layer 161 may be partially formed on the second conductive type semiconductor layer 151. In this embodiment, the reflective metal layer 161 is formed on a position substantially corresponding to the element region 300 of a subsequent process. The reflective metal layer 161 may be formed, for example, through a lift-off technique.

한편, 반사 금속층(161)은 활성층(153)에서 방출된 광을 반사시키는 역할을 할 수 있고, 또한 제2 도전형 반도체층(151)과 전기적으로 연결된 전극 역할을 할 수 있다. 따라서, 반사 금속층(161)은 높은 반사도를 갖고, 아울러 오믹 접촉을 형성할 수 있는 금속 물질을 포함할 수 있다. 예를 들어, 상기 반사 금속층(161)은 Ni, Pt, Pd, Rh, W, Ti, Al, Ag 및 Au 중 적어도 하나를 포함하는 금속을 포함할 수 있다.The reflective metal layer 161 may reflect light emitted from the active layer 153 and may serve as an electrode electrically connected to the second conductive type semiconductor layer 151. Thus, the reflective metal layer 161 can include a metallic material that has high reflectivity and can also form ohmic contacts. For example, the reflective metal layer 161 may include a metal including at least one of Ni, Pt, Pd, Rh, W, Ti, Al, Ag and Au.

베리어 금속층(163)은 증착 공정 등을 이용하여 반사 금속층(161) 상에 형성될 수 있다. 특히, 베리어 금속층(163)은 반사 금속층(161)을 형성하는 물질과 본딩 물질의 상호확산을 방지한다. 반사 금속층(161)이 확산되거나 또는 외부 금속 물질과 혼합되면 반사 금속층(161)의 반사도가 감소되거나 접촉 저항이 높아질 수 있기 때문에, 따라서 베리어 금속층(163)은 반사 금속층(161)을 완전히 덮는 것이 바람직하다. 다만, 본 발명은 이에 한정되는 것은 아니다. 한편, 상기 베리어 금속층(143)은 Ni을 포함할 수 있으며, 다중층으로 형성될 수 있다.The barrier metal layer 163 may be formed on the reflective metal layer 161 using a deposition process or the like. In particular, the barrier metal layer 163 prevents interdiffusion of the material forming the reflective metal layer 161 and the bonding material. It is preferable that the barrier metal layer 163 completely covers the reflective metal layer 161 since the reflectivity of the reflective metal layer 161 may decrease or the contact resistance may increase when the reflective metal layer 161 is diffused or mixed with an external metallic material Do. However, the present invention is not limited thereto. Meanwhile, the barrier metal layer 143 may include Ni and may be formed of multiple layers.

다음 도 5를 참조하면, 복수의 반도체 구조체 영역(200) 상에 지지 기판(170)을 형성한다. Referring now to FIG. 5, a support substrate 170 is formed on a plurality of semiconductor structure regions 200.

지지 기판(170)은 절연성 기판, 도전성 기판 또는 회로 기판일 수 있다. 예를 들어, 지지 기판(170)은 사파이어 기판, 질화갈륨 기판, 유리 기판, 실리콘카바이드 기판, 실리콘 기판, 금속 기판, 세라믹 기판 또는 PCB 기판일 수 있다.The supporting substrate 170 may be an insulating substrate, a conductive substrate, or a circuit substrate. For example, the support substrate 170 may be a sapphire substrate, a gallium nitride substrate, a glass substrate, a silicon carbide substrate, a silicon substrate, a metal substrate, a ceramic substrate, or a PCB substrate.

한편, 지지 기판(170)은 베리어 금속층(163)에 본딩되어 복수의 반도체 구조체 영역(200) 상에 형성될 수 있고, 이때 베리어 금속층(163)은 상부에 형성된 본딩층(미도시)을 더 포함할 수 있다. 상기 본딩층은 금속 물질을 포함할 수 있고, 예를 들어, AuSn을 포함할 수 있다. AuSn을 포함하는 본딩층은 지지 기판(170)과 복수의 반도체 구조체 영역(200)을 공정 본딩(Eutectic Bonding)할 수 있다. 지지 기판(170)이 도전성 기판인 경우, 본딩층을 포함하는 베리어 금속층(163) 및 반사 금속층(161)은 제2 도전형 반도체층(155)과 지지 기판(170)을 전기적으로 연결한다. 다만, 본 발명은 이에 한정되지 않으며, 지지 기판(170)이 전극을 갖는 절연성인 경우에는, 베리어 금속층(163) 및 반사 금속층(161)은 제2 도전형 반도체층(155)과 상기 전극을 전기적으로 연결할 수도 있다.The support substrate 170 may be bonded to the barrier metal layer 163 and may be formed on the plurality of semiconductor structure regions 200. The barrier metal layer 163 may further include a bonding layer can do. The bonding layer may include a metal material, for example, AuSn. The bonding layer including AuSn may process bond the substrate 170 and the plurality of semiconductor structure regions 200 by Eutectic bonding. When the supporting substrate 170 is a conductive substrate, the barrier metal layer 163 including the bonding layer and the reflective metal layer 161 electrically connect the second conductive type semiconductor layer 155 and the supporting substrate 170. The barrier metal layer 163 and the reflective metal layer 161 may be formed on the second conductive type semiconductor layer 155 and the electrodes electrically and mechanically, .

도 6을 참조하면, 지지 기판(170)이 형성된 후, 화학 식각으로 적어도 일부의 마스크 패턴을 제거하여 기판(170)을 복수의 반도체 구조체 영역(200)으로부터 분리한다. 도 6은 도 5와는 달리, 지지 기판(170)이 아래측에 위치하도록 도시하였다.Referring to FIG. 6, after the support substrate 170 is formed, at least a portion of the mask pattern is removed by chemical etching to separate the substrate 170 from the plurality of semiconductor structure regions 200. 6, the support substrate 170 is shown on the lower side, unlike FIG.

화학 식각은 BOE(Buffered Oxide Etchant) 또는 HF 등의 식각 용액을 이용하여 수행될 수 있다. 상기 식각 용액은 공동(145)을 이동 채널로 이용하여 희생층(120)과 제1 도전형 반도체층(155) 사이의 공간으로 침투할 수 있다. 이에 따라, 적어도 일부의 마스크 패턴(130)이 식각 용액에 의하여 화학적으로 식각된다. Chemical etching can be performed using an etching solution such as BOE (Buffered Oxide Etchant) or HF. The etching solution may penetrate into the space between the sacrificial layer 120 and the first conductive type semiconductor layer 155 using the cavity 145 as a movement channel. Accordingly, at least a part of the mask pattern 130 is chemically etched by the etching solution.

나아가, 상기 발광 다이오드 칩 제조 방법은, 분리홈(200a)을 형성하는 것을 포함하므로, 분리홈(200a)이 상기 식각 용액의 이동 채널로 이용될 수 있다. 분리홈(200a)의 스케일은 공동(145)의 스케일에 비해 상대적으로 매우 크기 때문에, 식각 용액이 분리홈(200a)을 따라 기판(110)과 지지 기판(170) 사이로 더욱 빠르게 침투할 수 있다. 따라서, 상기 식각 용액이 마스크 패턴(130)을 더 짧은 시간 내에 식각할 수 있다.Further, since the light emitting diode chip manufacturing method includes forming the separation groove 200a, the separation groove 200a can be used as a channel for the etching solution. The etching solution can penetrate more rapidly between the substrate 110 and the supporting substrate 170 along the separation groove 200a because the scale of the separation groove 200a is relatively large compared to the scale of the cavity 145. [ Accordingly, the etching solution can etch the mask pattern 130 in a shorter time.

상기 마스크 패턴(130)의 적어도 일부가 화학 식각으로 제거되면, 기판(110)이 복수의 반도체 구조체 영역(200)으로부터 분리된다. 본 실시예는 화학 식각에 의하여 기판(110)을 분리하는 것으로 설명하지만, 화학 식각 후 물리적인 응력을 가하여 기판(110)을 분리하는 것을 더 포함할 수 있다.When at least a portion of the mask pattern 130 is removed by chemical etching, the substrate 110 is separated from the plurality of semiconductor structure regions 200. Although the present embodiment is described as separating the substrate 110 by chemical etching, it may further include separating the substrate 110 by applying physical stress after chemical etching.

마스크 패턴(130)이 제거되고 기판(110)이 분리됨에 따라, 복수의 반도체 구조체 영역(200)의 표면, 즉 제1 도전형 반도체층(155)의 표면에 철부(155a) 및 요부(155b)를 갖는 요철구조가 형성된다.The convex portions 155a and the concave portions 155b are formed on the surface of the plurality of semiconductor structure regions 200, that is, the surface of the first conductivity type semiconductor layer 155, as the mask pattern 130 is removed and the substrate 110 is separated. Is formed.

이어서, 도 7을 참조하면, 각각의 반도체 구조체 영역(200)을 2차 패터닝하여 적어도 하나의 소자 영역(300)을 형성한다. 상기 2차 패터닝은 사진 및 식각 공정으로 수행될 수 있다. 나아가, 소자 영역(300)은 반사 금속층(161) 상에 위치하도록 형성될 수 있다.Next, referring to FIG. 7, at least one device region 300 is formed by secondary patterning each semiconductor structure region 200. The secondary patterning may be performed by a photolithography and etching process. Further, the element region 300 may be formed to be located on the reflective metal layer 161. [

상기 2차 패터닝에 의하여 각각의 반도체 구조체 영역(200)의 일부분이 제거되어 분리됨으로써, 적어도 하나의 소자 영역(300)이 형성된다. 특히, 반도체 구조체 영역(200)의 테두리 부분이 식각됨으로써 소자 영역(300)이 형성된다. 도 7에 도시된 바와 같이, 각각의 상기 소자 영역(300)은 노출된 상면 및 지지 기판 측에 위치하는 하면을 포함할 수 있다. 여기서, 상기 상면은 상기 하면보다 작은 크기를 갖도록 형성될 수 있다.At least one device region 300 is formed by removing and separating a portion of each semiconductor structure region 200 by the secondary patterning. Particularly, the edge portion of the semiconductor structure region 200 is etched to form the element region 300. As shown in FIG. 7, each of the device regions 300 may include an exposed top surface and a bottom surface located on the support substrate side. Here, the upper surface may be formed to have a smaller size than the lower surface.

도 11은 반도체 구조체 영역(200)과 이로부터 형성된 소자 영역(300)의 일례를 도시한다. 여기서 반도체 구조체 영역(200)은 1700㎛×1700㎛의 크기이고, 각 소자 영역(300)은 400㎛×400㎛의 크기이다. 11 shows an example of a semiconductor structure region 200 and an element region 300 formed therefrom. Here, the semiconductor structure region 200 has a size of 1700 mu m x 1700 mu m, and each of the device regions 300 has a size of 400 mu m x 400 mu m.

반도체 구조체 영역(200)의 테두리 부분에는 기판(110) 분리 공정으로 인하여 치핑(chipping) 등의 손상이 생길 수 있다. 그러나, 본 발명은 도 11에 도시된 바와 같이, 소자 영역(300)들은 반도체 구조체 영역(200)의 일부분이 제거됨으로써 형성되므로, 치핑 등의 손상이 생긴 부분은 2차 패터닝에 의하여 제거될 수 있다. 이에 따라, 소자 영역(300)의 반도체층들(151, 153, 155)은 손상되지 않아서 발광 다이오드 칩(400)의 불량을 최소화할 수 있다. 특히, 반도체 구조체 영역(200)의 외측(A1)이 아닌 내측(A2) 부분으로부터 형성된 소자 영역(300)들은 더욱 손상되지 않는다. 따라서, 본 실시예에 따르면, 발광 다이오드 칩 제조 공정 수율을 개선시킬 수 있다.Chipping or the like may be generated at the edge of the semiconductor structure region 200 due to the process of separating the substrate 110. However, since the device regions 300 are formed by removing a part of the semiconductor structure region 200 as shown in FIG. 11, the damaged portions such as chipping can be removed by secondary patterning . Accordingly, the semiconductor layers 151, 153, and 155 of the element region 300 are not damaged, thereby minimizing the defects of the LED chip 400. FIG. Particularly, the element regions 300 formed from the inner portion A2 rather than the outer portion A1 of the semiconductor structure region 200 are not further damaged. Therefore, according to this embodiment, the yield of the LED chip manufacturing process can be improved.

뿐만 아니라, 화학 식각을 이용한 기판 분리 공정에서 식각 용액을 사용하기 때문에, 반도체 구조체 영역(200)의 활성층(153) 측면이 식각 용액에 의하여 손상될 수 있다. 그러나, 본 실시예에 따르면, 2차 패터닝으로 반도체 구조체 영역(200)의 테두리 부분이 제거되므로, 상기 손상된 활성층(153) 부분이 제거될 수 있다. 따라서, 활성층(153)의 손상으로 인한 발광 효율 감소를 방지할 수 있다.In addition, since the etching solution is used in the substrate separation process using the chemical etching, the side of the active layer 153 of the semiconductor structure region 200 may be damaged by the etching solution. However, according to this embodiment, since the rim portion of the semiconductor structure region 200 is removed by the second patterning, the damaged active layer 153 portion can be removed. Therefore, it is possible to prevent a reduction in the luminous efficiency due to the damage of the active layer 153.

한편, 2차 패터닝을 하기 전에, 기판(110)이 분리된 복수의 반도체 구조체 영역(200)의 표면을 염산 등으로 세정할 수 있다. 이에 따라, 기판 분리 과정(110)에서의 잔류물이 제거될 수 있다. 또한, 제1 도전형 반도체층(155)이 언도프트 층을 포함하는 경우, 상기 언도프트 층은 건식 식각 등으로 제거될 수 있다. On the other hand, before the second patterning, the surface of the plurality of semiconductor structure regions 200 from which the substrate 110 is separated can be cleaned with hydrochloric acid or the like. Accordingly, the residue in the substrate separation process 110 can be removed. In addition, when the first conductivity type semiconductor layer 155 includes an undoped layer, the undoped layer may be removed by dry etching or the like.

이 후, 습식 식각을 이용하여 복수의 반도체 구조체 영역(200) 표면, 즉 철부(155a) 및 요부(155b) 표면에 러프니스(R)를 형성할 수 있다. 상기 습식 식각은 광전 화학(PEC) 식각 등일 수 있다. 상기 러프니스(R)가 형성되어 복수의 반도체 구조체 영역(200) 표면의 거칠기가 증가된다. 이와 같이, 상기 요철 구조(155a, 155b) 표면에 러프니스(R)가 형성됨으로써, 활성층(153)에서 방출된 광의 광 추출 효율이 개선된다.Thereafter, the roughness R can be formed on the surfaces of the plurality of semiconductor structure regions 200, that is, the surfaces of the convex portions 155a and the concave portions 155b by wet etching. The wet etch may be a photoelectrochemical (PEC) etch. The roughness R is formed and the surface roughness of the plurality of semiconductor structure regions 200 is increased. As described above, the roughness R is formed on the surfaces of the concave-convex structures 155a and 155b, thereby improving the light extraction efficiency of the light emitted from the active layer 153. [

이어서, 도 8을 참조하면, 각 소자 영역(300)을 덮는 패시베이션층(181)을 형성한다. 패시베이션층(181)은 소자 영역(300)을 외부로부터 보호한다. 패시베이션층(181)은 소자 영역(300)의 표면을 따라 형성될 수 있고, 나아가, 러프니스(R) 상에 형성된 패시베이션층(181) 부분은 러프니스(R)보다 완만한 형태로 형성될 수 있다. Next, referring to FIG. 8, a passivation layer 181 covering each device region 300 is formed. The passivation layer 181 protects the device region 300 from the outside. The passivation layer 181 may be formed along the surface of the device region 300 and further the portion of the passivation layer 181 formed on the roughness R may be formed in a more gentle form than the roughness R. [ have.

상기 패시베이션층(181)은 TiO2, Al2O3, 또는 SiNx를 포함할 수 있으며, 또한, SiO2 또는 SiNx를 포함하는 다층 구조로 형성될 수 있다. 또한, 소자 영역(300)의 측면에 위치하는 패시베이션층(170)은 SiO2와 TiO2를 반복하여 적층한 DBR(Distributed Bragg Reflector)로 형성될 수 있다. 이 경우, 상기 DBR에 의해 광이 반사될 수 있으며, 따라서 대부분의 광은 소자 영역(300)의 상면을 통해서 외부로 방출된다.The passivation layer 181 may include TiO 2 , Al 2 O 3 , or SiN x , and may be formed of a multi-layer structure including SiO 2 or SiN x . In addition, the passivation layer 170 located on the side of the device region 300 may be formed of a DBR (Distributed Bragg Reflector) in which SiO 2 and TiO 2 are repeatedly laminated. In this case, light can be reflected by the DBR, so that most of the light is emitted to the outside through the top surface of the device region 300.

본 실시예와는 달리, 1차 패터닝 공정에서 곧 바로 소자 영역을 형성하여 발광 다이오드 칩을 제조하는 경우, 상기 소자 영역이 반도체 구조체 영역(200)의 형상과 같이 상면이 하면보다 넓게 형성된다. 이 경우, 측변 경사 방향이 본 실시예의 측면 경사 방향과 반대가 되므로, 상기 소자 영역 측면에 패시베이션층(170)을 형성하는 것이 용이하지 않다. 그러나, 본 실시예는, 소자 영역(300)이 2차 패터닝을 이용하여 형성되므로 상면이 하면보다 좁은 크기를 갖도록 형성된다. 따라서, 소자 영역(300)의 측면이 경사를 갖게 되어, 소자 영역(300) 측면에 패시베이션층(170)을 형성하는 것이 용이해진다.When the light emitting diode chip is manufactured by forming the device region immediately in the first patterning process, the upper surface of the device region is formed wider than the lower surface like the shape of the semiconductor structure region 200. In this case, it is not easy to form the passivation layer 170 on the side of the device region, since the side-slope direction is opposite to the side-slant direction of the present embodiment. However, in the present embodiment, since the element region 300 is formed using the second patterning, the upper surface is formed to have a smaller size than the lower surface. Therefore, the side surface of the device region 300 is inclined, and it is easy to form the passivation layer 170 on the side surface of the device region 300.

다음 도 9를 참조하면, 각각의 소자 영역(300) 상에 전극(191)을 형성한다. 전극(191)을 형성하기 전에, 패시베이션층(181)의 일부 영역을 제거하여 소자 영역(300)을 노출시켜 전극 형성 영역을 형성할 수 있다. 따라서, 전극(191)은 제1 도전형 반도체층(155)에 전기적으로 접속된다.Referring next to Fig. 9, an electrode 191 is formed on each device region 300. Fig. Before forming the electrode 191, a part of the passivation layer 181 may be removed to expose the element region 300 to form an electrode formation region. Thus, the electrode 191 is electrically connected to the first conductivity type semiconductor layer 155.

전극(191)은 전극 패드 및 전극 연장부를 포함할 수 있으며, 이에 따라 전류 분산 효과를 개선시킬 수 있다.The electrode 191 may include an electrode pad and an electrode extension portion, thereby improving the current dispersion effect.

이어서, 소자 영역(300)들 사이의 지지 기판(170) 및 베리어 금속층(163) 부분을 분할하면, 복수 개의 발광 다이오드 칩(400)이 완성된다. 지지 기판(170)과 베리어 금속층(163)은 스크라이빙을 이용하여 분할될 수 있다.Subsequently, the supporting substrate 170 and the barrier metal layer 163 are divided into the device regions 300 to complete the plurality of LED chips 400. The support substrate 170 and the barrier metal layer 163 may be divided using scribing.

이상 본 실시예에 따르면, 에피층(100)을 1차 패터닝한 후 기판(110)을 분리하므로, 기판(110) 분리에 사용되는 식각 용액의 이동 채널을 확보할 수 있다. 이에 따라, 상기 식각 용액이 기판(110) 전체에 빠르게 침투될 수 있어서, 더 짧은 시간 내에 대면적 기판의 분리가 가능하다. According to the present embodiment, since the epitaxial layer 100 is first patterned and then the substrate 110 is separated, a movement channel of the etching solution used for separating the substrate 110 can be secured. Accordingly, the etching solution can be quickly penetrated into the entire substrate 110, thereby enabling the separation of the large-area substrate in a shorter time.

또한, 복수의 반도체 구조체 영역(200)의 일부 부분을 제거하는 2차 패터닝을 통해 소자 영역(300)을 형성하므로, 소자 영역(300)의 반도체층들(151, 153, 155)이 손상되지 않는다. 따라서, 각 소자 영역(300)으로부터 제조된 발광 다이오드 칩(400)의 불량을 감소시킬 수 있고, 공정 수율을 개선할 수 있다.Further, since the element region 300 is formed through the second patterning that removes a part of the plurality of semiconductor structure regions 200, the semiconductor layers 151, 153, and 155 of the element region 300 are not damaged . Therefore, defects of the light emitting diode chip 400 manufactured from each device region 300 can be reduced, and the process yield can be improved.

더욱이, 기판(110) 분리 후에 발광 다이오드 칩(400)을 제조하는 공정은, 종래의 발광 다이오드 제조 공정과 유사하다. 이에 따라, 종래의 기판 분리에 따른 수율 감소가 상당 부분 개선될 수 있다.Further, the process of manufacturing the LED chip 400 after the substrate 110 is separated is similar to the conventional LED fabrication process. Accordingly, the yield reduction due to the conventional substrate separation can be improved to a great extent.

이상에서, 본 발명의 다양한 실시예들에 대하여 설명하였지만, 상술한 다양한 실시예들 및 특징들에 본 발명이 한정되는 것은 아니고, 본 발명의 특허청구범위에 의한 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변형과 변경이 가능하다. 특히, 상기 실시예들은 화학적 리프트 오프 기술을 이용한 기판 분리를 설명하고 있으나, 본 발명은 이에 한정되지 않는다. 따라서, 본 발명의 실시예들은, 예를 들어 응력 리프트 오프 기술을 이용한 기판 분리에도 적용될 수 있다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, Variations and changes are possible. In particular, although the above embodiments describe substrate separation using a chemical lift-off technique, the present invention is not limited thereto. Thus, embodiments of the present invention can also be applied to substrate separation using, for example, a stress lift-off technique.

Claims (24)

기판 상에 마스크 패턴을 형성하고;
상기 마스크 패턴을 갖는 기판 상에 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 에피층을 형성하고;
상기 에피층을 1차 패터닝하여 상기 마스크 패턴을 노출시키는 적어도 하나의 분리홈을 형성하되, 상기 에피층은 상기 적어도 하나의 분리홈에 의해 복수의 반도체 구조체 영역으로 분리되고;
상기 복수의 반도체 구조체 영역 상에 지지 기판을 형성하고;
상기 기판을 상기 복수의 반도체 구조체 영역으로부터 분리하고;
적어도 하나의 복수의 반도체 구조체 영역을 2차 패터닝하여 적어도 하나의 소자 영역을 형성하는 것을 포함하며,
상기 적어도 하나의 반도체 구조체 영역은 상기 소자 영역보다 더 넓은 발광 다이오드 칩 제조 방법.Forming a mask pattern on the substrate;
Forming an epitaxial layer including a first conductive type semiconductor layer, an active layer, and a second conductive type semiconductor layer on a substrate having the mask pattern;
Forming at least one isolation trench for exposing the mask pattern by first patterning the epi layer, wherein the epi layer is divided into a plurality of semiconductor structure regions by the at least one isolation trench;
Forming a support substrate on the plurality of semiconductor structure regions;
Separating the substrate from the plurality of semiconductor structure regions;
And secondarily patterning at least one of the plurality of semiconductor structure regions to form at least one device region,
Wherein the at least one semiconductor structure region is wider than the device region. 청구항 1에 있어서,
상기 적어도 하나의 반도체 구조체 영역을 2차 패터닝하는 것에 의하여 적어도 두 개의 소자 영역이 형성되는 것을 포함하는 발광 다이오드 칩 제조 방법.The method according to claim 1,
And at least two device regions are formed by secondary patterning the at least one semiconductor structure region. 청구항 1에 있어서,
상기 기판을 상기 복수의 반도체 구조체 영역으로부터 분리하는 것은 상기 마스크 패턴의 적어도 일부를 화학 식각으로 제거하는 것을 포함하는 발광 다이오드 칩 제조 방법.The method according to claim 1,
Wherein separating the substrate from the plurality of semiconductor structure regions comprises removing at least a portion of the mask pattern by chemical etching. 청구항 1에 있어서,
상기 에피층을 1차 패터닝하는 것은, 상기 기판의 엣지 부분의 에피층을 제거하는 것을 포함하는 발광 다이오드 칩 제조 방법.The method according to claim 1,
Wherein the first patterning of the epi layer comprises removing an epi layer of an edge portion of the substrate. 청구항 1에 있어서,
상기 마스크 패턴을 형성하기 전에, 상기 기판 상에 희생층을 형성하는 것을 더 포함하는 발광 다이오드 칩 제조 방법.The method according to claim 1,
Further comprising forming a sacrificial layer on the substrate before forming the mask pattern. 청구항 5에 있어서,
상기 에피층을 형성하기 전에 상기 희생층을 부분적으로 식각하여 미세 공동을 형성하는 것을 더 포함하는 발광 다이오드 칩 제조 방법.The method of claim 5,
Further comprising partially etching the sacrificial layer to form a microcavity before forming the epilayer. 청구항 6에 있어서,
상기 미세 공동은 전기화학식각(ECE)을 이용하여 상기 희생층을 부분적으로 식각함으로써 형성되는 발광 다이오드 칩 제조 방법.The method of claim 6,
Wherein the microcavity is formed by partially etching the sacrificial layer using electrochemical etching (ECE). 청구항 7에 있어서,
상기 전기화학식각(ECE)은 적어도 두 단계의 전압을 인가하여 수행되고, 선행적으로 인가되는 전압은 후행적으로 인가되는 전압에 비해 낮은 발광 다이오드 칩 제조 방법.The method of claim 7,
Wherein the electrochemical etching (ECE) is performed by applying a voltage of at least two stages, and a voltage applied in advance is lower than a voltage applied in a trailing direction. 청구항 6에 있어서,
상기 에피층을 형성하는 동안, 상기 미세 공동들 중 인접하는 미세 공동들이 합쳐져 상기 희생층에 공동이 형성되는 발광 다이오드 칩 제조 방법.The method of claim 6,
Wherein adjacent microcavities among the microcavities are combined to form a cavity in the sacrificial layer during formation of the epi layer. 청구항 5에 있어서,
상기 에피층은 상기 희생층을 시드로 사용하여 성장되어, 상기 마스크 패턴을 덮는 발광 다이오드 칩 제조 방법.The method of claim 5,
Wherein the epitaxial layer is grown using the sacrificial layer as a seed to cover the mask pattern. 청구항 1에 있어서,
상기 복수의 반도체 구조체 영역 상에 반사 금속층 및 베리어 금속층을 형성하는 것을 더 포함하고,
상기 반사 금속층은 각각의 상기 소자 영역 상에 한정되어 형성되는 발광 다이오드 칩 제조 방법.The method according to claim 1,
Further comprising forming a reflective metal layer and a barrier metal layer on the plurality of semiconductor structure regions,
Wherein the reflective metal layer is formed on each of the device regions. 청구항 11에 있어서,
상기 지지 기판과 상기 베리어 금속층을 본딩하는 본딩층을 형성하는 것을 더 포함하고,
상기 베리어 금속층은 상기 반사 금속층을 덮도록 형성되는 발광 다이오드 칩 제조 방법.The method of claim 11,
Further comprising forming a bonding layer for bonding the support substrate and the barrier metal layer,
Wherein the barrier metal layer is formed to cover the reflective metal layer. 청구항 1에 있어서,
상기 마스크 패턴의 적어도 일부는 BOE(Buffered Oxide Etchant) 또는 HF를 포함하는 용액으로 화학 식각되는 발광 다이오드 칩 제조 방법.The method according to claim 1,
Wherein at least a part of the mask pattern is chemically etched with a solution containing BOF (Buffered Oxide Etchant) or HF. 청구항 1에 있어서,
상기 기판을 상기 복수의 반도체 구조체 영역으로부터 분리하는 것은, 응력을 이용하는 것을 포함하는 발광 다이오드 칩 제조 방법.The method according to claim 1,
And separating the substrate from the plurality of semiconductor structure regions includes using stress. 청구항 1에 있어서,
상기 소자 영역은 노출된 상면 및 지지 기판 측에 위치하는 하면을 포함하고,
상기 상면이 하면보다 좁게 형성되는 발광 다이오드 칩 제조 방법.The method according to claim 1,
Wherein the element region includes an exposed top surface and a bottom surface located on the support substrate side,
Wherein the upper surface is formed to be narrower than the lower surface. 청구항 15에 있어서,
상기 소자 영역은 상면 및 측면을 덮는 패시베이션층을 형성하는 것을 더 포함하는 발광 다이오드 칩 제조 방법.16. The method of claim 15,
Wherein the device region further comprises forming a passivation layer covering an upper surface and a side surface of the device region. 청구항 1에 있어서,
상기 소자 영역의 노출된 상면 상에 전극을 형성하는 것을 더 포함하는 발광 다이오드 칩 제조 방법.The method according to claim 1,
And forming an electrode on the exposed top surface of the device region. 청구항 1에 있어서,
상기 기판이 분리되어 노출된 상기 복수의 반도체 구조체 영역의 상면 거칠기를 증가시키는 것을 더 포함하는 발광 다이오드 칩 제조 방법.The method according to claim 1,
Further comprising increasing the top surface roughness of the plurality of semiconductor structure regions in which the substrate is exposed and exposed. 청구항 18에 있어서,
상기 복수의 반도체 구조체 영역의 상면 거칠기를 증가시키는 것은, 습식 식각을 이용하는 것을 포함하는 발광 다이오드 칩 제조 방법.19. The method of claim 18,
Wherein increasing the surface roughness of the plurality of semiconductor structure regions comprises using a wet etching. 기판 상에 마스크 패턴을 형성하고;
상기 마스크 패턴을 갖는 기판 상에 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 에피층을 형성하고;
상기 에피층을 패터닝하여 상기 마스크 패턴을 노출시키는 적어도 하나의 분리홈을 형성하되, 상기 에피층은 상기 적어도 하나의 분리홈에 의해 복수의 반도체 구조체 영역으로 분리되고;
상기 복수의 반도체 구조체 영역 상에 지지 기판을 형성하고;
상기 복수의 반도체 구조체 영역으로부터 상기 기판을 분리하는 것을 포함하고,
상기 복수의 반도체 구조체 영역들 중 적어도 하나는 가장 좁은 폭이 1.5mm 이상인 기판 분리 방법.Forming a mask pattern on the substrate;
Forming an epitaxial layer including a first conductive type semiconductor layer, an active layer, and a second conductive type semiconductor layer on a substrate having the mask pattern;
Forming at least one isolation trench for exposing the mask pattern by patterning the epi layer, wherein the epi layer is divided into a plurality of semiconductor structure regions by the at least one isolation trench;
Forming a support substrate on the plurality of semiconductor structure regions;
And separating the substrate from the plurality of semiconductor structure regions,
Wherein at least one of the plurality of semiconductor structure regions has a narrowest width of at least 1.5 mm. 청구항 20에 있어서,
상기 복수의 반도체 구조체 영역들 중 적어도 하나는 가장 좁은 폭이 3mm 이상인 기판 분리 방법.The method of claim 20,
Wherein at least one of the plurality of semiconductor structure regions has a narrowest width of 3 mm or more. 청구항 20에 있어서,
상기 복수의 반도체 구조체 영역들 중 적어도 하나는 1.5mm×1.5mm 내지 상기 에피층의 넓이의 1/2의 넓이를 갖는 기판 분리 방법.The method of claim 20,
Wherein at least one of the plurality of semiconductor structure regions has a width of 1.5 mm x 1.5 mm to 1/2 the width of the epi layer. 청구항 20에 있어서,
상기 복수의 반도체 구조체 영역으로부터 기판을 분리하는 것은 상기 마스크 패턴의 적어도 일부를 화학 식각으로 제거하는 것을 포함하는 기판 분리 방법.The method of claim 20,
Wherein separating the substrate from the plurality of semiconductor structure regions comprises removing at least a portion of the mask pattern by chemical etching. 청구항 20에 있어서,
상기 에피층을 패터닝하는 것은, 상기 기판의 엣지 부분을 따라 상기 에피층을 식각하는 것을 포함하는 기판 분리 방법.The method of claim 20,
Wherein patterning the epi layer comprises etching the epi layer along an edge portion of the substrate.
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