KR20140085198A - Method for separating substrate and method for fabricating semiconductor device using mask pattern - Google Patents

Method for separating substrate and method for fabricating semiconductor device using mask pattern Download PDF

Info

Publication number
KR20140085198A
KR20140085198A KR1020120155486A KR20120155486A KR20140085198A KR 20140085198 A KR20140085198 A KR 20140085198A KR 1020120155486 A KR1020120155486 A KR 1020120155486A KR 20120155486 A KR20120155486 A KR 20120155486A KR 20140085198 A KR20140085198 A KR 20140085198A
Authority
KR
South Korea
Prior art keywords
substrate
masking
layer
forming
separation
Prior art date
Application number
KR1020120155486A
Other languages
Korean (ko)
Inventor
인치현
이규호
장종민
김창훈
박대석
Original Assignee
서울바이오시스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 서울바이오시스 주식회사 filed Critical 서울바이오시스 주식회사
Priority to KR1020120155486A priority Critical patent/KR20140085198A/en
Publication of KR20140085198A publication Critical patent/KR20140085198A/en

Links

Images

Classifications

    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L33/00Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005Processes
    • H01L33/0062Processes for devices with an active region comprising only III-V compounds
    • H01L33/0079Processes for devices with an active region comprising only III-V compounds wafer bonding or at least partial removal of the growth substrate
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L33/00Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005Processes
    • H01L33/0095Post-treatments of the devices, e.g. annealing, recrystallisation, short-circuit elimination
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L33/00Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H01L33/22Roughened surfaces, e.g. at the interface between epitaxial layers

Abstract

A substrate separation method and a manufacturing method for a semiconductor device are disclosed. The substrate separation method includes preparing a substrate; forming a sacrificial layer on the substrate; forming a mask pattern having a masking area and an opening area on the sacrificial layer; forming a microcavity in the sacrificial layer by partially etching the sacrificial layer; forming an epitaxial layer which covers the mask pattern on the sacrificial layer; and separating the substrate from the epitaxial layer. The masking area of the mask pattern has a first masking portion and a second masking portion, wherein the first masking portion and the second masking portion may contain different materials. Accordingly, the substrate can be easily separated from the epitaxial layer and be separated in a large area.

Description

마스크 패턴을 이용한 기판 분리 방법 및 반도체 소자 제조 방법{METHOD FOR SEPARATING SUBSTRATE AND METHOD FOR FABRICATING SEMICONDUCTOR DEVICE USING MASK PATTERN} Substrate separation method using a mask pattern and a semiconductor device manufacturing method {METHOD FOR SEPARATING SUBSTRATE AND METHOD FOR FABRICATING SEMICONDUCTOR DEVICE USING MASK PATTERN}

본 발명은 마스크 패턴을 이용한 기판 분리 방법 및 반도체 소자 제조 방법에 관한 것으로, 더욱 상세하게는, 마스킹 영역에 두 개의 마스킹부를 갖는 마스크 패턴을 이용한 기판 분리 방법 및 반도체 소자 제조 방법에 관한 것이다. The present invention relates to that, more specifically, how the two masked substrates separated using a mask having a pattern in the masked area and the semiconductor device manufacturing method of the substrate separation method and a semiconductor device manufacturing method using a mask pattern.

발광 다이오드는 전자와 정공의 재결합으로 발생되는 광을 발하는 무기 반도체 소자로서, 최근, 디스플레이, 자동차 램프, 일반 조명 등의 여러 분야에서 사용되고 있다. Light-emitting diodes have been used in various fields such as an inorganic semiconductor element that emits light generated by recombination of electrons and holes, in recent years, displays, automobile lamp, a general illumination.

상기 발광 다이오드는 전극 형성위치에 따라서 수평형 발광 다이오드와 수직형 발광 다이오드로 분류될 수 있다. The light emitting diode may be classified as the horizontal type light emitting diode and a vertical-type light emitting diode according to the electrode-forming position.

수평 발광 다이오드는 제조 방법이 비교적 간단하나, 하부 반도체층의 전극을 형성하기 위하여 활성층의 일부를 제거하므로 발광 면적이 감소한다. Horizontal light emitting diode is a light emitting area is reduced, so removing a portion of the active layer to form an electrode production method of a relatively simple, the lower semiconductor layer. 또한, 상기 수평형 발광 다이오드의 P형 전극과 N형 전극은 수평 배치되므로, 이에 기인한 전류쏠림현상이 발생하여 발광 다이오드의 발광 효율이 감소된다. In addition, the number of P-type electrode and the N-type electrode of the flat light-emitting diodes are so arranged horizontally, by a phenomenon caused by the displacement current generated is reduced In the light emission efficiency of the LED. 뿐만 아니라, 수평형 발광 다이오드의 성장기판으로 열전도성이 낮은 사파이어 기판이 가장 폭 넓게 사용된다. In addition, the number of low thermal conductivity as a growth substrate of the flat light emitting diode sapphire substrate is used most widely. 이러한 사파이어 기판을 갖는 수평형 발광 다이오드는 열방출이 어렵고, 이에 따라 발광 다이오드의 접합 온도가 높아져 상기 발광 다이오드의 내부 양자 효율이 저하된다. Ballast the LED can having such a sapphire substrate is difficult to heat, and thus the junction temperature of the LED increases the internal quantum efficiency of the LED is lowered accordingly.

상기와 같은 수평형 발광 다이오드가 갖는 문제점을 해결하기 위하여, 수직형 발광 다이오드가 개발되고 있다. In order to solve the problems of the horizontal type light emitting diode as described above, the vertical-type light emitting diodes have been developed. 수직형 발광 다이오드는 전극이 상하 배치되고 사파이어 기판과 같은 성장기판이 분리되므로, 수평형 발광 다이오드가 갖는 문제를 해소할 수 있다. Vertical light emitting diode may electrodes are arranged vertically so that solve the problems with the growth substrate such as sapphire substrate separation, the horizontal light-emitting diode.

수직형 발광 다이오드는 전극이 상하 배치되므로, 제조시 성장 기판을 분리하는 공정이 추가로 요구된다. Vertical light emitting diodes because electrodes are provided up and down, the process of separating the produced during the growth substrate is additionally required. 일반적으로, 성장 기판 분리를 위하여 주로 레이저 리프트 오프(Laser Lift-off; LLO) 기술이 사용된다. In general, mainly laser lift off to remove the growth substrate; a (Laser Lift-off LLO) technique is used. 그러나, 레이저 리프트 오프를 이용하여 성장 기판을 분리할 경우, 강한 에너지의 레이저로 인하여 반도체층에 크랙이 발생할 수 있는 문제점이 있다. However, when removing the growth substrate using a laser lift-off, because of the strong energy of the laser has a problem that may occur a crack in the semiconductor layer. 더욱이, 반도체층과 동종 물질의 성장 기판을 사용할 경우(예컨대, 질화갈륨 반도체층과 질화갈륨 기판)에는, 성장 기판과 반도체층 간의 에너지 밴드갭 차이가 작아 레이저 리프트 오프 방법을 적용하는 것이 어렵다. Moreover, the use of growth substrate of the semiconductor layer and the homogeneous material is (e.g., a gallium nitride semiconductor layer and the gallium nitride substrate), it is difficult to decrease the energy band gap difference between the growth substrate and the semiconductor layer applied to the laser lift-off method.

최근, 레이저 리프트 오프를 이용한 성장 기판 분리 방법의 문제점을 해결하고자, 화학적 리프트 오프(Chemical Lift-off; CLO) 기술, 응력 리프트 오프(stress Lift-off; SLO) 기술 등이 개발되고 있다. Recently, to solve the problems of the growth substrate separation method using a laser lift off or chemical lift-off (Lift-off Chemical; CLO) technique, a lift-off stress; the like (stress Lift-off SLO) technology has been developed. 상기 화학적 리프트 오프 기술은 반도체층과 성장 기판 사이에 형성된 채널(일반적으로, 공동)을 통해 식각 용액을 침투시켜 반도체층과 성장 기판을 분리하는 기술이다. The chemical lift-off technique is a technique for the solution to penetrate the etch remove the semiconductor layer and the growth substrate over the channel (typically, Co) is formed between the semiconductor layer and the growth substrate. 또한, 상기 응력 리프트 오프 기술은 반도체층과 성장 기판 사이의 결합을 약화시킨 후 응력을 가해 반도체층과 성장 기판을 분리하는 기술이다. In addition, the stress lift-off technique is a technique for applying a stress after weakening the bond between the semiconductor layer and the growth substrate separating the semiconductor layer and the growth substrate.

화학적 리프트 오프 기술을 이용하여 성장 기판을 분리하기 위하여, 식각 용액이 성장 기판과 반도체층 사이로 침투할 수 있는 채널 형성 기술이 이용된다. To separate the growth substrate using a chemical lift-off technique, the etching solution in the channel-forming technique that can penetrate between the growth substrate and the semiconductor layer is used. 예를 들어, 반도체층과 성장 기판 사이에 위치하는 희생층을 형성하고, 상기 희생층 상에 마스크 패턴을 형성한다. For example, by forming a sacrificial layer which is located between the semiconductor layer and the growth substrate, forming a mask pattern on the sacrificial layer. 상기 희생층을 전기화학식각(Electro-chemical Etching; ECE)하여 그 일부분을 제거하면, 상기 희생층 내에 공동이 형성된다. The sacrificial layer electrochemical etching; removing a portion thereof, and (Electro-chemical Etching ECE), the cavity is formed in the sacrificial layer. 이때, 상기 공동은 마스크 패턴에 덮이지 않는 부분 아래의 희생층이 식각되어 형성된다. In this case, the cavity is formed by etching a sacrificial layer on the bottom is not covered with a mask pattern. 여기서, 상기 공동은 상기 식각 용액의 이동 채널로 이용될 수 있다. Here, the cavity may be used as a flow channel of the etch solution.

그러나, 전기화학식각에 의하여 형성된 공동의 폭은 수 ㎛에 불과하기 때문에, 공동을 채널로 한 식각 용액의 침투 속도는 매우 느리다. However, since only the width of the cavity is ㎛ formed by electrochemical etching, the permeation rate of the etching solution in a cavity in the channel is very slow. 뿐만 아니라, 반도체층을 상기 마스크 패턴 상에 형성하는 동안, 공동과 접하는 부분의 마스크 패턴에 미세하게 반도체층이 성장되어 있다. In addition, there during the formation of the semiconductor layer on the mask pattern, the micro-cavity and the mask pattern of the contact portion of the semiconductor layer is grown. 상기 마스크 패턴에 성장된 반도체층은 식각 용액이 마스크 패턴을 식각하는 것을 방해한다. The semiconductor layer grown on the mask pattern will interfere with the etching solution in the etching mask pattern. 따라서, 기판을 식각 용액을 이용하여 분리하기 위해서는 장시간이 소요되며, 상기 공동 형성 방법으로는 대면적 기판 분리가 어렵다. Therefore, a long time is required in order to separate the substrate by using an etching solution, with the cavity-forming method is difficult to separate large-area substrates.

한편, 기판 분리 시간을 단축시키기 위하여 기판상의 반도체층들을 미리 소자 영역으로 분리하는 기술이 사용될 수 있다. On the other hand, a technique of pre-separated in the element region of the semiconductor layer on the substrate can be used to shorten the substrate separation time. 이 경우, 식각 용액이 채널을 통한 이동거리가 감소되므로, 기판 분리 시간이 단축될 수 있다. In this case, since the etching solution in the movement distance is reduced through the channel, it is possible to shorten the substrate separation time. 그러나, 상기와 같이 반도체층들을 소자 영역으로 분리한 후 식각 용액을 공급하게 되면, 활성층의 측면이 식각 용액에 노출되어 손상될 수 있다. If, however, after separating the semiconductor layer as described above, the element region to supply an etching solution, and the sides of the active layer exposed to the etching solution may be damaged. 또한, 성장기판의 분리과정에서 소자 영역의 모서리 부분 손상, 예컨대 치핑(chipping)이 발생되어 발광 다이오드가 손상될 수 있다. In addition, damage to the edge of the device area in the separation process of a growth substrate, for example, the chipping (chipping) is generated and the light emitting diode may be damaged. 따라서, 반도체층이 손상된 발광 다이오드의 발광 효율 및 신뢰성이 매우 떨어지게 되며, 공정 수율이 저하된다. Thus, the semiconductor layer is a light-emitting efficiency and reliability of the light emitting diode is damaged so apart, the process yield is lowered.

본 발명이 해결하고자 하는 과제는, 마스크 패턴 식각 시간이 단축되고, 대면적 기판 분리가 가능한 기판 분리 방법을 제공하는 것이다. Object of the present invention, the mask pattern etching time is shortened, to provide a method capable of separating the substrate large-area substrate separation.

본 발명이 해결하고자 하는 또 다른 과제는, 전기화학식각을 이용하지 않고 공동을 형성하여 마스크 패턴을 식각할 수 있는 기판 분리 방법을 제공하는 것이다. Another object of the present invention is to form a cavity without the use of electrochemical etching provides a substrate separation method to etch the mask patterns.

본 발명이 해결하고자 하는 또 다른 과제는, 상기 기판 분리 방법을 이용하여 대면적으로 기판을 분리할 수 있는 반도체 소자 제조 방법을 제공하는 것이다. Another problem to be solved by the present invention is to provide a process for producing a semiconductor device capable of separating the substrate over a large area by using a substrate separation process method.

본 발명의 일 실시예에 따른 기판 분리 방법은, 기판을 준비하고; Substrate separation process according to one embodiment of the present invention, and preparing a substrate; 상기 기판 상에 희생층을 형성하고; Forming a sacrificial layer on the substrate; 상기 희생층 상에 마스킹 영역과 오프닝 영역을 갖는 마스크 패턴을 형성하고; Forming a mask pattern having the mask area and the opening area on the sacrificial layer; 상기 희생층을 부분적으로 식각하여 상기 희생층 내에 미세 공동을 형성하고; By partially etching the sacrificial layer to form the micro-cavity in the sacrificial layer; 상기 희생층 상에 상기 마스크 패턴을 덮는 에피층을 형성하고; On the sacrificial layer to form an epitaxial layer covering the mask pattern; 상기 기판을 상기 에피층으로부터 분리하는 것을 포함하고, 상기 마스크 패턴의 마스킹 영역은 제1 마스킹부 및 제2 마스킹부를 포함하며, 상기 제1 마스킹부 및 제2 마스킹부는 서로 다른 물질을 포함할 수 있다. Includes separating the substrate from the epitaxial layer, the masked area of ​​the mask pattern may include a first masking unit and second masking, and comprising: a first masking unit and second masking unit different materials .

이에 따라, 마스크 패턴 제거 시에 제1 마스킹부와 제2 마스킹부를 각각 식각하여 제거할 수 있다. Accordingly, it can be removed by etching when the mask pattern respectively remove the first masking unit and second masking unit.

상기 마스크 패턴을 형성하는 것은, 상기 희생층 상에 부분적으로 제1 마스킹부를 형성하고, 상기 제1 마스킹부를 덮는 제2 마스킹부를 형성하는 것을 포함할 수 있다. The formation of the mask pattern may include forming a first mask partially forming said first masking second masking portions covering portion on the sacrificial layer.

상기 제2 마스킹부는 제1 마스킹부의 상면 및 측면을 덮을 수 있다. The second masking member may cover the upper surface and side surface of the first mask.

나아가, 상기 제2 마스킹부의 적어도 일부는 상기 제1 마스킹부로부터 연장하여 상기 희생층 상면을 덮을 수 있다. Further, the second masking portion at least a portion may cover the upper surface of the sacrificial layer to extend from a portion of the first mask.

또한, 상기 제1 마스킹부는 상기 제2 마스킹부에 의해 상기 에피층으로부터 이격될 수 있다. In addition, the first masking section can be separated from the epitaxial layer by a portion the second masking.

한편, 상기 제1 마스킹부는 금속을 포함하고, 상기 제2 마스킹부는 절연 물질을 포함할 수 있다. On the other hand, the second and first masking section comprises a metal, wherein the masking portion may include a second insulating material. 상기 금속은 Ti 및 Cr 중 적어도 하나를 포함할 수 있고, 상기 절연 물질은 SiO 2 를 포함할 수 있다. The metal may include at least one of Ti and Cr, the insulating material may include SiO 2.

상기 희생층을 부분적으로 식각하는 것은 전기화학식각(ECE)을 이용하는 것을 포함할 수 있다. The partially etching the sacrificial layer may include using an electrochemical etching (ECE).

몇몇 실시예들에 있어서, 상기 기판을 상기 에피층으로부터 분리하는 것은, 제1 식각 용액을 이용하여 제1 마스킹부를 식각하고, 제2 식각 용액을 이용하여 제2 마스킹부를 식각하는 것을 포함할 수 있다. In some embodiments, separating the substrate from the epitaxial layer, it is possible to include a second masked etching portions using a second etching solution first masking etching portions using a first etching solution, and .

또한, 상기 제1 식각 용액에 의한 상기 제1 마스킹부의 식각률은 상기 제2 식각 용액에 의한 상기 제2 마스킹부의 식각률보다 빠를 수 있다. In addition, the first etch rate of the first masking portion by the etching solution may be faster than the etch rate and the second masking unit due to the second etching solution.

따라서, 마스크 패턴을 화학 식각하여 제거하는 시간이 단축될 수 있고, 기판 분리 공정 시간이 단축될 수 있다. Accordingly, the time for removing by chemical etching the mask pattern can be shortened, it is possible to shorten the substrate separation process time. 나아가, 마스크 패턴의 제거가 용이하므로, 대면적으로 기판 분리가 가능하다. Moreover, since the easy removal of a mask pattern, it is possible to separate a large-area substrate.

상기 제1 식각 용액은 HCl 및 H 2 SO 4 The first etch solution is HCl and H 2 SO 4 중 적어도 하나를 포함할 수 있고, 상기 제2 식각 용액은 HF 및 BOE(Buffered Oxide Etchant) 중 적어도 하나를 포함할 수 있다. One may include at least one, the second etching solution may include at least one of HF and BOE (Buffered Oxide Etchant).

본 발명의 또 다른 실시예에 따른 기판 분리 방법은, 기판을 준비하고; In the substrate separation process according to another embodiment of the present invention, and preparing a substrate; 상기 기판 상에 마스킹 영역과 오프닝 영역을 갖는 마스크 패턴을 형성하고; And forming a mask pattern having the mask area and the opening area on the substrate; 상기 기판 상에 상기 마스크 패턴을 덮는 에피층을 형성하고; And forming the epitaxial layer covering the mask pattern on the substrate; 상기 기판을 상기 에피층으로부터 분리하는 것을 포함하고, 상기 마스크 패턴의 마스킹 영역은 제1 마스킹부 및 제2 마스킹부를 포함하며, 상기 제1 마스킹부 및 제2 마스킹부는 서로 다른 물질을 포함할 수 있다. Includes separating the substrate from the epitaxial layer, the masked area of ​​the mask pattern may include a first masking unit and second masking, and comprising: a first masking unit and second masking unit different materials .

상기 마스크 패턴을 형성하는 것은, 상기 기판 상에 부분적으로 제1 마스킹부를 형성하고, 상기 제1 마스킹부를 덮는 제2 마스킹부를 형성하는 것을 포함할 수 있다. The formation of the mask pattern may include forming a first partially masking parts of the substrate to form the first mask part covering the second masking.

상기 제2 마스킹부는 제1 마스킹부의 상면 및 측면을 덮을 수 있다. The second masking member may cover the upper surface and side surface of the first mask.

한편, 상기 기판을 상기 에피층으로부터 분리하는 것은, 제1 식각 용액을 이용하여 제1 마스킹부를 식각하고, 제2 식각 용액을 이용하여 제2 마스킹부를 식각하는 것을 포함할 수 있다., On the other hand, separating the substrate from the epitaxial layer, it is possible to include a second masked etching portions using a second etching solution etching the first masking portions using a first etching solution, and.,

나아가, 상기 기판을 상기 에피층으로부터 분리하는 것은, 상기 마스크 패턴을 화학 식각한 후에, 상기 기판과 상기 에피층 사이에 응력을 가하는 것을 더 포함할 수 있다. Moreover, the separation of the substrate from the epitaxial layer, after the chemical etching the mask pattern may further include applying a stress between the substrate and the epitaxial layer.

상기 마스킹 영역은 3 내지 10㎛의 폭을 가질 수 있다. The masked area may have a width of 3 to 10㎛. 또한, 상기 에피층은, 상기 오프닝 영역으로부터 수직 성장 및 측면 성장될 수 있고, 상기 수직 성장 속도와 상기 측면 성장 속도의 비율은 1:2 내지 1:1의 범위를 가질 수 있다. In addition, the epitaxial layer is grown can be the vertical and lateral growth from the opening region, the ratio of the vertical growth rate and the lateral growth rate is 1 can range from 1: 2 to 1.

상기 오프닝 영역은 0.5 내지 2㎛의 폭을 가질 수 있다. The opening area may have a width of 0.5 to 2㎛.

몇몇 실시예들에 있어서, 상기 마스크 패턴을 형성하기 전에, 상기 기판 상에 버퍼층을 형성하는 것을 더 포함할 수 있다. In some embodiments, prior to forming the mask pattern, the method may further include forming a buffer layer on the substrate.

본 발명의 또 다른 실시예에 따른 반도체 소자 제조 방법은, 기판을 준비하고; Method of manufacturing a semiconductor device according to still another embodiment of the present invention, and preparing a substrate; 상기 기판 상에 마스킹 영역과 오프닝 영역을 갖는 마스크 패턴을 형성하고; And forming a mask pattern having the mask area and the opening area on the substrate; 상기 기판 상에 상기 마스크 패턴을 덮는 에피층을 형성하고; And forming the epitaxial layer covering the mask pattern on the substrate; 상기 에피층 상에 지지 기판을 형성하고; Forming a support substrate on the epitaxial layer; 상기 기판을 상기 에피층으로부터 분리하는 것을 포함하고, 상기 마스크 패턴의 마스킹 영역은 제1 마스킹부 및 제2 마스킹부를 포함하며, 상기 제1 마스킹부 및 제2 마스킹부는 서로 다른 물질을 포함할 수 있다. Includes separating the substrate from the epitaxial layer, the masked area of ​​the mask pattern may include a first masking unit and second masking, and comprising: a first masking unit and second masking unit different materials .

상기 마스크 패턴을 형성하는 것은, 상기 기판 상에 부분적으로 제1 마스킹부를 형성하고, 상기 제1 마스킹부를 덮는 제2 마스킹부를 형성하는 것을 포함할 수 있다. The formation of the mask pattern may include forming a first partially masking parts of the substrate to form the first mask part covering the second masking.

상기 기판을 상기 에피층으로부터 분리하는 것은, 제1 식각 용액을 이용하여 제1 마스킹부를 식각하고, 제2 식각 용액을 이용하여 제2 마스킹부를 식각하는 것을 포함할 수 있다. The separation of the substrate from the epitaxial layer, it is possible to include a second masked etching portions using a first etching mask parts, and the second etching solution by using a first etching solution.

나아가, 상기 제조 방법은, 상기 기판을 상기 에피층으로부터 분리하기 전에, 상기 에피층을 패터닝하여 적어도 하나의 영역 분리홈을 형성하는 것을 더 포함할 수 있고, 상기 에피층은 상기 적어도 하나의 영역 분리홈에 의해 복수의 반도체 구조체 영역으로 분할될 수 있다. Further, the manufacturing method is prior to separating the substrate from the epitaxial layer, it is possible to pattern the epitaxial layer further includes forming at least one region separation groove in said epitaxial layer separates the at least one region of by the groove it may be divided into a plurality of semiconductor constructing body region.

또한, 상기 제조 방법은, 상기 기판을 상기 에피층으로부터 분리한 후에, 상기 복수의 반도체 구조체 영역을 패터닝하여 적어도 하나의 소자 영역 분리홈을 형성하는 것을 더 포함할 수 있고, 상기 반도체 구조체 영역은 상기 적어도 하나의 소자 영역 분리홈에 의해 적어도 하나의 소자 영역으로 분할될 수 있다. In addition, the production method, after separating the substrate from the epitaxial layer, patterning the plurality of semiconductor constructing body region may further include forming at least one device region separation groove, the semiconductor constructing body region is the by at least one device region separation groove may be divided into at least one of the device regions.

한편, 다른 실시예들에 있어서, 상기 기판을 상기 에피층으로부터 분리한 후에, 상기 에피층을 패터닝하여 적어도 하나의 소자 영역 분리홈을 형성하는 것을 더 포함할 수 있고, 상기 에피층은 상기 적어도 하나의 소자 영역 분리홈에 의해 적어도 하나의 소자 영역으로 분할될 수 있다. On the other hand, in other embodiments, after separating the substrate from the epitaxial layer, it is possible to pattern the epitaxial layer further includes forming at least one device region separation groove, the epitaxial layer is at least one by the device region separation groove it may be divided into at least one of the device regions.

또한, 상기 제조 방법은, 상기 소자 영역 분리홈 아래 부분의 지지 기판을 분할하여 적어도 하나의 발광 다이오드 칩을 형성하는 것을 더 포함할 수 있다. Further, the manufacturing method is characterized by dividing the supporting substrate of the device region separation groove bottom may further include forming the at least one light emitting diode chip.

본 발명에 따르면, 제1 마스킹부 및 제2 마스킹부를 포함하는 마스크 패턴을 이용한 기판 분리 방법을 제공할 수 있다. According to the invention, it is possible to provide the first masking unit and the substrate separation method using a mask pattern comprising a masking portion 2. 이에 따라, 마스크 패턴을 제거하는 시간이 단축되어 기판 분리 시간이 단축될 수 있고, 나아가, 대면적으로 기판을 분리할 수 있다. Accordingly, the shorter the time of removing the mask pattern can be reduced, the substrate separation time, and further, it is possible to separate the substrate over a large area.

또한, 상기 마스크 패턴을 이용함으로써, 전기화학식각에 의해 희생층을 부분적으로 식각하지 않고도 상대적으로 크기가 증가된 공동을 용이하게 형성할 수 있다. In addition, the relatively large increase in the cavity by using the mask pattern, without having to partially etching the sacrificial layer by electrochemical etching can be easily formed. 이에 따라, 기판 분리 시간이 단축되어 대면적으로 기판을 분리할 수 있으며, 공정의 재현성이 개선될 수 있다. Accordingly, the shorter the separation time, the substrate may separate the substrate over a large area, it is possible to improve the reproducibility of the process.

또한, 상기 기판 분리 방법을 이용하여 반도체 소자 제조 방법을 제공할 수 있다. Further, by using the substrate separation method it can provide a semiconductor device manufacturing method. 이에 따르면, 기판 분리 전에 에피층을 소자 영역으로 미리 분할하는 공정이 생략될 수 있다. Accordingly, there is a step of pre-divided into a device region of the substrate before the epi layer separation can be omitted. 따라서, 상기 반도체 소자 제조 방법 의해, 공정 수율이 개선될 수 있고, 상기 방법으로 제조된 반도체 소자의 신뢰성 및 효율 감소를 방지할 수 있고, Thus, by the method of manufacturing the semiconductor device, it is possible to improve the process yield, it is possible to prevent reduction in reliability and efficiency of the semiconductor device manufactured by the above method,

도 1 내지 도 5는 본 발명의 일 실시예에 따른 기판 분리 방법 및 반도체 소자 제조 방법을 설명하기 위한 단면도들이다. 1 to 5 are sectional views for explaining a substrate separation method and a semiconductor device manufacturing method according to an embodiment of the present invention.
도 6 내지 도 10은 본 발명의 또 다른 실시예에 따른 기판 분리 방법 및 반도체 소자 제조 방법을 설명하기 위한 단면도들이다. 6 to 10 are sectional views illustrating a separation method and a substrate the semiconductor device manufacturing method according to still another embodiment of the present invention.
도 11은 본 발명이 또 다른 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 평면도이다. 11 is a plan view for explaining the semiconductor device manufacturing method according to the embodiment of this invention is another example.

이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명한다. With reference to the accompanying drawings will be described in detail the embodiments of the invention. 다음에 소개되는 실시예들은 본 발명이 속하는 기술분야의 통상의 기술자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. Embodiments in the following description will be provided as examples in order to ensure that features of the present invention to those of ordinary skill in the art can be fully delivered. 따라서, 본 발명은 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. Accordingly, the present invention may be embodied in different forms and should not be limited to the embodiments described below. 그리고, 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. Then, in the figures, the width of the component, the length, thickness and the like may be exaggerated for convenience. 또한, 하나의 구성요소가 다른 구성요소의 "상부에" 또는 "상에" 있다고 기재된 경우 각 부분이 다른 부분의 "바로 상부" 또는 "바로 상에" 있는 경우뿐만 아니라 각 구성요소와 다른 구성요소 사이에 또 다른 구성요소가 있는 경우도 포함한다. In addition, one component is "on top" of other components or "up to" that case described cases each part is "just above" or "directly onto" the other parts, as well as individual components with other components also includes a case where the other components in between. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다. The same reference numerals throughout the specification denote like elements.

여기서 설명되는 본 발명의 실시예들은 기판 상에 질화물 반도체층들을 성장시킨 후, 상기 질화물 반도체층들로부터 기판을 분리하는 것을 개시한다. Embodiments of the invention described herein are, after growing a nitride semiconductor layer on a substrate, and initiates the separation of the substrate from the nitride semiconductor layer. 특히, 본 발명의 실시예들은 레이저 리프트 오프 기술을 사용하지 않고, 화학적 리프트 오프 기술을 사용하여 기판을 분리하는 것을 중심으로 개시한다. In particular, embodiments of the present invention discloses mainly the separation of the substrate using a laser without using a lift-off technique, a chemical lift-off technique. 다만, 본 발명이 화학적 리프트 오프 기술을 이용한 기판 분리에만 한정되는 것은 아니고, 다른 다양한 방법에 의한 기판 분리에도 적용될 수 있다. However, it is not the present invention is not limited only to remove the substrate using a chemical lift-off technique, it can be applied to the substrate separated by other various methods.

도 1 내지 도 5는 본 발명의 일 실시예에 따른 기판 분리 방법 및 반도체 소자 제조 방법을 설명하기 위한 단면도들이다. 1 to 5 are sectional views for explaining a substrate separation method and a semiconductor device manufacturing method according to an embodiment of the present invention.

도 1을 참조하면, 기판(110) 상에 희생층(120)과 마스크 패턴(130)을 형성한다. 1, to form the sacrificial layer 120 and the mask pattern 130 on the substrate 110.

구체적으로, 도 1의 (a)를 참조하면, 기판(110)을 준비하고, 상기 기판(110) 상에 희생층(120)을 형성한다. Specifically, referring to (a) of the first, preparing the substrate 110, and forming a sacrificial layer 120 on the substrate 110.

기판(110)은 질화물 반도체층들(151, 153, 155)을 성장시킬 수 있는 기판이면 한정되지 않으며, 예를 들어, 사파이어 기판, 실리콘 카바이드 기판, 실리콘 기판 등일 수 있다. The substrate 110 is not limited if the substrate that can grow a nitride semiconductor layer (151, 153, 155), for example, a sapphire substrate, may be a silicon carbide substrate, a silicon substrate. 특히, 본 실시예에 있어서, 기판(110)은 질화갈륨 기판일 수 있다. In particular, in this embodiment, the substrate 110 may be a gallium nitride substrate.

희생층(120)은 기판(110) 상에 성장되어 형성될 수 있다. The sacrificial layer 120 may be formed by growth on a substrate (110). 이때 희생층(120)은 MOCVD(Metal Organic Chemical Vapor Deposition), MBE(Molecular Beam Epitaxy) 또는 HVPE(Hydride Vapor Phase Epitaxy) 등의 기술을 이용하여 성장될 수 있다. The sacrificial layer 120 may be grown using a technique such as MOCVD (Metal Organic Chemical Vapor Deposition), MBE (Molecular Beam Epitaxy), or HVPE (Hydride Vapor Phase Epitaxy).

희생층(120)은 질화물 반도체를 포함하는 물질로 형성될 수 있다. The sacrificial layer 120 may be formed of a material comprising a nitride semiconductor. 나아가, 희생층(120)은 고농도의 불순물을 포함할 수 있다. Further, the sacrificial layer 120 may comprise a high concentration of impurities. 예를 들어, 희생층(120)은 Si가 3×10 18 /cm 3 이상의 농도로 도핑된 N형 질화갈륨 반도체층으로 형성될 수 있다. For example, the sacrificial layer 120 may be Si is formed in the N-type gallium nitride semiconductor layer doped with 3 × 10 18 / cm 3 or more concentrations. 이에 따라, 후술하여 설명하는 전기화학식각(Electro-Chemical Etching; ECE) 공정을 이용하여 미세 공동을 형성할 수 있다. Thus, the electrochemical etching to be described later explained; has a fine cavity can be formed by using a (Electro-Chemical Etching ECE) process.

이어서, 도 1의 (b)를 참조하면, 희생층(120) 상에 부분적으로 제1 마스킹부(132)를 형성한다. Next, Referring to FIG. (B) 1 to form a part in the first masking section 132 on the sacrificial layer 120.

제1 마스킹부(132)는 금속을 포함할 수 있으며, 예를 들어, Ti 및 Cr 중 적어도 하나를 포함할 수 있다. A first masking unit 132 may comprise a metal, for example, may include at least one of Ti and Cr. 다만, 이에 한정되는 것은 아니다. However, the embodiment is not limited thereto. 금속을 포함하는 제1 마스킹부(132)는 리프트 오프 기술 등을 이용하여 다양한 패턴을 갖도록 형성될 수 있다. A first masking unit (132) comprising a metal may be formed to have a variety of patterns by using a lift-off technique. 예를 들어, 상기 제1 마스킹부(132)는 스트라이프 패턴, 다각형 패턴 등의 형상을 갖도록 형성될 수 있다. For example, the first masking section 132 may be formed to have a shape such as a stripe pattern, a polygonal pattern. 제1 마스킹부(132)가 희생층(120) 상에 부분적으로 형성됨으로써, 희생층(120)의 상면이 부분적으로 노출될 수 있다. Claim the first masking section 132 is the upper surface of the sacrificial layer being partially formed on the (120), the sacrificial layer 120 may be partially exposed. 후술하는 바와 같이, 상기 노출된 희생층(120) 상면 상에 마스크 패턴(130)의 오프닝 영역(137)이 형성될 수 있다. As described later, the exposed opening area 137 of the sacrificial layer 120, a mask pattern 130 on the upper face can be formed.

도 1의 (c)를 참조하면, 제1 마스킹부(132)를 덮는 제2 마스킹부(134)를 형성한다. Referring to (c) of Figure 1, to form a first masking second masking part 134 which covers the 132.

상기 제2 마스킹부(134)는 절연 물질을 포함할 수 있고, 예를 들어, SiO 2 를 포함할 수 있다. The second masking unit 134 may include an insulating material, for example, it may include SiO 2. 다만, 이에 한정되는 것은 아니다. However, the embodiment is not limited thereto. 제2 마스킹부(134)는 전자빔증발(E-beam evaporation)과 같은 증착 및 패터닝 기술을 이용하여 제1 마스킹부(132)를 덮도록 형성될 수 있다. A second masking unit 134 may be formed so as to cover the first masking section 132 by using the electron-beam evaporation deposition and patterning techniques, such as (E-beam evaporation). 또한, 이에 한정되지 않고, 제1 마스킹부(132)와 같이 리프트 오프 기술을 이용하여 형성될 수도 있다. The present invention is not limited to, the may be formed using lift-off technology as in the first masking section 132.

제2 마스킹부(134)는 제1 마스킹부(132)의 상면 및 측면을 덮도록 형성될 수 있으며, 나아가, 제2 마스킹부(134)의 적어도 일부는 상기 제1 마스킹부(132)로부터 연장하여 희생층(120) 상면을 부분적으로 덮을 수 있다. A second masking unit 134 may be formed so as to cover the upper and side surfaces of the first masking section 132, and further, the second at least a portion of the masking part 134 is extending from the first masking section 132 and it may cover the upper surface of the sacrificial layer 120 in part. 이에 따라, 희생층(120)과 후술하여 설명되는 에피층(150)의 접촉 면적이 감소될 수 있고, 후속 기판 분리 공정에서 기판 분리가 더욱 용이해질 수 있다. In this way, it can be reduced, the contact area of ​​the sacrificial layer 120 and below the epi layer 150, which is described in and may be more easily separated from the substrate subsequent substrate separation process.

제2 마스킹부(134)가 형성됨으로써, 마스크 패턴(130)이 형성될 수 있다. The second being the masking part 134 is formed, the mask pattern 130 can be formed. 마스크 패턴(130)은 마스킹 영역(135)과 오프닝 영역(137)을 가질 수 있다. Mask pattern 130 may have a masking area 135 and the opening area (137). 상술한 바와 같이, 상기 마스킹 영역(135)은 제1 마스킹부(132)와 제2 마스킹부(134)를 포함할 수 있다. , The masking area 135 as described above may include the first masking section 132 and the second masking unit (134). 또한, 제1 마스킹부(132)와 제2 마스킹부(134)는 서로 다른 물질을 포함할 수 있으며, 특히, 제1 마스킹부(132)는 금속을 포함하고, 제2 마스킹부(134)는 절연 물질을 포함할 수 있다. In addition, the first masking section 132 and the second masking unit 134 from one another, and can include other materials, in particular, the first masking section 132 comprises a metal and the second masking unit 134 It may include an insulating material.

한편, 마스킹 영역(135)의 폭과 높이는 다양하게 형성될 수 있고, 오프닝 영역(137)의 폭 역시 다양하게 형성될 수 있다. On the other hand, may be variously formed in the width and height of the masking area 135, the width of the opening region 137 may also be variously formed. 다만, 에피층(150)을 성장시키기 위하여, 측면 성장의 정도를 고려하여 마스킹 영역(135)의 폭을 결정하는 것이 바람직하다. However, in order to grow an epitaxial layer 150, in consideration of the degree of the lateral growth it is preferable to determine the width of the masked region 135. 이에 대하여 뒤에서 상세하게 설명한다. On the other hand it will be described in detail later.

도 2를 참조하면, 희생층(120) 내에 미세 공동(140)을 형성하고, 상기 희생층(120) 상에 에피층(150)을 형성한 후, 에피층(150) 상에 지지 기판(180)을 형성한다. Referring to Figure 2, in the sacrifice layer 120 to form a micro-cavity 140, the sacrificial layer 120, the a After the formation of the epi layer 150, a support substrate (180 on the epi layer 150 ) to form.

상세하게, 도 2의 (a)를 참조하면, 희생층(120)은 전기화학식각(ECE) 공정을 이용하여 부분적으로 식각될 수 있고, 이에 따라 희생층(120) 내에 미세 공동(140)이 형성될 수 있다. If specifically, with reference to (a) of Figure 2, the sacrificial layer 120 may be partially etched by using the electrochemical etching (ECE) process, whereby minute voids 140 in the sacrificial layer 120 in accordance with the It can be formed. 미세 공동(140)은 오프닝 영역(137) 아래에 주로 형성될 수 있다. Micro-cavity 140 may be mainly formed below the opening region (137). 나아가, 상기 미세 공동(140)은 마스킹 영역(135)의 제2 마스킹부(134) 아래 영역에도 형성될 수 있다. Further, the micro-cavity 140 may be formed in the second region below the masking unit 134, the masking area 135. 따라서, 마스크 패턴(130)의 형상에 따라 미세 공동(140) 형성 부분이 결정될 수 있다. Thus, the fine cavity 140 formed in part be determined by the shape of the mask pattern 130.

상기 전기화학식각 공정은 희생층(120)이 형성된 기판(110)과 음극 전극(예컨대, Pt 전극)을 용액에 담근 후, 희생층(120)에 양전압을 인가하고, 음극 전극에 음전압을 인가하여 수행될 수 있다. The electrochemical etching process, and applying a positive voltage to the after immersing the sacrificial layer 120, the substrate 110 and the negative electrode (for example, Pt electrode) formed in the solution, the sacrificial layer 120, a negative voltage to the cathode electrode It can be carried out by applying. 이때, 상기 용액은 전해질 용액일 수 있고, 예를 들어 옥살산, HF 또는 NaOH를 포함하는 전해질 용액일 수 있다. In this case, the solution may be an electrolyte solution, for example, be an electrolyte solution containing oxalic acid, HF or NaOH.

상기 전기화학식각 공정에서 용액의 조성 및 농도, 전압 인가 시간, 인가 전압을 선택적으로 적용하여, 미세 공동(140)의 크기 및 형성 영역을 조절할 수 있다. By selective application of the composition and concentration, the voltage applying time, the applied voltage of the solution in the electrochemical etching process, it is possible to control the size and the formation region of the micro-cavity (140). 예를 들어, 10~60V 범위의 전압을 연속적으로 인가하여 희생층(120)을 부분적으로 식각하여 미세 공동(140)을 형성할 수 있다. For example, it is possible by continuously applying a voltage of 10 ~ 60V range by partially etching the sacrificial layer 120 to form a micro-cavity (140).

또한, 두 단계의 전기화학식각 공정을 이용하여 미세 공동(140)을 형성할 수도 있다. It is also possible to form a micro-cavity (140) using a two-stage electrochemical etching process. 구체적으로, 제1 단계 전기화학식각 공정에서 상대적으로 낮은 전압을 인가하고, 이 후 제2 단계 전기화학식각 공정에서 상대적으로 높은 전압을 인가하여 미세 공동(140)을 형성할 수 있다. Specifically, it is possible to apply a relatively low voltage as in step 1, an electrochemical etching process and form a fine cavity 140 after applying a relatively high voltage in the second stage electrochemical etching process. 도 2의 (a)를 참조하면, 미세 공동(140)은 제1 미세 공동(141) 및 제2 미세 공동(143)을 포함할 수 있고, 제1 미세 공동(141)과 제2 미세 공동(143)은 각각 상술한 1 단계 전기화학식각 공정과 제2 단계 전기화학식각 공정에 의해 형성될 수 있다. Referring to Figure 2 (a), the micro-cavity (140) comprises a first micro-cavity 141 and a second may include a micro-cavity (143), the first micro-cavity 141 and a second micro-cavity ( 143) can be formed by each of the above-mentioned first stage electrochemical etching process and the second stage electrochemical etching process. 그 결과, 상대적으로 작은 크기의 제1 미세 공동(141)이 먼저 형성되고, 상대적으로 큰 크기의 제2 미세 공동이(143)이 형성된다. As a result, the formation of relatively small size, the first micro-cavity 141 of the first, the second microstructure cavity of relatively large size to 143 are formed.

두 단계 전기화학식각 공정을 이용함으로써, 희생층(120)의 표면은 양호한 결정성을 유지할 수 있고, 아울러, 희생층(120)의 내부에 상대적으로 큰 미세 공동을 형성할 수 있어 후속 공정에 유리하다. By two steps using the electrochemical etching process, it is possible to maintain the surface of the good crystallinity of the sacrificial layer 120, as well, it is possible to form a relatively large micro-cavity in the interior of the sacrificial layer 120 is advantageous for a subsequent process Do.

도 2의 (b)를 참조하면, 제1 질화물 반도체층(151), 활성층(153) 및 제2 질화물 반도체층(155)을 포함하는 에피층(150)을 형성한다. Referring to Figure 2 (b), a first nitride semiconductor layer 151, active layer 153 and the second nitride semiconductor epitaxial layer 150 comprises a 155. The 상기 반도체층들(151, 153, 155)은 희생층(120)을 시드로 하여 형성될 수 있다. The semiconductor layer (151, 153, 155) may be formed by a sacrificial layer 120 as a seed.

상기 반도체 적층 구조(150)는 MOCVD, MBE 또는 HVPE 등의 기술을 이용하여 성장될 수 있다. The semiconductor layered structure 150 may be grown using techniques such as MOCVD, MBE or HVPE. 에피층(150)은 성장 시, 수직 성장뿐만 아니라 수평 성장을 동반할 수 있고, 이에 따라 마스크 패턴(130)을 덮는다. Epi layer 150 may be accompanied by horizontal growth, as well as during growth, vertical growth, and thus to cover the mask pattern 130. 한편, 제1 마스킹부(132)는 제2 마스킹부(134)에 의해 에피층(150)으로부터 이격될 수 있다. On the other hand, the first masking section 132 may be separated from the epitaxial layer 150 by the second masking unit (134).

제1 질화물 반도체층(151)은 오프닝 영역(137) 아래의 희생층(120)으로부터 성장될 수 있다. The first nitride semiconductor layer 151 can be grown from the sacrificial layer (120) below the opening region (137). 나아가, 제1 질화물 반도체층(151)은 수직 방향 성장에 더하여, 에피택시 측면 과성장(Epitaxy Lateral Overgrowth)를 동반하여 성장할 수 있다. Further, the first nitride semiconductor layer 151, in addition to the vertical growth, may be grown by epitaxy accompanied by side with the growth (Epitaxy Lateral Overgrowth). 하나의 오프닝 영역(137)으로부터 성장된 질화물 반도체는 측면 성장을 동반하고, 따라서, 인접하는 다른 오프닝 영역(137)으로부터 성장된 질화물 반도체와 합쳐질(merge) 수 있다. The nitride semiconductor grown from one of the opening regions 137 may be a nitride semiconductor and merged (merge) grown from the other opening region 137 is accompanied by lateral growth, and therefore, adjacent to each other. 이에 따라, 제1 질화물 반도체층(151)은 마스크 패턴(130)의 마스킹 영역(135)을 덮을 수 있다. Thus, the first nitride semiconductor layer 151 may cover a masked area 135 of the mask pattern 130.

마스킹 영역(135)이 안정적으로 제1 질화물 반도체층(151)에 의해 덮이도록, 마스킹 영역(135)의 높이 및 폭을 조절할 수 있다. Such that the masked area 135 is reliably covered by the first nitride semiconductor layer 151, you can adjust the height and width of the masked region 135. 예를 들어, 마스킹 영역(135)의 폭은 1 내지 50㎛로 형성될 수 있고, 바람직하게는 3 내지 10㎛로 형성될 수 있다. For example, the width of the masked region 135 may be formed by one to 50㎛, may be preferred to form a 3 to 10㎛. 또한, 마스킹 영역(135)의 높이는 약 6㎛로 형성될 수 있다. In addition, the height of the masking region 135 may be formed of about 6㎛. 다만, 본 발명이 이에 한정되는 것은 아니다. However, the present invention is not limited thereto.

나아가, 상기 마스킹 영역(135)의 높이 및 폭에 따라, 에피층(150)의 측면 성장 속도와 수직 성장 속도의 비율이 조절될 수 있다. Further, according to the height and width of the masked region 135, the lateral growth rate and the ratio of vertical growth rate of the epitaxial layer 150 it can be controlled. 예를 들어, 에피층(150)의 수직 성장 속도와 측면 성장 속도의 비율은 1:2 내지 2:1의 범위를 가질 수 있고, 바람직하게는 1:2 내지 1:1의 범위를 가질 수 있다. For example, the ratio of the vertical growth rate of the lateral growth rate of the epitaxial layer 150 is 1: 2 to 2: 1 and may range, preferably from 1: can range from 1: 2 to 1 . 다만, 본 발명이 이에 한정되는 것은 아니다. However, the present invention is not limited thereto.

반도체 적층 구조(150)의 각 반도체층들(151, 153, 155)은 예를 들어, (Al, Ga, In)N층을 포함할 수 있다. The respective semiconductor layers of the semiconductor layered structure (150, 151, 153, 155) may comprise, for example, the N layer (Al, Ga, In). 본 실시예에 있어서, 제1 질화물 반도체층(151)은 P형 반도체층이고, 제2 질화물 반도체층(155)은 N형 반도체층이나, 그 반대일 수도 있다. In this embodiment, the first nitride semiconductor layer 151 is a P type semiconductor layer, the second may be a nitride semiconductor layer 155 is the opposite N-type semiconductor layer or a. 한편, 활성층(153)은 원하는 피크 파장의 광을 방출할 수 있도록 반도체층을 이루는 원소 및 그 조성이 조절될 수 있다. On the other hand, the active layer 153 may be a semiconductor layer constituting elements and the composition is adjusted to a desired emission peak wavelength of the light.

상기 제1 질화물 반도체층(151)은 언도프트(un-doped)층과 도핑층을 포함할 수 있다. The first nitride semiconductor layer 151 may include a sentence prompt (un-doped) layer and a doped layer. 제1 질화물 반도체층(151) 형성시 언도프트층을 먼저 성장시키고, 이후 도핑층을 형성하여, 제1 질화물 반도체층(151)이 다중층을 포함하도록 할 수 있다. The can 1 with the nitride semiconductor layer 151 is first grown a undoped soft layer during the formation, after forming the doped layer, the first nitride semiconductor layer 151 to include multiple layers. 이와 같이, 제1 질화물 반도체층(151)의 형성시 초기에 언도프트층을 먼저 성장시킴으로써, 제1 질화물 반도체층(151)의 결정 품질을 개선시킬 수 있다. In this manner, the first by first growing a soft layer is sentenced initially during the formation of the nitride semiconductor layer 151, it is possible to improve the crystal quality of the first semiconductor layer 151.

이하, 질화물 반도체 물질을 포함하는 반도체층들(151, 153, 155)과 관련된 주지 기술내용의 설명은 생략한다. Hereinafter, description of known technology information related to a semiconductor layer including a nitride semiconductor material (151, 153, 155) will be omitted.

한편, 반도체 적층 구조(150) 형성 과정동안, 미세 공동(140)이 서로 합쳐지고 성장하여 공동(145)이 형성될 수 있다. On the other hand, for a semiconductor layered structure 150 is formed in the process, the micro-cavity 140, cavity 145, and this is combined with each other growth can be formed. 상기 공동(145)은 미세 공동(140)에 비해 큰 스케일을 가질 수 있다. The cavity 145 may have a larger scale than the minute voids 140.

도 2의 (c)를 참조하면, 에피층(150) 상에 금속층(160)을 형성한다. Referring to (c) of Figure 2, to form the metal layer 160 on the epitaxial layer 150.

상기 금속층(160)은 반사 금속층 및 베리어 금속층(미도시)을 포함할 수 있다. The metal layer 160 may include a reflective metal layer and a barrier metal layer (not shown). 베리어 금속층은 반사 금속층을 덮도록 형성될 수 있다. The barrier metal layer may be formed to cover the reflective metal layer.

금속층(160)은 증착 및 리프트 오프 기술 등을 통해서 형성될 수 있다. Metal layer 160 can be formed by deposition and lift-off technique or the like. 반사 금속층은 광을 반사시키는 역할을 할 수 있고, 또한, 에피층(150)과 전기적으로 연결된 전극 역할을 할 수도 있다. A reflective metal layer may serve to reflect the light, and may also, to the electrode electrically connected to the role and the epi layer 150. 따라서, 반사 금속층은 높은 반사도를 가지면서 오믹 접촉을 형성할 수 있는 물질을 포함하는 것이 바람직하다. Thus, the reflective metal layer preferably comprises a material capable of forming ohmic contact while having a high reflectance. 반사 금속층은, 예를 들어, 상기 반사 금속층은 Ni, Pt, Pd, Rh, W, Ti, Al, Ag 및 Au 중 적어도 하나를 포함하는 금속을 포함할 수 있다. A reflective metal layer, for example, the reflective metal layer may include metal including at least one of Ni, Pt, Pd, Rh, W, Ti, Al, Ag and Au.

한편, 베리어 금속층은 반사 금속층과 다른 물질의 상호 확산을 방지한다. On the other hand, the barrier metal layer to prevent the inter-diffusion of the reflective metal layer and other materials. 이에 따라, 반사 금속층의 손상에 의한 접촉 저항 증가 및 반사도 감소를 방지할 수 있다. Accordingly, it is possible to prevent the contact resistance increases and the reflectivity decreases due to the damage to the reflective metal layer. 베리어 금속층은 Ni, Cr, Ti을 포함할 수 있으며, 다중층으로 형성될 수 있다. The barrier metal layer may comprise Ni, Cr, Ti, it may be formed as a multilayer.

덧붙여, 금속층(160)을 형성하기 전에, 기판(110)의 테두리 부분의 반도체 적층 구조(150)를 제거하는 엣지(edge) 식각 공정을 더 포함할 수 있다. In addition, before forming the metal layer 160, it may further include an edge (edge) etching step of removing the semiconductor layered structure 150 of the edge portion of the substrate 110. 기판(110)의 테두리 부분에서 성장된 반도체층들(151, 153, 155)의 일부분은 그 결정 구조가 불안정할 수 있어서, 결정질이 나쁘게 성장된다. A portion of the semiconductor layer grown at the edge portions of the substrate 110 (151, 153, 155) according to its crystal structure is unstable, and the crystalline growth badly. 결정질이 상대적으로 조악한 테두리 부분의 반도체층들(151, 153, 155)은 기판 분리시 화학 식각 용액의 이동 채널을 막게 되어, 식각 용액의 이동을 방해할 수 있다. Crystalline this relatively coarse edge portions of the semiconductor layer (151, 153, 155) is blocking the flow channel of the chemical etching solution in the substrate during separation, it can interfere with the movement of the etching solution. 그러나, 본 실시예에 따르면, 엣지 식각 공정을 이용하여 상기 테두리 부분의 반도체층들(151, 153, 155) 일부를 제거하므로, 위와 같은 채널 막힘 현상을 방지할 수 있다. However, according to this embodiment, since by using the etching process to remove the edge of the semiconductor layer (151, 153, 155) a portion of the edge portions, it is possible to prevent the above-channel clogging. 따라서, 기판 분리 공정 시간이 단축될 수 있다. Therefore, it is possible to shorten the substrate separation process time.

이어서, 도 2의 (d)를 참조하면, 금속층(160) 상에 지지 기판(180)을 형성한다. Next, Referring to FIG.'S 2 (d), to form the support substrate 180 on the metal layer 160. 나아가, 지기 기판(180)과 금속층(160)을 접합하는 본딩층(170)을 더 형성할 수 있다. Further, it is possible to further form a bonding layer 170 for bonding being a substrate 180 and a metal layer 160.

지지 기판(180)은 절연성 기판, 도전성 기판 또는 회로 기판일 수 있다. The support substrate 180 may be an insulating substrate, a conductive substrate or a circuit board. 예를 들어, 지지 기판(180)은 사파이어 기판, 질화갈륨 기판, 유리 기판, 실리콘카바이드 기판, 실리콘 기판, 금속 기판, 세라믹 기판 또는 PCB 기판일 수 있다. For example, the support substrate 180 may be a sapphire substrate, a GaN substrate, a glass substrate, a silicon carbide substrate, a silicon substrate, a metal substrate, a ceramic substrate or PCB board.

상기 본딩층(170)은 금속 물질을 포함할 수 있고, 예를 들어, AuSn을 포함할 수 있다. The bonding layer 170 may include a metal material, for example, it may include AuSn. AuSn을 포함하는 본딩층(170)은 지지 기판(180)과 금속층(160) 공정 본딩(Eutectic Bonding)할 수 있다. Bonding layer 170, including AuSn can be the support substrate 180 and the metal layer 160, a bonding process (Eutectic Bonding). 지지 기판(180)이 도전성 기판인 경우, 본딩층(170)은 금속층(160)과 지지 기판(180)을 전기적으로 연결할 수 있다. If the supporting substrate 180 is a conductive substrate, the bonding layer 170 can electrically connect the metal layer 160 and the support substrate 180. The

도 3을 참조하면, 마스크 패턴(130)을 화학 식각으로 적어도 일부 제거하여 기판(110)을 에피층(150)으로부터 분리한다. Referring to Figure 3, to separate the substrate 110 to remove at least a portion of the mask pattern 130 by chemical etching from the epitaxial layer 150. 상세하게는, 먼저, 제1 식각 용액을 이용하여 제1 마스킹부(132)를 제거하고, 그 다음 제2 식각 용액을 이용하여 제2 마스킹부(134)를 제거한다. Specifically, first, using the first etch solution to remove the first masking section 132, and then removing the second etching the second masking unit 134 by using the solution. 이때, 제1 식각 용액에 의한 제1 마스킹부(132)의 식각률은 제2 식각 용액에 의한 제2 마스킹부(134)의 식각률보다 빠를 수 있다. At this time, the etching rate of the first first masking section 132 of the etching solution may be faster than the etch rate of the second masking section 134 of the second etching solution. 이하, 도면을 참조하여 상세하게 설명한다. Reference to the drawings will be described in detail.

도 3의 (a)를 참조하면, 제1 식각 용액을 이용하여 제1 마스킹부(132)를 제거한다. A first etching solution to remove the first masking section 132 by using a reference to (a) of Fig. 제1 식각 용액은 공동(145)을 채널로 이용하며, 또한 제거된 제1 마스킹부(132) 영역을 채널로 이용하여 기판(110)과 에피층(150) 사이로 침투할 수 있다. A first etching solution is used and the cavity 145 into the channel, it is possible to also use the removed first masking section 132 to the channel region to penetrate between the substrate 110 and the epi layer 150. The 제1 식각 용액은 HCl 및 H 2 SO 4 중 적어도 하나를 포함할 수 있고, 이 경우 제1 마스킹부(132)는 금속을 포함할 수 있다. A first etching solution may comprise at least one of HCl and H 2 SO 4, if the first masking section 132 may comprise a metal. 제1 마스킹부(132)가 금속을 포함하는 경우, 그 식각률은 상대적으로 매우 빠르다. If the first masking section 132 comprises a metal, and the etching rate is very fast relative to. 따라서, 제1 식각 용액의 이동 채널이 상대적으로 좁더라도, 제1 마스킹부(132)의 식각은 매우 빠른 속도로 진행될 수 있다. Thus, even if the flow channel of the first etching solution is relatively narrow, the etching of the first masking section 132 may proceed very rapidly.

제1 마스킹부(132)가 제거되면, 그 다음, 도 3의 (b)와 같이 제2 마스킹부(134)를 제거한다. When the first masking section 132 is removed, and then, removing the second masking unit 134 as shown in (b) of Fig. 이때, 제2 마스킹부(134)는 제2 식각 용액을 이용하여 제거할 수 있다. At this time, the second mask 134 can be removed using a second etching solution. 제2 식각 용액은 공동(145) 및 제1 마스킹부(132)가 제거된 영역을 채널로 이용하며, 또한 제거된 제2 마스킹부(134) 영역을 채널로 이용하여 기판(110)과 에피층(150) 사이로 침투할 수 있다. A second etching solution is joint 145 and the first masking section 132 a of the removed area used as a channel, and also remove the second masking unit 134, the substrate 110 by using the region to the channel and the epilayer 150 may penetrate through. 제2 식각 용액은 HF 및 BOE(Buffered Oxide Etchant) 중 적어도 하나를 포함할 수 있고, 이 경우, 제2 마스킹부(134)는 SiO 2 를 포함하는 절연 물질을 포함할 수 있다. The second etching solution can comprise at least one of HF and BOE (Buffered Oxide Etchant), In this case, the second masking unit 134 may include an insulating material including SiO 2.

SiO 2 를 포함하는 제2 마스킹부(134)의 식각률은 상대적으로 매우 느리다. Etch rate of the second masking unit 134 including the SiO 2 is relatively very slow. 특히, 종래의 경우에, 공동(145)과 마스크 패턴 자체만을 식각 용액의 이동 채널로 이용하므로, 마스크 패턴이 전체적으로 식각되기까지 장시간이 소요된다. In particular, in the conventional case, since using only a cavity 145 and the mask pattern itself the mobile channel in an etching solution, a mask pattern takes a long time until the whole etching.

반면, 본 실시예에 따르면, 공동(145)과 제2 마스킹부(134)뿐만 아니라, 제1 마스킹부(132)가 제거된 공간까지 제2 식각 용액의 이동채널로 이용될 수 있다. On the other hand, according to this embodiment, it can be used as the joint 145 and the flow channel of the second etching solution to the claim as well as a second masking unit 134, the first masking section 132 is removed space. 또한, 제1 마스킹부(132)가 제거된 공간의 스케일은 공동(145)의 스케일보다 현저히 클 수 있다. In addition, the scale of the first masking section 132 the removed area can be significantly larger than the scale of the cavity (145). 따라서, 제2 식각 용액이 기판(110)과 에피층(150) 사이로 매우 빠르게 침투할 수 있어서, 제2 마스킹부(134)가 식각되어 제거되는 시간이 매우 단축될 수 있다. Thus, the second according to the etching solution penetrates very quickly between the substrate 110 and the epi layer 150, a second masking part has to be very shortened time 134 is removed by etching.

본 실시예는 제1 마스킹부(132) 식각 공정을 포함하지만, 상기 제1 마스킹부(132)를 식각하여 제거하는 시간은 상대적으로 매우 짧으므로, 전체적인 마스크 패턴(130)을 식각하여 제거하는 시간이 단축될 수 있다. This embodiment is the time to the first masking section 132 includes an etching process, but the time of removing by etching said first masking section 132 is therefore relatively very short, the removal by etching the entire mask pattern 130 this can be shortened. 그러므로, 기판(110) 분리 공정 시간이 매우 단축될 수 있으며, 대면적 기판 분리가 가능하다. Therefore, the substrate 110 and the separation process time can be greatly shortened, and it is possible to separate a large area substrate. 이에 따라, 기판을 분리하기 전에 에피층(150)을 소자 영역으로 분할하지 않고도, 단시간 내에 기판(110)을 에피층(150)으로부터 분리할 수 있다. Accordingly, the substrate 110 without having in a short time to divide the epitaxial layer 150 in device regions before removing the substrate can be separated from the epitaxial layer 150.

더욱이, 기판 분리 시 활성층(153)의 측면이 식각 용액에 노출되는 시간이 상대적으로 짧아지므로, 식각 용액에 의해 활성층(153)이 손상되는 것을 방지할 수 있다. Furthermore, this time the side of the substrate upon separation active layer 153 is exposed to the etching solution can be therefore relatively short, preventing the active layer 153 is damaged by the etching solution. 따라서, 본 실시예의 제조 방법을 통해 제조된 반도체 소자의 효율 및 신뢰성 감소를 방지할 수 있다. Therefore, it is possible to prevent a reduction in the efficiency and reliability of the semiconductor device manufactured by the manufacturing method of the present embodiment.

도 3의 (a) 및 (b)를 참조하여 설명한 바와 같이, 마스크 패턴(130)이 제거되면 기판(110)이 에피층(150)으로부터 분리된다. As described with reference to (a) and (b) of Figure 3, if the mask pattern 130 is removed, the substrate 110 is separated from the epitaxial layer 150. 덧붙여, 상기 기판(110)을 분리하는 것은, 마스크 패턴(130)을 식각하여 제거한 후, 응력을 가하는 것을 더 포함할 수 있다. In addition, the separation of the substrate 110 is removed, and then by etching the mask pattern 130, may further include applying a stress.

마스크 패턴(130)이 제거되고 기판(110)이 분리됨에 따라, 제1 질화물 반도체층(151)의 표면에 잔류하는 희생층(120)이 남아있을 수 있다. In accordance with the mask pattern 130 is removed, and the substrate 110 is separated, the sacrificial layer 120 remaining on the surface of the first nitride semiconductor layer 151 may remain. 상기 잔류하는 희생층(120)은 건식 식각 등을 통해서 제거될 수 있다. The sacrificial layer 120 for the residue may be removed by dry etching or the like.

나아가, 기판 분리 후, 기판(110)이 분리된 에피층(150)의 표면을 HCl 등으로 세정할 수 있다. Furthermore, after separating the substrate, the epi surface of the substrate layer 150, a 110, a separation may be washed with HCl and the like. 또한, 제1 질화물 반도체층(151)이 언도프트 층을 포함하는 경우, 상기 언도프트 층은 건식 식각 등으로 제거될 수 있다. In addition, if the first including a nitride semiconductor layer (151) is soft layer undoped, the undoped layer is soft and can be removed by dry etching such as.

다음, 도 4의 (a)를 참조하면, 제1 질화물 반도체층(151) 표면에 러프니스(R)를 형성한다. Referring to (a) of Figure 4, to form a roughness (R) on the surface of the first nitride semiconductor layer 151. 또한, 제1 질화물 반도체층(151)은 오목부(151a)와 돌출부(151b)를 갖는 요철 패턴 포함할 수 있다. Further, in the first nitride semiconductor layer 151 may include the concave-convex pattern having a recess (151a) with the projection (151b). 도 4는 도 1 내지 도 3과는 달리, 지지 기판(180)이 하부에 위치하는 것으로 도시하였다. 4 is shown that is located below, unlike Fig. 1 to Fig. 3, the support substrate 180.

제1 질화물 반도체층(151)의 표면은 마스크 패턴(130)의 형태에 대응하는 요철 패턴을 포함할 수 있다. Surface of the first semiconductor layer 151 may include a concave-convex pattern corresponding to the shape of the mask pattern 130. 특히, 상기 요철 패턴의 돌출부(151b)는 두 단계로 돌출된 형태를 가질 수 있다. In particular, the projecting portion (151b) of said concave-convex pattern may have a shape protruding in two stages.

한편, 제1 질화물 반도체층(151) 표면에 러프니스(R)를 형성함으로써, 상기 표면의 거칠기를 증가시킬 수 있다. On the other hand, by forming the first roughness (R) on the surface of the first nitride semiconductor layer 151, it is possible to increase the roughness of the surface. 러프니스(R)는 광전 화학(PEC) 식각 등의 습식 식각을 이용하여 형성될 수 있다. Roughness (R) may be formed using a wet etch such as a photoelectric chemical (PEC) etching. 상기 러프니스(R)에 의하여 활성층(153)에서 방출된 광의 광 추출 효율이 개선될 수 있다. By the roughness (R) can be improved light extraction efficiency of the light emitted from the active layer 153.

도 4의 (b)를 참조하면, 에피층(150)을 패터닝하여, 적어도 하나의 소자 영역 분리홈(210)을 형성한다. Referring to Figure 4 (b), by patterning the epitaxial layer 150, and forming at least one device region separation groove 210. 이에 따라, 에피층(150)은 적어도 하나의 소자 영역(200)으로 분할될 수 있다. In this way, epitaxial layer 150 may be divided into at least one device region (200).

기판 분리 공정에서, 기판과 접하는 반도체층의 테두리 부분은 분리 시 스트레스가 집중되어 깨짐 등의 손상(chipping)이 발생할 수 있다. In substrate separation process, edge portions of the semiconductor layer in contact with the substrate may cause damage (chipping), such as a concentrate separated in stress cracking. 특히, 종래에는 마스크 패턴의 식각 시간을 단축시키기 위하여 기판 분리 전에 에피층을 소자영역으로 분리하였다. In particular, it is conventional to separate the epitaxial layer prior to the substrate separated in order to shorten the etching time of the mask pattern in the element region. 이에 따라, 소자영역의 반도체층에 손상이 생겨 이로부터 제조된 반도체 소자의 효율 및 신뢰성이 감소될 수 있었다. In this way, damage to the semiconductor layer of the device region could be the efficiency and reliability of the semiconductor device prepared therefrom decreases emerged.

그러나, 본 실시예에 따르면, 에피층(150)을 소자영역으로 분할하지 않고도 상대적으로 단시간 내에 마스크 패턴(130)을 제거할 수 있으므로, 기판(110)을 분리한 후에 에피층(150)을 소자영역(200)으로 분리할 수 있다. However, the device of the epi layer 150, since it is possible to remove the epi layer mask pattern 130 in a short period of time (150) relative without divided into a device area, after separating the substrate 110 according to this embodiment region can be isolated as 200. 따라서, 기판 분리 시에 전체 에피층(150)의 테두리 부분에만 치핑과 같은 손상이 발생되고, 에피층(150)의 내측 부분에 위치하는 소자영역(200)들의 반도체층들(151, 153, 155)은 기판 분리 공정에서 손상되지 않는다. Therefore, the only causes damage such as chipping rims of the entire epitaxial layer 150 during the substrate separation, the semiconductor layers of the device region 200 which is located in the inner portion of the epitaxial layer (150, 151, 153, 155 ) it is not damaged in the substrate separation process. 그러므로, 상기 소자영역(200)으로부터 제조된 발광 다이오드 칩의 손상을 최소화할 수 있고, 효율 및 신뢰성 저하를 방지할 수 있다. Therefore, it is possible to minimize the damage to the light-emitting diode chip produced from the device region 200, it is possible to prevent the efficiency and the reliability decreases. 또한, 본 실시예에 따르면, 전체적인 공정 수율도 향상될 수 있다. In addition, according to this embodiment, it can also be improved overall process yield.

이어서, 도 4의 (c)를 참조하면, 소자 영역(200)을 덮는 패시베이션층(195) 및 전극(190)을 형성한다. Subsequently, referring to (c) of Figure 4, to form the device region 200, a passivation layer 195 and the electrode 190 for covering the.

패시베이션층(195)은 소자 영역(200)을 외부로부터 보호한다. The passivation layer 195 protects the device region 200 from the outside. 패시베이션층(195)은 소자 영역(200)의 표면을 따라 형성될 수 있고, 나아가, 러프니스(R) 상에 형성된 패시베이션층(195) 부분은 러프니스(R)보다 완만한 형태로 형성될 수 있다. The passivation layer 195 may be formed along the surface of the element region 200, and further, roughness passivation layer (195) portion formed on a (R) can be formed in a gentle shape than the roughness (R) have.

상기 패시베이션층(195)은 TiO 2 , Al 2 O 3 , 또는 SiN x 를 포함할 수 있으며, 또한, SiO 2 또는 SiN x 를 포함하는 다층 구조로 형성될 수 있다. The passivation layer 195 may include TiO 2, Al 2 O 3, or SiN x, also, it may be formed of a multilayer structure including a SiO 2 or SiN x. 또한, 소자 영역(200)의 측면에 위치하는 패시베이션층(195)은 SiO 2 와 TiO 2 를 반복하여 적층한 DBR(Distributed Bragg Reflector)로 형성될 수 있다. In addition, the passivation layer 195 positioned on the side of the device region 200 may be formed of a (Distributed Bragg Reflector) DBR are stacked repeatedly to SiO 2 and TiO 2. 이 경우, 상기 DBR에 의해 광이 반사될 수 있으며, 따라서 대부분의 광은 소자 영역(200)의 상면을 통해서 외부로 방출될 수 있다. In this case, the light may be reflected by the DBR, and thus most of the light through the top surface of the device region 200 may be released to the outside.

한편, 전극(190)은 제1 질화물 반도체층(151) 상에 형성될 수 있다. On the other hand, electrode 190 may be formed on the first semiconductor layer 151. 나아가, 전극(190)을 형성하기 전에, 패시베이션층(195)의 일부 영역을 제거하여 소자 영역(200)을 노출시켜 전극 형성 영역을 형성할 수 있다. Further, before forming the electrode 190, to expose the device region 200 by removing a portion of the passivation layer 195 can be formed in the electrode formation region. 전극(190)은 전극 패드 및 전극 연장부를 포함할 수 있으며, 이에 따라 전류 분산 효과를 개선시킬 수 있다. Electrodes 190 may be may comprise parts of the electrode pad and the electrode extension, thereby improving the current spreading effect according.

도 5를 참조하면, 소자영역 분리홈(210) 아래에 위치하는 지지 기판(180), 금속층(160) 및 본딩층(170)의 부분을 분할하면, 적어도 하나의 발광 다이오드 칩(300)이 제공된다. 5, the device region separation grooves 210 to divide the portion of the supporting substrate 180, the metal layer 160 and bonding layer 170 which is located below, provided with at least one light emitting diode chip 300 do. 지지 기판(180), 금속층(160) 및 본딩층(170)은 레이저 스크라이빙 등을 이용하여 분할될 수 있다. A supporting substrate 180, the metal layer 160 and bonding layer 170 may be divided by using a laser scriber.

도 6 내지 도 10은 본 발명의 또 다른 실시예에 따른 기판 분리 방법 및 반도체 소자 제조 방법을 설명하기 위한 단면도들이다. 6 to 10 are sectional views illustrating a separation method and a substrate the semiconductor device manufacturing method according to still another embodiment of the present invention.

도 6 내지 도 10을 참조하여 설명하는 기판 분리 방법 및 반도체 소자 제조 방법(이하, 실시예 2)은, 도 1 내지 도 5를 참조하여 설명한 실시예(이하, 실시예 1)와 대체로 유사하다. Substrate separation method and a semiconductor device manufacturing method described with reference to FIGS. 6 to 10 (hereinafter referred to as Example 2), it is generally similar and also the embodiments described with reference to FIGS. 1 to 5 (below, Example 1). 이하, 양 실시예에 있어서의 차이점을 중심으로 설명한다. It will be described below with the focus on the differences in both embodiments.

도 6을 참조하면, 기판(110) 상에 마스킹 영역(135)과 오프닝 영역(137)을 갖는 마스크 패턴(130)을 형성한다. Referring to Figure 6, to form a mask pattern 130 having a masked area 135, and the opening region 137 on the substrate 110. 나아가, 상기 마스크 패턴(130)을 형성하기 전에, 기판(110) 상에 버퍼층(125)을 더 형성할 수 있다. Further, before the formation of the mask pattern 130 may be further formed on the buffer layer 125 on a substrate 110.

본 실시예의 기판 분리 방법 및 반도체 소자 제조 방법은, 실시예 1과 달리 희생층(120)을 형성하는 것을 포함하지 않는다. In this embodiment the substrate separation method and a semiconductor device manufacturing method, unlike the embodiment 1 does not include the formation of a sacrificial layer (120). 또한, 희생층(120)을 형성하지 않으므로, 희생층(120)을 부분적으로 식각하여 미세 공동을 형성하는 것 역시 포함하지 않는다. In addition, it does not include that which does not form a sacrificial layer 120, by partially etching the sacrificial layer 120 to form a cavity too fine.

구체적으로, 도 6의 (a)를 참조하면, 기판(110) 상에 버퍼층(125)을 형성할 수 있다. Specifically, it is possible to form the buffer layer 125 on the reference to Figure 6 (a), the substrate (110).

상기 버퍼층(125)은 저온 버퍼층과 고온 버퍼층을 포함할 수 있다. The buffer layer 125 may include a low-temperature buffer layer and a high temperature buffer layer. 또한, 후술하는 에피층(150) 성장에 있어서, 버퍼층(125)은 시드층으로 이용될 수 있다. In addition, in the epi layer 150 is grown to be described later, the buffer layer 125 may be used as a seed layer.

이어서, 도 6의 (b) 및 (c)를 참조하면, 제1 마스킹부(132) 및 제2 마스킹부(134)를 형성하여 마스크 패턴(130)을 형성한다. Then, to form the (b) and (c) Referring to, to form a first masking part 132 and the second masking unit 134, the mask pattern 130 of FIG. 마스크 패턴(130)의 형성 방법은 실시예 1에서 설명한 것과 대체로 동일하므로, 이하 상세한 설명은 생략한다. Method for forming a mask pattern 130, so substantially the same as that described in Example 1, the following detailed description thereof will be omitted.

다만, 본 실시예 2는 공동(145)을 형성하지 않으므로, 오프닝 영역(137)의 폭(L)을 조절하여 에피층(150)의 형성 및 기판 분리를 더욱 용이하게 할 수 있다. However, the second embodiment does not form a cavity 145, it is possible to further facilitate the formation and isolation of epi-layer substrate 150 by adjusting the width (L) of the opening region 137. 후속 공정에 있어서, 오프닝 영역(137)은 에피층(150) 성장의 시드로 역할할 수 있고, 또한, 마스크 패턴(130) 제거 후에 에피층(150)과 기판(110)을 접합하는 역할을 할 수 있다. In the subsequent step, the opening area 137 may serve as a seed for growing the epi layer 150, and, after the mask pattern 130 is removed to serve to bond the epitaxial layer 150 and the substrate 110 can. 그러므로, 먼저, 오프닝 영역(137)은 에피층(150)이 성장되도록 시드로서 기능할 수 있는 정도의 폭을 갖는 것이 바람직하다. Therefore, the first opening region 137 preferably has a width of approximately that can function as a seed to grow the epitaxial layer 150. 이에 더하여, 마스크 패턴(130) 제거 후에, 기판(110)을 에피층(150)으로부터 용이하게 분리하기 위하여 접합 면적이 최소화되는 것이 바람직하다. In addition, it is preferred that the bonded area to minimize after the mask pattern 130 is removed, and easily separate the substrate 110 from the epitaxial layer 150. 따라서, 오프닝 영역(137)의 폭(L)은 0.5 내지 2㎛로 형성될 수 있으며, 나아가, 약 1㎛로 형성될 수 있다. Accordingly, the width (L) of the opening region 137 may be formed of 0.5 to 2㎛, further, it may be formed of about 1㎛. 다만, 본 발명이 이에 한정되는 것은 아니다. However, the present invention is not limited thereto.

도 7의 (a)를 참조하면, 버퍼층(125) 상에 마스크 패턴(130)을 덮는 에피층(150)을 형성한다. Referring to (a) 7 to form an epitaxial layer 150 that covers the mask pattern 130 on the buffer layer 125. 상기 에피층(150)은 제1 질화물 반도체층(151), 활성층(153) 및 제2 질화물 반도체층(155)을 포함할 수 있다. The epitaxial layer 150 may include a first nitride semiconductor layer 151, active layer 153 and the second nitride semiconductor layer 155. 이어서, 도 7의 (b)를 참조하면, 에피층(150) 상에 금속층(160) 및 지지 기판(180)을 형성할 수 있고, 나아가, 금속층(160)과 지지 기판(180) 사이에 본딩층(170)을 더 형성할 수 있다. Subsequently, referring to (b) of 7, it is possible to form the metal layer 160 and the supporting substrate 180 on the epi layer 150, and further, the bonding between the metal layer 160 and the supporting substrate 180 It may further form a layer (170).

도 7의 과정은 도 2 및 도 3을 참조하여 설명한 것과 대체로 동일하므로, 상세한 설명은 생략한다. Figure 7 is a process of, so substantially the same as those described with reference to FIGS. 2 and 3, a detailed description thereof will be omitted.

다음, 도 8의 (a) 및 (b)를 참조하면, 제1 식각 용액을 이용하여 제1 마스킹부(132)를 제거하고, 이어서, 제2 식각 용액을 이용하여 제2 마스킹부(134)를 제거한다. Referring to (a) and (b) of Figure 8, the first using an etching solution to remove the first masking section 132, and subsequently, a second masking unit 134 by using the etching solution to be removed. 이 후, 도 8의 (c)를 참조하면, 기판(110)을 에피층(150)으로부터 분리한다. After this, with reference to (c) of Figure 8, and separates the substrate 110 from the epitaxial layer 150. 특히, 본 실시예는 희생층(120) 및 공동(145)을 포함하지 않으므로, 기판(110)을 에피층(150)으로부터 분리하는 것은, 기판(110)과 에피층(150) 사이에 응력을 가하는 것을 더 포함할 수 있다. In particular, the stresses between this embodiment the sacrificial layer 120 and the cavity does not contain the 145, is to separate the substrate 110 from the epitaxial layer 150, the substrate 110 and the epi layer 150 It may further include applying.

상기 마스크 패턴(130)을 화학 식각하여 제거하는 것은, 실시예 1에서 설명한 바와 대체로 동일하므로, 상세한 설명은 생략한다. It is the mask pattern 130 is removed by chemical etching, conducted, so generally the same as described in Example 1, a detailed description thereof will be omitted.

도 9 및 도 10을 참조하면, 기판이 분리된 에피층(150) 상에 러프니스(R)를 형성하고, 에피층(150)을 패터닝하여 소자 영역(200)으로 분할한다. When 9 and 10, forming a roughness (R) on the epitaxial layer 150, the substrate is separated, by patterning the epitaxial layer 150 is divided into a device region (200). 이 후, 소자 영역(200)을 덮는 패시베이션층(195) 및 전극(190)을 형성하고, 소자영역 분리홈(210) 아래에 위치하는 지지 기판(180), 금속층(160) 및 본딩층(170)의 부분을 분할한다. Thereafter, element region 200 to cover the passivation layer 195 and to form the electrode 190, the element region separation groove 210, the supporting substrate 180 which is located under the metal layer 160 and the bonding layer (170 ) divides the part of the. 이에 따라, 적어도 하나의 발광 다이오드 칩(300)이 제공된다. Accordingly, there is provided at least one light emitting diode chip (300). 상기 과정은 도 4 및 도 5를 참조하여 설명한 것과 대체로 동일하므로, 상세한 설명은 생략한다. Since the process is generally the same as that described with reference to Figures 4 and 5, a detailed description thereof will be omitted.

본 실시예에 따르면, 전기화학식각에 의해 희생층을 부분적으로 식각하지 않고도, 제1 마스킹부(132) 및 제2 마스킹부(134)를 포함하는 마스크 패턴(130)을 이용하여 상대적으로 크기가 증가된 공동을 용이하게 형성할 수 있다. According to this embodiment, a relatively large by using the mask pattern 130, which includes a sacrificial layer in part without etching, part 1 masking 132 and the second masking unit 134 a by an electrochemical etch increased joint can easily be formed. 이에 따라, 기판 분리 시간이 단축되어 대면적으로 기판을 분리할 수 있다. Accordingly, the shorter the separation time, the substrate can be separated from the substrate over a large area. 또한, 재현성이 떨어지는 전기화학식각 공정을 이용하지 않으므로, 공동 형성에 있어서 공정의 재현성이 개선될 수 있다. Further, because it does not use the electrochemical etching process is less reproducible, it is possible to improve the reproducibility of the process according to cavity forming.

이상, 도 1 내지 도 10를 참조하여 설명한 실시예들에서, 기판(110)을 에피층(150)으로부터 분리한 후, 에피층(150)을 패터닝하여 소자 영역(200)으로 분할하는 것으로 설명하였다. In the above, also the embodiments described with reference to FIGS. 1 to 10, for example, after separating the substrate 110 from the epitaxial layer 150, by patterning the epitaxial layer 150 has been described by dividing the element region 200, . 다만, 본 발명은 이에 한정되지 않으며, 기판 분리 전에 에피층(150)을 패터닝하는 것을 더 포함할 수 있다. However, the invention is not limited to this, and may further include patterning the epitaxial layer (150) before separating the substrate.

예를 들어, 도 11에 도시된 바와 같이, 기판(110)을 분리하기 전에 에피층(150)을 패터닝하여 적어도 하나의 영역 분리홈(220)을 형성하는 것을 더 포함할 수 있다. For example, it may as shown in FIG. 11, by patterning the epitaxial layer (150) before separating the substrate (110) further includes forming at least one region of the separation groove 220. The 이에 따라, 에피층(150)은 복수의 반도체 구조체 영역(400)으로 분할될 수 있다. In this way, epitaxial layer 150 may be divided into a plurality of semiconductor structure area 400.

영역 분리홈(220)의 스케일은 상기 공동(145)의 스케일에 비해 현저하게 크므로, 이후의 기판 분리 공정에서 식각 용액의 이동 채널이 추가로 확보될 수 있다. The scale of the region separation groove 220 is a remarkably large compared to the scale of the cavity 145, may be secured in the substrate separation process subsequent to the addition of flow channel of the etching solution. 따라서, 상기 영역 분리홈(220)을 통해 식각 용액이 용이하게 기판 전체로 침투될 수 있어서 기판 분리 공정이 용이해질 수 있다. Therefore, in the etching solution through the region separation groove 220 can be easily penetrated into the entire substrate can be facilitated the substrate separation process.

복수의 반도체 구조체 영역(400)은 다양한 형태로 형성될 수 있고, 또한 다양한 크기를 가질 수 있다. A plurality of semiconductor constructing body region 400 may be formed in various forms, and may have a variety of sizes. 예를 들어, 도 10의 (a) 및 (b)에 도시된 것과 같이, 영역 분리홈(220)이 복수로 서로 평행하게 형성될 수 있고, 또는 복수로 서로 교차하여 형성될 수도 있다. For example, as illustrated in Figure 10 (a) and (b), and the region separation groove 220 may be parallel to each other to form a plurality, or may be formed to cross each other at a plurality. 다만, 복수의 반도체 구조체 영역(400)의 최소 크기는 이후 공정으로 형성되는 소자 영역(200)보다 큰 것이 바람직하다. However, the minimum size of a plurality of semiconductor structure area 400 is preferably greater than the element region 200 is formed in a subsequent process.

소자 영역(200)들은 반도체 구조체 영역(400)의 일부분이 제거됨으로써 형성되므로, 치핑 등의 손상이 생긴 부분은 소자 영역(200)으로 분할하는 패터닝 공정에 의하여 제거될 수 있다. Device regions 200 are therefore formed by removing a portion of the semiconductor structure area 400, a part caused damage such as chipping can be removed by a patterning step for dividing a device region 200. The 이에 따라, 소자 영역(200)의 반도체층들(151, 153, 155)은 손상되지 않아서 발광 다이오드 칩(300)의 불량을 최소화할 수 있다. In this way, semiconductor layers (151, 153, 155) of the device region 200 may be damaged because minimizing the defects of the LED chip 300. 특히, 반도체 구조체 영역(400)의 내측 부분으로부터 형성된 소자 영역(200)들은 더욱 손상되지 않는다. In particular, the element region 200 formed from an inner portion of the semiconductor structure area 400 are not further damaged. 따라서, 본 실시예에 따르면, 발광 다이오드 칩 제조 공정 수율을 개선시킬 수 있다. Therefore, according to this embodiment, it is possible to improve the light-emitting diode chip manufacturing process yield.

이상에서, 본 발명의 다양한 실시예들에 대하여 설명하였지만, 상술한 다양한 실시예들 및 특징들에 본 발명이 한정되는 것은 아니고, 본 발명의 특허청구범위에 의한 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변형과 변경이 가능하다. In the above, has been described with respect to various embodiments of the present invention, it is not the present invention to the various above-described embodiments and features defined, the various may be made without departing from the scope of the claims of the present invention It can be modified and changed.

Claims (27)

  1. 기판을 준비하고; Preparing the substrate;
    상기 기판 상에 희생층을 형성하고; Forming a sacrificial layer on the substrate;
    상기 희생층 상에 마스킹 영역과 오프닝 영역을 갖는 마스크 패턴을 형성하고; Forming a mask pattern having the mask area and the opening area on the sacrificial layer;
    상기 희생층을 부분적으로 식각하여 상기 희생층 내에 미세 공동을 형성하고; By partially etching the sacrificial layer to form the micro-cavity in the sacrificial layer;
    상기 희생층 상에 상기 마스크 패턴을 덮는 에피층을 형성하고; On the sacrificial layer to form an epitaxial layer covering the mask pattern;
    상기 기판을 상기 에피층으로부터 분리하는 것을 포함하고, Involves separating the substrate from the epitaxial layer,
    상기 마스크 패턴의 마스킹 영역은 제1 마스킹부 및 제2 마스킹부를 포함하며, 상기 제1 마스킹부 및 제2 마스킹부는 서로 다른 물질을 포함하는 기판 분리 방법. Substrate separation method of masking regions of said mask pattern includes a first masking unit and second masking unit comprises, wherein the first masking unit and second masking unit different materials.
  2. 청구항 1에 있어서, The method according to claim 1,
    상기 마스크 패턴을 형성하는 것은, The formation of the mask pattern,
    상기 희생층 상에 부분적으로 제1 마스킹부를 형성하고, Partially on the sacrificial layer, and forming a first masking unit,
    상기 제1 마스킹부를 덮는 제2 마스킹부를 형성하는 것을 포함하는 기판 분리 방법. Substrate separation method includes forming the first mask part covering the second masking.
  3. 청구항 2에 있어서, The method according to claim 2,
    상기 제2 마스킹부는 제1 마스킹부의 상면 및 측면을 덮는 기판 분리 방법. The second masking unit substrate separation method that covers the upper surface and side surface of the first mask.
  4. 청구항 3에 있어서, The method according to claim 3,
    상기 제2 마스킹부의 적어도 일부는 상기 제1 마스킹부로부터 연장하여 상기 희생층 상면을 덮는 기판 분리 방법. The second masking section at least in part, how the separator plate to cover the upper surface of the sacrificial layer to extend from the portion of the first mask.
  5. 청구항 2에 있어서, The method according to claim 2,
    상기 제1 마스킹부는 상기 제2 마스킹부에 의해 상기 에피층으로부터 이격된 기판 분리 방법. The first masking section how separate the substrate away from the epitaxial layer by a portion the second masking.
  6. 청구항 1에 있어서, The method according to claim 1,
    상기 제1 마스킹부는 금속을 포함하고, The first masking section comprises a metal,
    상기 제2 마스킹부는 절연 물질을 포함하는 기판 분리 방법. Substrate separation method that includes the second masking portions of insulating material.
  7. 청구항 6에 있어서, The method according to claim 6,
    상기 금속은 Ti 및 Cr 중 적어도 하나를 포함하고, The metal may include at least one of Ti and Cr,
    상기 절연 물질은 SiO 2 를 포함하는 기판 분리 방법. The insulating material substrate separation method that includes SiO 2.
  8. 청구항 1에 있어서, The method according to claim 1,
    상기 희생층을 부분적으로 식각하는 것은 전기화학식각(ECE)을 이용하는 것을 포함하는 기판 분리 방법. The substrate separation method which comprises using an electrochemical etching (ECE) is partially etched in the sacrificial layer.
  9. 청구항 1에 있어서, The method according to claim 1,
    상기 기판을 상기 에피층으로부터 분리하는 것은, The separation of the substrate from the epitaxial layer,
    제1 식각 용액을 이용하여 제1 마스킹부를 식각하고, First by using the etching solution, etching the first masking unit,
    제2 식각 용액을 이용하여 제2 마스킹부를 식각하는 것을 포함하는 기판 분리 방법. The substrate separation method, which comprises etching the second masking portion by using a second etching solution.
  10. 청구항 9에 있어서, The method according to claim 9,
    상기 제1 식각 용액에 의한 상기 제1 마스킹부의 식각률은 상기 제2 식각 용액에 의한 상기 제2 마스킹부의 식각률보다 빠른 기판 분리 방법. The first etch rate of the first masking portion by the etching solution is the second substrate and the second fast separation method removal rate than the masked portion by the etching solution.
  11. 청구항 9에 있어서, The method according to claim 9,
    상기 제1 식각 용액은 HCl 및 H 2 SO 4 The first etch solution is HCl and H 2 SO 4 중 적어도 하나를 포함하고, Of the includes at least one,
    상기 제2 식각 용액은 HF 및 BOE(Buffered Oxide Etchant) 중 적어도 하나를 포함하는 기판 분리 방법. The second etch solution is substrate separation method includes at least one of HF and BOE (Buffered Oxide Etchant).
  12. 기판을 준비하고; Preparing the substrate;
    상기 기판 상에 마스킹 영역과 오프닝 영역을 갖는 마스크 패턴을 형성하고; And forming a mask pattern having the mask area and the opening area on the substrate;
    상기 기판 상에 상기 마스크 패턴을 덮는 에피층을 형성하고; And forming the epitaxial layer covering the mask pattern on the substrate;
    상기 기판을 상기 에피층으로부터 분리하는 것을 포함하고, Involves separating the substrate from the epitaxial layer,
    상기 마스크 패턴의 마스킹 영역은 제1 마스킹부 및 제2 마스킹부를 포함하며, 상기 제1 마스킹부 및 제2 마스킹부는 서로 다른 물질을 포함하는 기판 분리 방법. Substrate separation method of masking regions of said mask pattern includes a first masking unit and second masking unit comprises, wherein the first masking unit and second masking unit different materials.
  13. 청구항 12에 있어서, The method according to claim 12,
    상기 마스크 패턴을 형성하는 것은, The formation of the mask pattern,
    상기 기판 상에 부분적으로 제1 마스킹부를 형성하고, Partly forming a first masking section on the substrate,
    상기 제1 마스킹부를 덮는 제2 마스킹부를 형성하는 것을 포함하는 기판 분리 방법. Substrate separation method includes forming the first mask part covering the second masking.
  14. 청구항 13에 있어서, The method according to claim 13,
    상기 제2 마스킹부는 제1 마스킹부의 상면 및 측면을 덮는 기판 분리 방법. The second masking unit substrate separation method that covers the upper surface and side surface of the first mask.
  15. 청구항 13에 있어서, The method according to claim 13,
    상기 기판을 상기 에피층으로부터 분리하는 것은, The separation of the substrate from the epitaxial layer,
    제1 식각 용액을 이용하여 제1 마스킹부를 식각하고, 제2 식각 용액을 이용하여 제2 마스킹부를 식각하는 것을 포함하는 기판 분리 방법. Separating the first substrate which comprises a first etch mask portions by an etching solution, etching the second masking unit using the second etching solution.
  16. 청구항 15에 있어서, The method according to claim 15,
    상기 기판을 상기 에피층으로부터 분리하는 것은, The separation of the substrate from the epitaxial layer,
    상기 마스크 패턴을 화학 식각한 후에, 상기 기판과 상기 에피층 사이에 응력을 가하는 것을 더 포함하는 기판 분리 방법. After chemical etching the mask pattern, the substrate separating method further comprising applying a stress between the substrate and the epitaxial layer.
  17. 청구항 12에 있어서, The method according to claim 12,
    상기 마스킹 영역은 3 내지 10㎛의 폭을 갖는 기판 분리 방법. The masked area is a substrate separation process having 3 to 10㎛ width.
  18. 청구항 17에 있어서, The method according to claim 17,
    상기 에피층은, 상기 오프닝 영역으로부터 수직 성장 및 측면 성장되고, The epi layer, and the vertical growth and lateral growth from the opening zone,
    상기 수직 성장 속도와 상기 측면 성장 속도의 비율은 1:2 내지 1:1의 범위를 갖는 기판 분리 방법. The ratio of the vertical growth rate and the lateral growth rate is 1: substrate separation method in the range of 1: 2 to 1.
  19. 청구항 12에 있어서, The method according to claim 12,
    상기 오프닝 영역은 0.5 내지 2㎛의 폭을 갖는 기판 분리 방법. The opening area substrate separation method having a width of 0.5 to 2㎛.
  20. 청구항 12에 있어서, The method according to claim 12,
    상기 마스크 패턴을 형성하기 전에, 상기 기판 상에 버퍼층을 형성하는 것을 더 포함하는 기판 분리 방법. Prior to forming the mask pattern, the substrate separating method further comprising forming a buffer layer on the substrate.
  21. 기판을 준비하고; Preparing the substrate;
    상기 기판 상에 마스킹 영역과 오프닝 영역을 갖는 마스크 패턴을 형성하고; And forming a mask pattern having the mask area and the opening area on the substrate;
    상기 기판 상에 상기 마스크 패턴을 덮는 에피층을 형성하고; And forming the epitaxial layer covering the mask pattern on the substrate;
    상기 에피층 상에 지지 기판을 형성하고; Forming a support substrate on the epitaxial layer;
    상기 기판을 상기 에피층으로부터 분리하는 것을 포함하고, Involves separating the substrate from the epitaxial layer,
    상기 마스크 패턴의 마스킹 영역은 제1 마스킹부 및 제2 마스킹부를 포함하며, 상기 제1 마스킹부 및 제2 마스킹부는 서로 다른 물질을 포함하는 반도체 소자 제조 방법. Masking areas of the mask pattern production method for a semiconductor device comprising a first masking unit and second masking, and comprising: a first masking unit and second masking unit different materials.
  22. 청구항 21에 있어서, The method according to claim 21,
    상기 마스크 패턴을 형성하는 것은, The formation of the mask pattern,
    상기 기판 상에 부분적으로 제1 마스킹부를 형성하고, Partly forming a first masking section on the substrate,
    상기 제1 마스킹부를 덮는 제2 마스킹부를 형성하는 것을 포함하는 반도체 소자 제조 방법. Method of manufacturing a semiconductor device, comprising forming the first mask part covering the second masking.
  23. 청구항 22에 있어서, The method according to claim 22,
    상기 기판을 상기 에피층으로부터 분리하는 것은, The separation of the substrate from the epitaxial layer,
    제1 식각 용액을 이용하여 제1 마스킹부를 식각하고, First by using the etching solution, etching the first masking unit,
    제2 식각 용액을 이용하여 제2 마스킹부를 식각하는 것을 포함하는 반도체 소자 제조 방법. A semiconductor device, comprising: etching the second masking portion by using a second etching solution method.
  24. 청구항 23에 있어서, The method according to claim 23,
    상기 기판을 상기 에피층으로부터 분리하기 전에, Before said epitaxial layer separated from the substrate;
    상기 에피층을 패터닝하여 적어도 하나의 영역 분리홈을 형성하는 것을 더 포함하고, 상기 에피층은 상기 적어도 하나의 영역 분리홈에 의해 복수의 반도체 구조체 영역으로 분할되는 반도체 소자 제조 방법. Further comprising forming at least one region of the separation grooves by patterning the epitaxial layer, wherein the epitaxial layer is manufactured semiconductor device that is divided into a plurality of semiconductor constructing body region by the at least one region separation groove.
  25. 청구항 24에 있어서, The method according to claim 24,
    상기 기판을 상기 에피층으로부터 분리한 후에, After removing the substrate from the epitaxial layer,
    상기 복수의 반도체 구조체 영역을 패터닝하여 적어도 하나의 소자 영역 분리홈을 형성하는 것을 더 포함하고, 상기 반도체 구조체 영역은 상기 적어도 하나의 소자 영역 분리홈에 의해 적어도 하나의 소자 영역으로 분할되는 반도체 소자 제조 방법. Further comprising forming at least one device region separation grooves by patterning the plurality of semiconductor constructing body region, wherein the semiconductor structure area is the manufacture of semiconductor devices is at least divided into a device region by the at least one device region separation groove Way.
  26. 청구항 21에 있어서, The method according to claim 21,
    상기 기판을 상기 에피층으로부터 분리한 후에, After removing the substrate from the epitaxial layer,
    상기 에피층을 패터닝하여 적어도 하나의 소자 영역 분리홈을 형성하는 것을 더 포함하고, 상기 에피층은 상기 적어도 하나의 소자 영역 분리홈에 의해 적어도 하나의 소자 영역으로 분할되는 반도체 소자 제조 방법. Further comprising forming at least one device region separation grooves by patterning the epitaxial layer, wherein the epitaxial layer is manufactured semiconductor device that is divided into at least one device region by the at least one device region separation groove.
  27. 청구항 25 또는 청구항 26에 있어서, The method according to claim 25 or claim 26,
    상기 소자 영역 분리홈 아래 부분의 지지 기판을 분할하여 적어도 하나의 발광 다이오드 칩을 형성하는 것을 더 포함하는 반도체 소자 제조 방법. Method of manufacturing a semiconductor device further comprising: forming at least one light emitting diode chip by dividing the supporting substrate of the device region separation groove bottom.
KR1020120155486A 2012-12-27 2012-12-27 Method for separating substrate and method for fabricating semiconductor device using mask pattern KR20140085198A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020120155486A KR20140085198A (en) 2012-12-27 2012-12-27 Method for separating substrate and method for fabricating semiconductor device using mask pattern

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020120155486A KR20140085198A (en) 2012-12-27 2012-12-27 Method for separating substrate and method for fabricating semiconductor device using mask pattern
PCT/KR2013/011080 WO2014104602A1 (en) 2012-12-27 2013-12-03 Substrate separation method and method for manufacturing semiconductor device using mask pattern

Publications (1)

Publication Number Publication Date
KR20140085198A true KR20140085198A (en) 2014-07-07

Family

ID=51021597

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120155486A KR20140085198A (en) 2012-12-27 2012-12-27 Method for separating substrate and method for fabricating semiconductor device using mask pattern

Country Status (2)

Country Link
KR (1) KR20140085198A (en)
WO (1) WO2014104602A1 (en)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100629859B1 (en) * 2004-05-10 2006-09-29 옵티시스 주식회사 Method for manufacturing light emitting device and light emitting device manufactured by the same
TWI438827B (en) * 2006-09-20 2014-05-21 Univ Illinois Release strategies for making printable semiconductor structures, devices and device components
US8236583B2 (en) * 2008-09-10 2012-08-07 Tsmc Solid State Lighting Ltd. Method of separating light-emitting diode from a growth substrate
TW201711095A (en) * 2009-05-12 2017-03-16 美國伊利諾大學理事會 Printed assemblies of ultrathin, microscale inorganic light emitting diodes for deformable and semitransparent displays
TWI422043B (en) * 2011-04-15 2014-01-01 Pfc Device Corp Rectifier with vertical mos structure and method manufacturing the same

Also Published As

Publication number Publication date
WO2014104602A1 (en) 2014-07-03

Similar Documents

Publication Publication Date Title
EP1759424B1 (en) Lift-off process for gan films formed on silicon carbide substrates
KR101154494B1 (en) Highly efficient group-III nitride based light emitting diodes via fabrication of structures on an N-face surface
KR100707955B1 (en) Light emitting diode and manufacturing method for the same
JP4565391B2 (en) Light emitting device and a manufacturing method thereof
CN100485978C (en) Nitride-based semiconductor light-emitting device
US20100032701A1 (en) Nitride semiconductor light emitting device and method of manufacturing the same
JP5311349B2 (en) Method for producing a GaN-based LED element of the vertical structure
EP2264795B1 (en) Light emitting diode and manufacturing method thereof
US20040235210A1 (en) Method for fabricating semiconductor devices
EP1848026B1 (en) LED having vertical structure
EP2234182B1 (en) Semiconductor light emitting element and method for manufacturing the same
EP1603171B1 (en) Resonant cavity III-nitride light emitting devices fabricated by growth substrate removal
US20040140474A1 (en) Semiconductor light-emitting device, method for fabricating the same and method for bonding the same
KR100714589B1 (en) Method for Manufacturing Vertical Structure Light Emitting Diode
US6998642B2 (en) Series connection of two light emitting diodes through semiconductor manufacture process
EP1727218A2 (en) Method of manufacturing light emitting diodes
US8546819B2 (en) Light emitting device and fabrication method thereof
EP2262011B1 (en) Light emitting device
EP2423984B1 (en) Light emitting element
US8004006B2 (en) Nitride semiconductor light emitting element
US7485482B2 (en) Method for manufacturing vertical group III-nitride light emitting device
KR100735496B1 (en) Method for forming the vertically structured gan type light emitting diode device
CN101290908A (en) Method of obtaining high-quality boundary for manufacturing semiconductor device on divided substrate
US8791483B2 (en) High efficiency light emitting diode and method for fabricating the same
US7982234B2 (en) Light emitting device and method for fabricating the same

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination