KR20140047070A - 역전된 대면적 광 추출 구조들을 갖는 디바이스 - Google Patents

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KR20140047070A
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막심 에스. 샤탈로프
알렉산더 도브린스키
마이클 슈르
레미지유스 가스카
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센서 일렉트로닉 테크놀로지, 인크
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Abstract

계면을 통한 방사의 전파를 개선하기 위한 거칠기 컴포넌트들을 포함하는 계면이 제공된다. 계면은, 제 1 특성 스케일을 갖는 프로파일링된(profiled) 제 1 표면의 제 1 변형(variation)을 제공하는 큰 거칠기 컴포넌트들의 세트를 포함하는 제 1 층의 프로파일링된 제 1 표면, 및 제 2 특성 스케일을 갖는 프로파일링된 제 2 표면의 제 2 변형을 제공하는 작은 거칠기 컴포넌트들의 세트를 포함하는 제 2 층의 프로파일링된 제 2 표면을 포함한다. 제 1 특성 스케일은 제 2 특성 스케일보다 대략 수십 배 크다. 표면들이 접착 재료를 사용하여 함께 접착될 수 있으며, 충전 재료가 또한 계면에 존재할 수 있다.

Description

역전된 대면적 광 추출 구조들을 갖는 디바이스{DEVICE WITH INVERTED LARGE SCALE LIGHT EXTRACTION STRUCTURES}
관련 출원들에 대한 참조
본 출원은, "Light Emitting Diodes with Improved Extraction"이라는 명칭으로 2011년 6월 15일에 출원되어 함께 계류중인 미국 가특허출원 번호 제61/497,489호, 및 "Light Emitting Diodes with Inverted Large Scale Extraction Structures"이라는 명칭으로 2011년 7월 22일에 출원되어 함께 계류중인 미국 가특허출원 번호 제61/510,603호에 대한 이익을 주장하며, 이들 둘 모두가 본 명세서에 참조로써 포함된다.
기술분야
본 발명은 전반적으로 방출 디바이스들에 관한 것으로서, 보다 구체적으로, 개선된 광 추출부를 갖는 방출 디바이스에 관한 것이다.
발광 다이오드들(LED들) 및 레이저 다이오드들(LD들)과 같은 반도체 방출 디바이스들은 III-V족 반도체들로 구성된 고상(solid state) 방출 디바이스들을 포함한다. III-V족 반도체들의 서브세트(subset)는 III족 질화물 합금(nitride alloy)들을 포함할 수 있으며, 이들은, 인듐(In), 알루미늄(Al), 갈륨(Ga), 및 질소(N)의 이원(binary), 3원(ternary), 및 4원(quaternary) 합금들을 포함할 수 있다. 예시적인 III족 질화물 기반 LED들 및 LD들은 InyAlxGa1 -x- yN의 형태일 수 있으며, 여기서 x 및 y는 주어진 원소의 몰 분율(molar fraction)을 나타내고, 0≤x, y≤1, 및 0≤x+y≤1이다. 다른 예시적인 III족 질화물 기반 LED들 및 LD들은 붕소(B) 질화붕소(BN)에 기반하며, GazInyAlxB1 -x-y- zN의 형태일 수 있고, 여기에서 0≤x, y, z≤1, 및 0≤x+y+z≤1이다.
LED는 전형적으로 반도체 층(layer)들로 구성된다. LED의 동작시, 도핑된 층들에 걸쳐 인가되는 바이어스는 활성층 내로의 전자들 및 홀(hole)들의 주입을 야기하며, 활성층에서의 전자-홀의 재결합은 광 생성을 가져온다. 광은 균일한 각도 분포를 가지고 생성되며, 모든 방향들로 반도체 층들을 가로지름으로써 LED 다이를 벗어난다. 각각의 반도체 층은 다양한 원소들에 대하여 특정한 몰 분율들의 조합을 가지며, 이는 층의 광학적 속성들에 영향을 준다. 특히, 층의 굴절율 및 흡수 특성이 반도체 합금의 몰 분율에 민감하다.
2개의 층들 사이의 계면(interface)이 반도체 헤테로 접합으로서 규정된다. 계면에서, 몰 분율들의 조합이 이산량으로 변화하는 것으로 추정된다. 몰 분율들의 조합이 연속적으로 변화하는 층은 단계적(graded)으로 지칭된다. 반도체 합금들의 몰 분율들의 변화들은 밴드 갭(band gap) 제어를 가능하게 하지만, 이는 재료들의 광학적 속성들의 급격한 변화들을 초래하고 광 트래핑(light trapping)을 야기할 수 있다. 층들 사이의, 그리고 기판과 기판의 환경(surrounding)들 사이의 굴절률(index of refraction)의 변화가 클수록 더 작은 내부 전반사(total internal reflection: TIR) 각을 가져온다(광이 높은 굴절률(refractive index)의 재료로부터 더 낮은 굴절률을 갖는 재료로 이동할 때). 작은 TIR 각은 계면 경계들로부터 반사되는 광선들의 큰 프랙션(fraction)을 가져오며, 그럼으로써 층들 또는 LED 금속 접촉부들에 의한 광 트래핑 및 후속 흡수를 야기한다.
계면에서의 거칠기는, 이를 통해 광이 내부 전반사 없이 계면으로부터 벗어날 수 있는 추가적인 표면들을 제공함으로써 광 트래핑의 부분적인 완화를 허용한다. 그럼에도 불구하고, 프레넬 손실(Fresnel loss)들에 기인하여, 광이 TIR을 겪지 않더라도, 광이 부분적으로만 계면을 통해 전달될 수 있을 뿐이다. 프레넬 손실들은 모든 광 입사각들에 대해 계면에서 부분적으로 반사되는 광과 연관된다. 계면의 각각의 면(side) 상의 재료들의 광학적 속성들이 전달되는 광의 상당한 프랙션일 수 있는 프레넬 손실들의 크기를 결정한다.
본 발명의 측면들은 계면을 통한 방사의 전파를 개선하기 위한 거칠기 컴포넌트(roughness component)들을 포함하는 계면을 제공한다. 계면은, 제 1 특성 스케일(scale)을 갖는 프로파일링된(profiled) 제 1 표면의 제 1 변형(variation)을 제공하는 큰 거칠기 컴포넌트들의 세트를 포함하는 제 1 층의 프로파일링된 제 1 표면, 및 제 2 특성 스케일을 갖는 프로파일링된 제 2 표면의 제 2 변형을 제공하는 작은 거칠기 컴포넌트들의 세트를 포함하는 제 2 층의 프로파일링된 제 2 표면을 포함한다. 제 1 특성 스케일은 제 2 특성 스케일보다 대략 수십 배 크다. 표면들이 접착 재료를 사용하여 함께 접착될 수 있으며, 충전 재료가 또한 계면에 존재할 수 있다.
본 발명의 제 1 측면은, 프로파일링된 제 1 표면을 갖는 적어도 부분적으로 투과성인 제 1 층으로서, 상기 프로파일링된 제 1 표면은 제 1 특성 스케일을 갖는 상기 프로파일링된 제 1 표면의 제 1 변형을 제공하는 큰 거칠기 컴포넌트들의 세트를 포함하는, 상기 적어도 부분적으로 투과성인 제 1 층; 및 상기 프로파일링된 제 1 표면에 인접한 프로파일링된 제 2 표면을 갖는 적어도 부분적으로 투과성인 제 2 층으로서, 상기 프로파일링된 제 2 표면은 제 2 특성 스케일을 갖는 상기 프로파일링된 제 2 표면의 제 2 변형을 제공하는 작은 거칠기 컴포넌트들의 세트를 포함하는, 상기 적어도 부분적으로 투과성인 제 2 층을 포함하며, 상기 제 1 특성 스케일은 상기 제 2 특성 스케일보다 대략 수십 배 큰, 디바이스를 제공한다.
본 발명의 제 2 측면은, 적어도 부분적으로 투과성인 제 1 및 제 2 층들 사이의 계면을 설계하는 단계로서, 상기 계면은: 상기 적어도 부분적으로 투과성인 제 1 층의 프로파일링된 제 1 표면으로서, 상기 프로파일링된 제 1 표면은 제 1 특성 스케일을 갖는 상기 프로파일링된 제 1 표면의 제 1 변형을 제공하는 큰 거칠기 컴포넌트들의 세트를 포함하는, 상기 프로파일링된 제 1 표면; 및 상기 프로파일링된 제 1 표면에 인접한 상기 적어도 부분적으로 투과성인 제 2 층의 프로파일링된 제 2 표면으로서, 상기 프로파일링된 제 2 표면은 제 2 특성 스케일을 갖는 상기 프로파일링된 제 2 표면의 제 2 변형을 제공하는 작은 거칠기 컴포넌트들의 세트를 포함하는, 상기 프로파일링된 제 2 표면을 포함하며, 상기 제 1 특성 스케일은 상기 제 2 특성 스케일보다 대략 수십 배 크다.
본 발명의 제 3 측면은, 방사를 생성하도록 구성된 활성 영역; 프로파일링된 제 1 표면을 갖는 적어도 부분적으로 투과성인 제 1 층으로서, 상기 프로파일링된 제 1 표면은 제 1 특성 스케일을 갖는 상기 프로파일링된 제 1 표면의 제 1 변형을 제공하는 큰 거칠기 컴포넌트들의 세트를 포함하는, 상기 적어도 부분적으로 투과성인 제 1 층; 및 상기 프로파일링된 제 1 표면에 인접한 프로파일링된 제 2 표면을 갖는 적어도 부분적으로 투과성인 제 2 층으로서, 상기 프로파일링된 제 2 표면은 제 2 특성 스케일을 갖는 상기 프로파일링된 제 2 표면의 제 2 변형을 제공하는 작은 거칠기 컴포넌트들의 세트를 포함하는, 상기 적어도 부분적으로 투과성인 제 2 층을 포함하며, 상기 제 1 특성 스케일은 상기 제 2 특성 스케일보다 대략 수십 배 크고, 상기 활성 영역에 의해 생성된 방사는 상기 적어도 부분적으로 투과성인 제 1 층에 진입하기 전에 상기 부분적으로 투과성인 제 2 층을 통과하는, 방출 디바이스를 제공한다.
본 발명의 예시적인 측면들은 본 명세서에서 설명되는 문제점들의 하나 이상을 및/또는 논의되지 않은 하나 이상의 다른 문제점들을 해결하도록 설계된다.
본 발명의 이러한 그리고 다른 특징들이, 본 발명의 다양한 측면들을 묘사하는 첨부된 도면들과 함께, 다음의 본 발명의 다양한 측면들에 대한 상세한 설명으로부터 더 용이하게 이해될 수 있을 것이다.
도 1은 일 실시예에 따른 예시적인 방출 디바이스의 개략적인 구조를 도시한다.
도 2는 일 실시예에 따른 예시적인 계면의 분해도를 도시한다.
도 3은 일 실시예에 따른 예시적인 계면의 개략도를 도시한다.
도 4a 내지 도 4c는 실시예들에 따른 예시적인 큰 거칠기 컴포넌트들 및 대응하는 강도의 예시적인 극도표(polar plot)를 도시한다.
도 5는 일 실시예에 따른 회로를 제조하기 예시적인 위한 순서도를 도시한다.
도면들이 스케일링될 필요가 없을 수 있다는 것에 주의해야 한다. 도면들은 본 발명의 전형적인 측면들만을 묘사하도록 의도되며, 따라서, 본 발명의 범위를 제한하는 것으로 간주되지 않아야 한다. 도면들 내에서, 동일한 도면부호는 도면들 사이에서 동일한 구성요소들을 나타낸다.
이상에서 언급된 바와 같이, 본 발명의 측면들은 계면을 통한 방사의 전파를 개선하기 위한 거칠기 컴포넌트들을 포함하는 계면을 제공한다. 계면은, 제 1 특성 스케일을 갖는 프로파일링된 제 1 표면의 제 1 변형을 제공하는 큰 거칠기 컴포넌트들의 세트를 포함하는 제 1 층의 프로파일링된 제 1 표면, 및 제 2 특성 스케일을 갖는 프로파일링된 제 2 표면의 제 2 변형을 제공하는 작은 거칠기 컴포넌트들의 세트를 포함하는 제 2 층의 프로파일링된 제 2 표면을 포함한다. 제 1 특성 스케일은 제 2 특성 스케일보다 대략 수십 배 크다. 표면들이 접착 재료를 사용하여 함께 접착될 수 있으며, 충전 재료가 또한 계면에 존재할 수 있다. 크고 작은 거칠기 컴포넌트들이 광을 반사하고 굴절시키는 추가적인 표면들을 제공할 수 있으며, 계면을 통한 광 추출을 용이하게 한다. 달리 언급되지 않는다면, 본 명세서에서 사용되는 바와 같은 용어 "세트(set)"는 하나 이상(즉, 적어도 하나)을 의미하며, 구절 "임의의 해법"은 현재 공지된 또는 이후에 개발되는 해법을 의미한다.
도면들을 참조하면, 도 1은 일 실시예에 따른 예시적인 방출 디바이스(10)의 개략적인 구조를 도시한다. 보다 구체적인 실시예에 있어, 방출 디바이스(10)는, 종래의 또는 고휘도 LED와 같은, 발광 다이오드(LED)로서 동작하도록 구성된다. 대안적으로, 방출 디바이스(10)가 레이저 다이오드(LD)로서 동작하도록 구성될 수 있다. 어느 경우에든, 방출 디바이스(10)의 동작 중, 밴드 갭(band gap)에 맞먹는 바이어스(bias)의 인가는 방출 디바이스(10)의 활성 영역(active region)(18)으로부터의 전자기 방사(electromagnetic radiation)를 가져온다. 방출 디바이스(10)에 의해 방출되는 전자기 방사는, 가시광, 자외선 방사, 원 자외선 방사, 적외선 광, 및/또는 이와 유사한 것을 포함하는, 임의의 범위의 파장들 내의 피크 파장을 포함할 수 있다.
방출 디바이스(10)는 기판(12), 기판(12)에 인접한 버퍼 층(14), 버퍼 층(14)에 인접한 n-형 클래딩(cladding) 층(16), 및 n-형 클래딩 층(16)에 인접한 n-형 면(side)(19A)을 갖는 활성 영역(18)을 포함하는 헤테로구조를 포함한다. 또한, 방출 디바이스(10)의 헤테로구조는 활성 영역(18)의 p-형 면(19B)에 인접한 p-형 층(20)(예를 들어, 전자 블로킹(blocking) 층) 및 p-형 층(20)에 인접한 p-형 클래딩 층(22)(예를 들어, 홀 공급 층)을 포함한다.
보다 구체적인 예시적 실시예에 있어, 방출 디바이스(10)는 III-V족 재료 기반 디바이스이며, 이 안에서 다양한 층들의 전부 또는 일부가 III-V족 재료 시스템으로부터 선택된 원소(element)들로 형성된다. 보다 구체적인 다른 예시적 실시예에 있어, 방출 디바이스(10)의 다양한 층들은 III족 질화물 기반 재료들로 형성된다. III족 질화물 재료들은, BWAlXGaYInZN(여기서, 0≤W,X,Y,Z≤1, W+X+Y+Z=1)이 되도록, 하나 이상의 III족 원소들(예를 들어, 붕소(B), 알루미늄(Al), 갈륨(Ga), 및 인듐(In)) 및 질소(N)를 포함할 수 있다. 예시적인 III족 질화물 재료들은, III족 원소들의 임의의 몰 분율을 갖는, AlN, GaN, InN, BN, AlGaN, AlInN, AlBN, AlGaInN, AlGaBN, AlInBN, 및 AlGaInBN을 포함한다.
III족 질화물 기반 방출 디바이스(10)의 예시적인 실시예는 InyAlxGa1 -x- yN, GazInyAlxB1-x-y-zN, AlxGa1 - xN 반도체 합금, 또는 이와 유사한 것으로 구성되는 활성 영역(18)(예를 들어, 일련의 교번하는 양자 우물들 및 장벽들)을 포함한다. 유사하게, n-형 클래딩 층(16) 및 p-형 층(20) 둘 다는 InyAlxGa1 -x- yN 합금, GazInyAlxB1 -x-y- zN 합금, 또는 이와 유사한 것으로 구성될 수 있다. x, y, 및 z로 주어지는 몰 분율들은 다양한 층들(16, 18, 및 20) 사이에서 상이할 수 있다. 기판(12)은 사파이어, 실리콘 카바이드(silicon carbide)(SiC), 실리콘(Si), GaN, AlGaN, AlON, LiGaO2, 또는 다른 적절한 재료일 수 있으며, 버퍼 층(14)은 AlN, AlGaN/AlN 초격자(superlattice), 및/또는 이와 유사한 것으로 구성될 수 있다.
방출 디바이스(10)에 관하여 도시된 바와 같이, p-형 금속(24)이 p-형 클래딩 층(22)에 부착될 수 있으며, p-형 접촉부(contact)(26)가 p-형 금속(24)에 부착될 수 있다. 유사하게, n-형 금속(28)이 n-형 클래딩 층(16)에 부착될 수 있으며, n-형 접촉부(30)가 n-형 금속(28)에 부착될 수 있다. p-형 금속(24) 및 n-형 금속(28)은, 각기 대응하는 층들(22, 16)에 대한 오믹(ohmic) 접촉부들을 형성할 수 있다. 일 실시예에 있어, p-형 금속(24) 및 n-형 금속(28)은 각각 몇몇 전도성 및 반사성(reflective) 금속 층들을 포함하며, 반면 n-형 접촉부(30) 및 p-형 접촉부(26)는 각각 높은 전도성 금속을 포함한다. 일 실시예에 있어, p-형 클래딩 층(22) 및/또는 p-형 접촉부(26)는 활성 영역(18)에 의해 생성되는 전자기 방사에 대하여 적어도 부분적으로 투과성(transparent)(예를 들어, 반-투과성 또는 투과성)이다. 예를 들어, p-형 클래딩 층(22) 및/또는 p-형 접촉부(26)는, 적어도 부분적으로 투과성인 마그네슘(Mg)-도핑된 AlGaN/AlGaN 단주기 초격자 구조(short period superlattice structure: SPSL)와 같은, 단주기 초격자 격자 구조를 포함할 수 있다. 일 실시예에 있어, 적어도 부분적으로 투과성인 p-형 접촉부(26)는 개구(opening)들을 갖는 주기적인 금속 구조를 사용하여 만들어질 수 있으며, 이는 광 결정(photonic crystal)을 형성할 수 있다. 또한, p-형 접촉부(26) 및/또는 n-형 접촉부(30)는 활성 영역(18)에 의해 생성된 전자기 방사에 대하여 적어도 부분적으로 반사성일 수 있다. 다른 실시예에 있어, n-형 클래딩 층(16) 및/또는 n-형 접촉부(30)는, 활성 영역(18)에 의해 생성된 전자기 방사에 대하여 적어도 부분적으로 투과성인, AlGaN SPSL과 같은, 단주기 초격자로 형성될 수 있다.
본 명세서에서 사용되는 바와 같이, 층이 방사 파장들의 대응하는 범위의 전자기 방사의 적어도 일 부분을 층을 통해 통과하도록 할 때, 층이 적어도 부분적으로 투과성이다. 예를 들어, 활성 영역(18)에 의해 방출된 광(자외선 광 또는 원 자외선 광)에 대한 피크 방출 파장에 대응하는 방사 파장들의 범위(예를 들어, 피크 방출 파장 +/- 5 나노미터)에 대하여 층이 적어도 부분적으로 투과성이도록 구성될 수 있다. 본 명세서에서 사용되는 바와 같이, 층이 방사의 약 0.5 퍼센트 이상을 통과하게 하는 경우, 층은 방사에 대해 적어도 부분적으로 투과성이다. 보다 더 구체적인 실시예에 있어, 적어도 부분적으로 투과성인 층은 방사의 약 5 퍼센트 이상을 통과시키도록 구성된다. 유사하게, 층이 관련된 전자기 방사의 적어도 일 부분(예를 들어, 활성 영역의 피크 방출에 인접한 파장들을 갖는 광)을 반사할 때, 층은 적어도 부분적으로 반사성이다. 일 실시예에 있어, 적어도 부분적으로 반사성인 층은 방사의 적어도 약 5 퍼센트를 반사하도록 구성된다.
방출 디바이스(10)에 대하여 더 도시된 바와 같이, 디바이스(10)는 접촉부들(26, 30)을 통해 서브마운트(submount)(36)에 장착(mount)될 수 있다. 이러한 경우에 있어, 기판(12)은 방출 디바이스(10)의 상부(top)에 위치된다. 그 결과로서, p-형 접촉부(26) 및 n-형 접촉부(30) 둘 다가 각기 접촉 패드들(32, 34)을 통해 서브마운트(36)에 부착될 수 있다. 서브마운트(36)는 질화 알루미늄(AlN), 실리콘 카바이드(SiC), 및/또는 이와 유사한 것으로 형성될 수 있다.
방출 디바이스(10)의 다양한 층들 중 임의의 층은 대체로 균일한 조성(composition) 또는 단계적인(graded) 조성을 포함할 수 있다. 예를 들어, 층은 다른 층과의 헤테로 계면(heterointerface)에서 단계적인 조성을 포함할 수 있다. 일 실시예에 있어, p-형 층(20)은 단계적인 조성을 갖는 p-형 블로킹 층을 포함한다. 단계적인 조성(들)은, 예를 들어, 스트레스를 감소시키기 위해, 캐리어(carrier) 주입을 개선하기 위해, 및/또는 이와 유사한 것을 위해 포함될 수 있다. 유사하게, 층은, 스트레스를 감소시키도록 구성될 수 있는 복수의 피리어드(period)들을 포함하는 초격자, 및/또는 이와 유사한 것을 포함할 수 있다. 이러한 경우에 있어, 각 피리어드의 폭 및/또는 조성은 피리어드에 따라 주기적으로 또는 비주기적으로 변화할 수 있다.
본 명세서에서 설명되는 방출 디바이스(10)의 층 구성이 단지 예시적일 뿐이라는 것이 이해되어야 한다. 결과적으로, 방출 디바이스/헤테로구조는 대안적인 층 구성, 하나 이상의 추가적인 층들, 및/또는 이와 유사한 것을 포함할 수 있다. 결과적으로, 다양한 층들이 서로 직접적으로 인접한 것으로(예를 들어, 서로 접촉하고 있는 것으로) 도시되지만, 하나 이상의 중간 층들이 방출 디바이스/헤테로구조 내에 존재할 수 있다는 것이 이해되어야 한다. 예를 들어, 예시적인 방출 디바이스/헤테로구조는 활성 영역(18)과, p-형 클래딩 층(22) 및 전자 공급 층(16) 중 하나 또는 이들 둘 모두 사이에 도핑되지 않은 층을 포함할 수 있다.
또한, 방출 디바이스/헤테로구조는, 활성 영역(18)에 의해 방출되는 파장들과 같은, 특정 파장(들)의 광을 반사하도록 구성될 수 있고, 그럼으로써 디바이스/헤테로구조의 출력 파워를 향상시킬 수 있는, DBR(Distributive Bragg Reflector) 구조를 포함할 수 있다. 예를 들어, DBR 구조는 p-형 클래딩 층(22)과 활성 영역(18) 사이에 위치될 수 있다. 유사하게, 디바이스/헤테로구조는 p-형 클래딩 층(22)과 활성 영역(18) 사이에 위치된 p-형 층을 포함할 수 있다. DBR 구조 및/또는 p-형 층은, 디바이스/헤테로구조에 의해 생성되는 광의 희망되는 파장에 기초한 임의의 조성을 포함할 수 있다. 일 실시예에 있어, DBR 구조는 Mg, Mn, Be, 또는 Mg+Si-도핑된 p-형 조성을 포함한다. p-형 층은 p-형 AlGaN, AlInGaN, 및/또는 이와 유사한 것을 포함할 수 있다. 디바이스/헤테로구조가 DBR 구조 및 p-형 층(DBR 구조와 p-형 클래딩 층(22) 사이에 위치될 수 있는)을 모두 포함할 수 있거나, 또는 DBR 구조 또는 p-형 층 중 단지 하나만을 포함할 수 있다는 것이 이해되어야 한다. 일 실시예에 있어, p-형 층은 전자 블로킹 층의 자리에서 디바이스/헤테로구조 내에 포함될 수 있다. 다른 실시예에 있어, p-형 층은 p-형 클래딩 층(22)과 전자 블로킹 층 사이에 포함될 수 있다.
이와 무관하게, 디바이스(10)는 하나 이상의 적어도 부분적으로 반사성인 층들을 활성 영역(18) 상의 제 1 면 상에 포함할 수 있으며, 이를 통해 활성 영역(18)에서 생성된 방사가 디바이스(10)를 빠져나갈 수 있는 하나 이상의 적어도 부분적으로 투과성인 층들을 활성 영역(18)의 대향(opposing) 면 상에 포함할 수 있다. 일 실시예에 있어, 2개의 인접한 층들 사이의 계면들(40B, 40C) 및/또는 기판(12)과 같은 층과 주변 환경 사이의 계면(40A) 중 하나 이상과 같은 계면은, 대체로 평탄한 것이 아니라 고르지 않은 또는 거친 프로파일링된(profiled) 표면을 포함할 수 있다. 프로파일링된 표면은 계면(40A~40C)을 통한 방사를 개선하도록 구성될 수 있다.
또한, 기판(12)과 같은 헤테로구조 내의 상대적으로 두꺼운 층은, 층을 통한 방사의 전파를 용이하게 하기 위해 그 안에 내장된 프로파일링된 표면을 갖는 계면(40D)을 포함할 수 있다. 특히, 프로파일링된 표면은 계면(40D)에 대한 법선에 가까운 방향들에서 방사 전파의 양을 증가시키도록 구성될 수 있다. 일 실시예에 있어, 계면(40D)은 방사의 목표 파장보다 큰 두께를 갖는다. 일반적으로, 계면(40D)은 층(예를 들어, 기판(12)) 내의 어느 곳에도 위치될 수 있다. 일 실시예에 있어, 계면(40D)은 층(예를 들어, 계면들(40A 및 40B))의 단부(end)들로부터 방사 목표 파장의 적어도 2배의 거리에 위치된다.
프로파일링된 표면을 갖는 계면(40A~40D)은, 예를 들어, 굴절률이 크게 상이한(예를 들어, 굴절률들의 차이가 대략 5 퍼센트 이상인) 2개 이상의 재료들 사이의 계면에서 포함될 수 있다. 예를 들어, 본 명세서에서 설명되는 바와 같이, 기판(12)은 사파이어로 만들어질 수 있으며, 버퍼 층(14)은 AlN일 수 있고, 클래딩 층(14)은 AlGaN일 수 있다. 방사의 예시적인 목표 파장에 대하여, 이러한 재료들은 각기 1.8, 2.3, 및 2.5의 굴절률들을 가질 수 있다. 결과적으로, 디바이스(10)는: 기판(12)과 환경(대략 1의 굴절률을 갖는) 사이의 계면(40A)에서; 버퍼 층(14)과 기판(12) 사이의 계면(40B)에서; 및/또는 n-형 클래딩 층(16)과 버퍼 층(14) 사이의 계면(40C)에서, 프로파일링된 표면을 포함할 수 있다. 이러한 경우에 있어, 버퍼 층(14)은, 굴절률들의 보다 더 점진적인 전환(transition)을 제공하기 위해 2개의 상이한 굴절률을 갖는 2개의 재료들 사이에 삽입된 광 추출 필름으로서 역할할 수 있다.
디바이스(10)의 다양한 실시예들이 하나 이상의 계면들의 임의의 조합에서 본 명세서에서 설명되는 바와 같이 구성된 프로파일링된 표면을 포함할 수 있다는 것이 이해되어야 한다. 결과적으로, 프로파일링된 표면은, AlInGaN 또는 AlBGaN 반도체 합금들과 같은 III족 질화물 기반 반도체 표면 상에 포함될 수 있다. 또한, 프로파일링된 표면은, 예를 들어, 자외선 투과성 유리, III족 질화물 기반 반도체 표면 위에 증착된 매칭되는 인덱스(index)를 갖는 폴리머, 및/또는 이와 유사한 것 상에 포함될 수 있다.
각각의 프로파일링된 표면은 각기 대응하는 적어도 부분적으로 투과성인 층(12, 14, 16)으로부터의 방사의 추출을 개선하도록 구성될 수 있다. 예를 들어, 디바이스(10)의 동작시, 방사가 활성 영역(18)에서 생성되고, 디바이스(10)로부터 방출되기 전에 적어도 부분적으로 투과성인 층들(16, 14, 12)을 통해 이동할 수 있다. 계면들(40C, 40B)은, 층들(12, 14, 16) 사이의 대체로 평탄한 계면들(40C, 40B)을 갖는 디바이스에 비하여, 각기 첫번째 층(16, 14)을 빠져나오고 인접한 층(14, 12)에 진입하는 방사의 양을 증가시키기 위해 프로파일링될 수 있다. 유사하게, 계면(40A)은, 대체로 평탄한 외부 표면을 갖는 디바이스에 비하여, 예를 들어, 기판(12)을 통해 디바이스(10)를 빠져나와 주변 환경으로 진입하는 방사의 양을 증가시키도록 구성될 수 있다. 또한, 계면(40D)은, 이러한 계면(40D)을 갖지 않는 기판에 비하여, 전체 기판(12)을 통해 전파하는 방사의 양을 증가시키도록 구성될 수 있다.
도 2는 본 발명의 일 실시예에 따른 예시적인 계면(40)의 분해도를 도시하며, 도 3은 계면(40)의 개략도를 도시한다. 도 2 및 도 3을 참조하면, 그 위에 형성된 큰 거칠기 컴포넌트들(44)의 세트를 갖는 제 1 층(42)의 표면이 그 위에 형성된 작은 거칠기 컴포넌트들(48)의 세트를 갖는 제 2 층(46)의 표면에 부착된다. 큰 거칠기 컴포넌트들(44) 및 작은 거칠기 컴포넌트들(48)은 광을 반사하고 굴절시키며, 그럼으로써 계면(40)을 통한 광 추출을 용이하게 하기 위한 추가적인 표면들을 제공하도록 구성될 수 있다. 거칠기 컴포넌트들(44, 48)의 세트들의 각각이 특정한 수의 거칠기 컴포넌트들을 포함하는 것으로 도시되었지만, 거칠기 컴포넌트들(44, 48)의 세트들은 구성들의 임의의 조합을 갖는 임의의 수의 거칠기 컴포넌트들을 포함할 수 있다는 것이 이해되어야 할 것이다.
큰 거칠기 컴포넌트들(44)의 세트는, 작은 거칠기 컴포넌트들(48)의 세트에 의해 제공되는 제 2 층(46)의 프로파일링된 표면의 변형(variation)보다 대략 수십 배 큰 특성 스케일을 갖는 제 1 층(42)의 프로파일링된 표면의 변형을 제공할 수 있다. 일 실시예에 있어, 큰 거칠기 컴포넌트들(44)은 목표 파장보다 큰 특성 스케일을 갖는 제 1 층(42)의 프로파일링된 표면의 변형을 제공한다. 목표 파장은, 디바이스(10)의 동작시 계면(40)을 통해 이동하는 것이 희망되는 방사의 피크 파장에 기초하여 선택될 수 있으며, 가시광, 자외선 방사, 원 자외선 방사, 적외선 광, 및/또는 이와 유사한 것을 포함하는 임의의 범위의 파장들 내에 있을 수 있다. 일 실시예에 있어, 목표 파장은 디바이스의 활성 영역(18)(도 1) 내에서 생성된 방사의 피크 파장에 대응할 수 있다. 보다 구체적인 실시예에 있어, 큰 거칠기 컴포넌트들(44)에 의해 제공되는 변형의 특성 스케일은 대략 목표 파장보다 수십 배(예를 들어, 10배)일 수 있으며, 큰 거칠기 컴포넌트들(44)의 평균 높이 및/또는 폭에 기초하여 결정될 수 있다. 일 실시예에 있어, 큰 거칠기 컴포넌트들(44)은, 예를 들어 2 내지 수십 마이크로미터와 같은 비교할 수 있는 높이들 및 폭들을 갖는다. 큰 거칠기 컴포넌트들(44)의 포함은 TIR과 연관된 손실들을 감소시킬 수 있다.
작은 거칠기 컴포넌트들(48)의 세트는 높이들 및 위치들에 있어 랜덤(random) 변형들을 갖는 재료들의 일련의 피크들 및 밸리(valley)들을 갖는 것으로서 예시된다. 일 실시예에 있어, 작은 거칠기 컴포넌트들(48)은 목표 파장의 수십 배의 특성 스케일을 갖는 프로파일링된 표면의 변형을 제공한다. 이러한 정도로, 작은 거칠기 컴포넌트들(48)에 의해 제공되는 변형의 특성 스케일은 대략 목표 파장의 10 퍼센트 내지 200 퍼센트 사이일 수 있으며, 이는 작은 거칠기 컴포넌트들(48)의 평균 높이에 기초하여 결정될 수 있다. 일 실시예에 있어, 작은 거칠기 컴포넌트들(48)은 대략 10 나노미터 내지 수 마이크로 사이의 높이들을 갖는다. 작은 거칠기 컴포넌트들(48)의 포함은 프레넬 손실들을 감소시킬 수 있다. 또한, 작은 거칠기 컴포넌트들(48)은 광결정을 형성할 수 있으며, 이는 제 2 층(46)으로부터의 추출을 용이하게 하기 위하여 목표 파장의 방사를 안내(guide)하도록 구성된다.
계면(40)을 형성하기 위하여, 접착 재료(50)가 제 1 층(42)을 제 2 층(46)에 고정시키는데 사용될 수 있다. 접착 재료(50)는 대체로 제 1 층(42) 및/또는 제 2 층(46)의 재료에 대한 굴절률에 매칭되는 목표 파장에 대한 굴절률을 가질 수 있다. 대안적으로, 접착 재료(50)는 제 1 층(42) 및 제 2 층(46)의 재료들에 대한 굴절률 사이인 목표 파장에 대한 굴절률을 가질 수 있으며, 그럼으로써 2개의 굴절률 사이의 전환을 제공한다. 예를 들어, 층들(42, 46)이 상이한 굴절률들을 가질 때, 접착 재료(50)의 굴절률은 대략 층들(42, 46)의 굴절률들의 곱의 제곱근과 동일할 수 있다. 예시적인 접착 재료(50)는 경화 폴리머 필름, 또는 이와 유사한 것을 포함한다.
예시된 바와 같이, 큰 거칠기 컴포넌트들(44)의 세트는 복수의 형상들을 포함할 수 있으며, 이들의 각각은 절두형 삼각형(truncated triangular) 단면을 가지고, 이들은 임의의 수의 면들을 갖는 원뿔대(truncated cone) 또는 각뿔대(truncated pyramid)에 대응할 수 있다. 디바이스(10)(도 1)와 같은 디바이스 내에 통합될 때, 방사는 제 2 층(46)을 통해, 계면(40)을 가로질러, 그리고 제 1 층(42)을 통해 전파할 것이다(예를 들어, 도 2 및 도 3에 있어 전반적으로 상향 방향으로). 결과적으로, 각각의 큰 거칠기 컴포넌트(44)는, 방사가 진입하는 큰 거칠기 컴포넌트(44)의 단부(예를 들어, 베이스)가 방사가 빠져나가는 큰 거칠기 컴포넌트(44)의 단부(예를 들어, 상부)보다 작은, 역 절두형 엘러먼트(element)일 수 있다. 이러한 정도로, 충전 재료(52)가 큰 거칠기 컴포넌트(44)의 더 작은 단부들 사이의 간극(gap)들을 채우기 위하여, 제 1 층(42)과 제 2 층(46) 사이에 위치될 수 있다. 예시된 바와 같이, 충전 재료(52)가 제 2 층(46) 상에 위치될 수 있고, 오로지 큰 거칠기 컴포넌트들(44) 사이에 존재하는 공간의 일부분을 채울 수 있다. 충전 재료(52)는 목표 파장의 방사에 대하여 적어도 부분적으로 투과성일 수 있고, 계면(40)을 통한 방사의 전파를 용이하게 하기 위하여 불규칙한 형상을 가질 수 있다. 일 실시예에 있어, 충전 재료(52)는 접착 재료(50)와 동일한 재료일 수 있다. 대안적으로, 충전 재료(52)가 접착 재료(50)보다 투과성이 더 높은 재료일 수 있다. 일 실시예에 있어, 충전 재료(52)는 층들(42, 46)의 굴절률들의 곱의 제곱근과 대략 동일한 굴절률을 가질 수 있다. 예시적인 충전 재료(52)는 경화 폴리머 필름, 또는 이와 유사한 것을 포함한다.
도 4a 내지 도 4c는 실시예들에 따른 예시적인 큰 거칠기 컴포넌트들(44A, 44B) 및 각기 대응하는 강도(intensity)의 예시적인 극도표(polar plot)를 도시한다. 도 4a에서 큰 거칠기 컴포넌트(44A)는 원뿔대 형상이며, 반면 도 4b의 큰 거칠기 컴포넌트(44B)는 각뿔대 형상이다. 각각의 큰 거칠기 컴포넌트(44A, 44B)는, 방사의 대부분이 진입할 큰 거칠기 컴포넌트(44A, 44B)의 단부인 베이스(B)가 이를 통해 방사가 빠져나가는 것이 희망되는 큰 거칠기 컴포넌트(44A, 44B)의 단부인 상부(T)보다 더 작은, 역 절두형 엘러먼트를 포함할 수 있다. 거칠기 컴포넌트(44B)의 각뿔대는 4개의 측면들을 갖는 베이스 및 상부를 갖는 것으로 도시되지만, 피라미드의 베이스 및 상부가 임의의 수의 측면들을 갖는 다각형일 수 있다는 것이 이해되어야 한다.
큰 거칠기 컴포넌트(44A, 44B)에 대한 이러한 구성은, 예를 들어, 목표 파장의 방사에 대하여 방출 원뿔 각도(emission cone angle)를 결정하도록 큰 거칠기 컴포넌트(44A, 44B)를 설계함으로써, 예를 들어, 계면(40)으로부터 광의 추출을 가능하게 하기 위한 광 포커싱(focusing)에 사용될 수 있다. 이러한 정도로, 큰 거칠기 컴포넌트(44A)의 원뿔대 형상의 측면들은 90도 미만의 각(θ)을 형성할 수 있다. 유사하게, 큰 거칠기 컴포넌트(44B)의 각뿔대 형상의 측면들 및 큰 거칠기 컴포넌트(44A)의 원뿔대 형상의 측면들은 법선에 대해 45도 미만의 각을 형성할 수 있다. 이러한 방식으로, 광 반사들의 증가된 양이 계면(40)으로부터 밖으로 보내지는 광을 야기할 것이다. 도 4c는 큰 거칠기 컴포넌트(44A)에 대한 예시적인 강도 분포의 극도표를 도시한다.
다시 도 1을 참조하면, 프로파일링된 표면을 갖는 하나 이상의 계면들(40A~40D)을 포함하는 디바이스(10) 또는 디바이스(10)를 형성하는데 사용된 헤테로구조는 임의의 해법을 사용하여 제조될 수 있다는 것이 이해되어야 한다. 예를 들어, 방출 디바이스/헤테로구조는, 기판(12)을 획득하는 단계(예를 들어, 형성, 준비, 획득, 및/또는 이와 유사한 것), 그 위에 버퍼 층(14)을 형성하는 단계(예를 들어, 성장, 증착, 접착, 및/또는 이와 유사한 것), 및 버퍼 층(14) 위에 n-형 클래딩 층(16)을 형성하는 단계에 의해 제조될 수 있다. 또한, 예를 들어, 양자 우물들 및 장벽들을 포함하는 활성 영역(18)이 임의의 해법을 사용하여 n-형 클래딩 층(16) 위에 형성될 수 있다. 임의의 해법을 사용하여 p-형 층(20)이 활성 영역(18) 위에 형성될 수 있으며, p-형 클래딩 층(22)이 p-형 층(20) 상에 형성될 수 있다. 추가적으로, 하나 이상의 금속 층들, 접촉부들, 및/또는 추가적인 층들이 임의의 해법을 사용하여 형성될 수 있다. 또한, 헤테로구조/디바이스가 접촉 패드들을 통해 서브마운트에 부착될 수 있다. 방출 디바이스/헤테로구조의 제조가 마스크 층과 같은 일시적인 층의 증착 및 제거, 하나 이상의 층들의 패턴화, 도시되지 않은 하나 이상의 추가적인 층들의 형성, 및/또는 이와 유사한 것을 포함할 수 있다는 것이 이해되어야 한다.
일 실시예에 있어, 디바이스(10)의 제조는 증착 및/또는 에칭의 임의의 조합을 사용하여 프로파일링된 표면을 갖는 계면(40A~40D)을 형성하는 단계를 포함한다. 예를 들어, 도 2를 참조하면, 층들(42, 46)이 임의의 해법을 통해 획득될 수 있다. 예를 들어, 각각의 층들(42, 46)이 성장되거나, 구매되거나, 및/또는 이와 유사하게 될 수 있다. 층들(42, 46)이 동일한 재료(예를 들어, 사파이어)일 때, 층들(42, 46)은 큰 층을 커팅함으로써 형성될 수 있다. 어찌 되었건, 거칠기 컴포넌트들(44, 48)의 세트들이 각기 층들(42, 46)의 대응하는 표면 상에 형성될 수 있다. 거칠기 컴포넌트들(44, 48)의 세트들의 형성은 본 명세서에서 설명된 바와 같은 큰 거칠기 컴포넌트(44) 및/또는 작은 거칠기 컴포넌트(48)를 형성하기 위하여, 재료의 나노도트(nanodot)들 및/또는 나노로드(nanorod)들과 같은 나노스케일 물체(object)들의 선택적인 증착 및/또는 에칭을 포함할 수 있다. 이러한 증착 및/또는 에칭은 층들(42, 46)의 대응하는 표면들 상에 주기적인 및/또는 비주기적인 랜덤 패턴들을 형성하는데 사용될 수 있다. 그 후, 충전 재료(52)가 제 1 층(42) 및/또는 제 2 층(46) 상에 증착될 수 있으며, 거칠기 컴포넌트들(44, 48)의 세트들은 접착 재료(50)를 사용하여, 예를 들어, 접착 재료(50)를 제 1 층(42) 및/또는 제 2 층(46)에 도포하고 층들(42, 46)을 함께 누름으로써, 부착될 수 있다. 도 1에 도시된 계면(40A)과 같이, 계면(40)이 디바이스(10)와 주변 환경 사이의 계면에 대응할 때, 형성은 또한 큰 거칠기 컴포넌트들(44)의 세트를 노출시키거나 또는 거의 노출시키기 위해 제 1 층(42)으로부터의 재료의 제거(예를 들어, 에칭을 통해)를 포함할 수 있다.
디바이스로부터의 광의 추출을 개선하기 위한 방출 디바이스의 설계 및/또는 제조 방법으로서 본 명세서에서 도시되고 설명되었지만, 본 발명의 측면들이 다양한 대안적인 실시예들을 추가로 제공한다는 것이 이해되어야 한다. 예를 들어, 본 발명의 측면들은, 예를 들어, 레이저 광 발생 구조의 광 펌핑부(optical pumping)의 부분으로서, 레이저 펄스를 사용하는 캐리어 가스의 여기부(excitation)로서, 및/또는 이와 유사한 것으로서, 디바이스 내의 광의 전달을 용이하게 하도록 구현될 수 있다. 유사하게, 본 발명의 일 실시예는 광센서 또는 광검출기와 같은 센싱 디바이스와 함께 구현될 수 있다. 각각의 경우에 있어, 계면을 통한 희망되는 방향으로의 광의 전달을 용이하게 하기 위하여 프로파일링된 표면이 디바이스의 외부 표면 및/또는 디바이스의 2개의 인접한 층들의 계면에 포함될 수 있다.
일 실시예에 있어, 본 발명은 본 명세서에서 설명된 바와 같이 설계되고 제조되는 하나 이상의 디바이스들을 포함하는 회로의 설계 및/또는 제조 방법을 제공한다. 그 결과로서, 도 5는 일 실시예에 따른 회로(126)를 제조하기 위한 예시적인 순서도를 도시한다. 처음에, 사용자는 본 명세서에서 설명된 바와 같은 반도체 디바이스에 대한 디바이스 설계(112)를 생성하기 위하여 디바이스 설계 시스템(110)을 사용할 수 있다. 디바이스 설계(112)는, 디바이스 설계(112)에 의해 정의된 특징들에 따라 물리적인 디바이스들(116)의 세트를 생성하기 위해 디바이스 제조 시스템(114)에 의해 사용될 수 있는 프로그램 코드를 포함할 수 있다. 유사하게, 디바이스 설계(112)는, 사용자가 회로 설계(122)를 생성하기 위해 사용할 수 있는(예를 들어, 하나 이상의 입력들 및 출력들을 회로 내에 포함된 다양한 디바이스들에 연결함에 의해), 회로 설계 시스템(120)에 제공될 수 있다(예를 들어, 회로들 내에서 사용이 가능한 컴포넌트로서). 회로 설계(122)는 본 명세서에서 설명된 바와 같이 설계된 디바이스를 포함하는 프로그램 코드를 포함할 수 있다. 어떠한 경우에도, 회로 설계(122) 및/또는 하나 이상의 물리적 디바이스들(116)이 회로 설계(122)에 따라 물리적 회로(126)를 생성할 수 있는 회로 제조 시스템(124)에 제공될 수 있다. 물리적 회로(126)는 본 명세서에서 설명된 바와 같이 설계된 하나 이상의 디바이스들(116)을 포함할 수 있다.
다른 실시예에 있어, 본 발명은, 본 명세서에서 설명된 바와 같은 반도체 디바이스(116)를 제조하기 위한 디바이스 제조 시스템(114) 및/또는 설계하기 위한 디바이스 설계 시스템(110)을 제공한다. 이러한 경우에 있어, 시스템(110, 114)은 본 명세서에서 설명된 바와 같은 반도체 디바이스(116)를 설계 및/또는 제조하는 방법을 구현하도록 프로그래밍된 범용 컴퓨팅 디바이스를 포함할 수 있다. 유사하게, 본 발명의 일 실시예는, 본 명세서에서 설명된 바와 같이 설계 및/또는 제조된 적어도 하나의 디바이스(116)를 포함하는 회로(126)를 제조하기 위한 회로 제조 시스템(124) 및/또는 설계하기 위한 회로 설계 시스템(120)을 제공한다. 이러한 경우에 있어, 시스템(120, 124)은 본 명세서에서 설명된 바와 같은 적어도 하나의 반도체 디바이스(116)를 포함하는 회로(126)를 설계 및/또는 제조하는 방법을 구현하도록 프로그래밍된 범용 컴퓨팅 디바이스를 포함할 수 있다.
또 다른 실시예에 있어, 본 발명은, 실행될 때, 컴퓨터 시스템이 본 명세서에서 설명된 바와 같은 반도체 디바이스를 설계 및/또는 제조하는 방법을 구현하도록 컴퓨터 시스템을 인에이블(enable)하는, 적어도 하나의 컴퓨터-판독가능 매체 에 심어진(fixed) 컴퓨터 프로그램을 제공한다. 예를 들어, 컴퓨터 프로그램은 본 명세서에서 설명된 바와 같은 디바이스 설계(112)를 생성하도록 디바이스 설계 시스템(110)을 인에이블할 수 있다. 그 결과, 컴퓨터-판독가능 매체는, 컴퓨터 시스템에 의해 실행될 때 본 명세서에서 설명된 프로세스들의 전부 또는 일부를 구현하는 프로그램 코드를 포함한다. 용어 "컴퓨터-판독가능 매체"는, 이로부터 프로그램 코드의 저장된 카피가 컴퓨팅 디바이스에 의해 인지되거나, 재생되거나, 또는 달리 통신될 수 있는, 현재 공지된 또는 향후 개발될 표현의 유형의 매체의 임의의 타입 중 하나 이상을 포함한다는 것이 이해되어야 한다.
다른 실시예에 있어, 본 발명은 컴퓨터 시스템에 의해 실행될 때 본 명세서에서 설명된 프로세스들 중 전부 또는 일부를 구현하는 프로그램의 카피를 제공하기 위한 방법을 제공한다. 이러한 경우에 있어, 컴퓨터 시스템은, 제 2의 별개의 장소에서의 수신을 위해, 그것의 특성 세트 중 하나 이상을 가지며 및/또는 프로그램 코드를 데이터 신호들의 세트로 인코딩하기 위하여 이러한 방식으로 변경되는 데이터 신호들의 세트를 생성 및 송신하기 위하여, 프로그램 코드의 카피를 프로세싱할 수 있다. 유사하게, 본 발명의 일 실시예는, 본 명세서에서 설명된 데이터 신호들의 세트를 수신하고, 데이터 신호들의 세트를 적어도 하나의 컴퓨터-판독가능 매체에 심어진 컴퓨터 프로그램의 카피로 해석하는 컴퓨터 시스템을 포함하는, 본 명세에서 설명된 프로세스들의 전부 또는 일부를 구현하는 프로그램 코드의 카피를 획득하는 방법을 제공한다. 어느 경우에든, 데이터 신호들의 세트가 임의의 유형의 통신 링크를 사용하여 송신/수신될 수 있다.
또 다른 실시예에 있어, 본 발명은 본 명세서에서 설명된 바와 같은 반도체 디바이스를 제조하기 위한 디바이스 제조 시스템(114) 및/또는 설계하기 위한 디바이스 설계 시스템(110)을 생성하는 방법을 제공한다. 이러한 경우에 있어, 컴퓨터 시스템이 획득될 수 있고(예를 들어, 생성되거나, 유지되거나, 이용가능하게 만들어지거나, 등) 및 본 명세서에서 설명된 프로세스를 수행하기 위한 하나 이상의 컴포넌트들이 획득될 수 있으며(예를 들어, 생성되거나, 구매되거나, 사용되거나, 수정되거나, 등), 컴퓨터 시스템에 활용될 수 있다. 그 결과로서, 활용(deployment)은 다음 중 하나 이상을 포함할 수 있다: (1) 컴퓨팅 디바이스에 프로그램 코드를 설치하는 것; (2) 하나 이상의 컴퓨팅 및/또는 I/O 디바이스들을 컴퓨터 시스템에 부가하는 것; (3) 본 명세서에서 설명된 프로세스를 수행하도록 컴퓨터 시스템을 인에블하기 위해 컴퓨터 시스템을 통합 및/또는 수정하는 것; 및/또는 이와 유사한 것.
본 발명의 다양한 측면들에 대한 이상의 설명은 예시 및 설명의 목적을 위해 제공되었다. 이는, 개시된 것을 정확하게 형성하기 위하여, 철저하거나 또는 본 발명을 한정하도록 의도되지 않았으며, 명백히, 다수의 수정예들 및 변형예들이 가능하다. 당업자에게 자명할 수 있는 이러한 수정예들 및 변형예들은 첨부된 청구항들에 의해 정의되는 바와 같은 본 발명의 범위 내에 속한다.

Claims (22)

  1. 프로파일링된(profiled) 제 1 표면을 갖는 적어도 부분적으로 투과성인(transparent) 제 1 층으로서, 상기 프로파일링된 제 1 표면은 제 1 특성 스케일(characteristic scale)을 갖는 상기 프로파일링된 제 1 표면의 제 1 변형(variation)을 제공하는 큰 거칠기 컴포넌트(roughness component)들의 세트를 포함하는, 상기 적어도 부분적으로 투과성인 제 1 층; 및
    상기 프로파일링된 제 1 표면에 인접한 프로파일링된 제 2 표면을 갖는 적어도 부분적으로 투과성인 제 2 층으로서, 상기 프로파일링된 제 2 표면은 제 2 특성 스케일을 갖는 상기 프로파일링된 제 2 표면의 제 2 변형을 제공하는 작은 거칠기 컴포넌트들의 세트를 포함하는, 상기 적어도 부분적으로 투과성인 제 2 층을 포함하며,
    상기 제 1 특성 스케일은 상기 제 2 특성 스케일보다 대략 수십 배 큰, 디바이스.
  2. 청구항 1에 있어서,
    상기 제 1 변형 또는 상기 제 2 변형 중 적어도 하나는 비-주기적 랜덤 변형인, 디바이스.
  3. 청구항 1에 있어서,
    상기 큰 거칠기 컴포넌트들의 세트는: 각뿔대(truncated pyramid) 또는 원뿔대(truncated cone) 중 적어도 하나인 일련의 형상들을 포함하는, 디바이스.
  4. 청구항 3에 있어서,
    상기 일련의 형상들은 방사(radiation)의 포커싱(focusing)을 용이하게 하기 위하여 역으로 절두되는(truncated), 디바이스.
  5. 청구항 3에 있어서,
    상기 일련의 형상들의 각각은 법선(normal)보다 작은 원뿔 오프닝 각도(cone opening angle)를 갖는, 디바이스.
  6. 청구항 3에 있어서,
    상기 일련의 형상들의 각각의 측면은 상기 형상의 베이스(base)에 대한 법선과 45도 미만의 각도를 형성하는, 디바이스.
  7. 청구항 3에 있어서,
    상기 큰 거칠기 컴포넌트들의 세트 사이의 공간들 중 적어도 일부에 위치되는 충전 재료를 더 포함하는, 디바이스.
  8. 청구항 1에 있어서,
    상기 프로파일링된 제 1 및 제 2 표면들을 부착하는 접착 재료를 더 포함하며,
    상기 접착 재료는: 상기 적어도 부분적으로 투과성인 제 1 층의 재료 또는 상기 적어도 부분적으로 투과성인 제 2 층의 재료 중 적어도 하나의 굴절률에 기초하여 선택되는 굴절률을 갖는, 디바이스.
  9. 청구항 1에 있어서,
    상기 작은 거칠기 컴포넌트들의 세트는 광 결정(photonic crystal)을 형성하는, 디바이스.
  10. 청구항 1에 있어서,
    상기 디바이스는: 발광 다이오드, 레이저 다이오드, 또는 고휘도(super-luminescent) 발광 다이오드 중 하나로서 동작하도록 구성되는, 디바이스.
  11. 적어도 부분적으로 투과성인 제 1 및 제 2 층들 사이의 계면을 설계하는 단계를 포함하고,
    상기 계면은:
    상기 적어도 부분적으로 투과성인 제 1 층의 프로파일링된 제 1 표면으로서, 상기 프로파일링된 제 1 표면은 제 1 특성 스케일을 갖는 상기 프로파일링된 제 1 표면의 제 1 변형을 제공하는 큰 거칠기 컴포넌트들의 세트를 포함하는, 상기 프로파일링된 제 1 표면; 및
    상기 프로파일링된 제 1 표면에 인접한 상기 적어도 부분적으로 투과성인 제 2 층의 프로파일링된 제 2 표면으로서, 상기 프로파일링된 제 2 표면은 제 2 특성 스케일을 갖는 상기 프로파일링된 제 2 표면의 제 2 변형을 제공하는 작은 거칠기 컴포넌트들의 세트를 포함하는, 상기 프로파일링된 제 2 표면을 포함하며,
    상기 제 1 특성 스케일은 상기 제 2 특성 스케일보다 대략 수십 배 큰, 방법.
  12. 청구항 11에 있어서,
    상기 적어도 부분적으로 투과성인 제 1 및 제 2 층들을 포함하는 디바이스를 제조하는 단계를 더 포함하고,
    상기 제조하는 단계는 상기 계면을 제조하는 단계를 포함하는, 방법.
  13. 청구항 12에 있어서,
    상기 계면을 제조하는 단계는: 선택적인 증착 또는 선택적인 에칭 중 적어도 하나를 사용하여, 상기 큰 거칠기 컴포넌트들의 세트 또는 상기 작은 거칠기 컴포넌트들의 세트 중 적어도 하나를 형성하는 단계를 포함하는, 방법.
  14. 청구항 12에 있어서,
    상기 큰 거칠기 컴포넌트들의 세트는: 각뿔대 또는 원뿔대 중 적어도 하나인 일련의 형상들을 포함하며,
    상기 작은 거칠기 컴포넌트들의 세트는 상기 적어도 부분적으로 투과성인 제 2 층을 형성하는 재료의 복수의 피크(peak)들 및 밸리(valley)들을 포함하는, 방법.
  15. 청구항 12에 있어서,
    상기 계면을 제조하는 단계는:
    상기 적어도 부분적으로 투과성인 제 1 층의 재료 또는 상기 적어도 부분적으로 투과성인 제 2 층의 재료 중 적어도 하나의 굴절률에 기초하여 접착 재료를 선택하는 단계; 및
    상기 접착 재료를 사용하여 상기 프로파일링된 제 1 표면을 상기 프로파일링된 제 2 표면에 접착하는 단계를 포함하는, 방법.
  16. 청구항 12에 있어서,
    상기 계면을 제조하는 단계는, 상기 프로파일링된 제 1 표면 또는 상기 프로파일링된 제 2 표면 중 적어도 하나의 적어도 일부분 상에 충전 재료를 증착하는 단계를 포함하며,
    상기 충전 재료는 상기 큰 거칠기 컴포넌트들의 세트 사이의 공간들 중 적어도 일부를 적어도 부분적으로 채우는, 방법.
  17. 방사를 생성하도록 구성된 활성 영역;
    프로파일링된 제 1 표면을 갖는 적어도 부분적으로 투과성인 제 1 층으로서, 상기 프로파일링된 제 1 표면은 제 1 특성 스케일을 갖는 상기 프로파일링된 제 1 표면의 제 1 변형을 제공하는 큰 거칠기 컴포넌트들의 세트를 포함하는, 상기 적어도 부분적으로 투과성인 제 1 층; 및
    상기 프로파일링된 제 1 표면에 인접한 프로파일링된 제 2 표면을 갖는 적어도 부분적으로 투과성인 제 2 층으로서, 상기 프로파일링된 제 2 표면은 제 2 특성 스케일을 갖는 상기 프로파일링된 제 2 표면의 제 2 변형을 제공하는 작은 거칠기 컴포넌트들의 세트를 포함하는, 상기 적어도 부분적으로 투과성인 제 2 층을 포함하며,
    상기 제 1 특성 스케일은 상기 제 2 특성 스케일보다 대략 수십 배 크고, 상기 활성 영역에 의해 생성된 방사는 상기 적어도 부분적으로 투과성인 제 1 층에 진입하기 전에 상기 적어도 부분적으로 투과성인 제 2 층을 통과하는, 방출 디바이스.
  18. 청구항 17에 있어서,
    상기 큰 거칠기 컴포넌트들의 세트는: 각뿔대 또는 원뿔대 중 적어도 하나인 일련의 형상들을 포함하는, 디바이스.
  19. 청구항 17에 있어서,
    상기 작은 거칠기 컴포넌트들의 세트는 상기 적어도 부분적으로 투과성인 층을 형성하는 재료의 복수의 피크들 및 밸리들을 포함하는, 디바이스.
  20. 청구항 17에 있어서,
    상기 적어도 부분적으로 투과성인 제 1 층 및 상기 적어도 부분적으로 투과성인 제 2 층으로부터 상기 활성 영역의 대향면(opposing side) 상에 위치되는 적어도 부분적으로 반사성인 층을 더 포함하는, 디바이스.
  21. 청구항 17에 있어서,
    상기 디바이스는 III족-질화물 기반 헤테로구조(heterostructure)를 사용하여 형성되는, 디바이스.
  22. 청구항 17에 있어서,
    상기 적어도 부분적으로 투과성인 제 1 층 및 상기 적어도 부분적으로 투과성인 제 2 층은 사파이어인, 디바이스.
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Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9741899B2 (en) * 2011-06-15 2017-08-22 Sensor Electronic Technology, Inc. Device with inverted large scale light extraction structures
US10319881B2 (en) 2011-06-15 2019-06-11 Sensor Electronic Technology, Inc. Device including transparent layer with profiled surface for improved extraction
US10522714B2 (en) 2011-06-15 2019-12-31 Sensor Electronic Technology, Inc. Device with inverted large scale light extraction structures
US9337387B2 (en) 2011-06-15 2016-05-10 Sensor Electronic Technology, Inc. Emitting device with improved extraction
US9646911B2 (en) 2014-04-10 2017-05-09 Sensor Electronic Technology, Inc. Composite substrate
US10461221B2 (en) 2016-01-18 2019-10-29 Sensor Electronic Technology, Inc. Semiconductor device with improved light propagation
JP2018010901A (ja) * 2016-07-11 2018-01-18 株式会社ディスコ 発光ダイオードチップの製造方法及び発光ダイオードチップ
JP2018010898A (ja) * 2016-07-11 2018-01-18 株式会社ディスコ 発光ダイオードチップの製造方法及び発光ダイオードチップ
JP2018014421A (ja) * 2016-07-21 2018-01-25 株式会社ディスコ 発光ダイオードチップの製造方法及び発光ダイオードチップ
JP2018014425A (ja) * 2016-07-21 2018-01-25 株式会社ディスコ 発光ダイオードチップの製造方法
JP2018014424A (ja) * 2016-07-21 2018-01-25 株式会社ディスコ 発光ダイオードチップの製造方法及び発光ダイオードチップ
JP2018041782A (ja) * 2016-09-06 2018-03-15 株式会社ディスコ 発光ダイオードチップの製造方法
JP2018041780A (ja) * 2016-09-06 2018-03-15 株式会社ディスコ 発光ダイオードチップの製造方法及び発光ダイオードチップ
JP2018041783A (ja) * 2016-09-06 2018-03-15 株式会社ディスコ 発光ダイオードチップの製造方法及び発光ダイオードチップ
JP2018041781A (ja) * 2016-09-06 2018-03-15 株式会社ディスコ 発光ダイオードチップの製造方法及び発光ダイオードチップ
JP2018046067A (ja) * 2016-09-12 2018-03-22 株式会社ディスコ 発光ダイオードチップの製造方法及び発光ダイオードチップ
JP2018046064A (ja) * 2016-09-12 2018-03-22 株式会社ディスコ 発光ダイオードチップの製造方法及び発光ダイオードチップ
JP2018046066A (ja) * 2016-09-12 2018-03-22 株式会社ディスコ 発光ダイオードチップの製造方法
JP2018046068A (ja) * 2016-09-12 2018-03-22 株式会社ディスコ 発光ダイオードチップの製造方法
JP2018046065A (ja) * 2016-09-12 2018-03-22 株式会社ディスコ 発光ダイオードチップの製造方法及び発光ダイオードチップ
JP2018060946A (ja) * 2016-10-06 2018-04-12 株式会社ディスコ 発光ダイオードチップの製造方法及び発光ダイオードチップ
JP2018074113A (ja) * 2016-11-04 2018-05-10 株式会社ディスコ 発光ダイオードチップの製造方法
JP2018074111A (ja) * 2016-11-04 2018-05-10 株式会社ディスコ 発光ダイオードチップの製造方法
JP2018074109A (ja) * 2016-11-04 2018-05-10 株式会社ディスコ 発光ダイオードチップの製造方法及び発光ダイオードチップ
JP2018078140A (ja) * 2016-11-07 2018-05-17 株式会社ディスコ 発光ダイオードチップの製造方法及び発光ダイオードチップ
JP2018078142A (ja) * 2016-11-07 2018-05-17 株式会社ディスコ 発光ダイオードチップの製造方法
JP2018116968A (ja) * 2017-01-16 2018-07-26 株式会社ディスコ 発光ダイオードチップの製造方法及び発光ダイオードチップ
JP2018129348A (ja) * 2017-02-06 2018-08-16 株式会社ディスコ 発光ダイオードチップの製造方法及び発光ダイオードチップ
JP2018129346A (ja) * 2017-02-06 2018-08-16 株式会社ディスコ 発光ダイオードチップの製造方法及び発光ダイオードチップ
JP2018148094A (ja) * 2017-03-07 2018-09-20 株式会社ディスコ 発光ダイオードチップの製造方法及び発光ダイオードチップ
JP2018148093A (ja) * 2017-03-07 2018-09-20 株式会社ディスコ 発光ダイオードチップの製造方法及び発光ダイオードチップ
JP2018181874A (ja) * 2017-04-03 2018-11-15 株式会社ディスコ 発光ダイオードチップの製造方法及び発光ダイオードチップ
JP2018181873A (ja) * 2017-04-03 2018-11-15 株式会社ディスコ 発光ダイオードチップの製造方法及び発光ダイオードチップ
JP2018182166A (ja) * 2017-04-18 2018-11-15 株式会社ディスコ 発光ダイオードチップの製造方法及び発光ダイオードチップ
JP2018182168A (ja) * 2017-04-18 2018-11-15 株式会社ディスコ 発光ダイオードチップの製造方法及び発光ダイオードチップ
JP6821260B2 (ja) * 2017-04-18 2021-01-27 株式会社ディスコ 発光ダイオードチップの製造方法及び発光ダイオードチップ
JP2018182167A (ja) * 2017-04-18 2018-11-15 株式会社ディスコ 発光ダイオードチップの製造方法及び発光ダイオードチップ
JP2018186165A (ja) * 2017-04-25 2018-11-22 株式会社ディスコ 発光ダイオードチップの製造方法及び発光ダイオードチップ
US10276746B1 (en) * 2017-10-18 2019-04-30 Bolb Inc. Polarization electric field assisted hole supplier and p-type contact structure, light emitting device and photodetector using the same

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU4139101A (en) 1999-12-03 2001-06-12 Cree Lighting Company Enhanced light extraction in leds through the use of internal and external optical elements
TW472400B (en) 2000-06-23 2002-01-11 United Epitaxy Co Ltd Method for roughing semiconductor device surface to increase the external quantum efficiency
JP2003197963A (ja) * 2001-12-27 2003-07-11 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物系化合物半導体発光素子用の基板の製造方法
US7211831B2 (en) 2003-04-15 2007-05-01 Luminus Devices, Inc. Light emitting device with patterned surfaces
DE60341314C5 (de) 2003-12-09 2023-03-23 The Regents Of The University Of California Hocheffiziente leuchtdioden auf galliumnitridbasis mit oberflächenaufrauhung
TWI237402B (en) 2004-03-24 2005-08-01 Epistar Corp High luminant device
KR100568297B1 (ko) * 2004-03-30 2006-04-05 삼성전기주식회사 질화물 반도체 발광 소자 및 그 제조 방법
US7534633B2 (en) 2004-07-02 2009-05-19 Cree, Inc. LED with substrate modifications for enhanced light extraction and method of making same
US7473936B2 (en) 2005-01-11 2009-01-06 Semileds Corporation Light emitting diodes (LEDs) with improved light extraction by roughening
US7524686B2 (en) 2005-01-11 2009-04-28 Semileds Corporation Method of making light emitting diodes (LEDs) with improved light extraction by roughening
US7335920B2 (en) 2005-01-24 2008-02-26 Cree, Inc. LED with current confinement structure and surface roughening
US20060204865A1 (en) * 2005-03-08 2006-09-14 Luminus Devices, Inc. Patterned light-emitting devices
DE102006028692B4 (de) 2006-05-19 2021-09-02 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Elektrisch leitende Verbindung mit isolierendem Verbindungsmedium
KR100825137B1 (ko) * 2006-07-11 2008-04-24 전북대학교산학협력단 반도체 구조물, 이의 제조 방법 및 반도체 발광 다이오드
KR101501307B1 (ko) 2007-09-21 2015-03-10 가부시끼가이샤 도시바 발광 장치 제작 방법
TW201442280A (zh) * 2007-11-30 2014-11-01 Univ California 利用表面粗糙之高度光取出效率之氮化物基發光二極體
US7598105B2 (en) * 2007-12-21 2009-10-06 Tekcore Co., Ltd. Light emitting diode structure and method for fabricating the same
TW200929601A (en) * 2007-12-26 2009-07-01 Epistar Corp Semiconductor device
JP5042100B2 (ja) * 2008-03-28 2012-10-03 Ｄｏｗａエレクトロニクス株式会社 エピタキシャル成長用基板およびその製造方法ならびにｉｉｉ族窒化物半導体素子
TWI479689B (zh) * 2009-04-16 2015-04-01 Nat Univ Chung Hsing Double - sided Coarse Vertical Guided Light Emitting Diodes and Their Making Methods
TW201041192A (en) 2009-05-11 2010-11-16 Semi Photonics Co Ltd LED device with a roughened light extraction structure and manufacturing methods thereof

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US20130032835A1 (en) 2013-02-07
EP2721653A2 (en) 2014-04-23
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