KR20140040158A

KR20140040158A - 자기 어닐링 멀티다이 상호접속 용장 제어를 위한 방법 및 장치

Info

Publication number: KR20140040158A
Application number: KR1020137033341A
Authority: KR
Inventors: 라파엘 씨 카마로타
Original assignee: 자일링크스 인코포레이티드
Priority date: 2011-07-05
Filing date: 2012-02-08
Publication date: 2014-04-02
Also published as: JP2014527731A; EP2730028A1; US8539420B2; CN103688465B; CN103688465A; WO2013006211A1; US20130009694A1; KR101707274B1; EP2730028B1

Abstract

멀티다이 디바이스(400)의 제1 다이(402)와 제2 다이(404)를 상호접속하는 장치는 멀디다이 디바이스의 제1 다이와 인터페이스 접속하는 마스터 회로 블록(406)과, 멀디다이 디바이스의 제2 다이와 인터페이스 접속하는 슬레이브 회로 블록(408)과, 슬레이브 회로 블록의 제1 메모리(416a-416e)와, 마스터 회로 블록의 제2 메모리(430a-430e)와, 제1 다이와 제2 다이 사이의 복수의 μ범프(1-6)를 포함한다. 마스터 회로 블록과 슬레이브 회로 블록은 μ범프 중의 하나(3)를 결함 μ범프로서 식별하고, 식별된 결함 μ범프와 대응하는 제1 값을 제1 메모리에 저장하도록 구성된다.

Description

자기 어닐링 멀티다이 상호접속 용장 제어를 위한 방법 및 장치{METHOD AND APPARATUS FOR SELF-ANNEALING MULTI-DIE INTERCONNECT REDUNDANCY CONTROL}

여기에서 설명하는 실시형태들은 멀티다이(multi-die) 상호접속 구조에 관한 것으로, 특히 멀티다이 상호접속 구조에서 결함 있는 접속을 취급하는 방법 및 장치에 관한 것이다.

마이크로 범프 구조(μ범프)는 다중 다이 모듈(multiple die module, MDM), 패키지 내 시스템(system in package, SIP), 또는 멀티-칩-모듈(multi-chip-module, MCM)의 중요한 기술 중의 하나이다(이하, 멀티다이 상호접속 구조라고 한다). 일반적인 멀티다이 상호접속은 가끔 2개의 반도체 다이 사이에 수십만 개 또는 수백만 개의 μ범프를 포함하고, 따라서 모든 μ범프의 100% 생산율 보장은 비현실적이다. 따라서, 디바이스에 하나 이상의 결함 있는(faulty) μ범프(이하, 결함 μ범프라고 한다)를 갖는 것은 특이한 일이 아니다.

결함 μ범프의 예를 들면, 비제한적으로, μ범프의 누락, μ범프의 변형, 적정 크기 이하의 μ범프, 부분적으로 형성된 μ범프, 또는 손상된 μ범프(예를 들면, 깨지거나 파괴된 μ범프) 등이 있고, 이들은 각각 접속 개방을 야기할 수 있다. μ범프는 μ범프의 신호 전송 및/또는 수신을 금지하는 파괴된 트레이스에 또는 결함 있는 회로에 μ범프가 접속된 경우에 결함 있는 것으로 또한 간주될 수 있다. 또한, μ범프는 시간에 따른 마모 및 찢어짐에 기인해서 또는 온도 변동에 의해 야기되는 것과 같은 환경적 영향에 기인해서 고장이 발생할 수 있다. 어떤 결함 μ범프는 한계적으로 기능할 수 있다. 예를 들면, 이러한 μ범프는 소정의 온도 범위에서는 의도된 대로 기능하고 어떤 다른 온도 범위에서는 오기능할 수 있다. 때때로, 복수의 μ범프를 포함하는 인터포저가 2개의 다이를 접속하기 위해 사용될 수 있다. 그러한 인터포저는 결함 μ범프를 또한 가질 수 있다.

이 명세서에서 사용되는 용어 "결함 μ범프"는 미리 규정된 기준에 따른 수행에 실패하는 μ범프, 수용불가능한 μ범프, 또는 μ범프에 접속된 결함 있는 트레이스 또는 회로에 기인하여 신호의 전송 및/또는 수신을 행하지 못하는 임의의 μ범프(μ범프 자체는 완전한 것일 수 있다)를 말할 수 있다. 따라서, 결함 μ범프는 비제한적인 예를 들자면 위에서 언급한 예들을 포함한 임의의 장애 모드에 기인할 수 있다.

용장(redundancy)은 실패한 또는 실패하는 리소스의 의도된 기능을 복원하기 위해 실패한 또는 실패하는 리소스를 하나 이상의 여분의 리소스 유닛으로 교체하기 위한 여분의 리소스 유닛을 가짐으로써 실패하는 또는 실패한 리소스를 보상하는 방법이다.

종래의 용장 기술은 각종의 단점 및 곤란함을 야기한다. 그러므로, 멀티다이 상호접속에서 용장을 제공하는 보다 융통성 있고 강력한 방법 및 장치를 갖는 것이 바람직하다.

일부 실시형태에 따르면, 멀티다이 디바이스의 제1 다이와 제2 다이를 상호접속하는 장치는 멀디다이 디바이스의 제1 다이와 인터페이스 접속하는 마스터 회로 블록과, 멀디다이 디바이스의 제2 다이와 인터페이스 접속하는 슬레이브 회로 블록과, 슬레이브 회로 블록의 제1 메모리와, 마스터 회로 블록의 제2 메모리와, 제1 다이와 제2 다이 사이의 복수의 μ범프를 포함한다. 마스터 회로 블록과 슬레이브 회로 블록은 μ범프 중의 하나를 결함 μ범프로서 식별하고, 식별된 결함 μ범프와 대응하는 제1 값을 제1 메모리에 저장하도록 구성된다.

여기에서 설명하는 임의의 실시형태에 있어서, 마스터 회로 블록과 슬레이브 회로 블록은 결함 μ범프의 기능을 복수의 μ범프 중의 다른 μ범프의 기능으로 교체하도록 구성될 수 있다.

여기에서 설명하는 임의의 실시형태에 있어서, 마스터 회로 블록과 슬레이브 회로 블록은, 적어도 부분적으로, 제1 휘발성 메모리에 저장된 값에 기초하여 결함 μ범프의 기능을 복수의 μ범프 중의 다른 μ범프의 기능으로 교체하도록 구성될 수 있다.

마스터 회로 블록과 슬레이브 회로 블록은 결함 μ범프의 기능을 용장 μ범프의 기능으로 교체하도록 구성될 수 있다. 결함 μ범프와 용장 μ범프 사이에 μ범프가 없을 수도 있고, 또는 결함 μ범프와 용장 μ범프 사이에 적어도 하나의 μ범프가 있을 수도 있다.

여기에서 설명하는 임의의 실시형태에 있어서, 마스터 회로 블록과 슬레이브 회로 블록은 제2 값을 제2의 휘발성 메모리에 저장하고, 제1 및 제2 휘발성 메모리에 각각 저장된 제1 및 제2 값에 기초하여 제3 값을 결정하도록 구성될 수 있다.

여기에서 설명하는 임의의 실시형태에 있어서, 상기 제1 및 제2 메모리는 휘발성 메모리, 비휘발성 메모리, 또는 이들의 임의 조합일 수 있다. 마스터 회로 블록은 제1 다이와 통합되고; 슬레이브 회로 블록은 제2 다이와 통합될 수 있다. 장치는 제1 다이 및 제2 다이와 인터페이스 접속하는 μ범프 및 용장 μ범프를 포함하는 캐리어 다이를 구비할 수 있고, 상기 제1 다이와 제2 다이는 캐리어 다이를 통해 간접적으로 접속된다.

여기에서 설명하는 임의의 실시형태에 있어서, 슬레이브 회로 블록은 슬레이브 클럭 주파수로 동작할 수 있고, 마스터 회로 블록은 마스터 클럭 주파수로 동작할 수 있으며, 마스터 클럭 주파수는 슬레이브 클럭 주파수와 다르다.

여기에서 설명하는 임의의 실시형태에 있어서, 마스터 회로 블록과 슬레이브 회로 블록은 제1 메모리와 제2 메모리를 리세트하고 멀티다이 디바이스의 하나 이상의 출력 버퍼를 디스에이블하도록 구성될 수 있다.

여기에서 설명하는 임의의 실시형태에 있어서, 멀티다이 디바이스의 제1 다이와 제2 다이를 상호접속하는 방법은 멀티다이 디바이스의 제1 다이용의 마스터 자기 어닐링(self-annealing) 회로 블록의 마스터 제어기와 멀티다이 디바이스의 제2 다이용의 슬레이브 자기 어닐링 회로 블록의 슬레이브 제어기 간의 마스터-슬레이브 관계를 결정하는 단계를 포함한다. 제1 다이와 제2 다이는 마스터 자기 어닐링 회로 블록, 슬레이브 자기 어닐링 회로 블록, 및 제1 μ범프 또는 제2 μ범프 중의 하나를 통하여 함께 결합된다. 제1 용장 값은 슬레이브 제어기에 동작가능하게 접속된 제1 메모리에 저장되고, 제2 용장 값은 마스터 제어기에 동작가능하게 접속된 제2 메모리에 저장된다.

일부 실시형태에 있어서, 제1 μ범프는 결함 μ범프이고 제2 μ범프는 용장 μ범프이며, 상기 방법은 적어도 부분적으로 상기 제1 및 제2 메모리에 저장된 용장 값에 기초하여 상기 제1 μ범프의 기능을 상기 제2 μ범프의 기능으로 교체하는 단계를 또한 포함한다.

또 다른 실시형태에 따르면, 멀티다이 디바이스의 제1 다이와 제2 다이를 상호접속하는 장치는 멀디다이 디바이스의 제1 다이와 인터페이스 접속하고 마스터 제어기를 포함하는 마스터 자기 어닐링 회로 블록과, 멀디다이 디바이스의 제2 다이와 인터페이스 접속하고 슬레이브 제어기를 포함하는 슬레이브 자기 어닐링 회로 블록과, 슬레이브 자기 어닐링 회로 블록의 제1 휘발성 메모리와, 마스터 자기 어닐링 회로 블록의 제2 휘발성 메모리와, μ범프와, 용장 μ범프를 포함한다. 마스터 자기 어닐링 회로 블록과 슬레이브 자기 어닐링 회로 블록은 μ범프와 용장 μ범프 중의 하나를 이용하여 제1 다이와 제2 다이를 상호접속하도록 구성된다.

여기에서 설명하는 임의의 실시형태에 있어서, μ범프는 결함 μ범프일 수 있고, 마스터 제어기와 슬레이브 제어기는 용장 μ범프와 결함 μ범프 사이에 위치된 다른 μ범프가 있는지를 결정하고, 적어도 부분적으로 상기 결정 동작의 결과에 기초하여 결함 μ범프의 기능을 교체하도록 구성될 수 있다.

여기에서 설명하는 임의의 실시형태에 있어서, 마스터 제어기와 슬레이브 제어기는 결함 μ범프와 용장 μ범프 사이에 μ범프가 없거나 적어도 하나의 μ범프가 있을 때 상기 결함 μ범프의 기능을 상기 용장 μ범프의 기능으로 교체하도록 구성될 수 있다.

여기에서 설명하는 임의의 실시형태에 있어서, 마스터 제어기와 슬레이브 제어기는 제1 용장 값을 결정하여 슬레이브 자기 어닐링 회로 블록의 제1 휘발성 메모리에 상기 제1 용장 값을 저장하고, 제2 용장 값을 결정하여 마스터 자기 어닐링 회로 블록의 제2 휘발성 메모리에 상기 제2 용장 값을 저장하고, 적어도 상기 제1 용장 값과 상기 제2 용장 값으로부터 하나 이상의 값을 결정하고, μ범프와 용장 μ범프 중의 하나를 선택적으로 이용하여, 적어도 상기 제1 용장 값과 상기 제2 용장 값으로부터 결정된 하나 이상의 값에 적어도 부분적으로 기초하여 상기 제1 다이와 상기 제2 다이를 상호접속하도록 구성될 수 있다.

여기에서 설명하는 임의의 실시형태에 있어서, 상기 슬레이브 제어기는 마스터 자기 어닐링 회로 블록의 마스터 풀다운 트랜지스터를 인에이블하고 슬레이브 자기 어닐링 회로 블록의 슬레이브 풀업 트랜지스터를 인에이블함으로써 제1 휘발성 메모리에 저장하기 위한 제1 용장 값을 결정하도록 구성될 수 있다.

여기에서 설명하는 임의의 실시형태에 있어서, 슬레이브 제어기는 슬레이브 클럭 주파수로 동작할 수 있고, 마스터 제어기는 마스터 클럭 주파수로 동작할 수 있으며, 마스터 클럭 주파수는 슬레이브 클럭 주파수와 다를 수 있다.

여기에서 설명하는 임의의 실시형태에 있어서, 마스터 제어기와 슬레이브 제어기는 제1 휘발성 메모리와 제2 휘발성 메모리를 리세트하고 멀티다이 디바이스의 하나 이상의 출력 버퍼를 디스에이블하도록 구성될 수 있다.

다른 실시형태에 있어서, 멀티다이 디바이스의 제1 다이와 제2 다이를 상호접속하는 방법은 멀티다이 디바이스의 제1 다이용의 마스터 자기 어닐링 회로 블록의 마스터 제어기와 멀티다이 디바이스의 제2 다이용의 슬레이브 자기 어닐링 회로 블록의 슬레이브 제어기 간의 마스터-슬레이브 관계를 결정하는 단계를 포함한다. 제1 다이와 제2 다이는 마스터 자기 어닐링 회로 블록, 슬레이브 자기 어닐링 회로 블록, 및 제1 μ범프 또는 제2 μ범프 중의 하나를 통하여 함께 결합된다. 이 방법은 제1 용장 값을 슬레이브 제어기에 동작가능하게 접속된 제1 휘발성 메모리에 저장하는 단계와, 제2 용장 값을 마스터 제어기에 동작가능하게 접속된 제2 휘발성 메모리에 저장하는 단계를 또한 포함한다.

여기에서 설명하는 임의의 실시형태에 있어서, 상기 방법은 적어도 부분적으로 하나 이상의 값에 기초하여 상기 제1 μ범프의 기능을 상기 제2 μ범프의 기능으로 교체하는 단계를 또한 포함할 수 있고, 상기 하나 이상의 값은 적어도 상기 제1 휘발성 메모리에 저장된 제1 용장 값과 상기 제2 휘발성 메모리에 저장된 제2 용장 값으로부터 유도된다.

여기에서 설명하는 임의의 실시형태에 있어서, 상기 방법은 마스터 제어기를 이용하여 제1 전력을 결정하는 단계와, 적어도 부분적으로 제1 기준에 따라 상기 마스터 제어기를 이용하여 제1 전력의 양호한 신호를 전송하는 단계와, 슬레이브 제어기를 이용하여 제2 전력을 결정하는 단계와, 적어도 부분적으로 제2 기준에 따라 상기 슬레이브 제어기를 이용하여 제2 전력의 양호한 신호를 전송하는 단계와, 적어도 부분적으로 상기 제1 전력의 양호한 신호와 상기 제2 전력의 양호한 신호에 기초하여 상기 제1 μ범프의 기능을 상기 제2 μ범프의 기능으로 교체할 것인지 여부를 결정하는 단계를 또한 포함할 수 있다.

여기에서 설명하는 임의의 실시형태에 있어서, 상기 방법은 제1 휘발성 메모리를 리세트하는 단계와, 제2 휘발성 메모리를 리세트하는 단계와, 마스터 자기 어닐링 회로 블록의 마스터 출력 버퍼를 디스에이블하는 단계와, 슬레이브 자기 어닐링 회로 블록의 슬레이브 출력 버퍼를 디스에이블하는 단계를 또한 포함할 수 있다.

여기에서 설명하는 임의의 실시형태에 있어서, 상기 방법은 마스터 제어기를 이용하여 마스터 자기 어닐링 회로 블록의 제1의 복수의 풀다운 트랜지스터를 인에이블하고 슬레이브 제어기를 이용하여 슬레이브 자기 어닐링 회로 블록의 제2의 복수의 풀업 트랜지스터를 인에이블함으로써 제1 용장 값을 결정하는 단계를 또한 포함할 수 있다.

다른 실시형태에 따르면, 멀티다이 디바이스의 제1 다이와 제2 다이를 상호접속하는 장치는 멀티다이 디바이스의 제1 다이와 인터페이스 접속하는 제1 제어기와, 멀티다이 디바이스의 제2 다이와 인터페이스 접속하고 제1 μ범프 및 제2 μ범프를 통하여 제1 제어기와 상호 접속되는 제2 제어기와, 복수의 신호 슬라이스를 포함한다. 복수의 회로 슬라이스는 각각 멀티다이 디바이스의 제1 다이 및 제2 다이 둘 다와 인터페이스 접속하고, 제1 제어기 및 제2 제어기 둘 다에 의해 제어된다. 상기 제1 제어기와 제2 제어기는 마스터-슬레이브 관계에 있고, 제1 제어기와 제2 제어기 중의 하나가 마스터이고, 제1 제어기와 제2 제어기 중의 다른 하나가 슬레이브이다. 마스터는 적어도 부분적으로 마스터 내부 발진기에 기초하여 자기 어닐링 공정을 개시하도록 구성되고, 슬레이브는 슬레이브 내부 발진기 및 마스터에 의해 결정되는 비율에 기초하여 상태 천이를 행하도록 구성된다.

여기에서 설명하는 임의의 실시형태에 있어서, 상기 제1 제어기 및 제2 제어기는 동기화되지 않을 수 있고, 상기 제1 제어기 및 제2 제어기는 구조적으로 동일하지만 적어도 부분적으로 마스터-슬레이브 관계에 기초하여 다르게 행동하도록 구성될 수 있다.

여기에서 설명하는 임의의 실시형태에 있어서, 상기 제1 제어기는 제1 마스터-슬레이브 선택 핀을 포함하고, 적어도 부분적으로 상기 제1 다이와 연관된 제1 전력에 기초하여 상기 제1 마스터-슬레이브 선택 핀에서 제1 입력을 샘플링하도록 구성될 수 있다. 상기 제2 제어기는 제2 마스터-슬레이브 선택 핀을 포함하고, 적어도 부분적으로 상기 제2 다이와 연관된 제2 전력에 기초하여 상기 제2 마스터-슬레이브 선택 핀에서 제2 입력을 샘플링하도록 구성될 수 있다. 상기 마스터-슬레이브 관계는 샘플링된 상기 제1 입력 및 제2 입력에 적어도 부분적으로 기초를 둘 수 있고, 여기에서 상기 마스터는 상기 제1 신호를 구동하여 자기 어닐링 공정을 개시하도록 구성되고, 상기 슬레이브는 마스터로부터의 제1 신호를 입력 신호로서 사용하도록 구성된다.

다른 추가의 양태 및 특징들은 각종 실시형태에 대한 하기의 상세한 설명을 읽음으로써 명백하게 될 것이다.

첨부 도면은 각종 실시형태의 설계 및 실용성을 나타낸 것이고, 도면에 있어서 유사한 요소들은 공통의 참조 번호로 표시된다. 이 도면들은 반드시 정확한 축척으로 된 것이 아니다. 전술한 및 다른 장점 및 목적이 달성되는 법을 더 잘 이해하기 위하여, 각종 실시형태에 대한 보다 상세한 설명이 주어질 것이고, 첨부 도면에 도시된다. 이 도면들은 전형적인 실시형태를 보인 것이고, 따라서 발명의 범위를 제한하는 것으로 의도되지 않는다.
도 1은 시스템 로직과 상호작용하는 제1 다이가 3개의 μ범프를 통하여 제2 다이에 상호접속되는 멀티다이 상호접속 구조를 보인 도이다.
도 2는 결함 μ범프에 기인하는 상호접속 구조의 전형적인 장애를 보인 도이다.
도 3은 비휘발성 메모리에 용장성을 프로그래밍함으로써 용장 리소스의 다중화를 제어하기 위해 비휘발성 메모리를 이용하는 캐스케이드 용장 기술을 보인 도이다.
도 4는 일부 실시형태에 따른 자기 어닐링 멀티다이 상호접속 용장 제어를 위한, 2개의 복구 제어 블록(RCB)을 구비한 장치를 보인 도이다.
도 5A는 일부 실시형태에 따른, 복구 제어 블록의 상태표로서, 상부 행은 마스터 모드를 나타내고 하부 행은 슬레이브 모드를 표시하는 상태표를 보인 도이다.
도 5B는 일부 실시형태에 따른, 자기 어닐링 μ범프 용장 복구 제어 상태 머신 출력 기능 표를 보인 도이다.
도 6A 및 도 6B는 일부 실시형태에 따른 μ범프의 예시적인 복구 구현예를 보인 도이다.
도 7A 및 도 7B는 일부 실시형태에 따른 μ범프의 예시적인 복구 구현예를 보인 도이다.
도 8A 및 도 8B는 용장 제어 블록의 일부 실시형태에 따른 양방향 구현을 위한 예시적인 복구 예를 보인 도이다.
도 9는 일부 실시형태에 따른, 휘발성 메모리와 비휘발성 메모리의 임의 조합일 수 있는 일부 제어 메모리 및 μ범프의 필드를 보인 도이다.
도 10은 일부 실시형태에 따른, 여기에서 설명하는 방법 또는 장치를 이용한 복수의 용장 제어 블록의 예시적인 구현예를 보인 도이다.
도 11(도 11A 내지 도 11D를 포함함)은 일부 실시형태에 따른, 여기에서 설명하는 방법 또는 장치를 이용한 각종 복구 예를 보인 도이다.
도 12는 일부 실시형태에 따른, 양방향 신호에 의한 멀티다이 디바이스의 예시적인 구현예를 보인 도이다.
도 13A 및 도 13B는 일부 실시형태에 따른, 양방향 회로에 의한 용장 제어 기능이 있는 멀티다이 디바이스의 예시적인 구현예를 보인 도이다.
도 14A 및 도 14B는 일부 실시형태에 따른, 프로그램가능한 양방향 회로에 의한 용장 제어 기능이 있는 멀티다이 디바이스의 예시적인 구현예를 보인 도이다.
도 15A 및 도 15B는 일부 실시형태에 따른, 프로그램가능한 양방향 버퍼에 의한 멀티다이 디바이스의 대안적인 구현예를 보인 도이다.
도 16은 일부 실시형태에 따른, 혼합형 입력 및 출력 버퍼에 대한 양방향 신호에 의한 용장 제어 기능이 있는 멀티다이 디바이스의 다른 예시적인 구현예를 보인 도이다.
도 17은 일부 실시형태에 따른, 지향성 신호에 의한 용장 제어 기능이 있는 멀티다이 디바이스의 대안적인 구현예를 보인 도이다.
도 18은 일부 실시형태에 따른 자기 어닐링 멀티다이 상호접속 용장 제어를 위한 공정의 고수준 흐름도를 보인 도이다.
도 19는 일부 실시형태에 따른, 도 18에 도시된 자기 어닐링 멀티다이 상호접속 용장 제어를 위한 공정의 고수준 흐름도를 더 자세히 보인 도이다.
도 20은 일부 실시형태에 따른 자기 어닐링 멀티다이 상호접속 용장 제어를 위한 공정의 고수준 흐름도를 보인 도이다.
도 21은 일부 실시형태에 따른, 도 20의 용장 제어를 개시하는 공정을 더 자세히 보인 도이다.
도 22A 및 도 22B는 일부 실시형태에 따른, 하나 이상의 제1 용장 값을 결정하여 저장하는 동작과 하나 이상의 제2 용장 값을 결정하여 저장하는 동작을 더 자세히 보인 도이다.

이하에서 첨부 도면을 참조하여 각종 실시형태가 설명된다. 첨부 도면들은 정확한 축척으로 작도된 것이 아니고 유사한 구조 또는 기능의 요소들은 도면 전체에 걸쳐서 동일한 참조 번호로 표시되었다는 점에 주목하여야 한다. 도면들은 실시형태의 설명을 용이하게 하기 위한 것으로만 의도된다는 점에 또한 주목하여야 한다. 실시형태들은 청구된 발명의 완전한 설명으로서 또는 청구된 발명의 범위에 대한 제한으로서 의도되지 않는다. 또한, 예시된 실시형태는 도시된 모든 양태 또는 장점을 가질 필요가 없다. 특정 실시형태와 관련하여 설명된 양태 또는 장점은 반드시 그 실시형태로 제한되는 것이 아니고, 그렇게 설명되지 않았다 하더라도 임의의 다른 실시형태에서 실시될 수 있다. 또한, 이 명세서 전반에 걸쳐서 "일부 실시형태" 또는 "다른 실시형태"의 인용은 실시형태와 관련하여 설명한 특정의 특징, 구조, 재료 또는 특성이 적어도 하나의 실시형태에 포함된다는 것을 의미한다. 따라서, 이 명세서 전반에 걸쳐서 "일부 실시형태에 있어서" 또는 "다른 실시형태에 있어서"라고 하는 어구의 출현은 반드시 동일한 실시형태 또는 실시형태들을 인용하는 것이 아니다.

도 1은 시스템 로직(102)과 상호작용하는 제1 다이(106)가 3개의 μ범프(110)를 통하여 제2 다이(108)에 상호접속된 멀티다이 상호접속 구조를 보인 것이다. 제2 다이(108)는 시스템 로직(104)과 상호작용한다. 도 2는 제1 다이(202)와 제2 다이(204) 사이에 일련의 μ범프(206)가 있는 예시적인 멀티다이 상호접속 구조를 보인 것이다. 제1 다이(202)는 시스템 로직(210)과 상호작용하고, 제2 다이는 시스템 로직(212)과 상호작용한다. 도 2는 또한 버퍼 B3와 BE를 상호접속하도록 상정된 지점(208)에서 누락 μ범프를 가짐으로써 상호접속 구조의 전형적인 장애를 보여주고 있다.

도 3은 비휘발성 메모리에 용장성을 프로그래밍함으로써 용장 리소스의 다중화를 제어하기 위해 비휘발성 메모리를 이용하는 캐스케이드 용장 기술을 보인 것이다. 도면에 예시된 것처럼 이 구조는 일련의 μ범프(301, 302, 303, 304, 305. 306)를 통하여 제2 다이(316)에 상호접속된 제1 다이(315)를 포함하고, 여기에서 μ범프(306)는 용장 μ범프를 표시한다. 따라서, 이 명세서에서 사용하는 용어 "μ범프"는 기능성 μ범프(용장이거나 아닌 것) 또는 결함 μ범프일 수 있는 임의의 μ범프를 말한다. 도시된 구조에 있어서, 제1 다이(315)는 일련의 멀티플렉서(328, 322, 307, 331, 327)를 통하여 시스템 로직(321)과 상호작용하고, 제2 다이(316)는 출력이 각각의 출력 버퍼(312, 324, 319, 326, 334)를 구동하는 일련의 멀티플렉서(311, 323, 318, 330, 332)를 통하여 시스템 로직(320)과 상호작용한다. 도 3의 구조는 여분의 드라이버(멀티플렉서(313) 및 출력 버퍼(314))와 함께 여분의 μ범프(306)를 또한 포함한다. 제1 다이(315)는 용장 리소스의 다중화를 제어하기 위해 일부 비휘발성 메모리(300a)를 포함한 제어기 블록(309)을 또한 포함한다. 유사하게, 제2 다이(316)는 용장 리소스의 다중화를 제어하기 위해 일부 비휘발성 메모리(300b)를 포함한 제어기 블록(308)을 또한 포함한다. 도면으로부터 알 수 있는 바와 같이, 이 구조는 상호접속에 μ범프(303)가 없다. 이 구조는 멀티플렉서에 선택 신호를 제공함으로써 다중화를 제어하기 위해 비휘발성 메모리(300a, 300b)를 사용한다.

이 예에서, 제어 블록(309, 308)은 대응하는 μ범프가 있는 멀티플렉서에 대하여 "선택" 신호로서 "0"을 구동하고, 대응하는 μ범프가 없는 멀티플렉서에 대하여 "선택" 신호로서 "1"을 구동한다. 예를 들면, 멀티플렉서(328, 322, 311, 323)에 대한 선택 신호는 "0"이고, 멀티플렉서(307, 331, 327, 313, 318, 330, 332)에 대한 선택 신호는 μ범프(304)가 누락 μ범프(303)의 기능을 교체하기 위해 사용되고, μ범프(305)가 μ범프(304)의 기능을 교체하기 위해 사용되며, 여분의 μ범프(306)가 μ범프(305)의 기능을 교체하기 위해 사용되는 것을 표시하기 위해 "1"이다.

도 4를 참조하면, 일부 실시형태에 따른 자기 어닐링 멀티다이 상호접속 용장 제어를 위한 다른 장치(400)가 도시되어 있고, 이 장치(400)는 2개의 복구 제어 블록(repair control block, RCB)(406, 408)을 구비한다. 장치(400)의 RCB(406)는 시스템 로직부(440)를 포함하는 제1 다이(402)와 통합되고, 장치(400)의 RCB(408)는 시스템 로직부(442)를 포함하는 제2 다이(404)와 통합된다. RCB(406)는 제1 다이(402)의 시스템 로직부(440)에 결합된 컴포넌트(제1 자기 어닐링 회로 블록)를 제어하기 위해 사용되고, RCB(408)는 제2 다이(404)의 시스템 로직(442)에 결합된 컴포넌트(제2 자기 어닐링 회로 블록)를 제어하기 위해 사용된다. 제1 다이(402)와 제2 다이(404)는 복수의 μ범프(1, 2, 3, 4, 5) 및 용장 μ범프(6)에 의해 상호접속된다. 용장 μ범프(6)는 용장 제어를 위해 멀티플렉서(MUX)(450)에 동작가능하게 접속된 3-상태 버퍼(452)에 의해 구동된다.

비록 장치(400)가 제1 다이(402)와 제2 다이(404)를 직접 접속하는 μ범프(1, 2, 3, 4, 5) 및 용장 μ범프(6)를 갖는 것으로 도시되어 있지만, 대안적인 실시형태에서는 제1 다이(402)와 제2 다이(404)가 μ범프 및 용장 μ범프를 포함하는 패시브 인터포저를 통하여 간접적으로 접속될 수 있다. 그러한 구현예는 도 12에 도시되어 있고, 뒤에서 더 자세히 설명할 것이다. 또한, 다른 실시형태에 있어서, 각 행에 하나의 용장 μ범프(6)를 갖는 대신에, 장치(400)는 각 행에 복수의 μ범프(6)를 가질 수 있다.

도 4로 돌아가서, RCB(406)와 RCB(408)는 2개의 μ범프(7, 8)를 통해 상호접속된다. 일부 실시형태에 있어서, RCB(406)와 RCB(408)는 2개의 μ범프 핸드세이크(handshake)를 확립하는 상태 머신을 구성한다. 제1 다이(402)와 제2 다이(404)는 2개의 RCB(406, 408) 중의 하나가 마스터로서 지정 또는 결정되고 2개의 RCB(406, 408) 중의 다른 하나가 슬레이브로서 지정 또는 결정되는 한 구조적으로 동일하다. 비록 2개의 RCB(406, 408)가 도시되어 있지만, 다른 실시형태에서는 장치(400)가 3개 이상의 RCB를 가질 수 있다는 점에 주목하여야 한다. 예를 들면, 다른 실시형태에 있어서, 하나의 RCB는 마스터이고 2개 이상의 다른 RCB는 슬레이브일 수 있다. 제1 자기 어닐링 회로 블록은 제1 다이(402)의 시스템 로직부(440)를 제외하고 도 4의 하부에 μ범프(1-6) 아래에 있는 각종의 전기 컴포넌트 및 상호접속을 포함하고, 제2 자기 어닐링 회로 블록은 제2 다이(404)의 시스템 로직부(442)를 제외하고 도 4의 상부에 μ범프(1-6) 위에 있는 각종의 전기 컴포넌트 및 상호접속을 포함한다. 제1 및 제2 자기 어닐링 회로 블록은 5개의 슬라이스로 합동으로 추가로 분리될 수 있고, 여기에서 제1 슬라이스는 예를 들면 제2 자기 어닐링 회로 블록의 MUX(410a), OR 게이트(412a), 3-상태 버퍼(414a), 레지스터(416a), 저항기(418a)에 접속된 약한 풀업 트랜지스터(420a), 및 풀다운 트랜지스터(422a)와; μ범프(1)와; 제1 자기 어닐링 회로 블록의 저항기 요소(424a)에 접속된 약한 풀업 트랜지스터(426a), 풀다운 트랜지스터(428a), 레지스터(430a), OR 게이트(432a), MUX(434a), 및 출력 버퍼(436a)를 구비한다. 출력 버퍼(436a)의 출력은 시스템 로직부(440)를 구동한다. 제2 자기 어닐링 회로 블록의 풀업 트랜지스터(420a-420e) 및 제1 자기 어닐링 회로 블록의 풀업 트랜지스터(426a-426e)는 이들이 각각의 저항기 요소(제1 자기 어닐링 회로 블록의 418a-418e 및 제2 자기 어닐링 회로 블록의 424a-424e)를 통하여 전원에 접속되기 때문에 약하다. 일부 실시형태에 있어서, 이들 약한 풀업 트랜지스터는 RCB(406) 및 RCB(408)로부터의 글로벌 신호(MPU)에 의해 각각 제어되고, 풀다운 트랜지스터(422a-422e, 428a-428e)는 RCB(406) 및 RCB(408)로부터의 글로벌 신호(MPD)에 의해 각각 제어된다. 일부 실시형태에 있어서, 각각의 레지스터(416a-416e, 430a-430e)는 래치를 이용하여 구현될 수 있다.

이 예시적인 장치에서 μ범프(3)는 결함 μ범프를 나타낸다는 것을 표시하기 위해 점선으로 도시되어 있음에 주목하여야 한다. RCB(406)는 마스터/슬레이브 선택핀(460)을 구비하고, RCB(408)는 마스터/슬레이브 선택핀(462)을 구비한다. 도 4에 도시된 이 예시적인 장치에 있어서, RCB(406)와 RCB(408)는 구조적으로 동일하지만 다르게 행동한다. RCB(406)와 RCB(408) 간의 마스터-슬레이브 관계는 마스터-슬레이브 선택핀(462, 460) 중의 하나(도시된 예에서는 462)를 전압(예를 들면, Vcc)에 접속하고 마스터-슬레이브 선택핀(462, 460) 중의 다른 하나(도시된 예에서는 460)를 접지(GND)에 접속함으로써 확립될 수 있다. 일부 실시형태에 있어서, 비록 RCB(406)와 RCB(408)가 구조적으로 동일할 수 있지만, RCB(408)는 멀티다이 디바이스의 입력으로서 소용되는 제2 다이의 시스템 로직부(442)와 인터페이스 접속하는 제2 자기 어닐링 회로 블록을 제어하기 위해 사용되고, RCB(406)는 멀티다이 디바이스의 출력으로서 소용되는 제1 다이의 시스템 로직부(440)와 인터페이스 접속하는 제1 자기 어닐링 회로 블록을 제어하기 위해 사용된다. RCB(406)와 RCB(408)는 또한 각각의 내부 발진기를 포함할 수 있고, 비록 이들 2개의 내부 발진기는 구조적으로 서로 동일할 수 있지만 다른 주파수에서 동작한다. 내부 발진기 주파수의 차는 예를 들면 일부 실시형태에 있어서 각 다이의 프로세스 코너(process corner)에 기초를 둘 수 있다.

누락 μ범프(3)를 포함하는 슬라이스에 있어서, MUX(410c)는 시스템 로직부(442)로부터 입력을 수신하고 OR 게이트(412c)로부터 선택 신호를 수신한다. 3-상태 버퍼(414c)는 MUX(410c)의 출력에 기초해서, 및 또한 RCB(408)로부터의 글로벌 제어 신호(MOE)에 기초해서 누락 μ범프(3)를 구동한다. 누락 μ범프(3)는 RCB(408)로부터의 글로벌 신호(MPD)에 의해 제어되는 풀다운 트랜지스터(422c)에 접속된다. 누락 μ범프(3)는 RCB(408)로부터의 글로벌 신호(MPU)에 의해 제어되는 약한 풀업 트랜지스터(420c)에 또한 접속된다. RCB(408)로부터의 MPU 및 MPD 신호는 또한 다른 약한 풀업 트랜지스터(420a, 420b, 420d, 420e) 및 풀다운 트랜지스터(422a, 422b, 422d, 422e)를 각각 유사하게 제어한다. 레지스터(416c)는 누락 μ범프(3)로부터 데이터(D) 입력을 수신하고, 그 출력(Q)은 OR 게이트(412c)에 접속된다. 레지스터(416c)는 또한 RCB(408)의 마스터 리세트 신호(MR) 및 마스터 클럭 신호(MG)로부터 리세트 신호(R) 및 클럭 신호(G)를 각각 수신한다. OR 게이트(412c)는 레지스터(416c)로부터, 및 용장 μ범프(6)의 배열(예를 들면, 위치)에 기인해서 도 4에 도시된 예시적인 장치에서 다른 슬라이스의 OR 게이트(412b)로부터 입력을 수신한다. OR 게이트(412c)의 출력은 MUX(410c)의 선택 신호를 구동하고, 또한 일부 실시형태에 있어서 용장 μ범프(6)의 배열에 기인해서 다른 슬라이스의 OR 게이트(412d)를 구동한다.

누락 μ범프(3)를 포함하는 이러한 특수한 슬라이스에 있어서, 누락 μ범프(3)는 풀다운 트랜지스터(428c)에, 및 저항기 요소(424c)에 접속된 약한 풀업 트랜지스터(426c)에 또한 접속된다. 약한 풀업 트랜지스터(426c)는 RCB(406)로부터의 제어 신호(MPU)에 의해 제어되고, 풀다운 트랜지스터(428c)는 RCB(406)로부터의 제어 신호(MPD)에 의해 제어된다. RCB(406)로부터의 MPU 및 MPD 신호는 또한 다른 약한 풀업 트랜지스터(426a, 426b, 426d, 426e) 및 풀다운 트랜지스터(428a, 428b, 428d, 428e)를 각각 유사하게 제어한다. OR 게이트(432c)는 레지스터(430c)에 대한 데이터(D) 입력을 제공하고, OR 게이트(432c)의 출력은 OR 게이트(432d) 및 MUX(434c)를 구동한다. MUX(434c)의 출력은 출력 버퍼(436c)를 구동하고, 출력 버퍼(436c)의 출력은 제1 자기 어닐링 회로 블록의 시스템 로직부(440)를 구동한다. 다른 슬라이스 내의 각종 컴포넌트들, 예를 들면 레지스터(430a, 430b, 430d, 430e), OR 게이트(432a, 432b, 432d, 432e), 멀티플렉서(434a, 434b, 434d, 434e), 출력 버퍼(436a, 436b, 436d, 436e)도 또한 누락 μ범프(3)를 포함하는 슬라이스와 관련하여 설명한 것들과 유사하게 기능한다. 용장 μ범프(6)를 포함하는 용장 슬라이스(448)는 용장 μ범프(6)를 구동하는 여분의 3-상태 버퍼(452) 및 이 3-상태 버퍼(452)에 출력을 제공하는 여분의 MUX(450)를 포함한다.

동작 중에, RCB(406)와 RCB(408)는 제1 다이(402) 및 제2 다이(404)에 대한 전력을 각각 모니터링한다. RCB(406)가 제1 다이(402)에 대한 전력이 양호하다고 결정한 때, 및 RCB(408)가 제2 다이(404)에 대한 전력이 양호하다고 결정한 때, RCB(406)와 RCB(408)는 각각 양호 신호(Good signal, GD)를 μ범프(8)를 통하여 Z(고임피던스)까지 구동할 것이다. 양호 신호는 로우(LOW)로 구동될 것이고, 각 다이에 대한 전력이 양호하지 않다고 RCB(406) 또는 RCB(408)가 결정하는 한 로우로 유지될 것이다. 그럼에도 불구하고, 전력이 제1 다이(402) 및 제2 다이(404) 둘 다에 대하여 양호하다고 결정되자마자, 양호 신호는 Z로 될 것이다. 그러면, 약한 풀업 트랜지스터(각 다이(402, 404)에 있는 것)가 인에이블되어 μ범프(8)를 "1"로 구동한다. 제1 다이(402) 또는 제2 다이(404) 중의 어느 하나에 대한 전력이 양호하지 않은 것으로 결정되는 일부 경우에, 양호(Good) 노드(8)는 로우로 전환되고, RCB(406)와 RCB(408)는 리세트된다. 양호 신호가 "1"인 때, RCB(406)와 RCB(408)는 둘 다 그들 각각의 마스터/슬레이브 입력(462, 460)을 샘플링하여 어떤 RCB가 마스터인지 결정하고, 다른 것은 슬레이브로 된다. 마스터 RCB는 μ범프(7)를 통하여 시작 신호를 구동하고, 슬레이브 RCB는 Z를 구동하고 마스터로부터의 시작 신호를 입력으로서 사용한다. 그 다음에, 마스터 RCB는 그 자신의 내부 발진기 주기에 따른 고정된 시간 주기에 기초하여 POR 어닐링 공정으로 진행하고, 슬레이브 RCB는 마스터 RCB로부터의 시작 신호를 이용하여 그 상태 천이를 행하고 마스터 RCB에 의해 설정된 속도로 동작한다. 도 5는 RCB(406)와 RCB(408)의 상태표를 보인 것이고, 여기에서 상부 행은 마스터 모드를 나타내고, 하부 행은 슬레이브 모드를 표시한다.

만일 RCB(406)와 RCB(408)가 둘 다 제1 다이(402) 및 제2 다이(404)에 대한 전력이 양호하다고 결정하면, RCB(406)와 RCB(408)는 마스터 리세트 신호(MR)를 구동하여 레지스터(416a-416e, 430a-430e)를 리세트하기 위한 자기 어닐링 공정을 개시한다. RCB는 또한 글로벌 제어 신호(MOE)를 구동하여 제2 자기 어닐링 회로 블록의 3-상태 버퍼(414a-414e)를 디스에이블시킨다. RCB(408)가 마스터가 되고 RCB(406)가 슬레이브가 되는 것으로 결정되었다고 가정하면, RCB(408)는 제어 신호(MPD)를 구동하여 풀다운 트랜지스터(422a-422e)를 인에이블 시키고, RCB(406)는 다른 제어 신호(MPU)를 구동하여 약한 풀업 트랜지스터(426a-426e)를 인에이블 시킨다. 그 다음에 RCB(406)는 일부 실시형태에서 μ범프의 조건에 따라 레지스터(430a-430e)에 용장 값을 기록하도록 클럭 신호(MG)의 펄스를 발생한다. 예를 들면, RCB는 μ범프가 양호인 슬라이스에 대하여 "0"을 기록하고 μ범프가 결함인 슬라이스에 대하여 "1"을 기록한다. 도 4에 도시된 이 예에서, RCB(406)는 레지스터(430a, 430b, 430d, 430e)에 "0"을 기록하고 레지스터(430c)에 "1"을 기록한다.

기록 동작 후에, RCB(408)는 풀다운 트랜지스터(422a-422e)를 디스에이블시키고, RCB(406)는 약한 풀업 트랜지스터(426a-426e)를 디스에이블시킨다.

그 다음에, 슬레이브 RCB(406)는 제어 신호(MPD)를 구동하여 풀다운 트랜지스터(428a-428e)를 인에이블 시키고, 마스터 RCB(408)는 다른 제어 신호(MPU)를 구동하여 약한 풀업 트랜지스터(420a-420e)를 인에이블 시킨다. 이것은 만일 μ범프가 양호이면 "0"으로, 만일 μ범프가 누락이면 "1"로 레지스터(416a-416e)의 입력을 구동한다. 그 다음에 마스터 RCB(408)는 레지스터(416a-416e)에 용장 값을 래치 또는 저장하도록 마스터 신호(MG)의 펄스를 발생한다. 이 예에서, 레지스터(416a, 416b, 416d, 416e)에 대한 용장 값은 "0"이고 레지스터(416c)에 대한 용장 값은 "1"이다. 테스트가 완료된 후에, RCB(406)와 RCB(408)는 모든 약한 풀업 트랜지스터(420a-420e, 426a-426e) 및 모든 풀다운 트랜지스터(422a-422e, 428a-428e)를 디스에이블시키고, 글로벌 제어 신호(MOE)를 구동하여 3-상태 버퍼(414a-414e)를 인에이블시킨다.

그 다음에, 장치(400)는 일부 실시형태에 있어서 제1 및 제2 자기 어닐링 회로 블록의 레지스터 및 OR 게이트에 기초하여 어떤 μ범프가 사용되어야 하는지를 결정할 수 있다. 도 4에 도시된 예시적인 실시형태의 각 슬라이스에 대하여, 사용되는 μ범프는 적어도 부분적으로 슬라이스의 레지스터 내의 값 및 그 슬라이스의 좌측에 있는 OR 게이트에 기초하여 결정된다. 예를 들면, 누락 μ범프(3)를 포함하는 슬라이스에 대하여 사용될 μ범프는 적어도 부분적으로, 제2 자기 어닐링 회로 블록의 레지스터(416c)에 저장된 값, 및/또는 좌측에 있는 슬라이스의 OR 게이트(412b)에 기초하여 결정된다. 더욱이, 사용될 μ범프는 제1 자기 어닐링 회로 블록에 대하여 레지스터(430c)에 저장된 값 및/또는 OR 게이트(432b)에 의해 결정된다. 도 4에 도시된 이 예시적인 실시형태에 있어서, OR 게이트(412c)가 "1"이거나 레지스터(416c)가 "1"일 때, MUX(410c)는 용장을 인에이블시키도록 좌측에 있는 시스템 로직 입력을 선택하여 용장을 인에이블시키도록 우측에 있는 슬라이스에 "1"을 전송한다. OR 게이트(412c)가 "0"이고 레지스터(416c)가 "0"일 때, MUX(410c)는 그곳에 캐스케이드 용장이 없음을 표시하기 위해 시스템 로직 입력을 선택하여 우측에 있는 슬라이스에 "0"을 전송한다. 도 4에 도시된 이 실시형태에 있어서, 만일 용장이 제2 다이(404)의 5개의 레지스터(416a-416e) 중 임의의 것에서 인에이블되면, μ범프(6), MUX(450) 및 3-상태 버퍼(452)는 용장을 위해 인에이블되어 누락 μ범프(3)의 기능이 μ범프(4)의 기능으로 교체되고, μ범프(4)의 기능이 μ범프(5)의 기능으로 교체되며, μ범프(5)의 기능이 용장 μ범프(6)의 기능으로 교체되게 한다.

도 4에 도시된 예시적인 실시형태에 있어서, 제2 다이(404)는 멀티다이 디바이스의 입력 다이로서 소용되고 제1 다이(402)는 멀티다이 디바이스의 출력으로서 소용되어, 데이터가 제2 다이(404)로부터 제2 자기 어닐링 회로 블록, μ범프, 및 제1 자기 어닐링 회로 블록을 통해 제1 다이(402)로 단방향적으로 흐르게 한다. 그럼에도 불구하고, 동일한 접근법이 양방향 접속에 대해서 및 혼합 접속에 대해서도 또한 사용될 수 있고, 이 경우 제1 다이(402)와 제2 다이(404) 중의 어느 하나는 멀티다이 디바이스의 입력 및 출력 모두로서 소용되는 접속 및 컴포넌트를 포함할 수 있다. 양방향 및 혼합 접속에 대한 더 자세한 것은 각종 도면을 참조해서 뒤에서 제공될 것이다. 더욱이, 적어도 부분적으로 또는 전체적으로, 제1 자기 어닐링 회로 블록 또는 제2 자기 어닐링 회로 블록과 같은 자기 어닐링 회로 블록은 일부 실시형태에서 제1 다이(402) 또는 제2 다이(404)의 시스템 로직부에 매립될 수 있다. 예를 들면, 용장 멀티플렉서 기능 및 그들의 대응하는 회로는 일부 실시형태에서 이러한 용장 다중화 기능을 위한 전용 회로를 구비하는 대신에, 각 다이의 대응하는 시스템 로직부 또는 다이의 다른 부분의 RTL(register transfer level, 레지스터 전송 레벨)에서 매립될 수 있다. 추가적으로 또는 대안적으로, 멀티플렉서는 일부 실시형태에서 이들이 각 슬라이스에 대한 전용 용장 멀티플렉서를 갖는 것보다 더 적은 면적 및 성능 충격을 나타내도록 더 넓게 될 수 있다. 또한, 약한 풀업은 이 기술 분야에서 알려져 있는 것과는 다른 몇 가지 방법으로 또한 구현될 수 있다. 그러므로, 장치(400)의 각종 실시형태는 도 4에 도시된 것으로 한정되어서는 안되고, 도 4는 다른 각종 실시형태의 범위 또는 특허 청구범위를 제한하는 것으로 의도되지 않는다. 또한, 용장 레지스터로부터 판독하기 위한 또는 용장 레지스터에 기록하기 위한 추가의 회로가 추가될 수 있다.

도 4의 장치(400)는 몇 가지 점에서 도 3을 참조하여 설명한 것보다 유리하다. 도 3의 장치에 따른 한가지 문제점은 이 장치가 용장 리소스의 다중화를 제어하기 위해 비휘발성 메모리를 필요로 한다는 점이다. 용장을 필요로 하는 리소스의 수가 증가함에 따라서 장치는 더 많은 비휘발성 메모리를 요구한다. 비휘발성 메모리는 한정된 연속 공간에서 최상으로 구현된다. 일부 경우에, μ범프 및 용장 리소스는 다이 주변에 분포된다. 이것은 중앙 위치로부터 용장 멀티플렉서까지 모든 비휘발성 메모리 제어를 라우팅하는 문제점을 야기할 수 있다. 용장 멀티플렉서를 비휘발성 메모리에 더 가깝게 두는 것은 더 긴 데이터 경로 상호접속 라우트를 요구하고 허용불능의 성능 열화를 야기한다. 어느 경우이든, 상당한 면적 및 리소스는 제어 신호 또는 데이터 경로 신호의 라우팅을 각각 요구한다. 또한, 테스트 프로그램이 다이들 사이에서 양호한 접속 및 불량 접속을 맵하여야 한다. 이것은 많은 테스트 시간을 요구하고, μ범프의 수가 증가함에 따라서 이것은 제조 비용을 상승시킨다.

도 3의 장치와는 달리, 도 4의 장치(400)는 자기 어닐링 용장 시스템이다. 위에서 설명한 것처럼, 장치(400)는 각각의 용장 멀티플렉서를 제어하기 위해 휘발성 메모리 셀을 추가함으로써 작용한다. 추가의 회로는 복구 시퀀스 중에 μ범프 접속의 단순한 테스트를 행하기 위해 각 접속에 제공된다. 그 다음에, 각 μ범프 테스트의 결과가 그 로컬 메모리 셀에 저장된다. 로컬 메모리 셀의 프로그래밍 및 파워업 테스트를 제어하기 위해 매우 작은 상태 머신이 추가될 것이다. 이 접근법에 의해, 글로벌 라우팅의 양은 최소로되고, 테스트 시간이 실질적으로 감소되며, 다이는 용장을 지원함에 있어서 고가의 비휘발성 메모리 공정 단계를 필요로 하지 않는다. 마지막으로, 용장 멀티플렉서 및 메모리는 데이터 경로 위치에 따라 배치될 수 있고, 그에 따라서 데이터 경로의 성능 열화를 최소화할 수 있다. 신뢰성 있는 테스트 및 프로그래밍을 위해 전력이 충분히 안정되는 것이 중요하다. 또한, 장치(400)에서 사용되는 자기 어닐링 접근법은 μ범프 기능의 연속적인 평가, 및 각종 환경 및 기계적 메카니즘으로부터 야기할 수 있는 임의 결함의 보정을 가능하게 한다.

또한, 용장 μ범프 및 여분의 드라이버와 멀티플렉서와 같은 용장 리소스를 인에이블하기 위해 비휘발성 메모리를 사용하지 않는 기술은 많은 다른 장점을 제공한다. 이러한 실시형태에 있어서, μ범프의 무결성(integrity)을 테스트하는 것은 외부 테스터, 및 용장성의 비휘발성 메모리 값을 결정하기 위한 테스트 시간 및 비휘발성 메모리를 프로그램하기 위한 시간을 필요로 하지 않는다. 여기에서 설명하는 방법 및 장치는 용장 μ범프 및 여분의 드라이버 및 멀티플렉서와 같은 용장성의 양이 다이 전반에 걸쳐서 변할 수 있게 한다. 이 방법 및 장치는 또한 멀티다이 디바이스가 필드에서 전개되고 때때로 사용된 후에도, 이 방법 및 장치가 일부 실시형태에서 독특한 용장성 래치를 허용하기 때문에 자기 복구를 수행할 수 있다. 여기에서 설명하는 방법 및 장치는 또한 멀티다이 디바이스가 언제든지 효과적인 방법으로 결함 μ범프에 대하여 자신을 테스트할 수 있게 한다.

이 방법 및 장치는 또한 비휘발성 메모리를 포함하는 용장 제어 회로에서 널리 사용되고 일반적으로 모든 불량 모듈을 복구할 가능성이 더 적은 것으로 알려져 있는 최적화 또는 압축을 필요로 하지 않는다. 이 방법 및 장치는 또한 일반적으로 다이 전반에 걸쳐 균일한 용장성 비율을 요구하는 용장성 다중화를 위해 비휘발성 메모리를 수반하는 다른 방법 또는 장치와는 반대로 다이 전반에 걸쳐 균일한 용장성 비율을 요구하지 않는 장점을 제공한다. 일부 실시형태에 있어서, 여기에서 설명하는 방법 또는 시스템은 예를 들면 "양호" 신호를 "0"으로 구동함으로써 용장 회로를 리세트 및 재개시하고, 그 다음에 양호 신호를 위에서 설명한 것처럼 해제함으로써 필드에서 용장성의 재결정을 가능하게 한다. 이러한 실시형태에 있어서, 이 방법 또는 장치는 접속 마모, SEU(single event upset) 관심사, 환경 유발 장애, 및 간헐적 장애에 대하여 특히 유용하다. 이 방법 또는 장치는 또한 예를 들면 일부 실시형태에서 소정 시점에서 시작 조건과는 다른 온도 및 전압에 의해 야기되는 접속 문제를 보정할 수 있다. SEU를 해결하기 위해, 이 방법 또는 장치의 실시형태는 예를 들면 용장이 필요없는 경우에 "양호" 신호를 "0"으로 유지함으로써 용장을 디스에이블할 수 있다.

추가적으로 또는 대안적으로, 여기에서 설명하는 각종 방법 또는 장치는 예를 들면 일부 실시형태에서 비휘발성 메모리 맵을 결정하기 위해 테스트 시간 감소 특징을 사용함으로써 더욱 향상되거나 비휘발성 용장 접근법과 혼합될 수 있다. 또한, 방법 또는 장치의 자기 복구 성질은 일부 실시형태에서 데이터 경로 접속이 표준의 비휘발성 용장 제어를 사용하는 동안 구성 및 비휘발성 메모리 프로그래밍과 같은 임계 접속에 의해 사용될 수 있다. 또한, 비휘발성 메모리에 의한 용장 제어와는 달리, 여기에서 설명하는 각종 방법 및 장치의 복구 및 테스트 시간은 일부 실시형태에서 멀티다이 디바이스의 μ범프의 수와 관계없이 일정하게 유지된다. 비휘발성 메모리를 이용한 용장 제어에 의한 테스트 시간 또는 복구 시간은 μ범프의 수가 증가함에 따라서 증가할 수 있다. 각각의 용장 멀티플렉서 및 레지스터는 대응하는 데이터 경로 위치에 따라서 배치될 수 있고, 이것에 의해 데이터 경로의 성능 열화를 최소화한다는 점에 주목하여야 한다. 이것은 비휘발성 메모리로부터 각각의 멀티플렉서까지 신호 배선의 라우팅을 필요로 하여 훨씬 더 심각한 성능 열화를 야기하는 비휘발성 메모리 접근법에 의한 용장 제어와 대조적이다.

도 5A는 복구 제어 블록 RCB(406) 및 RCB(408)의 상태표를 보인 도로서, 일부 실시형태에서 상부 행은 마스터 모드를 나타내고 하부 행은 슬레이브 모드를 표시한다. 도 5A에서, 상태 머신을 리세트하는 양호="0"은 유휴(idle) 상태에 대해서만 도시되어 있다. 임의의 상태에서 양호="0"일 때, 상태 머신은 POR로 되돌아간다. 그러나, 이 경로는 도 5A를 판독하기 더 쉽게 하기 위해 도시되지 않았다. 각각의 상태 버블에서, "시작"(Start) 출력 값은 상태명 아래에 표시되어 있다. 시작=Z일 때, 시작은 상태 머신에 대한 입력이다. 최상부 행에 표시된 것처럼 마스터 모드에 있을 때, 상태 천이는 고정된 수의 내부 발진기 클럭 사이클에 기초를 둔다. PVT(공정, 전압 또는 온도)에 의한 가능한 내부 발진기 변화가 더 넓을수록, 마스터 및 슬레이브 RCB가 동기화하기 위해 더 많은 사이클이 필요하다. 일부 실시형태에 있어서, 상태당 마스터 모드 사이클의 수는 마스터가 최대 주파수에서 동작하고 슬레이브가 최저 주파수에서 동작할 때 각 슬레이브 상태에서 3개의 클럭 사이클을 허용하여야 한다. 그럼에도 불구하고, 이 예에서는 5/3 비율이 공정, 온도 및 전압에 대하여 ±25% 변화를 가진 발진기에 대해 작용한다. 다른 실시형태에서는 다른 비율이 사용될 수 있다.

하부 행에 표시된 바와 같은 슬레이브 모드에서, 상태 천이는 마스터 RCB로부터 오는 시작 입력에 의해 설정된다. 이것은 각 상태에서의 시간이 2개의 내부 발진기의 비동기 성질 때문에 변화가 더 적은 마스터의 시간과 대략 동일하게 한다. 도 5A에서, 대기(Wait, W), 전송(Send, S), 또는 유휴(Idle, I)의 각 사례(instance)는 독특한 상태를 구성한다.

도 5B는 일부 실시형태에 따른, 자기 어닐링 μ범프 용장 복구 제어 상태 머신 출력 기능 표(표 1)를 보인 것이다. 더 구체적으로, 표 1은 이 실시형태에서 각 상태의 신호 출력을 나타낸다. 동일한 라벨을 가진 표 1 내의 모든 상태들은 이 상태들이 독특한 상태라고 하더라도 일부 관점에서는 동일하게 행동한다. 기록(Wrt) 상태에서, 마스터 클럭(MG) 신호는 _П__로서 표시되고, 이것은 MG 신호가 1 클럭 사이클 동안 데이터를 래치하도록 높게 펄스된다는 것을 표시한다. 그 파형은 상태의 1 사이클 동안 낮고, 상태의 1 사이클 동안 높으며, 상태의 나머지 동안 낮게 될 것이다. 이것은 마스터 상태의 주기를 결정하기 위해 사용되는 3-클럭 사이클 필요조건으로 슬레이브를 설정하는 동작을 표시한다. 대기(W) 상태는 간편성을 위해 복수 회 사용된다. 대기(W) 상태 신호 MPU 및 MPD는 표 1에서 "최종"으로 표시되어 있고, 이것은 이 출력들의 상태가 최종 상태의 값에 의해 결정된다는 것을 나타낸다.

도 6A 및 도 6B는 일부 실시형태에서 입력 측의 예시적인 복구 구현예를 보인 것이다. 더 구체적으로, 도 6A는 일련의 μ범프를 나타내고, 각 μ범프는 용장성을 인에이블하기 위해 구성 랜덤 액세스 메모리(CRAM) 비트 값(602)으로부터 입력을 수신하는 대응하는 MUX에 접속된다. CRAM은 FPGA(필드 프로그래머블 게이트 어레이)의 구성을 제어하기 위해 사용될 수 있다. 멀티플렉서의 출력은 각각의 출력 버퍼를 구동한다. 이 예시적인 실시형태에 있어서, CRAM 비트 값 "1"은 용장성 인에이블을 표시하고, 모든 μ범프는 본래대로이고 의도된 대로 충분히 기능한다. 용장 제어 기능이 있는 자기 어닐링 회로 블록은 도 6A에 도시된 것처럼 여분의 μ범프(604)를 포함한다.

도 6B는 결함 μ범프(606)(예를 들면, 누락 μ범프) 및 용장 μ범프(608)를 포함한 유사한 자기 어닐링 용장 회로 블록을 보인 것이다. 여기에서 설명한 방법 및 장치를 사용함으로써, 좌측으로부터 최초 3개의 멀티플렉서에서의 CRAM 비트 값은 캐스케이드 용장이 없음을 표시하는 "0"이고, 결함 μ범프(606)에 접속된 MUX 및 나머지 μ범프에 접속된 멀티플렉서에 대한 CRAM 비트 값(612)은 용장이 인에이블되는 것을 표시하는 "1"임을 알 수 있고, 이때 장치는 여분의 μ범프(및 그 대응하는 드라이버 등)를 이용하여 그 바로 좌측에 있는 μ범프의 기능을 교체한다. μ범프의 기능의 교체는 결함 μ범프(606)의 기능이 결함 μ범프(606)의 우측에 있는 μ범프의 기능으로 교체될 때까지 계속된다.

도 7A 및 도 7B는 일부 실시형태에 따른 μ범프 출력에서의 예시적인 복구 구현예를 보인 것이다. 더 구체적으로, 도 7A는 일련의 μ범프를 나타내고, 각 μ범프는 용장성을 인에이블하기 위해 구성 랜덤 액세스 메모리(CRAM) 비트 값(702)으로부터 입력을 수신하는 각각의 MUX에 의해 구동되는 대응하는 출력 버퍼에 접속된다. 이 예시적인 실시형태에 있어서, CRAM 비트 값 "1"은 용장성 인에이블을 표시하고, 모든 μ범프는 본래대로이고 의도된 대로 충분히 기능한다. 용장 제어 기능이 있는 자기 어닐링 회로 블록은 도 7A에 도시된 것처럼 여분의 μ범프 및 여분의 드라이버(출력 버퍼)(704)를 포함한다.

도 7B는 결함 μ범프(712) 및 용장 μ범프와 여분의 드라이버(예를 들면, 도시된 바와 같은 출력 버퍼)(706)를 포함한 유사한 자기 어닐링 용장 회로 블록을 보인 것이다. 여기에서 설명한 방법 또는 장치를 사용함으로써, 좌측으로부터 최초 3개의 멀티플렉서에서의 CRAM 비트 값(710)은 캐스케이드 용장이 없음을 표시하는 "0"이고, 결함 μ범프(712)에 접속된 MUX에 대한 CRAM 비트 값(710)은 "X"이며, 나머지 μ범프에 접속된 멀티플렉서에 대한 CRAM 비트 값(710)은 캐스케이드 용장이 인에이블되는 것을 표시하는 "1"임을 알 수 있고, 이때 장치는 여분의 μ범프(및 그 대응하는 드라이버 등)(706)를 이용하여 그 바로 좌측에 있는 μ범프의 기능을 교체한다. μ범프의 기능의 교체는 결함 μ범프(712)의 기능이 결함 μ범프(712)의 우측에 있는 μ범프의 기능으로 교체될 때까지 계속된다.

도 8A 및 도 8B는 일부 실시형태에서의 양방향 구현을 위한 예시적인 복구 예를 보인 도이다. 더 구체적으로, 도 8A는 일련의 μ범프를 나타내고, 각 μ범프는 출력이 그 대응하는 출력 버퍼를 구동하는 대응하는 MUX에 접속된다. 전술한 MUX는 용장성을 인에이블하기 위한 입력으로서 CRAM(804) 비트 값을 수신한다. CRAM(804)의 비트 값은 양방향 회로에서의 용장성 및 복구를 제어하기 위해 제3 MUX에 접속된 제2 MUX에 또한 제공된다. 이 예시적인 양방향 구현예에 있어서, CRAM(804)의 비트 값은 용장성을 인에이블하기 위한 "1" 및 캐스케이드 용장이 없음을 표시하는 "0"이다. 도 8A는 또한 용장 및 복구의 목적으로 여분의 μ범프 및 그 관련 드라이버(예를 들면, 한 쌍의 멀티플렉서에 접속된 3-상태 버퍼)를 포함한다. 이 예시적인 실시형태에 있어서, 모든 μ범프는 본래대로이고 의도된 대로 충분히 기능한다. 용장 제어 기능이 있는 자기 어닐링 회로 블록은 여분의 μ범프 및 여분의 드라이버(출력 버퍼)(802)를 포함한다.

도 8B는 결함 μ범프(808) 및 용장 μ범프와 여분의 드라이버(예를 들면, 도시된 바와 같이 한 쌍의 멀티플렉서에 접속된 3-상태 버퍼)(806)를 포함한 유사한 자기 어닐링 용장 회로 블록을 보인 것이다. 여기에서 설명한 방법 또는 장치를 사용함으로써, 좌측으로부터 최초 4개의 μ범프에서의 CRAM 비트 값(810)은 캐스케이드 용장이 없음을 표시하는 "0"이고, 결함 μ범프(808) 및 나머지 μ범프에 대한 CRAM 비트 값(810)은 캐스케이드 용장이 인에이블되는 것을 표시하는 "1"임을 알 수 있으며, 이때 장치는 여분의 μ범프(및 그 대응하는 드라이버 등)(806)를 이용하여 그 바로 좌측에 있는 μ범프의 기능을 교체한다. μ범프의 기능의 교체는 결함 μ범프(808)의 기능이 결함 μ범프(808)의 바로 우측에 있는 μ범프의 기능으로 교체될 때까지 계속된다. 도 8A 및 도 8B에 도시된 회로의 추가적인 복잡성은 회로의 양방향성으로부터 발생된다는 점에 주목하여야 하고, 따라서, 결함 μ범프(808) 및 결함 μ범프(808)의 우측에 있는 다른 μ범프의 입력 측, 출력 측, 및 출력 인에이블 요소는 리라우팅 또는 교체될 필요가 있다.

도 9는 일부 실시형태에서 휘발성 메모리와 비휘발성 메모리의 임의 조합일 수 있는 일부 제어 메모리 및 μ범프의 필드를 보인 것이다. 도 9에서는 33개의 μ범프로 이루어진 각 행에 대하여 용장 구성 랜덤 액세스 메모리 비트(용장 CRAM)가 사용되는 것을 도시하고 있다. 비록 도시되지는 않았지만, 도시된 실시형태는 각각의 용장 CRAM 다음에 용장 e퓨즈(전자 퓨즈)를 또한 포함할 수 있다(뒤에서 설명하는 도 10의 실시형태에 나타낸 것처럼). 흑색 도트는 용장 μ범프를 나타내고 중공 원은 상호접속 μ범프를 나타낸다. 도 9에는 33개의 μ범프(용장 μ범프를 포함함)로 이루어진 48개의 행이 있다. 비휘발성 메모리를 구비한 하나의 접근법에서, 상기 33개의 μ범프로 이루어진 48개의 행은 용장 목적으로 32×48개의 제어 비트를 필요로 한다. 비록 도 9 및 이 명세서의 다른 도면에서는 일반적으로 행당 하나의 용장 μ범프를 도시하고 있지만, 용장 μ범프의 수 또는 상호접속 μ범프와 용장 μ범프 간의 비율은 예를 들면, 적어도 부분적으로, 생산율 분석 또는 공통 유형의 μ범프 버퍼의 그룹핑에 기초하여 결정된다.

도 10은 일부 실시형태에서 여기에서 설명하는 방법 또는 장치를 이용한 용장 제어의 예시적인 구현예를 보인 도이다. 더 구체적으로, 도 10은 휘발성 비트에 로드된 더 적은 수의 비휘발성 비트가 어떻게 용장성을 제어하는지를 보여준다. 48개의 동일한 행을 포함한 이 예시적인 구현예에 있어서, 각 행은 6개의 상호접속 μ범프와 하나의 용장 μ범프를 포함한 7개의 μ범프로 이루어진 6개의 그룹을 포함한다. 도 10은 또한 7개의 μ범프(6개의 상호접속 μ범프와 하나의 용장 μ범프)로 이루어진 각 그룹에 대하여, 용장성을 인에이블하기 위한 휘발성 제어 비트(일부 실시형태에서 6 비트 용장성 CRAM일 수 있는 용장성 CRAM)가 있음을 보여주고 있다. 도 10은 용장성 e퓨즈(전자 퓨즈)의 형태로 6개의 비휘발성 제어 비트를 또한 보여주고 있다. 이들 6개의 비휘발성 제어 비트는 파워업시에 모든 휘발성 제어 비트(용장 CRAM)에 복사될 것이다. 혼합형의 휘발성 제어 비트와 비휘발성 비트를 가진 이 예에서는 6×48개의 비휘발성 제어 비트만이 필요하다. 만일 이 구성이 비휘발성 메모리만을 가지고 구현되어야 하면, 이 구성은 36×48개의 비휘발성 제어 비트를 필요로 할 것이고, 이것은 비휘발성 메모리 블록과 용장 멀티플렉서 간의 긴 라우팅 경로 때문에 성능을 크게 열화시킬 것이고, 고가의 비휘발성 메모리를 훨씬 많이 사용하기 때문에 실질적으로 비용을 증가시킬 것이다.

도 11(도 11A 내지 도 11D를 포함함)은 일부 실시형태에서 여기에서 설명하는 방법 또는 장치의 일부를 이용한 다른 복구 예를 보인 것이다. 도 11은 50개의 동일한 행을 나타내고, 각 행은 6개의 상호접속 μ범프와 하나의 용장 μ범프를 포함한 7개의 μ범프로 이루어진 6개의 그룹을 포함한다. 7개의 μ범프로 이루어진 각 그룹의 우측에 있는 흑색 도트(1102)는 용장 μ범프를 나타낸다. 중공 원은 정상적인 기능성 μ범프를 나타낸다. 일부 위치(1106, 1108, 1110)는 μ범프가 없어서 복구를 필요로 하는 결함 μ범프의 상황을 표시한다는 것을 알 수 있다. 흑색 도트(1104)는 공동의 용장 워드/신호가 한 행의 모든 그룹을 복구하기 위해 사용되기 때문에 사용되지 않는 기능성 μ범프를 표시한다. 각 행에서 하나의 결함 μ범프를 가진 행(1112)은 여기에서 설명하는 일부 방법 또는 장치를 이용하여 성공적으로 복구될 수 있다. 용장 μ범프가 없는 행(1114)은 복구가 필요없는 경우를 표시한다. 용장 μ범프가 없고 다른 하나의 결함 μ범프가 있는 행(1116)은 복구가 가능하지 않은 경우를 표시한다. 행(1116)은 6:1의 상호접속 μ범프 대 용장 μ범프의 비율 때문에, 및 또한 μ범프의 그룹에서 2개 이상의 위치에 2개 이상의 결함 μ범프가 존재하기 때문에 복구불능으로 된다는 점에 주목하여야 한다. 각 그룹 내의 동일한 위치에서 결함 μ범프(1108, 1110)를 가진 행(1118)은 복구가능한 이중 결함을 표시한다. 행(1120)은 이중 결함이 7개의 그룹 내의 다른 위치에 각각 있기 때문에 복구불능 행을 표시한다. 이 결함은 만일 e퓨즈의 수가 CRAM의 수와 동일하면 복구가능으로 된다.

도 12는 일부 실시형태에서 양방향 신호에 대한 예시적인 구현예를 보인 것이다. 예시적인 구현예는 제1 다이(1202) 및 제2 다이(1204)와 인터페이스 접속하는 캐리어 다이(1206)에 3 쌍의 μ범프(1212)를 포함한다. μ범프(1212)는 캐리어 다이(1206)의 트레이스를 통해 μ범프(1208)에 접속된다. 캐리어 다이(1206)에서 μ범프(1212)로부터 μ범프(1208)까지의 트레이스는 여기에서 설명한 것과 유사하게 직접 μ범프 접속과 동일하게 복구될 수 있는 추가적인 장애 메카니즘이다. 도면에 도시된 것처럼, 장치는 여기에서 설명한 것과 유사한 CRAM 비트일 수 있는 구성 비트(1210)를 사용한다.

도 13A 및 도 13B는 일부 실시형태에서 양방향 신호에 의한 용장 제어 기능이 있는 예시적인 구현예를 보인 것이다. 도 13은 신호의 양방향성 성질에 기인하는 용장 제어를 다루기 위한 추가의 컴포넌트를 구비한 도 4 및 도 12를 참조하여 설명한 것과 유사한 방식으로 구현될 수 있다. 도 13A의 예시적인 구현예는 용장 μ범프(1302)를 포함하고, 요소(1304)는 비트 스트림 파일의 구성 비트를 나타내고, 구성 비트(1306)는 비트 스트림 파일 내에 없는 구성 비트를 나타낸다. 이 예시적인 구현예에서, 패브릭 다이는 캐리어 다이가 인터페이스 접속하는 패브릭 다이에 따라서 캐리어 다이가 입력 또는 출력으로 될 수 있기 때문에 지향성이다. 도 13A의 디바이스의 분해된 부분도인 도 13B에서, MUX는 좌측의 구성 비트로부터의 제1 입력(1310) 및 용장 제어 및 RN(용장 테스트 및 프로그래밍을 제어하기 위한 각종 글로벌 선택 신호)의 함수를 나타내는 제2 입력(1308)을 수신한다. 또한, 도 13A는 양방향성 회로와 입력 간의 용장 제어를 도시한다. 도시된 실시형태에 있어서, 도면 내의 f(R) 표기는 함수 f(R)=(f(R-1)+R)·R3를 나타낸다. 다른 실시형태에 있어서, f(R) 표기는 다른 함수를 나타낼 수 있다.

도 14A는 일부 실시형태에서 프로그램가능한 양방향성의 등록된 입력 회로에 의한 용장 제어의 예시적인 구현예를 보인 것이다. 도 14A의 예시적인 구현예는 도 13A의 구현예와 유사하지만, 용장 μ범프(1402)에 의한 용장 제어를 위해 프로그램가능한 양방향성의 등록된 입력 회로를 구비한 점이 다르다. 더욱이, 도 14A는 전용 래치가 구성 메모리 시스템에 맵된 예시적인 구현예를 도시한다. 래치는 용장 제어를 위해 POR에서 프로그램되고 μ범프를 감지 및 구동하도록 구성된다는 것을 도 14A로부터 알 수 있다. 도 14A에 도시된 회로의 구성은 또한 동기화 입력 벡터를 가능하게 한다. 또한, 입력 다중화 용장 구조는 더 복잡한 소형 트랜지스터 회로 및 더 적은 수의 대형 트랜지스터 회로의 사용에 기인하여 더 효율적인 성능을 나타낸다. 더욱이, 도 14A에 도시된 예시적인 구현예의 패브릭 다이는 캐리어 다이가 다이 배치에 따라서 입력 또는 출력으로 될 수 있기 때문에 양방향성이다. 추가로, 도 14A는 양방향성 회로와 출력 간의 용장 제어를 도시한다. 도 14B는 가독성 및 명확성을 향상시키기 위해 도 14A의 예시적인 구현예의 일부를 확대하여 도시한 것이다. 도시된 실시형태에 있어서, 도면 내의 f(R) 표기는 함수 f(R)=(f(R-1)+R)·R3를 나타낸다. 다른 실시형태에 있어서, f(R) 표기는 다른 함수를 나타낼 수 있다.

도 15A는 일부 실시형태에서 프로그램가능한 양방향성의 등록된 입력 회로를 구비한 예시적인 구현예를 보인 것이다. 도 15A의 예시적인 구현예는 도 13A의 구현예와 유사하지만, 용장 μ범프(1502)에 의한 용장 제어를 위해 프로그램가능한 양방향성의 등록된 입력 회로를 구비한 점이 다르다. 더욱이, 도 15A는 전용 래치가 구성 메모리 시스템에 맵된 예시적인 구현예를 도시한다. 래치는 용장 제어를 위해 POR에서 프로그램되고 μ범프를 감지 및 구동하도록 구성된다는 것을 도 15A로부터 알 수 있다. 도 15A에 도시된 회로의 구성은 또한 동기화 입력 벡터를 가능하게 한다. 도 15B는 가독성 및 명확성을 향상시키기 위해 도 15A에 도시된 예시적인 구현예의 일부를 확대하여 도시한 것이다. 도 15B는 또한 비트 스트림 파일 내에 있는 구성 비트(1504) 및 비트 스트림 파일 내에 없는 구성 비트(1506)를 도시한다. 또한, μ범프 중의 하나로부터 연장하는 용장 멀티플렉서(1508)가 도시되어 있다. 도 13A 및 도 15A에 도시된 실시형태는 도 13A의 디바이스의 용장 멀티플렉서가 μ범프 버퍼의 입력 측에 있고 도 15A의 디바이스는 μ범프 버퍼의 출력 측에 멀티플렉서를 갖는다는 점에서 서로 다르다는 점에 주목하여야 한다.

도 16은 일부 실시형태에서 혼합형의 양방향 신호에 의한 용장 제어를 행하는 다른 예시적인 구현예를 보인 것이다. 도 16에 도시된 예시적인 구현예는 용장 μ범프(1602)를 포함한다. 도 16에 도시된 예시적인 구현예와 연관된 패브릭 다이는 캐리어 다이가 다이 배치에 따라서 입력 또는 출력으로 될 수 있기 때문에 양방향성이다. 또한, 캐리어 다이는 입력과 출력의 혼합을 포함하고, 여기에서 캐리어 입력은 다운스트림이다. 도 16에 도시된 예시적인 구현예는 입력/출력 인터페이스에서 최소의 지연 변동을 나타낸다. 입력 및 출력 라인의 혼합이 있는 일부 실시형태에 있어서, 입력 및 출력 라인의 혼합은 회로의 복잡성 및 지연 변동을 증가시킬 수 있다. 더욱이, 도 16에 도시된 예시적인 구현예는 양방향성 신호 및 입력과 출력의 혼합을 갖는 경우에 성공적인 용장 제어를 나타낸다. 도시된 실시형태에 있어서, 구성 비트(1604)는 비트스트림 파일에 있고, 구성 비트(1606)는 비트스트림 파일에 없다.

도 17은 일부 실시형태에서 지향성 신호에 의해 용장 제어를 행하는 예시적인 구현예를 보인 것이다. 도 17에 도시된 예시적인 구현예에서는 테스트 로직이 지향성 경로에 추가된다. 도 17에 도시된 예시적인 구현예는 상부의 자기 어닐링 회로 블록(μ범프 위의 회로 컴포넌트)의 지연에서 큰 영향을 나타내고, 하부의 자기 어닐링 회로 블록(μ범프 아래의 회로 컴포넌트)의 지연에서 작은 영향을 나타낸다. 예시적인 구현예는 일부 실시형태에서 비동기일 수 있다. 도 17에 도시된 예시적인 구현예는 또한 출력/입력 버퍼를 샘플링 또는 구동하기 위해 T1 선택 신호를 가진 3-상태 버퍼와 같은 테스트 랜덤 액세스 메모리(TRAM)를 이용할 수 있다. TRAM은 일부 실시형태에서 테스트 목적용이지만 FPGA 구성용은 아닌 관심 노드에 기록하거나 관심 노드로부터 판독하기 위해 사용되는 CRAM 어드레스 맵에 랜덤 액세스 메모리 셀 또는 위치를 포함한다.

다중화는 μ범프를 구동하기 위해 버퍼의 출력에서 구현된다는 것을 도 17에 도시된 예시적인 구현예로부터 또한 알 수 있다. 이것은 지연을 낮게 유지하기 위해 버퍼를 대형으로 할 것을 요구할 수 있다. 일부 실시형태에 있어서, 구성 비트(1700)는 이 구성 비트들이 래치를 구성하기 때문에 3-상태 버퍼에 의해 표시되는 복수의 프로그래밍 소스를 가질 수 있다. 이러한 실시형태에 있어서, 3-상태 버퍼는 워드 라인 비트 라인 기록과 동일한 방식으로 상기 래치에 기록한다. 일부 실시형태에 있어서, 구성 비트(1700)는 파워업시에 비휘발성 데이터를 이용하여 기록되도록 취급될 수 있다.

도 18은 일부 실시형태에서 자기 어닐링 멀티다이 상호접속 용장 제어를 행하는 방법에 대한 고수준 흐름도를 보인 것이다. 일부 실시형태에 있어서, 자기 어닐링 멀티다이 상호접속 용장 제어를 행하는 방법은 하나 이상의 레지스터를 리세트하고 하나 이상의 버퍼를 디스에이블함으로써 용장 제어를 개시하는 동작(2202)을 포함한다. 이 방법은 또한 일부 실시형태에서 제1 자기 어닐링 회로 블록의 제1 용장 제어 블록과 제2 자기 어닐링 회로 블록의 제2 용장 제어 블록 간의 마스터-슬레이브 관계를 결정 또는 식별하는 동작(2204)을 포함한다. 2206에서, 이 방법은 또한 일부 실시형태에서 슬레이브로 결정된 자기 어닐링 회로 블록의 레지스터에 하나 이상의 용장 값을 기록, 저장 또는 래치하는 동작을 포함한다. 하나 이상의 실시형태에 있어서, 2206에서 레지스터에 하나 이상의 용장 값을 기록, 저장 또는 래치하는 동작은 마스터의 일부로 결정된 대응하는 용장 제어기를 이용하여 글로벌 제어 신호를 구동함으로써 마스터의 풀다운 트랜지스터를 인에이블시키는 동작, 및 슬레이브의 일부로 결정된 대응하는 용장 제어기를 이용하여 다른 글로벌 제어 신호를 구동함으로써 슬레이브의 약한 풀업 트랜지스터를 인에이블시키는 동작(2206A)과, 슬레이브의 휘발성 메모리에 용장 값을 기록, 저장 또는 래치하는 동작(2206B)을 포함할 수 있다.

2208에서, 이 방법은 또한 일부 실시형태에서 마스터로 결정된 자기 어닐링 회로 블록의 레지스터에 하나 이상의 용장 값을 기록하는 동작을 포함할 수 있다. 하나 이상의 실시형태에 있어서, 2208에서 레지스터에 하나 이상의 용장 값을 기록, 저장 또는 래치하는 동작은 슬레이브의 일부로 결정된 대응하는 용장 제어기를 이용하여 글로벌 제어 신호를 구동함으로써 슬레이브의 풀다운 트랜지스터를 인에이블시키는 동작, 및 마스터의 일부로 결정된 대응하는 용장 제어기를 이용하여 다른 글로벌 제어 신호를 구동함으로써 마스터의 약한 풀업 트랜지스터를 인에이블시키는 동작(2208A)과, 마스터의 휘발성 메모리에 용장 값을 기록, 저장 또는 래치하는 동작(2206B)을 또한 포함할 수 있다. 2210에서, 입력 측의 출력 버퍼가 인에이블되고, 모든 풀다운 및 풀업 트랜지스터가 디스에이블된다. 2212에서, 이 방법은 μ범프를 통하는 데이터 경로가 용장 레지스터의 값을 이용해서, 용장 레지스터의 이전 값을 이용해서, 또는 이들 둘 다를 이용해서 리라우트되어야 하는지 여부를 결정하는 동작을 또한 포함할 수 있다.

도 19는 일부 실시형태에서 도 18에 도시된 자기 어닐링 멀티다이 상호접속 용장 제어를 행하는 공정에 대한 고수준 흐름도를 더 자세히 보인 도이다. 자기 어닐링 멀티다이 상호접속 용장 제어를 구현하는 방법은 멀티다이 디바이스의 제1 다이(402)와 제2 다이(404)를 브리지하는 캐리어 다이의 모든 레지스터를 리세트하는 동작(2302), 및 일부 실시형태에서 캐리어 다이의 출력 버퍼를 디스에이블시키는 동작(2304)을 포함한다. 2306에서, 이 방법은 일부 실시형태에서 캐리어 다이의 제1 자기 어닐링 회로 블록의 제1 용장 제어 블록과 제2 자기 어닐링 회로 블록의 제2 용장 제어 블록 간의 마스터-슬레이브 관계를 결정하는 동작을 또한 포함할 수 있다.

2308에서, 이 방법은 일부 실시형태에서 슬레이브 자기 어닐링 회로 블록에 대한 다른 글로벌 제어 신호를 구동하기 위해 마스터 용장 제어 블록(예를 들면, 마스터-슬레이브 관계에서 마스터로 결정된 용장 제어 블록)을 이용하여 하나 이상의 풀다운 트랜지스터를 인에이블시키는 동작을 또한 포함한다. 2310에서, 이 방법은 일부 실시형태에서 슬레이브 자기 어닐링 회로 블록(예를 들면, 슬레이브 용장 제어 블록과 연관된 자기 어닐링 회로 블록)에 대한 다른 글로벌 제어 신호를 구동하기 위해 슬레이브 용장 제어 블록을 이용하여 하나 이상의 약한 풀업 트랜지스터를 인에이블시키는 동작을 또한 포함한다. 일부 실시형태에 있어서, 레지스터의 "1"의 용장 값은 캐스케이드 용장성이 인에이블된 것을 표시하고, 레지스터의 "0"의 용장 값은 캐스케이드 용장성이 없는 것을 표시한다.

2312에서, 이 방법은 일부 실시형태에서 레지스터에 하나 이상의 용장 값을 기록, 저장 또는 래치하기 위해 슬레이브 용장 제어 블록을 이용하여 클럭 신호의 펄스를 발생시키는 동작을 또한 포함할 수 있다. 2313에서, 시스템은 마스터 풀다운을 디스에이블시키고 슬레이브 풀업을 디스에이블시킨다. 2314에서, 이 방법은 일부 실시형태에서 하나 이상의 약한 풀업 트랜지스터에 대한 다른 글로벌 제어 신호를 구동하기 위해 마스터 용장 제어 블록을 이용하여 마스터의 하나 이상의 약한 풀업 트랜지스터를 인에이블시키는 동작, 및 하나 이상의 풀다운 트랜지스터에 대한 글로벌 제어 신호를 구동하기 위해 슬레이브 용장 제어 블록을 이용하여 슬레이브의 하나 이상의 풀다운 트랜지스터를 인에이블시키는 동작을 또한 포함할 수 있다. 이러한 실시형태에 있어서, 만일 μ범프가 의도된 대로 기능하면 캐스케이드 용장성이 디스에이블된 것을 표시하기 위해 "0"의 입력이 레지스터에 대하여 구동되고; 만일 레지스터와 연관된 μ범프가 결함이면 캐스케이드 용장성이 인에이블된 것을 표시하기 위해 "1"의 입력이 레지스터에 대하여 구동된다.

2316에서, 마스터 용장 제어 블록은 일부 실시형태에서 적어도 부분적으로 각 레지스터와 연관된 μ범프의 조건에 따라서 각 레지스터에 하나 이상의 용장 값을 기록, 저장 또는 래치하도록 클럭 신호(MG)의 펄스를 발생한다. 2318에서, 모든 테스트가 종료되고, 이 방법은 2304에서 디스에이블된 출력 버퍼들을 인에이블시키는 동작, 및 캐리어의 모든 풀다운 및 풀업 트랜지스터를 디스에이블시키는 동작을 또한 포함할 수 있다. 2320에서, 이 방법은 일부 실시형태에서 μ범프의 기능이 다른 μ범프의 기능에 의해 교체되었는지 여부를 결정할 수 있다(즉, μ범프 리라우팅을 통해서). 일부 실시형태에 있어서, 이 방법은 용장 레지스터의 값, 용장 레지스터의 이전 값, 또는 이들 둘 다를 이용하여 결정을 행한다. 또한, 일부 실시형태에 있어서, 이 방법은 μ범프의 기능을 다운스트림 μ범프 또는 용장 μ범프와 같은 다른 μ범프의 기능으로 교체하도록 용장성을 인에이블시켜야 하는지를 결정하기 위해 μ범프를 구동하는 용장 레지스터의 값 및 이웃 용장 레지스터에 동작가능하게 접속된 OR 게이트의 다른 값을 이용하여 결정을 행한다.

도 20은 일부 실시형태에 따른 자기 어닐링 멀티다이 상호접속 용장 제어를 구현하는 방법에 대한 고수준 흐름도를 보인 것이다. 자기 어닐링 멀티다이 상호접속 용장 제어를 구현하는 방법은 용장 제어를 개시하는 동작(2402)을 포함한다. 일부 실시형태에 있어서, 용장 제어를 개시하는 동작(2402)은 멀티다이 디바이스의 제1 다이(402)와 제2 다이(404)를 상호접속하는 캐리어 다이의 모든 레지스터를 리세트하는 동작, 및 멀티다이 디바이스의 입력 측에서 캐리어 다이의 출력 버퍼를 디스에이블시키는 동작을 포함한다.

일부 실시형태에 있어서, 이 방법은 캐리어 다이의 제1 자기 어닐링 회로 블록의 제1 용장 제어 블록과 캐리어 다이의 제2 자기 어닐링 회로 블록의 제2 용장 제어 블록 간의 마스터-슬레이브 관계를 결정 또는 식별하는 동작(2404)을 또한 포함할 수 있다. 일부 실시형태에 있어서, 이 방법은 캐리어 다이를 통한 제1 다이(402)와 제2 다이(404) 간의 데이터 흐름의 방향성을 결정하는 동작(2412)을 또한 포함할 수 있다. 이러한 실시형태에 있어서, 이 방법은 제1 용장 회로 블록과 제2 용장 회로 블록이 각각 입력으로서 작용하는지, 출력으로서 작용하는지, 또는 입력과 출력의 조합으로서 작용하는지를 결정한다.

이 방법은 일부 실시형태에서 슬레이브 용장 제어 블록(예를 들면, 마스터-슬레이브 관계에서 슬레이브로 결정된 용장 제어 블록)에 접속된 제1 휘발성 레지스터에 하나 이상의 제1 용장 값을 결정하여 저장하는 동작(2406)을 또한 포함할 수 있다. 이 방법은 또한 일부 실시형태에서 마스터 용장 제어 블록(예를 들면, 마스터-슬레이브 관계에서 마스터로 결정된 용장 제어 블록)에 접속된 제2 휘발성 레지스터에 하나 이상의 제2 용장 값을 결정하여 저장하는 동작(2408)을 포함할 수 있다.

2410에서, 이 방법은 일부 실시형태에서 캐리어 다이의 μ범프의 조건에 따라 용장성을 인에이블시키는 동작을 포함할 수 있다. 일부 실시형태에 있어서, 이 방법은 만일 특정 슬라이스 내의 μ범프가 결함이라고 결정되면 캐리어 다이의 상기 특정 슬라이스에 대한 복구 공정을 위해 용장성을 인에이블하도록 결정할 수 있다. 이러한 실시형태에 있어서, 이 방법은 또한 결함 μ범프의 기능을 하류의 다른 μ범프의 기능으로 교체하는 동작, 및 캐스케이드 용장성을 인에이블하도록 용장 정보를 하류로 전송하는 동작을 포함할 수 있다. 여기에서 사용하는 용어 "하류"는 제1 컴포넌트(예를 들면, μ범프 또는 레지스터)가 그 대응하는 용장 제어 블록으로부터, 제2 컴포넌트가 동일한 용장 제어 블록에 대하여 이격된 것보다 더 멀리 이격되어 있음을 표시한다는 점에 주목하여야 한다.

도 21은 일부 실시형태에 따른, 도 20의 용장 제어를 개시하는 공정을 더 자세히 보인 도이다. 이 공정은 제1 자기 어닐링 회로 블록의 제1 레지스터와 제2 자기 어닐링 회로 블록의 제2 레지스터를 리세트하는 동작(2502)과, 양측의 디바이스가 양호한 전력을 가지는 상호 합치(agreement)를 결정하는 동작(2503) 및 멀티다이 디바이스의 출력 버퍼를 디스에이블시키는 동작(2504)을 포함한다. 이 공정은 또한 마스터 및 슬레이브 기능 모드를 결정하는 동작(2506)과, 일부 실시형태에서 마스터 용장 제어 블록을 이용하여 제1 시작 신호를 전송하는 동작(2508)을 포함할 수 있다. 이러한 실시형태에 있어서, 마스터 용장 제어 블록은 모든 다이에 대한 전력이 양호하다고 결정한 때만 시작 신호를 전송한다. 2512에서, 시스템은 시작 신호를 수신하도록 슬레이브 제어기를 설정한다. 2514에서, 공정은 적어도 부분적으로 마스터 용장 제어 블록으로부터의 제1 시작 신호 및 전력에 기초하여 용장 제어를 개시할 것인지 여부를 결정하는 동작을 또한 포함할 수 있다.

도 22A 및 도 22B는 일부 실시형태에서 도 20의 하나 이상의 제1 용장 값을 결정하여 저장하는 동작(2406)과 하나 이상의 제2 용장 값을 결정하여 저장하는 동작(2408)을 더 자세히 보인 도이다. 제1 레지스터에 하나 이상의 제1 용장 값을 결정하여 저장하는 동작(2406)은 일부 실시형태에서 마스터 용장 제어 블록을 이용하여 하나 이상의 풀다운 트랜지스터를 인에이블시키는 동작(2602A)과, 슬레이브 용장 제어 블록을 이용하여 하나 이상의 약한 풀업 트랜지스터를 인에이블시키는 동작(2604A)을 포함한다. 상기 동작(2406)은 일부 실시형태에서 적어도 부분적으로 각각의 제1 레지스터에 대한 대응하는 μ범프의 조건에 기초하여 슬레이브 용장 제어 블록에 접속되어 슬레이브 용장 제어 블록에 의해 제어되는 제1 레지스터에 하나 이상의 제1 용장 값을 기록, 저장 또는 래치하는 동작(2606A)을 또한 포함할 수 있다. 결함 μ범프가 존재하는 일부 실시형태에 있어서, 상기 방법은 슬레이브 용장 제어 블록에 의해 제어되는 대응하는 레지스터에 대한 입력이 "1"이고 그에 따라서 레지스터에 용장 값을 래치하는 것을 결정한다. μ범프가 양호하다고 결정된 일부 실시형태에 있어서, 상기 방법은 슬레이브 용장 제어 블록에 의해 제어되는 대응하는 레지스터에 대한 입력이 "0"이고 그에 따라서 레지스터에 용장 값을 래치하는 것을 결정한다. 그 다음에, 시스템은 풀업 및 풀다운 트랜지스터를 디스에이블시킨다(2608A).

하나 이상의 실시형태에 있어서, 제2 레지스터에서 하나 이상의 제1 용장 값을 결정하여 저장하는 동작(2408)은 일부 실시형태에서 슬레이브 용장 제어 블록을 이용하여 하나 이상의 풀다운 트랜지스터를 인에이블시키는 동작(2602B)과, 마스터 용장 제어 블록을 이용하여 하나 이상의 약한 풀업 트랜지스터를 인에이블시키는 동작(2604B)을 포함한다. 상기 동작(2408)은 일부 실시형태에서 적어도 부분적으로 각각의 제2 레지스터에 대한 대응하는 μ범프의 조건에 기초하여 마스터 용장 제어 블록에 접속되어 마스터 용장 제어 블록에 의해 제어되는 제2 레지스터에 하나 이상의 제2 용장 값을 기록, 저장 또는 래치하는 동작(2606B)을 또한 포함할 수 있다. 결함 μ범프가 존재하는 일부 실시형태에 있어서, 상기 방법은 마스터 용장 제어 블록에 의해 제어되는 대응하는 레지스터에 대한 입력이 "1"이고 그에 따라서 레지스터에 용장 값을 래치하는 것을 결정한다. μ범프가 양호하다고 결정된 일부 실시형태에 있어서, 상기 방법은 마스터 용장 제어 블록에 의해 제어되는 대응하는 레지스터에 대한 입력이 "0"이고 그에 따라서 레지스터에 용장 값을 래치하는 것을 결정한다. 그 다음에, 시스템은 풀업 및 풀다운 트랜지스터를 디스에이블시킨다(2608B).

비록 특수한 실시형태를 도시하고 설명하였지만, 그러한 실시형태는 청구된 발명을 제한하는 것으로 의도되지 않는다는 것을 이해하여야 하고, 이 기술에 숙련된 사람에게는 각종의 변경 및 수정이 이루어질 수 있다는 것이 명백할 것이다. 따라서, 명세서 및 도면은 제한하기보다는 설명하는 것으로 간주되어야 한다.

Claims

멀티다이 디바이스의 제1 다이와 제2 다이를 상호접속하는 장치에 있어서,
멀디다이 디바이스의 제1 다이와 인터페이스 접속하는 마스터 회로 블록과;
멀디다이 디바이스의 제2 다이와 인터페이스 접속하는 슬레이브 회로 블록과;
상기 슬레이브 회로 블록 내의 제1 메모리와;
상기 마스터 회로 블록 내의 제2 메모리와;
상기 제1 다이와 상기 제2 다이 사이의 복수의 μ범프를 포함하고,
상기 마스터 회로 블록과 상기 슬레이브 회로 블록은 상기 μ범프 중의 하나를 결함 μ범프로서 식별하고, 식별된 결함 μ범프와 대응하는 제1 값을 상기 제1 메모리에 저장하도록 구성된 것인, 다이 상호접속 장치.
제1항에 있어서, 상기 마스터 회로 블록과 상기 슬레이브 회로 블록은 상기 결함 μ범프의 기능을 상기 복수의 μ범프 중의 다른 하나의 μ범프의 기능으로 교체하도록 구성된 것인, 다이 상호접속 장치.
제1항에 있어서, 상기 마스터 회로 블록과 상기 슬레이브 회로 블록은 적어도 부분적으로 상기 제1 메모리에 저장된 값에 기초하여 상기 결함 μ범프의 기능을 상기 복수의 μ범프 중의 다른 하나의 μ범프의 기능으로 교체하도록 구성된 것인, 다이 상호접속 장치.
제1항에 있어서, 상기 복수의 μ범프는 결함 μ범프와 용장 μ범프를 포함하고;
상기 마스터 회로 블록과 상기 슬레이브 회로 블록은 상기 결함 μ범프의 기능을 상기 용장 μ범프의 기능으로 교체하도록 구성된 것인, 다이 상호접속 장치.
제4항에 있어서, 상기 결함 μ범프와 상기 용장 μ범프 사이에 μ범프가 없는, 다이 상호접속 장치.
제4항에 있어서, 상기 결함 μ범프와 상기 용장 μ범프 사이에 적어도 하나의 μ범프가 있는, 다이 상호접속 장치.
제1항 내지 제6항 중 어느 한 항에 있어서, 상기 마스터 회로 블록과 상기 슬레이브 회로 블록은 제2 값을 상기 제2 메모리에 저장하고, 상기 제1 및 제2 메모리에 각각 저장된 제1 및 제2 값에 기초하여 제3 값을 결정하도록 구성된 것인, 다이 상호접속 장치.
제1항 내지 제7항 중 어느 한 항에 있어서, 상기 제1 및 제2 메모리는 휘발성 메모리를 포함한 것인, 다이 상호접속 장치.
제1항 내지 제7항 중 어느 한 항에 있어서, 상기 제1 및 제2 메모리는 비휘발성 메모리를 포함한 것인, 다이 상호접속 장치.
제1항 내지 제9항 중 어느 한 항에 있어서, 상기 마스터 회로 블록은 상기 제1 다이와 통합되고; 상기 슬레이브 회로 블록은 상기 제2 다이와 통합된 것인, 다이 상호접속 장치.
제1항 내지 제10항 중 어느 한 항에 있어서, 상기 제1 다이 및 상기 제2 다이와 인터페이스 접속하는 μ범프 및 용장 μ범프를 포함한 캐리어 다이를 더 포함하고, 상기 제1 다이와 상기 제2 다이는 상기 캐리어 다이를 통해 간접적으로 접속된 것인, 다이 상호접속 장치.
제1항 내지 제11항 중 어느 한 항에 있어서, 상기 슬레이브 회로 블록은 슬레이브 클럭 주파수로 동작하고, 상기 마스터 회로 블록은 마스터 클럭 주파수로 동작하며, 상기 마스터 클럭 주파수는 상기 슬레이브 클럭 주파수와 다른 것인, 다이 상호접속 장치.
제1항 내지 제12항 중 어느 한 항에 있어서, 상기 마스터 회로 블록과 상기 슬레이브 회로 블록은 또한 상기 제1 메모리와 상기 제2 메모리를 리세트하고 상기 멀티다이 디바이스의 하나 이상의 출력 버퍼를 디스에이블하도록 구성된 것인, 다이 상호접속 장치.
멀티다이 디바이스의 제1 다이와 제2 다이를 상호접속하는 방법에 있어서,
상기 멀티다이 디바이스의 제1 다이용의 마스터 자기 어닐링 회로 블록의 마스터 제어기와 상기 멀티다이 디바이스의 제2 다이용의 슬레이브 자기 어닐링 회로 블록의 슬레이브 제어기 간의 마스터-슬레이브 관계를 결정하는 단계 - 상기 제1 다이와 제2 다이는 상기 마스터 자기 어닐링 회로 블록, 상기 슬레이브 자기 어닐링 회로 블록, 및 제1 μ범프 또는 제2 μ범프 중의 하나를 통하여 함께 결합된 것임 - 와;
상기 슬레이브 제어기에 동작가능하게 접속된 제1 메모리에 제1 용장 값을 저장하는 단계와;
상기 마스터 제어기에 동작가능하게 접속된 제2 메모리에 제2 용장 값을 저장하는 단계를 포함한, 다이 상호접속 방법.
제14항에 있어서, 상기 제1 μ범프는 결함 μ범프이고 상기 제2 μ범프는 용장 μ범프이며, 상기 다이 상호접속 방법은,
적어도 부분적으로 상기 제1 및 제2 메모리에 저장된 용장 값에 기초하여 상기 제1 μ범프의 기능을 상기 제2 μ범프의 기능으로 교체하는 단계를 더 포함한, 다이 상호접속 방법.