KR20140039955A - 표시 장치 및 그 제조 방법 - Google Patents

표시 장치 및 그 제조 방법 Download PDF

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겐타로 미우라
도모마사 우에다
노부요시 사이토
신타로 나카노
다츠노리 사카노
하지메 야마구치
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가부시끼가이샤 도시바
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Abstract

실시 형태에 따르면, 표시 장치의 제조 방법은, 제1 기판부의 음극과 제2 기판부의 양극을 중간층을 개재하여 대향 배치하는 단계; 및 상기 음극과 상기 양극을 상기 중간층을 개재하여 접합하는 단계를 포함한다. 상기 제1 기판부는 제1 기판과, 상기 제1 기판 위에 설치된 박막 트랜지스터와, 상기 박막 트랜지스터에 접속된 음극을 포함한다. 상기 박막 트랜지스터는 n채널형의 박막 트랜지스터이다. 상기 제2 기판부는 제2 기판과, 상기 제2 기판 위에 설치된 양극을 포함한다.

Description

표시 장치 및 그 제조 방법{DISPLAY DEVICE AND METHOD FOR MANUFACTURING SAME}
관련 출원의 상호 참조
본원은 2012년 9월 25일에 출원된 일본 특허 출원 번호 제2012-210697호에 기초하며 그로부터 우선권의 이익을 청구하며, 그 전체 내용은 본원에 참조로서 원용된다.
본 실시 형태는 일반적으로 표시 장치 및 그 제조 방법에 관한 것이다.
유기 전계 발광(Electroluminescence:EL) 디스플레이는, 넓은 색 재현 영역과 우수한 동화상 표시 능력을 갖고, 스마트폰, 태블릿 단말, 텔레비전 등의 폭넓은 용도에 이용하는 것이 가능하다.
유기 EL 디스플레이의 구성은 상당히 비제한적이다. 예를 들면, 기판상에 수지층을 개재하여 박막 트랜지스터(Thin Film Transistor:TFT)와 유기 EL층을 형성하고 기판을 제거함으로써, 가요성(flexible) 표시 장치를 실현할 수 있다.
그러나, 유기 EL층은 물과 산소와 반응할 때 열화되기 때문에, 유기 EL층의, 물과 산소와의 접촉을 방지하는 기술이 중요하다. 또한, 유기 EL층의 열화 및 구동 회로의 시간에 따른 변화에 의해 유기 EL 디스플레이의 휘도가 저하되는 경우가 있다.
도 1은 제1 실시 형태에 따른 표시 장치를 나타내는 모식 단면도이다.
도 2의 (a)는 제1 실시 형태에 따른 표시 장치를 도시하는 등가 회로이며, 도 2의 (b)는 비교예에 따른 표시 장치의 등가 회로이다.
도 3의 (a) 내지 도 4는 제1 실시 형태에 따른 표시 장치의 제조 방법을 도시하는 모식 단면도이다.
도 5의 (a) 내지 도 5의 (c)는 제1 실시 형태에 따른 표시 장치의 일부를 도시하는 모식 평면도이다.
도 6의 (a) 및 도 6의 (b)는 제1 실시 형태에 따른 표시 장치의 일부를 도시하는 모식 단면도이다.
도 7은 제1 실시 형태의 제1 변형예에 따른 표시 장치의 제조 방법을 도시하는 모식 단면도이다.
도 8은 제1 실시 형태의 제2 변형예에 따른 표시 장치의 제조 방법을 도시하는 모식 단면도이다.
도 9는 제1 실시 형태의 제3 변형예에 따른 표시 장치의 제조 방법을 도시하는 모식 단면도이다.
도 10은 제1 실시 형태의 제4 변형예에 따른 표시 장치의 제조 방법을 도시하는 모식 단면도이다.
도 11은 제1 실시 형태의 제5 변형예에 따른 표시 장치의 제조 방법을 도시하는 모식 단면도이다.
도 12는 제1 실시 형태의 제6 변형예에 따른 표시 장치의 제조 방법을 도시하는 모식 단면도이다.
도 13은 제1 실시 형태의 제7 변형예에 따른 표시 장치의 제조 방법을 도시하는 모식 단면도이다.
도 14는 제2 실시 형태에 따른 표시 장치를 나타내는 모식 단면도이다.
도 15의 (a) 및 도 15의 (b)는 제2 실시 형태에 따른 표시 장치의 일부를 도시하는 모식 단면도이다.
도 16의 (a) 내지 도 16의 (c)는 제3 실시 형태에 따른 표시 장치의 제조 방법을 도시하는 모식 단면도이다.
도 17의 (a) 내지 도 17의 (c)는 제3 실시 형태의 제1 변형예에 따른 표시 장치의 제조 방법을 도시하는 모식 단면도이다.
도 18의 (a) 내지 도 18의 (c)는 제3 실시 형태의 제2 변형예에 따른 표시 장치의 제조 방법을 도시하는 모식 단면도이다.
도 19의 (a) 내지 도 19의 (c)는 제3 실시 형태의 제3 변형예에 따른 표시 장치의 제조 방법을 도시하는 모식 단면도이다.
도 20의 (a) 내지 도 20의 (e)는 제4 실시 형태에 따른 표시 장치의 일부를 도시하는 모식 단면도이다.
본 실시 형태에 따르면, 표시 장치의 제조 방법은, 제1 기판부의 음극과 제2 기판부의 양극을, 중간층을 개재하여 대향 배치하는 단계; 및 음극과 양극을 중간층을 개재하여 접합하는 단계를 포함한다. 제1 기판부는 제1 기판과, 제1 기판 위에 설치된 박막 트랜지스터와, 박막 트랜지스터에 접속된 음극을 포함한다. 박막 트랜지스터는 n채널형의 박막 트랜지스터이다. 제2 기판부는 제2 기판과, 제2 기판 위에 설치된 양극을 포함한다.
다른 실시 형태에 따르면, 표지 장치는, 양극, 중간층, 음극 및 박막 트랜지스터를 포함한다. 중간층은 정공 수송층, 발광층 및 전자 수송층을 포함하고, 발광층은 정공 수송층과 전자 수송층 사이에 설치된다. 음극은 중간층을 개재하여 양극과 접합되고, n채널형의 박막 트랜지스터는 음극과 접속된다.
이하에, 각 실시 형태에 대해서 도면을 참조하면서 설명한다. 도면은 모식적 또는 개념적인 것이며, 각 부분의 두께와 폭과의 관계, 부분간의 크기의 비 계수(proportional coefficient) 등은, 반드시 실제값과 동일하지는 않다. 또한, 동일 부분에 대하여도, 도면간에, 치수 및/또는 비 계수가 상이하게 표시될 수도 있다.
또한, 본원의 명세서와 각 도면에서, 상기의 도면에 관하여 전술한 것과 마찬가지의 요소에는 동일한 부호를 붙이고, 상세한 설명은 적당히 생략한다.
(제1 실시 형태)
도 1은 제1 실시 형태에 따른 표시 장치를 도시하는 모식 단면도이다.
도 2의 (a)는 제1 실시 형태에 따른 표시 장치를 도시하는 등가 회로이다.
도 2의 (b)는 비교예에 따른 표시 장치의 등가 회로이다.
도 1에 도시한 바와 같이, 본 실시 형태에 따른 표시 장치(100)는 제1 기판부(20), 제2 기판부(30) 및 중간층(40)을 포함한다.
제1 기판부(20)는 제1 기판(3), 제1 기판 위에 설치된 n채널형의 박막 트랜지스터(10), 및 박막 트랜지스터(10)에 접속된 음극(29)을 포함한다.
제2 기판부(30)는 제2 기판(31)과, 제2 기판 위에 설치된 양극(35)을 포함한다.
표시 장치(100)의 제조 프로세스에서, 제1 기판부(20)에, 중간층(40)을 개재하여 제2 기판부(30)를 대향시킨다. 그 후, 음극(29)과 양극(35) 사이에 중간층(40)을 개재하여, 제1 기판부(20)와 제2 기판부(30)를 접합한다.
이하, 도 1을 참조하하여, 각 구성요소의 구성예를 설명한다.
제1 기판부(20)는, 제1 기판(3), 언더코트(undercoat)층(5), 박막 트랜지스터(10), 컬러 필터(CF)층(23), 평탄화층(25) 및 음극(29)을 포함한다.
박막 트랜지스터(10)는, 게이트 전극(7), 게이트 절연막(9), 채널층(13), 소스 전극(17) 및 드레인 전극(19)을 포함한다.
게이트 전극(7)은 언더코트층(5) 위에 선택적으로 설치된다. 게이트 절연막(9)은 게이트 전극(7)을 덮도록 언더코트층(5) 위에 설치된다.
채널층(13)은 게이트 절연막(9) 위에 선택적으로 설치되는 게이트 전극(7)에 대향한다. 채널 보호층(15)은 채널층(13)을 덮도록 게이트 절연막(9) 위에 설치된다.
소스 전극(17)은, 채널 보호층(15) 위에 설치되고, 채널 보호층(15)에 형성된 컨택트 홀(17a)을 통해 채널층(13)에 전기적으로 접속된다.
드레인 전극(19)도, 채널 보호층(15) 위에 설치되고, 채널 보호층(15)에 형성된 컨택트 홀(19a)를 통해 채널층(13)에 전기적으로 접속된다.
채널 보호층(15) 위에는, 보호층(21), 컬러 필터층(23) 및 평탄화층(25)이 순서대로 적층된다. 보호층(21)은, 박막 트랜지스터(10)를 보호하기 위해서, 드레인 전극(19)의 드레인 컨택트부(19b)를 제외하고 박막 트랜지스터(10)를 덮는다.
음극(29)은 평탄화층(25) 위에 선택적으로 설치된다. 음극(29)은, 평탄화층(25)의 상면(25a)으로부터 드레인 컨택트부(19b)에 연통하는 컨택트 홀(27)을 통하여, 박막 트랜지스터(10)에 전기적으로 접속된다. 즉, 음극(29)은, 중간층(40)에 접하는 제1 부분(29a)과, 컨택트 홀(27)을 통해 드레인 컨택트부(19b)에 접하는 제2 부분(29b)을 포함한다.
중간층(40)은 적어도 발광층(45)을 포함하고, 발광층(45)은 가시광의 파장의 성분을 갖는 광을 방출한다. 발광층(45)은, 예를 들면 유기 발광 재료를 포함하는 유기층이다. 본 실시 형태에서는, 중간층(40)은, 정공 주입층(41), 정공 수송층(43), 발광층(45) 및 전자 수송층(47)을 포함한다. 발광층(45)은 정공 수송층과 전자 수송층 사이에 설치된다. 음극(29)은 제1 부분(29a)에서, 전자 수송층(47)에 접한다.
제2 기판부(30)는, 제2 기판(31), 반사 전극(33) 및 양극(35)을 포함한다. 양극(35)은 중간층(40)의 정공 주입층(41)에 접한다.
중간층(40)에는 양극(35)으로부터 정공이 주입되어, 음극(29)로부터 중간층(40)에 전자가 주입된다. 정공 주입층(41) 및 정공 수송층(43)을 통해 발광층(45)에 도달한 정공과, 전자 수송층(47)을 통해 발광층(45)에 도달한 전자가 발광 재결합한다. 이에 따라, 중간층(40)으로부터 광이 방사된다.
본 실시 형태에서는, 제2 기판부(30)의 방향으로 방사된 광은, 반사 전극(33)에 의해, 제1 기판부(20)의 방향으로 반사된다. 즉, 표시 장치(100)의 표시면은 제1 기판부(20) 측에 있다.
수분과 산소에 대한 배리어성이 우수한 금속을 포함하는 반사 전극(33)에 의해, 제2 기판부(30)를 통해 중간층(40), 즉, 발광층, 전자 주입층, 정공 주입층, 및 전극과 중간층(40) 사이의 영역에 물 또는 산소가 침입하는 것을 효과적으로 억제하는 것이 가능하다.
제1 기판부(20)와 중간층(40) 사이에서, 발광층(45)과, 음극(29)의 제1 부분(29a) 사이의 간격은, 발광층(45)과, 음극(29)의 제2 부분(29b) 사이의 간격보다 좁다. 제2 부분(29b)과 발광층(45) 사이에는, 기체를 포함하는 공간(27a)이 포함된다. 이 공간(27a)에 수분을 트랩함으로써, 중간층(40)에 침입하는 물을 저감시킬 수 있다.
이와 같이, 본 실시 형태에서는, 물, 산소 등, 외부 환경에 기인하는 중간층(40)의 열화를 억제하는 것이 가능하여, 표시 장치(100)의 신뢰성을 향상시킬 수 있다.
본 실시 형태에서는, 음극(29)은 박막 트랜지스터(10)의 드레인측에 접속된다. 이로 인해, 표시 장치(100)의 1개의 화소의 등가 회로는, 도 2의 (a)에 도시한 구성을 갖는다. 즉, 중간층(40)은, 화소를 구동하는 박막 트랜지스터(10)와 직렬로 접속되고, 구동 전류 Ids는, 중간층(40)로부터 박막 트랜지스터(10)에 흐른다. 박막 트랜지스터(10)의 게이트에는, 기입 트랜지스터(51)를 통해 신호 전압 Vsig이 공급된다.
이와 같은, 회로 구성에 의해, 중간층(40)의 열화에 의한 휘도 변화를 억제 할 수 있다. 예를 들면, 중간층(40)의 저항이 변화되고, 박막 트랜지스터(10)의 드레인 전압이 변화될 때에도, 게이트-소스간의 전압 VGS는 변화되지 않는다. 이로 인해, 중간층(40)에 흐르는 구동 전류 Ids의 변화는 중간층(40)의 열화에 기인하는 변동만으로 억제할 수 있다.
이에 반하여, 도 2의 (b)에 도시한 비교예에 따른 등가 회로에서는, 박막 트랜지스터(10)의 소스측에 중간층(40)이 접속된다. 구동 전류 Ids는 박막 트랜지스터(10)측으로부터 중간층(40)에 흐른다. 중간층(40)의 저항이 변화하면, 박막 트랜지스터(10)의 소스 전압이 변화되고, 게이트-소스간 전압 VGS가 변화된다. 이로 인해, 중간층(40)의 열화로 인한 것뿐만 아니라, 게이트 전압의 변화에 의한 트랜지스터의 동작점의 변동으로 인해, 구동 전류 Ids의 변동이 커진다. 즉, 중간층(40)의 휘도 변화가 증폭된다. 또한, Vsig 전압은 게이트-소스간 전압 VGS와 중간층(40)에서 소비되는 전압 VOLED의 합이므로, 고내압의 드라이버가 필요해져, 고비용, 고소비 전력이 된다.
이와 같이, 본 실시 형태에서는, 중간층(40)의 음극측을 박막 트랜지스터(10)의 드레인에 접속함으로써, 중간층(40)의 특성 열화에 의한 휘도 변화를 억제할 수 있고, 비용 및 소비 전력가 저감될 수 있다.
도 3의 (a) 내지 도 3의 (d) 및 도 4는 제1 실시 형태에 따른 표시 장치(100)의 제조 방법을 도시하는 모식 단면도이다.
도 5의 (a) 및 도 5의 (c)는 제1 실시 형태에 따른 표시 장치(100)의 일부를 도시하는 모식 평면도이다.
도 6의 (a) 및 도 6의 (b)는 제1 실시 형태에 따른 표시 장치(100)의 일부를 도시하는 모식 단면도이다.
도 3의 (a) 내지 도 3의 (d)는 제1 기판부(20)의 제조 프로세스를 도시하는 모식 단면도이다.
우선, 도 3의 (a)에 도시한 바와 같이, 제1 기판(3) 위에 언더코트층(5)을 형성한다. 제1 기판(3)은, 예를 들면, 무알카리 유리 등의 광 투과성의 재료를 포함할 수 있다. 또한, 석영 유리와 소다(soda) 석회 유리도 사용가능하다. 언더코트층(5)으로서는, 예를 들면, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 등의 절연 재료를 사용할 수 있다. 또한, 실리콘 산화막과 실리콘 질화막의 적층막을 사용할 수도 있다. 이들 막은, 예를 들면, 플라즈마 CVD(Chemical Vapor Deposition)법으로 형성할 수 있다. 언더코트층(5)의 두께는, 예를 들면, 약 200나노미터(nm)이다.
그 후, 박막 트랜지스터(10)를 형성한다. 이 예에 도시한 박막 트랜지스터(10)는 보텀 게이트 구조의 아몰퍼스 실리콘(amorphous silicon) TFT이지만, 이것에 한정되는 것은 아니다. 후술하는 바와 같이, 다른 재료 및 구조를 사용할 수도 있다.
언더코트층(5)의 전체면(entire surface)에, 예를 들면, 스퍼터법으로 금속박막을 형성한다. 계속해서, 포토리소그래피로 레지스트 마스크를 형성하고, 게이트 선 등의 배선(interconnects) 및 게이트 전극(7)을 패터닝한다. 금속박막은 티탄(Ti), 탄탈(Ta), 몰리브덴(Mo), 텅스텐(W), 알루미늄(Al), 구리(Cu) 또는 은(Ag), 또는, 이들 금속의 합금의 단층 또는 적층막이다.
그 후, 게이트 전극(7) 및 도시하지 않는 배선이 형성된 언더코트층(5) 위에, 게이트 절연막(9), 채널층(13) 및 채널 보호층(15)을 연속해서 형성한다.
게이트 절연막(9)은, 예를 들면, 실리콘 질화막, 실리콘 산화막, 실리콘 산질화막 등의 절연성 재료이다. 게이트 절연막의 두께는, 예를 들면, 50 내지 500nm의 범위이다.
채널층(13)은, 예를 들면, IGZO(InGaZnO), ITO(Indium Tin Oxide), ITZO(InSnZnO), IZO(InZnO), ZnO 등의 산화물 반도체층을 포함할 수 있다.
채널 보호층(15)은, 예를 들면, 50 내지 500nm의 범위의 두께로 형성되는 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막이다.
그 후, 채널층(13) 및 채널 보호층(15)을 소정의 형상으로 패터닝하고, 채널층(13)에 접하도록 소스 전극(17) 및 드레인 전극(19)을 형성한다. 소스 전극(17) 및 드레인 전극(19)은 도전성 재료로 형성된다. 소스 전극(17) 및 드레인 전극(19)은 또한, 2 종류 이상의 도전성 재료를 적층함으로써 형성할 수도 있다. 그 후, 소스 전극(17), 드레인 전극(19) 및 채널 보호층(15)을 덮도록 보호층(21)을 형성한다.
보호층(21)은, 예를 들면, 실리콘 산화막, 또는 실리콘 질화막, 실리콘 산질화막 또는 산화 알루미늄 막을 포함하는 절연성 재료이다. 보호층(21)의 두께는 50 내지 500nm의 범위 내로 형성한다.
또한, 채널층(13)은, 예를 들면, 수소화 아몰퍼스 실리콘층을 포함할 수도 있다. 그 경우, 채널층(13)과 소스 전극 사이 및 채널층(13)과 드레인 전극 사이에, n+층으로서 인-도핑된(phosphorus-doped) 수소화 아몰퍼스 실리콘(n+a-Si:H)을 형성한다. n+층은 채널층(13)의 에칭과 동시에 패터닝할 수 있다.
또한, 게이트 절연막(9)에 컨택트 홀을 형성하고, 게이트 배선을 소스/드레인 전극과 동일한 금속으로 형성할 수도 있다.
그 후, 도 3의 (b)에 도시한 바와 같이, 보호층(21) 위에 컬러 필터층(23) 및 평탄화층(25)을 형성한다. 예를 들면, RGB의 컬러 레지스트들을 포토리소그래피로 패터닝한다. 컬러 필터층(23)은, 예를 들면, 아크릴 수지이며, 500 내지 5000nm의 두께로 형성한다. 모노크롬의 디스플레이의 경우는, 컬러 필터층(23)을 형성하지 않는 구성을 사용할 수도 있다.
제1 기판부(20) 위에는 복수의 화소(65)가 설치되고, 각 화소에 박막 트랜지스터(10)와 음극(29)이 설치된다. 소비 전력을 저감하기 위해, RGBW의 4개의 서브 픽셀을 형성할 수도 있다. W 화소에는, 컬러 필터층(23)으로서 투명 수지층을 형성할 수 있다.
계속해서, 평탄화층(25)을 형성한다. 평탄화층(25)은, 예를 들면, 아크릴, 폴리이미드 등의 감광성 수지를 포함할 수 있다. 평탄화층(25)은, 예를 들면, 500 내지 5000nm의 두께로 형성한다. 그 후, 평탄화층(25)의 상면(25a)으로부터 박막 트랜지스터(10)의 드레인 전극(19)에 연통하도록 컨택트 홀(27)을 형성한다.
평탄화층(25)과 컬러 필터층(23)의 적층순이 역이되거나, 평탄화층(25)을 설치하지 않는 구조도 가능하다.
그 후, 도 3의 (c)에 도시한 바와 같이, 평탄화층(25) 위 및 컨택트 홀(27)의 내면에 음극(29)을 형성한다. 음극(29)은 화소(65)마다 형성된다. 음극(29)의 패터닝 시에는, 후술하는 바와 같이, 음극(29)의 표면의 산화를 억제하는 제조 방법을 이용하는 것이 바람직하다.
음극(29)은, 예를 들면, 마그네슘-은 합금(MgAg), 알루미늄(Al), 은(Ag) 등의 도전성 재료를 포함할 수 있다. 본 실시 형태에서는, 제1 기판부(20) 측에 표시면이 설치되기 때문에, 음극(29)을 통해 중간층(40)의 광이 외부로 추출된다. 따라서, 음극(29)의 막 두께는 얇은, 예를 들면, 20nm 이하인 것이 바람직하다. 캐리어의 주입 효율을 향상시키기 위해, 음극(29) 위에 불화 리튬(LiF), 불화 세슘(CsF) 등의 주입층을 형성할 수도 있다.
그 후, 도 3의 (d)에 도시한 바와 같이, 음극(29) 위 및 평탄화층(25) 위에 전자 수송층(47)의 일부(47a)를 형성한다. 전자 수송층(47)은, 예를 들면, 진공 증착법으로 형성할 수 있다.
계속해서, 도 4에 도시한 바와 같이, 제1 기판부(20)에, 중간층(40)을 개재하여 제2 기판부(30)를 대향시키고, 제1 기판부(20)와 제2 기판부(30)를 접합한다.
제2 기판부(30)는 제2 기판(31), 반사 전극(33) 및 양극(35)을 포함한다. 제2 기판(31)의 재료는, 예를 들면, 플라스틱, 유리 등의 절연 재료 또는 스테인리스 스틸(SUS) 등을 포함할 수 있다. 반사 전극(33)은, 예를 들면, 스퍼터법으로 제2 기판(31) 상에 형성된다. 반사 전극(33)은, 예를 들면, 반사율이 높은 알루미늄, 은 등의 광 반사성의 재료를 포함할 수 있다. 알루미늄 박이나 은박을 부착할 수도 있다.
제2 기판(31)측으로부터 광을 취출할 경우에는, 반사 전극(33)이 국소적으로 형성되어 있거나, 반사 전극(33)이 없은 구성을 사용할 수도 있다.
제2 기판(31)과 반사 전극(33) 사이에 배리어층을 형성할 수 있다. 배리어층은, 예를 들면, 실리콘 질화막, 실리콘 산화막, 실리콘 산질화막, 아크릴, 에폭시, 산화 알루미늄, 파릴렌 등의 단층, 또는 이들 중 2 이상의 절연 재료를 포함하는 적층막을 포함할 수 있다.
계속해서, 반사 전극(33) 위에 양극(35)을 형성한다. 양극(35)은, 예를 들면, ITO막 등의 도전성 재료이다. ITO막은, 예를 들면, 스퍼터법으로 형성할 수 있다. ITO막의 표면은 산소 플라즈마를 사용하여 처리하는 것이 바람직하다. 이에 따라, 양극(35)로부터 중간층(40)으로의 캐리어의 주입 효율을 향상시키고, 중간층(40)의 발광 효율을 향상시킬 수 있다.
본 실시 형태에서는, 양극(35) 위에 중간층(40)을 형성한다. 즉, 중간층(40)은, 예를 들면, 진공 증착법으로 양극(35) 위에 순서대로 형성되는, 정공 주입층(41), 정공 수송층(43), 발광층(45) 및 전자 수송층(47)을 포함한다.
도 5의 (a)에 도시한 바와 같이, 제1 기판부(20) 위에 복수의 표시 영역(도면에서 29)을 형성할 수 있다. 도 5의 (b)에 도시한 바와 같이, 제2 기판부(30)의 전체면에 중간층(40)을 형성할 수 있고, 도 5의 (c)에 도시한 바와 같이, 화소(65)에 맞도록 중간층(40)을 형성할 수도 있다. 도 5의 (b)의 경우는, 제1 기판부(20)에 설치되는 화소(65)와, 중간층(40)이 형성된 제2 기판과의 위치 정렬(align)을 행할 필요가 없기 때문에 제조가 용이해진다.
그 후, 제1 기판부(20)와 제2 기판부(30)를 중간층(40)을 개재하여 접합한다. 이 프로세스는, 접합 계면에 기포 등이 남지 않도록, 진공중에서 행하는 것이 바람직하다. 구체적으로는, 제1 기판부(20)를 80℃ 내지 130℃로 가열하고, 제1 기판부(20)에 설치된 전자 수송층(47)의 일부(47a)와, 제2 기판부(30)에 설치된 전자 수송층(47)의 다른 일부(47b)를 접하게 하고, 압력을 가하여 접합한다. 이에 따라, 음극(29)과 양극(35) 사이에 중간층(40)을 개재한 접합 구조가 완성된다.
양극(35)과, 제1 기판부(20)의 배선 사이의 접속부에는, 카본이나 은(Ag) 페이스트(paste)를 이용하는 것 이외에, 도 6의 (a) 및 도 6의 (b)에 도시한 바와 같은 방식도 가능하다.
도 6의 (a)에 도시한 바와 같이, 접속부(50a)는, 예를 들면, 보호층(21), 컬러 필터층(23) 및 평탄화층(25)을 패터닝하여 형성된 베이스(54)와 그 위에 설치된 돌기(55)를 포함한다. 돌기(55)는, 예를 들면, 감광성의 아크릴 수지 또는 폴리이미드로 형성된다. 돌기(55) 및 베이스(54)의 표면에는 도전층(57)이 설치된다.
도 6의 (b)에 도시한 접속부(50b)에서와 같이, 도전성 수지 또는 금속 페이스트를 이용하여 베이스(54) 위에 돌기(61)를 설치할 수 있다.
접속부(50a 및 50b)는 제1 기판부(20)에 설치된다. 그 후, 제1 기판부(20)와 제2 기판부(30)를 접합할 때, 돌기(55) 또는 돌기(61)는 중간층(40)을 관통하여, 돌기(55) 또는 돌기(61)의 선단이 양극(35)에 접한다. 이에 따라, 예를 들면, 채널 보호층(15) 위에 설치된 급전선(power supply line)(59)과 양극(35)을 전기적으로 접속할 수 있다.
또한, 도 15의 (a) 및 도 15의 (b)에 도시한 바와 같이 양극에 외부로부터의 신호를 입력하는 것도 가능하다.
도 15의 (a)에 도시한 바와 같이, 접속부(60a)는, 예를 들면, 제1 기판부(20h)에 접속하는 면에 ACF(Anisotropic Conductive Film)(62)를 포함하는 플렉시블 프린트 기판(FPC)이며, 제2 기판부(30)에 접속하는 면에 도전성 수지(64)가 설치된다.
도 15의 (b)에 도시한 접속부(60b)에서와 같이, 도전성 수지(64)에 외부 접속 배선(66)이 연결될 수도 있다.
상술한 프로세스에 의해, 도 1에 도시한 표시 장치(100)를 제작할 수 있다. 중간층(40)과 제1 기판부 사이에는, 기체를 포함하는 공간으로서 컨택트 홀(27)이 남는다.
본 실시 형태에서는, 중간층(40)을 제2 기판부(30) 위에 형성한다. 중간층(40)은 패터닝이 불필요하기 때문에, 제2 기판(31)로서 플라스틱 기판을 이용하는 것이 가능하다. 제2 기판부(30)와 제1 기판부(20)의 접합 시에, 플라스틱 기판의 신축(expansion and contraction)이 발생하는 경우에도 어긋남(shifting)의 문제가 없고, 고정밀의 디스플레이가 실현된다.
상술한 제조 프로세스에서는, 중간층(40)의 형성 후에 박막 밀봉층을 설치할 필요가 없어 프로세스가 줄어든다. 배리어층 형성시에 성막 온도를 중간층(40)의 내열 온도보다 높지 않도록 억제할 필요가 없기 때문에 밀봉 성능이 향상된다.
반사 전극(33)을 설치함으로써, 중간층(40)으로부터의 광 취출 효율이 향상될 뿐만 아니라, 중간층(40)의 밀봉 효과가 향상되어 수명을 늘리는 것이 가능하게 된다.
제2 기판(31)으로서 플라스틱, 박 유리(thin glass) 등 가요성 재료를 이용하면, 롤-롤(Roll to Roll)의 제조 프로세스를 채용하는 것이 가능하게 되어, 재료의 사용 효율을 향상시켜, 제조 비용을 저감할 수 있다.
본 실시 형태에서는, 제2 기판(30) 위에 설치한 전자 수송층(47)의 일부(47b)와 제1 기판(20) 위에 설치한 전자 수송층(47)의 일부(47a)를 접합시켰지만, 중간층(40)의 다른 층들을 서로 접합시킬 수도 있다.
본 실시 형태에서는, 중간층(40)에는 발광층(45) 외에도 정공 주입층(41), 정공 수송층(43) 및 전자 수송층(47)을 설치했지만, 이들 층들은 임의로 설치된다. 중간층(40)은 전자 주입층을 포함할 수 있다.
즉, 중간층은 제1 층 및 발광층을 포함한다. 제1 층의 일부 및 발광층은 음극 위에 설치되고, 제1 층의 다른 일부는 양극 위에 설치되거나, 또는, 제1 층의 일부는 음극 위에 설치되고, 제1 층의 다른 일부 및 발광층은 양극 위에 설치된다. 제1 층의 일부와 제1 층의 다른 일부를 서로 접속함으로써, 음극과 양극은 중간층개재하여 접합된다.
또는, 중간층 전부는 음극 위에 설치될 수 있고, 양극이 중간층을 개재하여 접합될 수도 있다.
또는, 중간층 전부는 양극 위에 설치될 수 있고, 음극이 중간층을 개재하여 접합될 수도 있다.
발광층(45) 이외의 중간층(40)의 층들은 유기 재료 또는 무기 재료로 형성될 수 있다. 유기 재료로 형성된 층이 무기 재료로 형성된 층보다도 접합시키기 쉽다.
도 7은 제1 실시 형태의 제1 변형예에 따른 표시 장치의 제조 방법을 도시하는 모식 단면도이다. 본 변형예에서는, 제1 기판부(20a)는 컬러 필터층(23)을 포함하지 않는다. 박막 트랜지스터(10)를 덮는 보호층(21) 바로 위에, 평탄화층(25)이 설치된다. 중간층(40)은 제2 기판부(30)의 양극(35) 위에 설치된다. 제1 기판부(20)에 설치된 전자 수송층(47)의 일부(47a)와, 제2 기판부(30) 측에 설치된 전자 수송층의 다른 일부(47b)를 접촉시켜, 제1 기판부(20)와 제2 기판부(30)를 접합한다. 이러한 구성은, 예를 들면, 모노크롬의 표시 장치에 이용될 수 있다.
도 8은 제1 실시 형태의 제2 변형예에 따른 표시 장치의 제조 방법을 도시하는 모식 단면도이다. 본 변형예에서는, 제1 기판부(20b)는 평탄화층(25)을 포함하지 않는다. 음극(29)은 컬러 필터층(23) 바로 위에 설치된다. 중간층(40)은 제2 기판부(30)의 양극(35) 위에 설치된다. 제1 기판부(20)에 설치된 전자 수송층(47)의 일부(47a)와 제2 기판부(30) 측에 설치된 전자 수송층의 다른 일부(47b)를 접촉시켜, 제1 기판부(20)와 제2 기판부(30)를 접합한다.
도 9는 제1 실시 형태의 제3 변형예에 따른 표시 장치의 제조 방법을 도시하는 모식 단면도이다. 본 변형예에서는, 음극(29)의 단부에 보호막(67)이 설치된다. 보호막(67)은, 예를 들면, 폴리이미드 막, 아크릴 수지, 실리콘 산화막, 실리콘 질화막 등의 절연막을 포함할 수 있다. 보호막(67)을 설치함으로써, 음극 단부에 기인하는 음극(29)과 양극(35) 간의 쇼트(short)를 방지하는 것이 가능하게 된다.
중간층(40)은 제2 기판부(30)의 양극(35) 위에 설치된다. 제1 기판부(20)에 설치된 전자 수송층(47)의 일부(47a)와, 제2 기판부(30) 측에 설치된 전자 수송층의 다른 일부(47b)를 접촉시켜, 제1 기판부(20)와 제2 기판부(30)를 접합한다.
도 10은 제1 실시 형태의 제4 변형예에 따른 표시 장치의 제조 방법을 도시하는 모식 단면도이다. 본 변형예에서는, 중간층(40)의 정공 주입층(41), 정공 수송층(43) 및 발광층(45)이 양극(35) 위에 설치된다. 한편, 제1 기판부(20)의 음극(29) 및 평탄화층(25) 위에 전자 수송층(47)이 설치된다. 제1 기판부(20)에 설치된 전자 수송층(47)과, 제2 기판부(30) 측에 설치된 발광층(45)을 접촉시켜, 제1 기판부(20)와 제2 기판부(30)를 접합한다.
도 11은 제1 실시 형태의 제5 변형예에 따른 표시 장치의 제조 방법을 도시하는 모식 단면도이다. 본 변형예에서는, 중간층(40)의 정공 주입층(41) 및 정공 수송층(43)이 양극(35) 위에 설치된다. 한편, 제1 기판부(20)의 음극(29) 및 평탄화층(25) 위에 전자 수송층(47) 및 발광층(45)이 설치된다. 제1 기판부(20)에 설치된 발광층(45)과, 제2 기판부(30) 측에 설치된 정공 수송층(43)을 접촉시켜, 제1 기판부(20)와 제2 기판부(30)를 접합한다.
도 12는 제1 실시 형태의 제6 변형예에 따른 표시 장치의 제조 방법을 도시하는 모식 단면도이다. 본 변형예에서는, 중간층(40)은 제2 기판부(30)의 양극(35) 위에 설치된다. 제1 기판부(20)의 음극(29)과, 제2 기판부(30) 측에 설치된 전자 수송층(47)을 접촉시켜, 제1 기판부(20)와 제2 기판부(30)를 접합한다.
도 13은 제1 실시 형태의 제7 변형예에 따른 표시 장치의 제조 방법을 도시하는 모식 단면도이다. 본 변형예에서는, 중간층(40)은 제1 기판부(20)의 음극(29) 위에 설치된다. 제1 기판부(20) 측에 설치된 정공 주입층(41)과, 제2 기판부(30)의 양극(35)을 접촉시켜, 제1 기판부(20)와 제2 기판부(30)를 접합한다.
본 실시 형태는, 도 7 내지 도 13에 도시한 변형예에 한정되지 않는다. 중간층(40)에 있어서의 발광층(45)을 제외한 임의의 층은, 분할되어 제1 기판부(20) 및 제2 기판부(30)에 설치되어 접합될 수 있다.
전체면에 걸쳐 균일하게 접합하기 위해서는, 접합 계면에서의 층으로부터 선택된 적어도 한쪽을 두껍게 형성하는 것이 바람직하다. 그러나, 그 층의 저항이 증가하기 때문에 막 두께가 필요 이상이면 중간층(40)의 발광 효율이 저하되는 경우가 있다. 따라서, 접합 계면의 적어도 한쪽 측의 층에 도핑(doping)을 행하여, 이동도를 향상시킴으로써, 중간층(40)의 효율을 유지하면서 균일한 접합을 실현하는 것도 가능하다.
(제2 실시 형태)
도 14는 제2 실시 형태에 따른 표시 장치(200)를 도시하는 모식 단면도이다.
도 15의 (a) 및 도 15의 (b)는 제2 실시 형태에 따른 표시 장치(200)의 일부를 도시하는 모식 단면도이다.
도 14에 도시한 바와 같이, 본 실시 형태에 따른 표시 장치(200)는, 제1 기판부(20h), 제2 기판부(30) 및 중간층(40)을 포함한다.
제1 기판부(20h)는, 수지층(4)과, 수지층(4) 위에 설치된 배리어층(6)과, 배리어층(6) 위에 설치된 n채널의 박막 트랜지스터(10)와, 박막 트랜지스터에 접속된 음극(29)을 포함한다.
제2 기판부(30)는, 제2 기판(31)과, 제2 기판(31) 위에 설치된 양극(35)을 포함한다. 본 실시 형태에 따른 제2 기판(31)은 가요성 기판, 예를 들면, 플라스틱 기판이다.
표시 장치(200)의 제조 프로세스에서는, 제1 기판부(20h)에, 중간층(40)을 개재하여 제2 기판부(30)를 대향시킨다. 그 후, 음극(29)과 양극(35) 사이에 중간층(40)을 개재하여, 제1 기판부(20h)와 제2 기판부(30)를 접합한다.
제1 기판부(20h) 측에서는, 도시하지 않는 제1 기판(3) 위에 수지층(4)과 배리어층(6)을 형성한다. 수지층(4)은, 예를 들면, 아크릴 수지, 에폭시 수지, 폴리이미드, 아라미드, 또는 시클로올레핀(cycloolefin) 폴리머 등을 포함할 수 있다. 예를 들면, 내열성이 높은 폴리이미드를 제1 기판(3)에 코트(court)하고, 400℃로 소성함으로써 수지층(4)을 형성할 수 있다. 수지층(4)의 두께는, 예를 들면, 1 내지 10μm이다.
그 후, 예를 들면, 플라즈마 CVD(Chemical Vapor Deposition)법, 스퍼터법, 또는, ALD(Atomic-layer Deposition)법으로 배리어층(6)을 형성한다. 배리어층은, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 및/또는 알루미나의 단층 또는 적층 구조를 갖는다.
계속해서, 포토리소그래피로 레지스트를 패터닝하고, RIE(Reactive Ion Etching)법으로 배리어층(6)을 에칭하여, 도시하지 않는 관통 구멍을 형성한다. 이 때 수지층(4)도 파이지만(dig), 에칭 시간을 조정함으로써 그 깊이를 제어한다. 에칭 제어의 관점에서 그리고 배선 접속을 제공하기 위해서는, 관통 구멍의 사이즈는 100nm 이상인 것이 바람직하다. 후술하는 플렉시블 프린트 기판의 고정의 관점으로부터는, 20nm 이하로 하는 것이 바람직하다.
그 후, 박막 트랜지스터(10)의 게이트 전극(7) 및 관통 구멍의 내부를 메우는 관통 전극을 형성한다. 게이트 전극(7)과 관통 전극을 따로따로 형성하는 것도 가능하다.
계속해서, 게이트 절연막(9), 채널층(13) 및 소스/드레인 전극을 형성하여 박막 트랜지스터(10)를 완성한다. 컬러 필터층(23), 평탄화층(25) 및 음극(29)을 형성한 후, 제1 실시 형태에 나타낸 임의의 방법으로 제1 기판부(20h)와 제2 기판부(30)를 접합한다.
ACF 등을 이용하여 플렉시블 프린트 기판 FPC를 접속함으로써 외부로부터의 신호를 입력하는 것이 가능하다.
그 후, 제1 기판부(20h) 측에 있는 제1 기판(3)을 수지층(4)으로부터 박리한다. 예를 들면, 유리 기판인 제1 기판(3)과 수지층(4) 사이의 밀착력을 제어함으로써 , 제1 기판(3)과 수지층(4) 사이의 계면에서 메카니컬 분리를 행한다. 또는, 유리 기판측에서 유리를 투과하여 수지층에 의해 흡수되는 광, 예를 들면, 자외선의 엑시머 레이저를 조사함으로써, 제1 기판(3)을 수지층(4)으로부터 박리할 수 있다. 이에 따라, 가요성 디스플레이를 제조할 수 있다.
(제3 실시 형태)
도 16의 (a) 내지 도 16의 (c)는 제3 실시 형태에 따른 표시 장치의 제조 방법을 도시하는 모식 단면도이다. 본 실시 형태는, 제1 기판부(20)의 음극(29)의 패터닝 방법을 나타내고 있다.
도 16의 (a)에 도시한 바와 같이, 평탄화층(25) 위에 음극(29)을 형성하고, 음극(29) 위에 캡층(71)을 형성한다. 캡층(71)은, 예를 들면, 실리콘 질화막이다. 음극(29)과 캡층(71)은 산소를 저감한 분위기에서, 예를 들면, 진공중에서 연속해서 형성하는 것이 바람직하다.
계속해서, 도 16의 (b)에 도시한 바와 같이, 캡층(71)과 음극(29)을, 포토리소그래피로 형성한 에칭 마스크를 이용하여 드라이에칭을 행한다.
그 후, 도 16의 (c)에 도시한 바와 같이, 제1 기판부(20)를 챔버(70)의 내부에 반입하고, 예를 들면, 챔버(70)의 내부 압력을 내린다. 계속해서, CF4을 이용한 RIE에 의해 캡층(71)을 제거하고, 대기중 노출하지 않고 증착 챔버로 제1 기판부(20)를 이동함으로써, 예를 들면, 음극(29) 위에 전자 수송층(47)을 형성한다. 중간층(40)을 개재하여 제1 기판부(20)와 제2 기판부(30)를 접합할 수 있다. 이에 따라, 음극(29)의 표면을 산화시키지 않고, 음극(29)의 표면을 전자 수송층(47)에 접속할 수 있다.
도 17의 (a) 내지 도 17의 (c)는 제3 실시 형태의 제1 변형예에 따른 표시 장치의 제조 방법을 도시하는 모식 단면도이다.
도 17의 (a)에 도시한 바와 같이, 평탄화층(25) 위에 음극(29)을 형성한다.
계속해서, 도 17의 (b)에 도시한 바와 같이, 음극(29)을, 예를 들면, 포토리소그래피로 형성한 에칭 마스크를 이용하여 습식 에칭을 행한다. 이 때, 음극(29)의 표면에 산화층(29f)이 형성된다.
그 후, 도 17의 (c)에 도시한 바와 같이, 제1 기판부(20)를 챔버(70)의 내부에 반입하고, 예를 들면, 챔버(70)의 내부 압력을 내린다. 계속해서, CF4을 여기하여 형성한 플라즈마에 음극(29)을 노출시켜, 산화층(29f)을 제거한다. 계속해서, 예를 들면, 음극(29) 위에 전자 수송층(47)을 형성한다. 중간층(40)을 개재하여 제1 기판부(20)와 제2 기판부(30)를 접합할 수 있다. 산화층(29f)의 제거 후에, 산소를 저감한 분위기에서 제1 기판부(20)를 다른 챔버로 반송하여 접합을 실시하는 것이 바람직하다. 이에 따라, 산화층(29f)를 개재하지 않고, 음극(29)과 전자 수송층(47)을 접속할 수 있다.
도 18의 (a) 내지 도 18의 (c)는 제3 실시 형태의 제2 변형예에 따른 표시 장치의 제조 방법을 도시하는 모식 단면도이다.
도 18의 (a)에 도시한 바와 같이, 평탄화층(25) 위에 스페이서 막(73)을 선택적으로 형성한다. 스페이서 막(73)은, 예를 들면, 실리콘 산화막이다.
계속해서, 도 18의 (b)에 도시한 바와 같이, 스페이서 막(73)을 마스크로 사용하여 평탄화층(25)을 에칭하여, 언더컷(undercut)부(73a)를 형성한다. 이 에칭은, 예를 들면, RIE(Reactive Ion Etching), 애싱(ashing), CDE(Chemical Dry Etching) 등의 드라이에칭일 수 있다.
그 후, 도 18의 (c)에 도시한 바와 같이, 제1 기판부(20)를 챔버(70)의 내부에 반입하고, 예를 들면, 챔버(70)의 내부 압력을 내린다. 계속해서, 음극(29)을 형성하는데 이용되는 MgAg막을 증착한다. 이때, MgAg막은, 언더컷부(73a)에 의해 분리되고, 스페이서 막(73) 위에는 음극(29)이 형성된다.
계속해서, 음극(29) 위에 전자 수송층(47)을 형성한다. 중간층(40)을 개재하여 제1 기판부(20)와 제2 기판부(30)를 접합할 수 있다. 진공중에서나 산소를 저감한 분위기에서 제1 기판부(20)를 다른 챔버에 반송하여 접합을 실시하는 것이 바람직하다. 이에 따라, 음극(29)의 산화를 억제하여 음극(29)을 전자 수송층(47)에 접속할 수 있다.
도 19의 (a) 내지 도 19의 (c)는 제3 실시 형태의 제3 변형예에 따른 표시 장치의 제조 방법을 도시하는 모식 단면도이다.
도 19의 (a)에 도시한 바와 같이, 평탄화층(25)까지의 층들이 형성된 제1 기판부(20)를 준비한다.
그 후, 도 19의 (b)에 도시한 바와 같이, 제1 기판부(20)를 챔버(70)의 내부에 반입하고, 예를 들면, 챔버(70)의 내부 압력을 내린다. 계속해서, 음극(29)을 형성하는데 이용되는 금속막, 예를 들면, MgAg을 증착한다.
계속해서, 레이저 광을 조사하여 금속막을 선택적으로 제거한다. 이 프로세스에 사용하는 레이저로서는, 단펄스(short pulse) 레이저가 적절하고, 펨토초(femtosecond)나 피코초(picosecond)의 펄스 폭을 갖는 레이저 광으로 금속막의 패터닝이 가능하다.
그 후, 금속막의 패터닝에 의해 형성된 음극(29) 위에 전자 수송층(47)을 형성한다. 중간층(40)을 개재하여 제1 기판부(20)와 제2 기판부(30)를 접합할 수 있다. 전자 수송층(47)을 형성한 후에, 진공중에서나 산소를 저감한 분위기에서 제1 기판부(20)를 다른 챔버로 반송하여 이들 프로세스를 실시하는 것이 바람직하다. 이에 따라, 음극(29)의 산화를 억제하여 음극(29)을 전자 수송층(47)에 접속할 수 있다.
(제4 실시 형태)
도 20의 (a) 내지 도 20의 (e)는 제4 실시 형태에 따른 표시 장치의 일부를 도시하는 모식 단면도이다. 도 20의 (a) 내지 도 20의 (e)는 각각 박막 트랜지스터(10a) 내지(10e)를 도시한다.
도 20의 (a)에 도시한 바와 같이, 이면 노광(back exposure)을 이용한 자기 정합 방식의 채널 보호층을 이용한 박막 트랜지스터(10a)를 이용하는 것도 가능하다. 채널층은, IGZO나 a-Si:H(컨택트용의 n+층은 도시하지 않음)를 포함할 수 있다.
도 20의 (b)에 도시한 박막 트랜지스터(10b)에서는, 도 20의 (a)의 박막 트랜지스터(10a)보다 채널 길이가 짧고, 채널층(13)이 게이트 전극의 상부 내에 완전하게 들어가 있다.
도 20의 (c)에 도시한 박막 트랜지스터(10c)에서와 같이, 소스-드레인 전극과 채널층을 동시에 에칭한 구조에도 적용 가능하다.
도 20의 (d)에 도시한 박막 트랜지스터(10d)에서는, 소스 전극(17)과 드레인 전극(19) 사이에 채널 보호층(15)이 설치되어 있지 않다. 따라서, 백 채널 커트(cut)를 이용할 수 있다. 채널층(13)은, IGZO, 또는 n+층(도시 생략)이 형성된 a-Si:H를 포함할 수 있다.
도 20의 (e)에 도시한 박막 트랜지스터(10e)는 톱 게이트형 TFT이다. 언더코트층(5) 위에 채널층(13)이 설치되고, 채널층(13)을 덮는 게이트 절연막(9) 위에 게이트 전극(7)이 설치된다. 소스 전극(17)과 드레인 전극(19)은, 게이트 전극(7)을 덮는 절연 막(9b) 위에 설치되고, 절연막(9b)과 게이트 절연막(9)을 관통하여 채널층(13)에 접속된다.
박막 트랜지스터(10)로서는, 폴리 실리콘, IGZO 등을 이용한 산화물 TFT를 사용할 수 있다.
소정의 실시 형태를 설명하였지만, 이들 실시 형태는 단지 예로서 제시했을 뿐이며 본 발명의 범위를 한정하고자 하는 것은 아니다. 실제로, 본원에 개시되는 신규한 실시 형태는 다양한 그 밖의 형태로 구현될 수 있고, 또한, 본 발명의 요지에서 벗어남 없이, 본원에 개시된 실시 형태에 있어서 다양한 생략, 대체 및 변경이 이루어질 수 있다. 그러한 실시 형태 또는 변형은, 본 발명의 범위 및 요지에 포함되는 것과 마찬가지로, 첨부하는 특허청구범위 및 그의 균등한 범위에 포함되는 것이다.

Claims (20)

  1. 표시 장치의 제조 방법으로서,
    제1 기판부의 음극과 제2 기판부의 양극을, 중간층을 개재하여 대향 배치하는 단계; 및
    상기 음극과 상기 양극을 상기 중간층을 개재하여 접합하는 단계
    를 포함하고,
    상기 제1 기판부는 제1 기판과, 상기 제1 기판 위에 설치된 n채널형의 박막 트랜지스터와, 상기 박막 트랜지스터에 접속된 음극을 포함하고,
    상기 제2 기판부는 제2 기판과, 상기 제2 기판 위에 설치된 양극을 포함하는, 표시 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 중간층은 상기 양극 위에 설치되는, 표시 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 중간층은 상기 음극 위에 설치되는, 표시 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 중간층의 일부는 상기 음극 위에 설치되고,
    상기 중간층의 다른 일부는 상기 양극 위에 설치되고,
    상기 접합하는 단계는, 상기 중간층의 상기 일부와 상기 중간층의 상기 다른 일부를 서로 접속하는 단계를 포함하는, 표시 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 중간층은 제1 층 및 발광층을 포함하고,
    상기 제1 층의 일부 및 상기 발광층은 상기 음극 위에 설치되고,
    상기 제1 층의 다른 일부는 상기 양극 위에 설치되고,
    상기 접합하는 단계는, 상기 제1 층의 상기 일부와 상기 제1 층의 상기 다른 일부를 서로 접속하는 단계를 포함하는, 표시 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 중간층은 제1 층 및 발광층을 포함하고,
    상기 제1 층의 일부는 상기 음극 위에 설치되고,
    상기 발광층 및 상기 제1 층의 다른 일부는 상기 양극 위에 설치되고,
    상기 접합하는 단계는, 상기 제1 층의 상기 일부와 상기 제1 층의 상기 다른 일부를 서로 접속하는 단계를 포함하는, 표시 장치의 제조 방법.
  7. 제5항에 있어서,
    상기 제1 층은 전자 수송층인, 표시 장치의 제조 방법.
  8. 제1항에 있어서,
    상기 박막 트랜지스터는 상기 음극과 접속된 컨택트부를 포함하고,
    상기 제1 기판부는, 상기 제1 기판 위에 설치되며 상기 컨택트부를 제외하고 상기 박막 트랜지스터를 덮는, 보호층을 더 포함하는, 표시 장치의 제조 방법.
  9. 제1항에 있어서,
    상기 박막 트랜지스터는, 상기 음극과 접속된 컨택트부를 포함하고,
    상기 제1 기판부는, 상기 제1 기판 위에 설치되며 상기 컨택트부를 제외하고 상기 박막 트랜지스터를 덮는 컬러 필터층을 더 포함하는, 표시 장치의 제조 방법.
  10. 제1항에 있어서,
    상기 접합하는 단계는, 산소를 저감한 분위기내에서 실시되는, 표시 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 접합하는 단계는, 산소를 저감한 분위기내에서 음극을 형성하거나 노출시켜 실시되는, 표시 장치의 제조 방법.
  12. 표시 장치로서,
    양극과;
    정공 수송층, 발광층 및 전자 수송층을 포함하는 중간층과;
    상기 중간층을 개재하여 상기 양극에 접합된 음극과;
    상기 음극에 접속된 n채널형의 박막 트랜지스터
    를 포함하고,
    상기 발광층은 상기 정공 수송층과 상기 전자 수송층 사이에 설치되는, 표시 장치.
  13. 제12항에 있어서,
    상기 음극은, 상기 전자 수송층에 접하는 제1 부분과, 상기 박막 트랜지스터의 드레인 컨택트부에 접하는 제2 부분을 포함하고,
    상기 발광층과 상기 제1 부분 사이의 간격은, 상기 발광층과 상기 제2 부분 사이의 간격보다 좁은, 표시 장치.
  14. 제13항에 있어서,
    상기 제2 부분과 상기 발광층은, 상기 제2 부분과 상기 발광층 사이에 기체(gas)를 포함하는 공간을 형성하는, 표시 장치.
  15. 제12항에 있어서,
    상기 양극은 정공 주입층을 개재하여 상기 정공 수송층에 접속되는, 표시 장치.
  16. 제12항에 있어서,
    상기 음극과 상기 박막 트랜지스터가 설치되어 있는 제1 기판과,
    상기 양극이 설치되어 있는 제2 기판
    을 더 포함하는, 표시 장치.
  17. 제16항에 있어서,
    컬러 필터를 더 포함하고,
    상기 박막 트랜지스터 및 상기 컬러 필터는 상기 제1 기판 위에 설치되고,
    상기 음극은 상기 컬러 필터 위에 설치되는, 표시 장치.
  18. 제16항에 있어서,
    반사 전극을 더 포함하고,
    상기 반사 전극은 상기 제2 기판 위에 설치되고, 상기 양극은 상기 반사 전극 위에 설치되는, 표시 장치.
  19. 제18항에 있어서,
    상기 제2 기판과 상기 반사 전극 사이에 배리어층을 더 포함하는, 표시 장치.
  20. 제16항에 있어서,
    상기 제1 기판과 상기 제2 기판을 전기적으로 접속하는 접속부를 더 포함하는, 표시 장치.
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