KR20140036126A - 합금 엘리먼트들을 분리시키고 구리 합금 층들의 잔여 저항률을 감소시키기 위한 방법 - Google Patents

합금 엘리먼트들을 분리시키고 구리 합금 층들의 잔여 저항률을 감소시키기 위한 방법 Download PDF

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Abstract

마이크로 전자 디바이스에서 사용하기 위해 기판 상에 상호연결 또는 상호연결들을 형성하기 위한 방법이 개시된다. 하나 또는 둘 이상의 실시예들에서, 상기 방법은 Cu 및 합금 원소, 예를 들면, Mn을 포함하는 합금 층을 유전체 층에 증착하는 단계 및 합금 원소를 합금 층의 벌크 Cu 부분으로부터 분리하거나 확산시키는 단계를 포함한다. 하나 또는 둘 이상의 실시예들에서, 상기 방법은 합금 층을 원자 수소 분위기에서 어닐링하는 단계를 포함한다. 어닐링 단계 후에, 합금 층은 순수 Cu 층의 저항률과 실질적으로 동등한 저항률을 나타낸다.

Description

합금 원소들을 분리하고 구리 합금 층들의 잔류 저항률을 감소시키기 위한 방법{METHOD FOR SEGREGATING THE ALLOYING ELEMENTS AND REDUCING THE RESIDUE RESISTIVITY OF COPPER ALLOY LAYERS}
본 발명의 실시예들은 반도체들의 상호연결 처리에 관한 것이다. 특정 실시예들은 Cu-Mn과 같은 구리 합금들을 상호연결 물질로 이용한 상호연결 프로세스들 및 벌크 구리 컴포넌트로부터의 합금 원소들의 분리에 관한 것이다.
반도체들 또는 집적 회로들과 같은 마이크로 전자 디바이스들은 트랜지스터들, 커패시터들 등과 같은 수백만의 전자 회로 디바이스들을 포함할 수 있다. 집적 회로들 상에 갖춰진 디바이스들의 밀도를 더 증가시키기 위해, 훨씬 더 작은 피쳐 크기가 요구된다. 이러한 더 작은 피쳐 크기들을 달성하기 위해, 전도성 선들, 비어들 및 상호연결들, 게이트들 등의 크기는 감소하여야 한다. 멀티레벨 상호연결 구조들의 신뢰할 수 있는 형성은 또한 회로 밀도 및 질을 증가시키는데 필요하다. 제조 기법들에서의 발전은 전도성 선들, 상호연결들, 비아들 및 다른 구조들의 사용을 가능하게 하였다. 그러나, 피쳐 크기가 감소하고 상호연결들을 위한 구리의 사용이 증가하면서, 상호연결 구조들에서의 전자이동(electromigration)은 극복하는데 더 큰 장해물이 된다.
상호연결 물질 또는 상호연결들을 형성하기 위한 종래의 프로세스들은 유전체 층 상의 배리어 층의 형성, 배리어 층 상의 구리 층의 증착 및 전기도금된 갭필 프로세스를 포함한다. 더 최근에 개발된 프로세스는 구리 층과 합금하기 위해 도펀트들 또는 합금 원소들을 결합하였다. 상호연결 물질로서 Cu-Mn 합금들과 같은 구리 합금들의 사용에서의 관심은 Cu와 Si 원자들 사이의 상호확산을 방지하는 자체-형성(self-forming) 배리어를 형성하기 위한 이러한 합금들의 가능성 때문에 증가하고 있었다. 그러나, Cu-Mn 합금들의 사용은, 특히, Cu-Mn 합금 층들이 산화 또는 희(noble) 가스 환경들에서 열적으로 어닐링되었던 경우, 저항률을 상당히 증가시키는 것으로 알려져 왔다. 따라서, Cu-Mn 합금 상호연결 물질의 고 저항률을 감소시킬 필요가 있는데, 이는 선 저항에서의 상당한 증가들 및 일정한 성능을 달성하기 위해 원하는 인터페이스들 안으로의 Mn 원자들의 확산을 제어하기 위한 필요를 초래할 수 있다.
본 발명의 제 1 양상은 마이크로 전자 디바이스에 상호연결들을 형성하기 위한 방법에 관한 것이다. 하나 또는 둘 이상의 실시예에서, 상기 방법은 그 위에 배치되는 유전체를 포함하는 기판을 제공하는 단계 및 Cu 및 합금 원소를 포함하는 합금 층을 상기 유전체 층에 증착하는 단계를 포함한다. 본 명세서에서 사용된 바와 같이, 구절 "합금 층"은 합금 시드 층 또는 합금된 시드 층을 포함하거나 그것으로 지칭될 수 있다. 합금 층은 유전체 층과 접촉하는 최하부층, 최상부층 및 상기 최하부층과 상기 최상부층 사이의 벌크를 포함한다. 상기 방법의 하나 또는 둘 이상의 실시예들에서 사용된 상기 합금 원소는 Mn, Mg, Ta, Zr 및 이들의 조합들 중 하나를 포함할 수 있다.
상기 방법의 하나 또는 둘 이상의 실시예들은 또한 상기 합금 원소를 상기 최하부면 및 상기 최상부면으로 확산시키는 조건들 하에서 상기 기판을 수소로 어닐링하는 단계를 포함한다. 하나 또는 둘 이상의 실시예들에서, 상기 방법은 약 200℃ 내지 약 400℃ 범위의 온도에서 상기 기판을 어닐링하는 단계를 포함할 수 있다. 하나 또는 둘 이상의 실시예들에서, 상기 방법은 약 300℃의 온도에서 상기 기판을 어닐링하는 단계를 포함한다. 어닐링 단계는 이들 온도들에서 약 0.5분 내지 약 5분 범위의 일정 시간 동안 수행될 수 있다.
일 변형예에서, 상기 기판은 원자 수소 환경에서 어닐링된다. 어닐링 동안 원자 수소 환경을 이용하는 실시예들에서, 상기 방법은 플라즈마 소스에서 상기 원자 수소 환경을 생성하는 단계를 포함할 수 있다. 하나 또는 둘 이상의 실시예들에서, 상기 수소 가스는 플라즈마 소스, 또는 반응 챔버의 천장 위에 배치되고 전력 소스에 결합된 코일 안테나를 포함할 수 있는 플라즈마 소스 파워 어플리케이터(source power applicator)를 포함하는 반응 챔버 안으로 도입될 수 있다. 이러한 실시예들에서, 상기 방법은 원자 수소 환경을 생성하기 위해 상기 원격 플라즈마 챔버에 상기 수소 가스를 도입하는 단계 및 상기 수소 가스를 에너지화하는 단계(energizing)를 포함할 수 있다. 대안적으로, 상기 방법은 상기 반응 챔버와 유체 연통하는 원격 플라즈마 챔버에서 상기 수소 가스를 에너지화하는 단계를 포함할 수 있다. 상기 수소 가스는 원자 수소 환경을 생성하기 위해 원격 플라즈마 챔버에서 에너지화되고, 그 다음 상기 반응 챔버 안으로 도입된다.
하나 또는 둘 이상의 실시예들에서, 본 명세서에서 설명된 상기 방법은 기판을 반응 챔버에 제공하는 단계를 포함한다. 이러한 실시예들에서, 상기 기판을 상기 반응 챔버에 공급하는 단계는 상기 기판을 상기 반응 챔버에서 처리하는 단계를 더 포함할 수 있다. 특히, 상기 기판을 상기 반응 챔버에 공급하는 단계는 상기 기판 상에 물질을 증착하는 단계, 임의의 증착된 물질을 식각하는 단계 및 마이크로 전자 디바이스 제조에 공통인 다른 처리 단계를 포함할 수 있다.
하나 또는 둘 이상의 실시예들에서, 마이크로 전자 디바이스에 상호연결들을 형성하기 위한 상기 방법은 순수 Cu를 포함하는 층과 실질적으로 동등한 저항률을 나타내는 합금된 층의 형성을 초래한다. 본 명세서에서 사용된 바와 같이, 구절 "실질적으로 동등한"은, 저항률과 관련하여 또는 이에 대하여 사용되는 경우, 약 1μΩ/㎝보다 작은 저항률에서의 차이를 포함한다. 하나 또는 둘 이상의 실시예들에서, 구절 "실질적으로 동등한"은, 저항률과 관련하여 또는 이에 대하여 사용되는 경우, 약 0.5μΩ/㎝보다 작은 차이를 포함한다. 일 변형예에서, 상기 합금 원소를 상기 최상부면 및 최하부면으로 확산시키는 단계 후에, 상기 합금 층은 상기 합금 원소를 확산시키는 단계 이전에 상기 합금 층에 의해 나타난 저항률보다 60% 적은 저항률을 나타낸다.
본 발명의 제 2 양상은 기판 상에 구리 상호연결을 형성하기 위한 방법에 관한 것이다. 하나 또는 둘 이상의 실시예들에서, 상기 방법은 상기 기판을 반응 챔버에 배치 또는 제공하는 단계, 상기 반응 챔버에서 상기 기판 상에 유전체 층을 증착하는 단계, Cu 및 Mn 합금 원소를 포함하는 합금 층을 상기 유전체 층에 증착하는 단계 및 상기 Mn 합금 원소를 상기 Cu로부터 분리하기 위해 상기 기판을 원자 수소 환경에서 어닐링하는 단계를 포함한다. 상기 방법의 일 변형예에서, 상기 어닐링 단계는 약 200℃ 내지 약 400℃ 범위, 또는 특히 약 300℃의 온도에서 발생한다. 하나 또는 둘 이상의 실시예들에서, 상기 기판은 약 0.5분 내지 약 5분 범위의 일정 시간 동안 어닐링된다.
상기 합금 층은 상기 유전체 층과 접촉하는 최하부층, 최상부층 및 상기 최하부층과 상기 최상부층 사이의 벌크를 포함한다. 상기 방법의 하나 또는 둘 이상의 실시예들에서, 상기 Mn 합금 원소를 분리하는 단계는 상기 Mn 합금 원소를 상기 합금 층의 상기 최상부면 및 상기 최하부면으로 확산시키는 단계를 포함하다. 하나 또는 둘 이상의 실시예들에서, 결과의 합금 층은 약 5μΩ/㎝ 내지 약 2μΩ/㎝ 범위의 저항률, 특히, 약 3μΩ/㎝보다 작은 저항률을 나타낸다.
본 발명의 제 3 양상은 마이크로 전자 디바이스들에 구리의 전자이동을 감소시키기 위한 방법에 관한 것이다. 하나 또는 둘 이상의 실시예들에서, 상기 방법은 기판 상에 유전체 층을 증착하는 단계, 적어도 하나의 상호연결 구조를 상기 유전체 층에 형성하는 단계 - 상기 구리 상호연결 구조는 구리 및 망간을 포함함 -, 및 상기 구리 상호연결 구조를 수소 환경에서 어닐링하는 단계를 포함하는데, 수소 환경은 원자 수소 환경을 포함할 수 있다. 하나 또는 둘 이상의 실시예들에서, 적어도 하나의 구리 상호연결 구조의 형성은 유전체 층에 트렌치 및 비아를 형성하는 단계 및 상기 트렌치 및 상기 비아에 구리 및 망간 합금 층을 증착하는 단계를 포함한다. 구리 및 망간 합금 층은 구리 전기화학 도금에 의해 증착될 수 있다. 상기 방법은 선택적으로 상기 구리 상호연결 구조를 어닐링하는 단계 이전에 화학적 기계적 평탄화에 의해 상기 구리 및 망간 합금 층을 평탄화하는 단계를 포함할 수 있다.
결과의 구리 상호연결 구조들은 최상부면, 상기 유전체 층과 접촉하는 최하부면 및 상기 최상부면과 상기 최하부면 사이의 벌크를 포함하고, 상기 최상부면 및 상기 최하부면은 상기 벌크보다 높은 Mn 원자의 농도를 포함한다.
앞서 설명한 것은 본 발명의 약간 대략적인 어떤 특징들 및 기술적 장점들의 개요를 서술하였다. 개시된 특정 실시예들은 본 발명의 범위 내에서 다른 구조들 또는 프로세스들을 수정하거나 설계하기 위한 기초로서 쉽게 이용될 수 있음은 당업자에 의해 이해되어야 한다. 또한, 이러한 등가 구성들이 첨부된 청구범위에서 개시된 바와 같은 본 발명의 사상 및 범위를 벗어나지 않음은 당업자에 의해 이해되어야한다.
위에서 열거된 본 발명의 특징들이 더 상세하게 이해될 수 있도록 하기 위하여, 위에서 간략히 요약한 본 발명의 더욱 상세한 설명은 실시예를 참조하여 이루어질 수 있고, 이들의 일부는 첨부된 도면들에 도시된다. 그러나, 첨부된 도면들은 단지 본 발명의 전형적인 실시예들을 도시할 뿐이며, 따라서 본 발명은 다른 균일하게 유효한 실시예들에 대해서도 허용될 수 있으므로 본 발명의 범위를 제한하는 것으로 간주되지 않아야 한다.
도 1은 본 발명의 하나 또는 둘 이상의 실시예들과 함께 사용하기 위한 기판 상에 배치된 유전체 층 상에 형성된 비아 및 트렌치 리세스를 도시하고;
도 2는 도 1에 도시된 비아 및 트렌치 리세스 내에 형성된 상호연결을 도시하며;
도 3은 본 발명의 하나 또는 둘 이상의 실시예들에 따른 상호연결을 형성하기 위한 챔버의 개략적인 단면도이다.
도 4는 본 발명의 하나 또는 둘 이상의 실시예들에서 이용된 챔버의 개략적인 단면도이며;
도 5는 종래 기술에 따라 Ar 분위기에서 어닐링 후 순수 Cu 층 및 Cu-Mn 층, 및 본 발명의 하나 또는 둘 이상의 실시예들에 따라 원자 H 분위기에서 어닐링 후 Cu-Mn 층의 저항률에서의 변화를 도시하고; 그리고
도 6은 원자 수소 환경에서 어닐링 후 도 2에 도시된 Cu-Mn 층의 SIMS 깊이 프로파일을 도시한다.
본 발명의 실시예들은 일반적으로 기판 상에 상호연결 물질 또는 상호연결들을 형성하는 방법을 제공한다. 하나 또는 둘 이상의 실시예들은 감소된 저항률을 나타내고 구리 원자들의 전자이동을 방지하는 Cu 합금 층을 포함하는 상호연결 물질 또는 상호연결들을 형성하기 위한 방법에 관한 것이다.
구리 층에서의 Mn과 같은 합금 원소들의 사용은 상호연결 물질 또는 층의 더 작은 축소를 허용하면서, 그 아래의 유전체 층 안으로의 Cu 원자들의 전자이동을 감소시키고 갭필을 개선하는 것을 나타내었다. 전자이동은 금속 원자들의 결핍 또는 축적을 초래할 수 있는 전자들의 전도 및 금속 원자들의 확산 사이의 운동량 전달에 기인하여 도전체에서의 원자들(예를 들면, Cu 원자들)의 점진적인 이동에 의해 초래되는 물질의 이송이다. 마이크로 전자 디바이스들의 보통의 정규 사용 동안, 전자들은 원자들이 점진적으로 이동하게 하는 금속 원자들과 충돌한다. 이러한 이동은 전도체의 음극 단부(negative end)에서 원자들의 결핍을 초래할 수 있고, 보이드들, 선들의 박화(thinning), 및 잠재 개방 회로를 초래한다.
전도체의 다른 구역들에서, 금속 원자들의 축적은 싸이고, 전자이동에 기인하여 금속 층들의 표면 상에 힐록들(hillocks), 돌출부들을 형성할 수 있다. 과도하거나 큰 힐록들이 형성되면, 근처의 선들 또는 2 레벨들 상의 선들은 서로 단락될 수 있다.
전자이동의 프로세스는 금속 전도체의 형상을 그것을 흐르는 전류의 영향에 따라 변화시키고, 결국 전도체의 파괴를 초래한다. 전자이동 효과는 고 직류 밀도들이 사용되는 애플리케이션들에서 중요하다. 집적 회로들과 같은 마이크로 전자 디바이스들에서의 피쳐의 크기가 감소함에 따라, 전자이동의 실제적인 중요성이 증가한다. 전자이동 신뢰성은 백-엔드-오브-라인(back-end-of-line; BEOL) 상호연결 형성에서 가장 중요한 사안들 중 하나이다.
아래에 설명되는 바와 같이, 상호연결들을 기판 상에 형성하기 위한 종래 프로세스들은 배리어 층을 결합한다. 피쳐 크기가 감소하는 경우, 배리어 층의 두께 및 커버리지(coverage)는 선 저항 및 ECP 갭필 성능에 대한 염려를 증가시킨다. 자체-형성 배리어를 형성하고 따라서 Cu-Mn 합금 층의 증착 이전에 일반적으로 형성되는 개별 또는 추가 배리어 층을 위한 필요를 제거하거나 감소시키는 Cu-Mn 합금의 가능성에 기인한 구리 상호연결 물질들 또는 상호연결 프로세스들에서의 사용을 위해, Cu-Mn 합금들과 같은 구리 합금들을 이용하는 것의 관심이 증가하고 있다. 본 명세서에서 설명된 상호연결 금속을 형성하는 방법은 전자이동을 여전히 감소시키거나 방지하면서, 배리어 층 및 단일 합금 층을 갖는 합금 층을 형성하는 종래의 2-단계 증착 프로세스를 대신한다.
위에서 설명된 바와 같이, Cu-Mn 합금 층들의 사용은 저항률에서의 상당한 증가를 나타내었다. 저항률에서의 이러한 증가는 Cu-Mn 합금 층의 벌크 Cu 부분에서 Mn 원자들의 존재에 기인하는 것으로 생각된다. 본 발명은 전자이동 및 저항률을 감소시킴으로써 Cu-Mn 합금 층들로부터 형성되는 상호연결들을 결합하는 마이크로 전자 디바이스들의 전기적 성능을 개선한다. 특히, 본 발명은 Mn 합금 원소를 Cu-Mn 합금 층의 벌크 Cu 부분으로부터 분리하는 어닐링 프로세스에 관한 것이다. 분리된 Mn은 Cu 확산 또는 전자이동을 방지하고 합금 원소와 Cu 원자들 사이의 간섭을 최소화하는 자체-형성 배리어를 형성한다.
집적 회로 제조의 BEOL 처리 동안, 마이크로 전자 디바이스들은 반도체 기판 상에 이전에 형성된 트랜지스터들, 저항들 등과 같은 디바이스들 사이에 상호연결들을 형성하기 위한 다양한 프로세스들을 겪는다. 집적 회로들과 같은 마이크로 전자 디바이스들의 형성은 다양한 피쳐들을 마이크로 전자 디바이스에 형성하기 위한 증착, 포토리소그래피, 식각, 이온 주입, 산화, CMP, 등과 같은 수백, 그게 아니면 수천의 개별 프로세스 단계들을 사용할 수 있다. 각각의 그리고 모든 프로세스 단계를 리브(review)하는 것의 너무 긴 성질 때문에, 이들 단계들 중 단지 일부만 마이크로 전자 디바이스들의 전체 제조의 일부로서 설명될 것이다.
구리 상호연결들의 형성은 일반적으로 기판(110) 상에 증착되는 유전체 층(120)에 이중 다마신 구조(100)의 제조를 수반한다. 그러나, 다른 상호연결 구조들(즉, 단일 다마신 구조들)이 또한 본 명세서에서 설명된 방법들을 이용하여 형성될 수 있음이 이해될 것이다. 다마신 구조(100)의 형성은 비아 및 트렌치 패터닝, 식각 프로세스들, 연마 등과 같은 기법들을 이용하여 기판(110) 상의 유전체 층(120)에서의 비아(130) 및 트렌치(135) 리세스를 형성하는 단계를 포함한다. 유전체 층(120)은 마이크로 전자 디바이스들의 제조에 일반적으로 활용되는 다수의 종래의 유전체 물질들 중 하나 또는 둘 이상을 포함할 수 있다. 예들은 산화물(예를 들면, 실리콘 이산화물, 탄소 도핑된 이산화물), 실리콘 질화물, 및 SiOCH를 포함한다. SiOCH는 캘리포니아 산타클라라의 Applied Materials Inc.의 탠덤 BDⅡ 또는 Black Diamond Ⅱ®로 이용가능하다. 유전체 물질은 저-k 또는 고-k일 수 있고, 그것의 유전율을 감소시키기 위해 기공들 또는 다른 보이드들을 포함할 수 있다. 유전체 층의 두께는 또한 변경할 수 있고, 예를 들면, 약 140㎚(1400Å) 내지 약 300㎚(3000Å) 범위일 수 있다. 기판(110)은 일반적으로 반도체 디바이스들에 사용되는 공지된 기판 유형들 및 물질들을 포함할 수 있다. 기판은 p-형, n-형, 중성-형, 고 또는 저 저항률, 오프-컷(off-cut) 또는 오프-컷이 아닐 수 있다.
종래의 방법들은 Cu-합금 층의 형성 이전에 유전체 층의 비아/트렌치 리세스 상에 배리어 층(미도시)을 형성하는 단계를 포함한다. 배리어 층은 일반적으로 티타늄(Ta), 탄탈 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 텅스텐, 코발트, 니켈, 하프늄, 니오븀, 지르코늄, 루테늄, 및 그의 합금들, 질화물들, 규화물들, 카피어(copier) 규화물 및 조합들을 포함할 수 있는 배리어 물질(들)로부터 형성된다. 배리어 층은 일반적으로 CVD 또는 ALD 또는 다른 공지된 증착 기법들과 같은 증착 기법들에 의해 복수의 층들의 배리어 물질로부터 형성될 수 있다. 이러한 애플리케이션들에서의 배리어 층은 연속적이고 형상추종 층이다. 하나 또는 둘 이상의 실시예들에서, 배리어 층의 두께는 일정할 수 있거나 변경할 수 있다. 배리어 층은 합금 층과 유전체 물질 사이에 버퍼를 제공한다. 따라서, 배리어 층의 두께는 유전체 층 또는 유전체 물질 안으로의 합금 층의 확산을 방지하도록 수정될 수 있다.
본 발명에 따른 하나 또는 둘 이상의 실시예들에 따른 상호연결 물질을 형성하는 방법은 합금 층의 Cu 원자들의 이동을 방지하면서, 배리어 층에 대한 필요를 제거하거나, 단지 얇은 배리어 층만을 필요로 한다. 상기 방법은 합금 층의 벌크 Cu 부분에서의 Mn의 양을 감소시키기 위해 Cu-Mn 합금 층의 벌크 Cu 부분으로부터 Mn을 확산시키거나 분리한다. 다시 말하면, 상기 방법은 Mn을 합금 층의 외면으로 확산시키거나 분리한다. 특히, Mn은 Cu 합금 층의 벌크 부분으로부터 최상부면 또는 Cu-Mn 합금 층의 최상부면 상에 증착될 수 있는 제 2 유전체 층 근처의 면으로 확산되거나 분리된다. 확산 또는 분리된 Mn 및 형성된 임의의 MnO는 배리어 층으로서 기능하고, 따라서 임의의 추가 배리어 층들에 대한 필요를 제거한다. 게다가, Mn의 확산 또는 분리는 또한 Mn의 면 분리를 향상시키는데, 이는 합금 층의 패시베이션 및 합금 층에 저 저항률의 제공을 용이하게 한다.
배리어 층의 잠재적인 제거 또는 최소화를 고려하여, 본 발명의 실시예들에 따라 본 명세서에서 설명된 방법은 비아(130) 및 트렌치(135) 내에 합금 원소로서 Cu 및 Mn을 포함하는 합금 층의 증착에 의해 BEOL 상호연결 물질이 형성되고 비아(130) 및 트렌치(135) 리세스에 증착되는 통합 절차로서 지칭될 수 있다. 합금 층(140)을 증착하는 예시적인 기법들은 물리적 기상 증착(PVD), 화학적 기상 증착(CVD) 또는 원자층 증착(ALD)을 포함한다. 대안적인 실시예들은 플라즈마 강화 ALD 프로세스를 이용할 수 있다.
하나 또는 둘 이상의 실시예들에서, 합금 층(140)의 증착 다음에 일반적으로 구리 전기-화학적 도금 프로세스(ECP)가 따르거나, 대안적으로 원하는 물질로 트렌치 및 비아를 충진하기 위한 증착 공정이 따른다. 다른 공지된 방법들에서, 원하는 금속은 순수 Cu일 수 있거나 다른 금속 층일 수 있다. 본 발명의 하나 또는 둘 이상의 실시예들에 따르면, 금속은 Cu-Mn 합금을 포함한다. 그 후에, 기판은 합금 층을 형성하기 위한 초과 상호연결 충진 금속을 제거하기 위해 화학적 기계적 평탄화(CMP)를 겪을 수 있다. 평탄화 프로세스는 단지 트렌치(135) 및 비아(130)의 벽들만이 상호연결 충진 금속으로 덮이도록 유전체 층이 도달될 때까지 계속할 수 있다. 배리어 층의 얇은 층을 이용하는 실시예들에서, CMP는 초과 배리어 물질을 제거하는데 사용될 수 있다. CMP는 상호연결 구조의 원하는 높이가 제공되도록 수정될 수 있다.
결과의 합금 층(140)은 최하부면(142), 최상부면(144) 및 최하부면(142)과 최상부면(144) 사이의 벌크 부분(143)을 포함한다. 합금 층(140)은 약 1000Å 내지 약 4000Å 범위의 두께를 가질 수 있다. 하나 또는 둘 이상의 특정 실시예들에서, 합금 층은 약 3000Å의 두께를 가질 수 있다. 하나 또는 둘 이상의 대안적인 실시예들에서, 합금 층(140)의 두께는 1000Å보다 작을 수 있다.
하나 또는 둘 이상의 실시예들에서, Cu-Mn 합금 층은 약 2% 원자의 Mn의 농도를 가질 수 있다. 하나 또는 둘 이상의 실시예들에서, Mn의 농도는 약 1% 내지 3% 원자의 범위일 수 있다. 다른 변형예에서, Mn은 약 1.8% 내지 약 2.2% 원자의 범위의 농도로 존재할 수 있다.
본 발명의 하나 또는 둘 이상의 실시예들에서, 상기 방법은 잔류 합금 원소(Mn)를 합금 층의 외면들, 즉, 유전체 층 근처의 최하부면(142) 및 최하부 층의 대향 단부 상의 최상부면(144)으로 드라이브(drive)하기 위해 기판(110) 및 합금 층(140)을 어닐링하는 단계를 더 포함한다. 다시 말하면, 어닐링은 Cu-Mn 합금 층(140)의 벌크 부분(143)에서 Mn 원자들의 농도를 감소시킨다.
어닐링은 어닐링 챔버 내에서 발생하는데, 이는 아래에 더 상세하게 논의되는 바와 같이, 전처리(preclean) 챔버를 포함할 수 있다. 하나 또는 둘 이상의 실시예들에 따르면, 어닐링은 원자 수소 환경에서 수행된다. 하나 또는 둘 이상의 실시예들에서, 기판은 약 70℃ 내지 약 400℃ 범위, 또는 특히 약 200℃ 내지 약 400℃ 범위의 온도에서 어닐링된다. 기판은 약 0.5분 내지 약 10분, 또는 특히, 약 0.5분 내지 약 5분 범위의 일정 시간 동안 어닐링될 수 있다. 하나 또는 둘 이상의 특정 실시예들에서, 기판은 약 300℃의 온도에서 약 5분 동안 어닐링된다.
하나 또는 둘 이상의 실시예들에서, 원자 수소 환경은 플라즈마 생성될 수 있다. 다시 말하면, 에너지화된 수소 원자들 또는 수소기들이 어닐링 동안 챔버에 제공된다. 하나 또는 둘 이상의 실시예들에서, 에너지화된 수소 원자들 또는 수소기들은 챔버의 처리 구역에 존재하는 플라즈마 생성 구역 내에서 생성된다. 하나 또는 둘 이상의 대안적인 실시예들에서, 에너지화된 수소 원자들 또는 수소기들은 챔버의 처리 구역으로부터 멀리 떨어지고, 본 명세서에서 "원격 플라즈마 소스"로서 지칭되는 플라즈마 생성 구역에서 생성된다. 원격 플라즈마 소스는, 아래에 더 상세하게 논의되는 바와 같이, 어닐링 챔버와 유체 연통하도록 제공된다.
도 3은 본 명세서에서 설명된 하나 또는 둘 이상의 방법들에 따라 기판(110) 상에 Cu-Mn 합금 층(140)을 형성하는데 사용되는 챔버의 개략적 단면도이다. 특히, 도 3은 유전체 층(120)에서 Cu-Mn 합금 층의 형성 동안 이용되는 처리 챔버(300)를 도시한다. 유전체 층(120)은 처리 챔버(300) 또는 상이한 처리 챔버 내에서 형성될 수 있다.
도 3에 도시된 처리 챔버(300)는 벽들(302), 하부(304), 샤워헤드(310) 및 기판 지지체(330)를 포함하는데, 이는 점증적으로 처리 구역(306)을 한정한다. 처리 구역(306)은 밸브(308)를 통하여 접근되고, 그래서 기판(110)이 챔버(300) 안으로 및 밖으로 이송될 수 있다. 기판 지지체(330)는 기판(110)을 지지하기 위한 기판 수용면(332) 및 기판 지지체(330)를 상승 및 하강시키도록 구성된 리프트 시스템(336)에 결합된 스템(stem)(334)을 포함한다. 섀도우 프레임(333)은 선택적으로 기판(110)의 주변부 위에 배치될 수 있다. 리프트 핀(338)은 기판(110)을 기판 수용면(332)으로 및 그로부터 이동시키도록 기판 지지체(330)를 통하여 이동가능하게 배치된다. 기판 지지체(330)는 또한 원하는 온도로 기판 지지체(330)를 유지하기 위해 가열 및/또는 냉각 엘리먼트들(339)을 포함할 수 있다. 진공 펌프(309)가 또한 처리 구역(306)을 원하는 압력으로 제어하기 위해 트로틀 밸브(380)를 통하여 처리 챔버(300)에 결합된다.
도시된 실시예에서, 샤워헤드(310)는 그 주변부에서 서스펜션(314)에 의해 배킹 플레이트(312)에 결합된다. 샤워헤드(310)는 또한 샤워헤드(310)의 늘어짐을 방지하고 및/또는 곧음(straightness)/굽음(curvature)을 제어하는 것을 돕기 위해 하나 또는 둘 이상의 중앙 지지체들(316)에 의해 배킹 플레이트에 결합될 수 있다. 가스 소스(320)는 가스 도관(345)을 통하여 처리 가스를 공급하도록 구성된다. 처리 가스는 실리콘-함유 가스, Cu-함유 가스 및/또는 Mn-함유 가스 또는 유전체 층(120) 및/또는 합금 층(140)을 형성하기 위해 다른 적합한 가스를 포함할 수 있다. 일 실시예에서, 가스 도관(345)은 처리 가스를 샤워헤드(310)에서의 복수의 가스 통로들(311)을 통하여 처리 구역(306)으로 공급하도록 구성된 환형 튜브로 제공될 수 있다.
본 발명의 상세한 실시예들은 처리 챔버(300)의 처리 구역(306)에 결합되는 적어도 하나의 보충 처리 가스 소스(384)를 포함할 수 있다. 적어도 하나의 보충 처리 가수 소스(384)는 샤워헤드(310)에서의 복수의 가스 통로들(311)을 통하여 처리 구역(306)에 결합될 수 있다. 특정 실시예들에서, 프로포셔닝 밸브(proportioning valve)(382)가 보충 처리 가스 소스(384)를 구리 및/또는 마그네슘 함유 가스 소스(320)에 연결한다. 이러한 프로포셔닝 밸브(384)는 처리 구역(306) 안으로의 그것의 도입 이전에 가스 소스(320)와 적어도 하나의 보충 처리 가스 소스(384)를 격리하거나 혼합하기 위해 이용될 수 있다.
Cu-Mn 합금 층(140)의 형성 이전에, 유전체 층(120)이 기술분야에서 공지된 방법들에 따라 기판(110) 상에 형성된다. 하나 또는 둘 이상의 실시예들에서, 다마신 구조(100)는 기술분야에서 공지된 방법들을 이용하여 적어도 하나의 비아(130) 및 하나의 트렌치(135)를 유전체 층에 형성함으로써 유전체 층(120)에 형성된다.
하나 또는 둘 이상의 실시예들에서, 유전체 층(120)에서의 Cu-Mn 합금 층(140)의 형성은 Cu-함유 가스 및 Mn-함유 가스를 처리 구역(306) 안으로 도입하는 단계를 포함한다. 하나 또는 둘 이상의 실시예들에서, Cu-함유 가스는 가스 소스(320)로서 제공될 수 있고, Mn-함유 가스는 보충 처리 가스 소스(384)로서 제공될 수 있다. Cu-함유 가스 및 Mn-함유 가스는 기판 상에 합금 층을 형성하기 위해 처리 챔버(300) 안으로 도입된다. 위에서 설명된 바와 같이, PVD, CVD, ALD 기법들은 Cu-Mn 합금 층(140)을 형성하기 위해 이용될 수 있다. Cu-Mn 합금 층(140)을 형성하기 위해 플라즈마 강화 ALD 기법을 이용하는 실시예들에서, 처리 챔버(300)는 처리 구역(306) 내에 전계를 생성하기 위해 RF 전력 소스를 포함할 수 있다.
일 실시예에서, 기판은 밸브(308)를 통하여 도 4에 도시된 바와 같은 어닐링 챔버(400)에 대하여 처리 챔버(300)의 안으로 및 밖으로 이송될 수 있다. 하나 또는 둘 이상의 실시예들에서, 기판은 클러스터 툴 내에서 이송될 수 있다. 예시적인 클러스터 툴들은 캘리포니아 산타클라라의 Applied Materials Inc.의 상표명들 Producer, Centura, Endura, 및 Endura SL platforms으로 구입가능한 것만을 포함한다.
하나 또는 둘 이상의 실시예들에서, 도 4에 도시된 어닐링 챔버(400)는 전처리 챔버일 수 있다. 적합한 전처리 챔버의 예는 캘리포니아 산타클라라의 Applied Materials Inc.의 상표명 AKTIV PRECLEAN Chamber로 구입가능하다. 도시된 실시예에서, 어닐링 챔버(400)는 수소기들을 처리 구역(406) 안으로 도입하기 위한 가스 도관(445)과 유체 연통하는 원격 플라즈마 소스(424)를 포함한다. 처리 구역(406)은 밸브(408)를 통하여 접근되고, 그래서 기판(110)이 어닐링 챔버(400)의 안으로 그리고 밖으로 이송될 수 있다. 어닐링 챔버(400)는 또한 벽들(402), 하부(404), 및 기판 지지체(430), 기판을 지지하기 위한 기판 수용면(432) 및 기판 지지체(430)를 상승 및 하강하도록 구성된 리프트 시스템(436)에 결합된 스템(434)을 포함한다. 섀도우 프레임(433)은 선택적으로 기판(110)의 주변부 위에 배치될 수 있다. 리프트 핀(438)은 기판(110)을 기판 수용면(432)으로 및 그로부터 이동시키도록 기판 지지체(430)를 통하여 이동가능하게 배치된다. 기판 지지체(430)는 또한 원하는 온도로 기판 지지체(430)를 유지하기 위해 가열 및/또는 냉각 엘리먼트들(439)을 포함할 수 있다. 진공 펌프(409)가 또한 처리 구역(406)을 원하는 압력으로 제어하기 위해 트로틀 밸브(480)를 통하여 어닐링 챔버(400)에 결합된다.
소수 가스 소스(490)가 원격 플라즈마 소스(424)에 결합된다. 원격 플라즈마 소스(424)는 수소-함유 가스에서 수소기들을 생성하기 위해 또는 어닐링 챔버(400)의 처리 구역(406) 내에서 원자 수소 환경을 생성하는데 적합하다. 원격 플라즈마 소스(424)는 가열기 덮개(451)의 하류에 도시되지만, 가열기 덮개(415)의 상류에 위치될 수 있다. 원격 플라즈마 소스(424)를 가열기의 하류에 배치하는 것은 수소기들을 생성하고 어닐링 챔버(400)의 처리 구역(406)으로의 상기 기들의 도입 이전에 수소-함유 가스가 뜨거워짐을 보장한다. 도 4에 도시된 실시예는 2개의 온도 프로브(462)를 갖는다. 하나의 프로브는 가열기 덮개(451)의 하류에 위치되고, 한쪽은 챔버(400) 내부에서 원격 플라즈마 소스(424)의 하류에 위치된다. 이러한 구성은 기 생성 이전 및 이후에 수소-함유 가스의 온도의 측정을 허용할 것이다. 도시된 이중 프로브 구성은 단지 예시적인 온도 피드백 회로(464)의 예이며, 본 발명의 범위를 제한하는 것으로 이해되지 않아야 한다. 특정 실시예들에서, 단일 온도 프로브(462)는 가스가 원격 플라즈마 소스(424)에 진입하기 이전에 가열기 덮개(451)의 하류에 사용된다.
수소기들이 원격 플라즈마 소스에 의해 생성되는 실시예들에서, 그것들은 처리 구역(406)에 도달하기 이전에 수소기들에 의한 에너지 손실을 최소화하기 위해 가시선 경로를 통하여 어닐링 챔버(400)의 처리 구역(406) 안으로 직접 도입될 수 있다. 가시선 경로는 유전체 또는 세라믹 물질과 같은 비-반응성 물질로부터 형성되는 배관을 포함할 수 있다. 일부 구성들에서, 배관으로의 가능한 에너지의 전달을 감소시키고 처리 구역 안으로의 도입 이전에 배관의 표면상으로 수소기들의 흡수를 방지하기 위해 배관을 가열하는 것이 바람직하다.
어닐링 동안, 수소기들은 어닐링 챔버(400) 안으로 도입되거나, 대안적으로, 원자 수소 환경이 어닐링 챔버(400)에서 생성된다. 도 4에 도시된 실시예에서, 수소 가스는 어닐링 챔버(400) 안으로의 도입 이전에 원격 플라즈마 소스에서 에너지화된다. 하나 또는 둘 이상의 대안적인 실시예들에서, 어닐링 챔버(400)는 전계가 어닐링 챔버의 처리 구역(406) 내에서 생성되도록 RF 전력을 공급하는 RF 전력 소스(미도시)를 포함할 수 있다. 에너지화된 어닐링 챔버(400) 안으로의 수소 가스의 도입은 원자 수소 환경을 야기한다.
어닐링 동안, 유전체 층-합금 층 인터페이스에서 확산되거나 분리된 Mn 원자들은 망간 실리케이트, 망간 실리콘 질화물 또는 망간 및 실리콘을 포함하는 다른 물질들을 형성하기 위해 유전체 층과 반응한다. Mn 원자들과 유전체 층 사이의 반응에 의해 형성된 망간 실리케이트, 망간 실리콘 질화물 또는 다른 물질들은 유전체 층(120) 안으로 상호연결 물질의 밖에서의 구리 원자들의 확산에 대한 배리어를 형성한다. 이러한 배리어는 조기 항복(breakdown)으로부터 유전체 층을 보호한다. 게다가, 상호연결에 부착된 트랜지스터들이 또한 구리 확산으로부터의 저하로부터 보호된다. 망간 실리케이트, 망간 실리콘 질화물 또는 Mn 원자들과 유전체 층 사이의 반응으로부터 형성된 다른 물질은 또한 구리와 유전체 물질 사이의 강한 접착력을 촉진하고, 따라서 제조 및 사용 동안 디바이스들의 기계적 완전성을 보존한다. 구리-망간 실리케이트 및/또는 망간 실리콘 질화물 인터페이스들에서의 강한 접착력은 또한 디바이스들의 사용 동안 구리 원자들의 전자이동에 의한 고장으로부터 보호한다.
본 발명의 실시예들은 Cu-Mn 합금 층의 벌크 부분(143)에서의 Mn 원자들의 양을 감소시키는 것이 Cu-Mn 합금 층의 저항률을 감소시킴을 인정한다. 따라서, 본 발명의 하나 또는 둘 이상의 실시예들에 따른 Cu-Mn 합금 층의 벌크 부분(143)으로부터의 Mn 원자들의 분리 또는 확산은 Cu-Mn 합금 층을 원자 수소 환경에서 어닐링함으로써 고 저항률의 사안을 다룬다. 게다가, 종래의 프로세스들은 일정한 성능을 달성하기 위해 원하는 인터페이스들 안으로의 Mn 확산을 적절하게 제어하지 않는다. 원자 수소 환경에서의 어닐링은 잔류 합금 원소들, 예를 들면, Mn을 Cu-Mn 합금 층의 최상부면으로 드라이브하고, 따라서 Cu 합금 층에서의 Mn의 함량을 낮춘다. 하나 또는 둘 이상의 실시예들에서, Mn 원자들은 또한 Cu-Mn 합금 층의 최하부면으로 드라이브될 수 있다. 게다가, 하나 또는 둘 이상의 실시예들에 따른 상기 방법들은 또한 결과의 합금 층 및 결과의 디바이스가 일정한 성능을 달성하도록 소정의 인터페이스들 안으로의 Mn 확산을 제어한다.
하나 또는 둘 이상의 실시예들에서, 합금된 층은 시드 층 또는 순수 Cu를 포함하는 층과 실질적으로 동등한 저항률을 나타낸다. 하나 또는 둘 이상의 실시예들에서, 합금 원소 또는 Mn의 확산은 합금 원소가 확산되기 이전에 합금 층에 의해 나타난 저항률보다 60% 이상 작은 저항률을 나타내는 합금 층을 초래한다. 하나 또는 둘 이상의 실시예들에서, 합금 층은 약 5μΩ/㎝ 내지 약 2μΩ/㎝ 범위의 저항률을 나타낸다. 하나 또는 둘 이상의 특정 실시예들에서, 합금 층은 약 3μΩ/㎝보다 작은 저항률을 나타낸다.
하나 또는 둘 이상의 실시예들에서, 기판은 마이크로 전자 디바이스의 일부로서 형성될 수 있다. 이러한 마이크로 전자 디바이스의 예들은 광전지들 및 집적 회로들 포함한다.
예들
다음의 비-제한적인 예들은 본 발명의 다양한 실시예들을 설정하도록 제공될 것이다. 블랭킷(blanket) 실리콘 산화물 웨이퍼로서 그 위에 배치된 유전체 층을 갖는 3개의 기판들이 동일한 방식으로 준비되었다.
발명예 A는 가열된 또는 가열 페디스털을 포함하는 RFX Cu PVD 챔버를 이용하여 블랭킷 실리콘 산화물 웨이퍼 상에 Cu-Mn 합금 층을 증착함으로써 형성되었다. RFX Cu PVD 챔버의 예는 캘리포니아 산타클라라의 Applied Materials Inc.의 상표명 EnCoRe™ Ⅱ으로 구입가능하다. Cu-Mn 합금 층은 실온에서 그리고 대략 1mTorr의 챔버 압력으로 증착되었다. 발명예 A의 Cu-Mn 합금 층의 두께는 3000Å이었다. 발명예 A의 기판이 그 다음 전처리 챔버에서 원자 수소의 존재 하에서 어닐링되었다. 원자 수소는 약 400 sccm의 수소 가스 유량으로 약 3㎾ RF 전력의 원격 플라즈마 소스를 이용하여 생성되었다. 수소기들이 그 다음 웨이퍼 처리 챔버 안으로 도입되었다. 발명예 A의 Cu-Mn 합금 층은 원자 수소로 5분의 일정 시간 동안 처리되면서 약 300℃의 온도에서 어닐링되었다.
비교예 B는 발명예 A와 동일한 방식으로 블랭킷 실리콘 산화물에 Cu-Mn 합금 층을 증착함으로써 형성되었다. 비교예 B의 Cu-Mn 합금 층의 결과의 두께는 1500Å이었다. Cu-Mn 합금 층은 그 다음 400℃의 온도에서 15분의 일정 시간 동안 어닐링되었다.
비교예 C는 발명예 A와 동일한 방식으로 블랭킷 실리콘 산화물 상에 순수 Cu 층을 증착함으로써 형성되었다. 비교예 C의 Cu 층의 두께는 1500Å이었다. 비교예 C는 그 다음 Ar 가스에서 400℃의 온도에서 15분의 일정 시간 동안 어닐링되었다.
표 1은 위에 설명된 바와 같이 어닐링 이전 및 이후의 발명예 A 및 비교예들 B 및 C의 각각의 저항(Rs), 두께 및 저항률을 제공한다. 이들 속성들은 또한 도 5에 도시된다.
발명예 A 및 비교예들 B 및 C의 속성들
예 조건 Rs(Ω) 두께(Å) 저항률(μΩ·㎝)
발명예 A 어닐링 이전 0.262 3000 7.86
원자 수소 환경에서의 어닐링 이후 0.098 3000 2.94
비교예 B
 어닐링 이전 0.517 1500 7.76
Ar에서의 어닐링 이후 0.413 1500 6.47
비교예 C
 어닐링 이전 0.177 1500 2.66
Ar에서의 어닐링 이후 0.153 1500 2.30
도 5는 발명예 A 및 비교예들 B 및 C의 층들의 저항률에서의 변화를 도시한다. 발명예 A와 비교예 B의 Cu-Mn 합금 층들의 저항률에서의 변화는 어닐링이 수행되는 환경에 기인하여 상이하다. 특히, 발명예 A의 Cu-Mn 합금 층의 저항률은 비교예 B의 Cu-Mn 합금 층의 저항률에서의 20% 감소와 비교하는 경우, 60%보다 많이 감소된다. 이러한 상당한 감소는 발명예 A의 7μΩ·㎝를 넘는 초기 증착상태 저항률에도 불구하고 나타난다.
표 1 및 도 5에 도시된 바와 같이, 발명예 1의 Cu-Mn 합금 층의 저항률은 비교예 C의 순수 Cu 층의 저항률에 이르거나 근접한다. 그러나, 이러한 애플리케이션에서 알았던 바와 같이, 순수 Cu의 사용은 유전체 층으로의 Cu 원자들의 전자이동을 초래할 수 있고, 디바이스 및/또는 그의 성능을 손상시킨다고 생각된다. 도 5에 도시된 저항률에서의 변화는 원자 수소 환경에서의 어닐링이 Cu-Mn 합금 층들과 같은 Cu 합금 층들의 잔류 저항률을 감소시키고 증착-상태 저항률이 높은 경우에도 합금 물질의 사용의 실행가능성을 증가시키는 효과적인 방법을 제공함을 나타낸다.
도 6은 발명예 A의 Cu-Mn 합금 층에서의 Mn 원자 분포의 깊이 프로파일을 도시한다. 깊이 프로파일은, 위에서 설명된 바와 같이, 원자 수소 환경에서의 어닐링 이전 및 이후의 발명예 A의 Cu-Mn 합금 층의 SIMS 분석을 이용하여 획득되었다.
도 6에 도시된 바와 같이, 발명예 A에서의 Mn 원자들은 원자 수소 유동에 접촉하는 최상부면으로 드라이브되었다. 원자 수소 환경에서의 어닐링 후, 최상부면에서의 Mn 함량은 1.5배만큼 또는 1.5의 자릿수만큼 증가되었다. Cu-Mn 합금 층의 최상부 층은 공기에 노출되고 Cu-Mn 합금 층 상에 증착될 제 2 또는 추가 유전체 층의 근처일 것이다. 최상부 층에 대향하는 Cu-Mn 합금 층의 최하부 층에서의 Mn 농도는 또한 증가하였다. Cu-Mn 합금 층의 벌크 부분(143) 또는 벌크 Cu 부분에서의 Mn 농도는 도 2에 도시된 Cu-Mn 합금 층의 벌크 부분(143) 또는 벌크 Cu 부분에서의 Mn의 원래 농도의 단지 1/10로 감소한다. 수소 어닐링 후의 Mn의 분리는 일반적으로 Cu 금속 선들의 저항률을 감소시키고 전기적 성능을 향상시키기 위한 원하는 Mn 분포를 제어한다. Cu-Mn 합금 층의 벌크 부분(143)(도 2에 도시된 바와 같은) 또는 벌크 Cu 부분으로부터의 Mn의 분리에 기인하는 전기적 성능에서의 개선은 감소된 전자이동을 포함할 수 있다.
"일 실시예', "어떤 실시예들", "하나 또는 둘 이상의 실시예들" 또는 "실시예"에 대한 이 명세서 전반에 걸친 언급은 실시예와 관련하여 설명된 특정 피쳐, 구조, 특징이 본 발명의 적어도 하나의 실시예에 포함됨을 의미한다. 따라서, 이 명세서 전반에 걸친 다양한 위치에서 "하나 또는 둘 이상의 실시예들에서", "일 실시예에서" 또는 "실시예에서"와 같은 구절들의 출현은 반드시 본 발명의 동일한 실시예를 나타내고 있는 것은 아니다. 게다가, 특정 피쳐들, 구조들, 물질들, 또는 특징들은 하나 또는 둘 이상의 실시예들에 임의의 적합한 방식으로 결합될 수 있다. 위 방법의 설명의 순서는 제한으로 고려되지 않아야 하며, 방법들은 설명된 동작들을 순서를 바꾸거나 생략 또는 추가하여 사용할 수 있다.
위 설명은 예시이며 제한이 아니도록 의도됨이 이해되어야 한다. 많은 다른 실시예들이 위 설명의 리뷰시 당업자에게 명백할 것이다. 본 발명의 범위는 따라서 이러한 청구범위가 권리를 주는 등가물들의 전체 범위와 함께 첨부된 청구범위와 관련하여 결정되어야 한다.

Claims (15)

  1. 마이크로 전자 디바이스에서 상호연결들(interconnections)을 형성하기 위한 방법으로서,
    위에 배치된 유전체 층을 포함하는 기판을 제공하는 단계;
    Cu 및 합금 원소를 포함하는 합금 층을 상기 유전체 층에 증착하는 단계 ― 상기 합금 층은 상기 유전체 층과 접촉하는 최하부면, 최상부면 및 상기 최하부면과 상기 최상부면 사이의 벌크를 포함함 ― ; 및
    상기 합금 원소를 상기 최하부면 및 상기 최상부면을 향해 확산시키기 위한 조건들 하에서 수소에서 상기 기판을 어닐링하는 단계 ― 상기 합금 층은 순수 Cu를 포함하는 층과 실질적으로 동등한 저항률을 나타냄 ―
    를 포함하는, 마이크로 전자 디바이스에서 상호연결들을 형성하기 위한 방법.
  2. 제 1 항에 있어서,
    상기 합금 원소를 상기 최상부면 및 최하부면을 향해 확산시키는 단계 이후에, 상기 합금 층은 상기 합금 원소를 확산시키는 단계 이전에 상기 합금 층에 의해 나타난 저항률보다 60% 더 적은 저항률을 나타내는, 마이크로 전자 디바이스에서 상호연결들을 형성하기 위한 방법.
  3. 제 1 항에 있어서,
    상기 합금 원소는 Mn, Mg, Ta, Zr 및 이들의 조합들을 포함하는, 마이크로 전자 디바이스에서 상호연결들을 형성하기 위한 방법.
  4. 제 1 항에 있어서,
    상기 합금 층을 어닐링하는 단계는 원자 수소 환경에서 어닐링하는 단계를 포함하는, 마이크로 전자 디바이스에서 상호연결들을 형성하기 위한 방법.
  5. 제 4 항에 있어서,
    플라즈마 소스에서 상기 원자 수소 환경을 생성하는 단계를 더 포함하는, 마이크로 전자 디바이스에서 상호연결들을 형성하기 위한 방법.
  6. 제 5 항에 있어서,
    상기 기판을 어닐링하는 단계는 수소 가스를 반응 챔버 안으로 도입하는 단계를 포함하는, 마이크로 전자 디바이스에서 상호연결들을 형성하기 위한 방법.
  7. 제 6 항에 있어서,
    상기 반응 챔버와 유체 연통하는 원격 플라즈마 챔버에서 상기 수소 가스를 에너자이징하는(energizing) 단계, 및 상기 원격 플라즈마 챔버에 상기 수소 가스를 도입하는 단계, 및 상기 수소 가스를 에너자이징하는 단계를 더 포함하는, 마이크로 전자 디바이스에서 상호연결들을 형성하기 위한 방법.
  8. 제 7 항에 있어서,
    상기 기판은 약 0.5분 내지 약 5분의 범위에서의 시간의 기간 동안 약 200℃ 내지 약 400℃의 범위에서의 온도에서 어닐링되는, 마이크로 전자 디바이스에서 상호연결들을 형성하기 위한 방법.
  9. 기판 상에 구리 상호연결을 형성하기 위한 방법으로서,
    상기 기판을 반응 챔버에 배치하는 단계;
    상기 반응 챔버에서 상기 기판 상에 유전체 층을 증착하는 단계;
    Cu 및 Mn 합금 원소를 포함하는 합금 층을 상기 유전체 층에 증착하는 단계 ― 상기 합금 층은 상기 유전체 층과 접촉하는 최하부면, 최상부면 및 상기 최하부면과 상기 최상부면 사이의 벌크를 포함함 ― ; 및
    상기 Mn 합금 원소를 상기 Cu로부터 분리하기 위해 상기 기판을 원자 수소 환경에서 어닐링하는 단계를 포함하는, 기판 상에 구리 상호연결을 형성하기 위한 방법.
  10. 제 9 항에 있어서,
    상기 Mn 합금 원소를 분리하는 단계는 상기 Mn 합금 원소를 상기 합금 층의 상기 최상부면 및 상기 최하부면을 향해 확산시키는 단계를 포함하는, 기판 상에 구리 상호연결을 형성하기 위한 방법.
  11. 제 10 항에 있어서,
    상기 합금 층은 약 5μΩ/㎝ 내지 약 2μΩ/㎝의 범위에서의 저항률을 나타내는, 기판 상에 구리 상호연결을 형성하기 위한 방법.
  12. 제 11 항에 있어서,
    상기 어닐링 단계는 약 0.5분 내지 약 5분의 범위에서의 시간의 기간 동안 약 200℃ 내지 약 400℃의 범위에서의 온도에서 발생하는, 기판 상에 구리 상호연결을 형성하기 위한 방법.
  13. 마이크로 전자 디바이스들에서 구리의 전자이동(electromigration)을 감소시키기 위한 방법으로서,
    기판 상에 유전체 층을 증착하는 단계;
    적어도 하나의 구리 상호연결 구조를 상기 유전체 층에 형성하는 단계 ― 상기 구리 상호연결 구조는 구리 및 망간을 포함함 ― ; 및
    상기 구리 상호연결 구조를 수소 환경에서 어닐링하는 단계를 포함하는, 마이크로 전자 디바이스들에서 구리의 전자이동을 감소시키기 위한 방법.
  14. 제 13 항에 있어서,
    상기 구리 상호연결 구조를 어닐링하는 단계는 원자 수소 환경에서 어닐링하는 단계를 포함하는, 마이크로 전자 디바이스들에서 구리의 전자이동을 감소시키기 위한 방법.
  15. 제 13 항에 있어서,
    상기 구리 상호연결 구조는 최상부면, 상기 유전체 층과 접촉하는 최하부면 및 상기 최상부면과 상기 최하부면 사이의 벌크를 포함하고, 상기 최상부면 및 상기 최하부면은 상기 벌크보다 더 높은 Mn 원자들의 농도를 포함하는, 마이크로 전자 디바이스들에서 구리의 전자이동을 감소시키기 위한 방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150021772A1 (en) * 2013-07-16 2015-01-22 Intermolecular Inc. Mixed-metal barrier films optimized by high-productivity combinatorial PVD
US9349636B2 (en) 2013-09-26 2016-05-24 Intel Corporation Interconnect wires including relatively low resistivity cores
US9842805B2 (en) 2015-09-24 2017-12-12 International Business Machines Corporation Drive-in Mn before copper plating
US11776893B2 (en) 2017-06-19 2023-10-03 The Trustees Of The University Of Pennsylvania Copper alloys for interconnectors and methods for making the same
US10656539B2 (en) * 2017-11-21 2020-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Radiation source for lithography process

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11312680A (ja) 1998-04-30 1999-11-09 Nec Corp 配線の形成方法
US6172421B1 (en) * 1998-08-11 2001-01-09 Advanced Micro Devices, Inc. Semiconductor device having an intermetallic layer on metal interconnects
US6399486B1 (en) * 1999-11-22 2002-06-04 Taiwan Semiconductor Manufacturing Company Method of improved copper gap fill
US6607982B1 (en) 2001-03-23 2003-08-19 Novellus Systems, Inc. High magnesium content copper magnesium alloys as diffusion barriers
WO2006025347A1 (ja) * 2004-08-31 2006-03-09 National University Corporation Tohoku University 銅合金及び液晶表示装置
US20040058205A1 (en) 2002-08-21 2004-03-25 Mantese Joseph V. Metal alloys forming passivating conductive oxides for durable electrical contact surfaces
US7524769B2 (en) 2005-03-31 2009-04-28 Tokyo Electron Limited Method and system for removing an oxide from a substrate
JP2007081113A (ja) 2005-09-14 2007-03-29 Sony Corp 半導体装置の製造方法
WO2007100125A1 (ja) * 2006-02-28 2007-09-07 Advanced Interconnect Materials, Llc 半導体装置、その製造方法およびその製造方法に用いるスパッタリング用ターゲット材
JP2008047719A (ja) 2006-08-17 2008-02-28 Sony Corp 半導体装置の製造方法
JP4321570B2 (ja) * 2006-09-06 2009-08-26 ソニー株式会社 半導体装置の製造方法
JP5211503B2 (ja) 2007-02-16 2013-06-12 富士通セミコンダクター株式会社 半導体装置の製造方法
US20100200991A1 (en) 2007-03-15 2010-08-12 Rohan Akolkar Dopant Enhanced Interconnect
JP5141683B2 (ja) 2007-03-27 2013-02-13 富士通セミコンダクター株式会社 半導体装置の製造方法
US8021514B2 (en) 2007-07-11 2011-09-20 Applied Materials, Inc. Remote plasma source for pre-treatment of substrates prior to deposition
JP4423379B2 (ja) 2008-03-25 2010-03-03 合同会社先端配線材料研究所 銅配線、半導体装置および銅配線の形成方法
JP5343417B2 (ja) 2008-06-25 2013-11-13 富士通セミコンダクター株式会社 半導体装置およびその製造方法
US20090321935A1 (en) * 2008-06-30 2009-12-31 O'brien Kevin Methods of forming improved electromigration resistant copper films and structures formed thereby
JP5353109B2 (ja) 2008-08-15 2013-11-27 富士通セミコンダクター株式会社 半導体装置の製造方法
US8258626B2 (en) 2008-09-16 2012-09-04 Advanced Interconnect Materials, Llc Copper interconnection, method for forming copper interconnection structure, and semiconductor device
JP4415100B1 (ja) 2008-12-19 2010-02-17 国立大学法人東北大学 銅配線、半導体装置および銅配線形成方法
JP4441658B1 (ja) 2008-12-19 2010-03-31 国立大学法人東北大学 銅配線形成方法、銅配線および半導体装置
US8349724B2 (en) 2008-12-31 2013-01-08 Applied Materials, Inc. Method for improving electromigration lifetime of copper interconnection by extended post anneal

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