KR20140028356A - 반도체 메모리 장치 및 그의 구동방법 - Google Patents

반도체 메모리 장치 및 그의 구동방법 Download PDF

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Abstract

비트라인 감지증폭부(BitLine Sense Amplifier : BLSA)의 오프셋(offset) 전압을 측정할 수 있는 반도체 메모리 장치 및 그의 구동방법에 관한 것으로, 프리차지 모드시 비트라인 쌍을 예정된 전압으로 균등화하기 위한 균등화부; 액티브 모드시 비트라인 쌍과 메모리 셀 간에 전하 공유(charge sharing) 과정이 수행되도록 임의의 워드라인을 활성화하기 위한 워드라인 구동부; 및 테스트 모드시 균등화부의 디스에이블 시점을 전하 공유 과정이 수행되는 구간으로 조절하기 위한 테스트 제어부를 포함하는 반도체 메모리 장치가 제공된다.

Description

반도체 메모리 장치 및 그의 구동방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD OF DRIVING THE SAME}
본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 반도체 메모리장치 및 그의 구동방법에 관한 것이다.
일반적으로, 디램(DRAM : Dynamic Random Access Memory)과 같은 반도체 메모리 장치는 외부에서 입력되는 데이터를 라이트(write)하고, 라이트된 데이터를 외부로 리드(read)한다. 데이터를 저장하는 기본단위를 메모리 셀(cell)이라고 하며, 메모리 셀은 하나의 트랜지스터(transistor)와 하나의 캐패시터(capacitor)를 포함한다. 특히, 캐패시터에 데이터가 저장되며, 캐패시터에 저장되어 있는 데이터를 리드하여 외부에 전달하기 위해서는 메모리 셀에 저장되어 있는 데이터의 극성을 정확하게 감지해야 한다. 반도체 메모리 장치는 데이터를 감지/증폭시키는 장치로서 비트라인 감지증폭부(BitLine Sense Amplifier : BLSA)를 포함한다.
참고적으로, 감지/증폭 과정을 설명하면, 비트라인 감지증폭부(BLSA)에 연결되어 있는 비트라인 쌍은 예정된 전압(예:비트라인 프리차지 전압(VBLP))으로 프리차지(precharge) 되어 있다가 대응하는 워드라인이 인에이블되면 워드라인에 연결되어 있는 트랜지스터가 턴온되고 그 트랜지스터의 채널을 통해 캐패시터에 저장되어 있는 데이터가 비트라인으로 흘러들어 가게 된다. 이를 차지 쉐어링(charge sharing)이라 한다. 이때, 부비트라인은 비트라인 프리차지 전압(VBLP) 레벨을 유지하고 정비트라인만이 차지 쉐어링을 통해 전위가 변하게 된다. 비트라인 감지증폭부(BLSA)는 정비트라인과 부비트라인 양단 간의 전압차(ΔV)를 감지하여 전위가 높은 곳은 더욱 높게 전위가 낮은 곳은 더욱 낮게 증폭한다. 정비트라인과 부비트라인 양단 간의 전압차(ΔV)는 후속하는 회로에서 사용하기에 매우 작은 레벨이기 때문에, 후속하는 회로에서 사용 가능한 수준의 레벨로 증폭할 필요가 있는 것이다.
이상적으로, 비트라인 감지증폭부(BLSA)는 비트라인 쌍 양단의 전압차(ΔV)가 존재하기만 하면 이를 정확히 감지하여 증폭할 수 있어야 하지만, 현실적으로는 그렇지 못하다. 이는 비트라인 감지증폭부(BLSA)를 구성하는 회로(예:트랜지스터 등) 간의 공정 차이와 노이즈 등 여러 가지 요인들이 반영되기 때문이다.
여기서, 비트라인 감지증폭부(BLSA)가 감지동작을 수행할 수 있는 최소의 전압차(ΔV)를 비트라인 감지증폭부(BLSA)의 오프셋(offset) 전압이라 부르며, 비트라인 감지증폭부(BLSA)의 오프셋 전압은 앞서 설명한 여러 가지 요인들로 인하여 정의된다.
따라서, 비트라인 쌍 양단의 전압차(ΔV)가 오프셋 전압 이상 확보되지 못하면 비트라인 감지증폭부(BLSA)는 정확한 감지동작을 보장하지 못하게 된다(sensing margin 저하). 다시 말해, 비트라인 쌍 양단의 전압차(ΔV)는 비트라인 감지증폭부(BLSA)의 오프셋 전압보다 큰 레벨을 가져야만 비트라인 감지증폭부(BLSA)의 정확한 감지동작이 가능하다.
종래에는 비트라인 감지증폭부(BLSA)의 오프셋 전압을 측정하기 위하여 셀 플레이트 전압(VCP) 범프 테스트(VCP bump test)를 실시하였다. 셀 플레이트 전압 범프 테스트를 간단하게 설명하면 다음과 같다. 셀 플레이트 전압(VCP)을 높이거나 또는 낮추면, 메모리 셀에 저장된 차지(charge)의 양이 조절된다. 이러한 상태에서, 앞서 설명한 감지/증폭 과정을 반복적으로 실시하면, 비트라인 쌍 양단의 전압차(ΔV)가 조절됨에 따라 비트라인 감지증폭부(BLSA)의 오프셋 전압을 측정할 수 있다.
그러나, 종래에 따른 셀 플레이트 전압 범프 테스트는 셀 플레이트 전압(VCP)을 조절하는데 따른 시간이 오래 걸리는 문제점이 있다. 더욱이, 감지/증폭 과정을 반복적으로 실시하는 회수에 따라 셀 플레이트 전압(VCP)을 조절하는데 걸리는 시간에 비례하여 전체 소요되는 테스트 시간이 증가할 것이다.
본 발명은 비트라인 감지증폭부(BitLine Sense Amplifier : BLSA)의 오프셋(offset) 전압을 정확하게 측정하면서도 측정시 소요되는 테스트 시간이 최소화된 반도체 메모리 장치 및 그의 구동방법을 제공하는 것이다.
본 발명의 일 측면에 따르면, 본 발명은 프리차지 모드시 비트라인 쌍을 예정된 전압으로 균등화하기 위한 균등화부; 액티브 모드시 비트라인 쌍과 메모리 셀 간에 전하 공유(charge sharing) 과정이 수행되도록 워드라인을 활성화하기 위한 워드라인 구동부; 및 테스트 모드시 프리차지 모드의 일부 구간인 제1 구간과 액티브 모드의 일부 구간인 제2 구간을 오버랩하기 위한 테스트 제어부를 포함한다.
본 발명의 다른 측면에 따르면, 본 발명은 프리차지 모드시 비트라인 쌍을 예정된 전압으로 균등화하기 위한 균등화부; 액티브 모드시 비트라인 쌍과 메모리 셀 간에 전하 공유(charge sharing) 과정이 수행되도록 임의의 워드라인을 활성화하기 위한 워드라인 구동부; 및 테스트 모드시 균등화부의 디스에이블 시점을 전하 공유 과정이 수행되는 구간으로 조절하기 위한 테스트 제어부를 포함한다.
본 발명의 또 다른 측면에 따르면, 본 발명은 액티브신호에 응답하여 워드라인 활성화신호, 워드라인 비활성화신호, 감지증폭 개시신호, 감지증폭 종료신호, 균등화 개시신호를 예정된 시점에 각각 생성하기 위한 액티브 제어부; 워드라인 활성화신호와 워드라인 비활성화신호에 응답하여 비트라인 쌍과 메모리 셀 간에 전하 공유(charge sharing) 과정이 수행되도록 워드라인을 예정된 구간 동안 활성화하기 위한 워드라인 구동부; 감지증폭 개시신호와 감지증폭 종료신호에 응답하여 센스앰프 인에이블신호를 생성하기 위한 감지증폭 제어부; 센스앰프 인에이블신호에 응답하여 비트라인 쌍의 전압레벨 차이를 감지 및 증폭하기 위한 비트라인 감지증폭부(BitLine Sense Amplifier); 테스트 신호와 워드라인 활성화신호에 응답하여 예정된 구간 내에서 활성화되는 균등화 종료신호를 생성하기 위한 테스트 제어부; 및 균등화 개시신호와 균등화 종료신호에 응답하여 비트라인 쌍을 예정된 전압으로 균등화하기 위한 균등화부를 포함한다.
본 발명의 또 다른 측면에 따르면, 본 발명은 프리차지 모드에 진입함에 따라 비트라인 쌍을 예정된 전압으로 균등화하는 단계; 액티브 모드에 진입함에 따라 비트라인 쌍과 메모리 셀 간에 전하 공유(charge sharing) 과정이 수행되도록 워드라인을 활성화하고, 테스트 모드에 진입함에 따라 전하 공유 과정이 수행되는 도중에 프리차지 모드로부터 탈출하는 단계; 비트라인 쌍의 전압레벨 차이를 감지 및 증폭하는 단계; 액티브 모드로부터 탈출하는 단계; 및 상기의 단계들을 순서대로 반복적으로 실시하는 단계를 포함한다. 특히, 테스트 모드는 상기의 단계들을 반복적으로 실시할 때마다 프리차지 모드의 탈출 시점을 전하 공유 과정이 수행되는 구간 내에서 예정된 해상도(resolution)에 따라 조절한다.
비트라인 쌍을 균등화하는 구간과 워드라인을 활성화하는 구간을 일부 구간 동안 오버랩함으로써 비트라인 쌍 양단의 전압차(ΔV)를 조절하고, 그로 인해 비트라인 감지증폭부(BitLine Sense Amplifier : BLSA)의 오프셋(offset) 전압을 측정할 수 있으므로, 비트라인 감지증폭부(BLSA)의 오프셋 전압을 측정하는데 필요한 테스트 시간을 최소화할 수 있는 효과가 있다.
더 나아가서는 비트라인 감지증폭부(BLSA)의 노이즈 면역력(noise immunity) 측정 및 스크린(screen) 여부를 결정함으로써 품질 향상에 따른 효과도 기대할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 블록 구성도이다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 구동방법 중에서 노말 모드에 따른 동작을 설명하기 위한 타이밍도이다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 구동방법 중에서 테스트 모드에 따른 동작을 설명하기 위한 타이밍도이다.
도 4는 도 3을 부연 설명하기 위한 동작 파형도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1에는 본 발명의 실시예에 따른 반도체 메모리 장치의 블록 구성도가 도시되어 있다.
도 1을 참조하면, 반도체 메모리 장치(100)는 액티브신호(ACT/PCG)에 응답하여 각종 제어신호(SWL_ON, SWL_OFF, BLEQ_ON, SA_OFF, SA_ON)를 생성하기 위한 액티브 제어부(110)와, 액티브 제어부(110)의 제어에 따라 워드라인(SWL)을 구동하기 위한 워드라인 구동부(120)와, 액티브 제어부(110)의 제어에 따라 센스앰프 인에이블신호(SA_EN)를 생성하기 위한 감지증폭 제어부(130)와, 감지증폭 제어부(130)의 제어에 따라 비트라인 쌍(BL, BLB)에 실린 데이터를 감지 및 증폭하기 위한 비트라인 감지증폭부(BitLine Sense Amplifier : BLSA)(140)와, 테스트 모드시 특정 제어신호(BLEQ_OFF)를 생성하기 위한 테스트 제어부(150)와, 액티브 제어부(110)와 테스트 제어부(150)의 제어에 따라 균등화 인에이블신호(BLEQ_EN) 생성하기 위한 균등화 제어부(160)와, 균등화 제어부(160)의 제어에 따라 비트라인 쌍(BL, BLB)을 균등화하기 위한 균등화부(170)를 포함한다. 여기서, 액티브신호(ACT/PCG)는 활성화 여부에 따라 액티브 모드와 프리차지 모드로 구분된다. 즉, 액티브신호(ACT/PCG)가 활성화되면 액티브 모드이고, 액티브신호(ACT/PCG)가 비활성화되면 프리차지 모드이다.
액티브 제어부(110)는 액티브신호(ACT/PCG)에 응답하여 균등화 종료신호(BLEQ_OFF), 워드라인 활성화신호(SWL_ON), 감지증폭 개시신호(SA_ON), 워드라인 비활성화신호(SWL_OFF), 감지증폭 종료신호(SA_OFF), 균등화 개시신호(BLEQ_ON)를 예정된 시점에 각각 순차적으로 생성한다. 여기서, 워드라인 활성화신호(SWL_ON), 감지증폭 개시신호(SA_ON), 워드라인 비활성화신호(SWL_OFF), 감지증폭 종료신호(SA_OFF)는 액티브 모드와 관련된 제어신호로서 생성되고, 균등화 종료신호(BLEQ_OFF)와 균등화 개시신호(BLEQ_ON)는 프리차지 모드와 관련된 제어신호로서 생성된다. 한편, 균등화 종료신호(BLEQ_OFF)와 워드라인 활성화신호(SWL_ON)는 동일 신호를 공통으로 이용할 수 있고, 감지증폭 종료신호(SA_OFF)와 균등화 개시신호(BLEQ_ON) 또한 동일 신호를 공통으로 이용할 수 있다.
워드라인 구동부(120)는 워드라인 활성화신호(SWL_ON)와 워드라인 비활성화신호(SWL_OFF)에 응답하여 비트라인 쌍(BL, BLB)과 메모리 셀(MC) 간에 전하 공유(charge sharing) 과정이 수행되도록 워드라인(SWL)을 활성화한다. 여기서, 워드라인 활성화신호(SWL_ON)는 액티브신호(ACT/PCG)가 활성화 에지에 대응하여 생성되고 워드라인 비활성화신호(SWL_OFF)는 액티브신호(ACT/PCG)의 비활성화 에지에 대응하여 생성되므로, 상기 워드라인 구동부(120)는 액티브 모드시 인에이블된다.
감지증폭 제어부(130)는 감지증폭 개시신호(SA_ON)와 감지증폭 종료신호(SA_OFF)에 응답하여 센스앰프 인에이블신호(SA_EN)를 생성한다. 여기서, 감지증폭 개시신호(SA_ON)는 액티브신호(ACT/PCG)의 활성화 에지에 대응하여 생성되고 감지증폭 종료신호(SA_OFF)는 액티브신호(ACT/PCG)의 비활성화 에지에 대응하여 생성되므로, 감지증폭 제어부(130)는 액티브 모드시 인에이블된다.
비트라인 감지증폭부(140)는 액티브 모드시 센스앰프 인에이블신호(SA_EN)에 응답하여 비트라인 쌍(BL, BLB)의 전압레벨 차이를 감지 및 증폭한다.
테스트 제어부(150)는 노말 모드시 균등화 종료신호(BLEQ_OFF)를 지연 없이 그대로 균등화 제어부(160)에게 제공하고, 테스트 모드시 균등화 종료신호(BLEQ_OFF)를 예정된 지연시간만큼 지연시켜 지연된 균등화 종료신호(BLEQ_OFF)를 균등화 제어부(160)에게 제공한다. 특히, 테스트 제어부(150)는 테스트 모드시 테스트신호(TM<0:N>)테스트신호(TM<0:N>)예정된 해상도(resolution)에 따라 지연시간을 가변 조절한다. 이와 같이 구성되는 테스트 제어부(150)는 테스트 모드시 균등화부의 디스에이블 시점을 전하 공유 과정이 수행되는 구간으로 조절함으로써 프리차지 모드의 후기 일부 구간과 액티브 모드의 초기 일부 구간을 오버랩하는 역할을 수행한다.
균등화 제어부(160)는 지연된 균등화 종료신호(BLEQ_OFF)와 균등화 개시신호(BLEQ_ON)에 응답하여 균등화 인에이블신호(BLEQ_EN)를 생성한다. 균등화 인에이블신호(BLEQ_EN)는, 균등화 개시신호(BLEQ_ON)에 응답하여 활성화되고 균등화 종료신호(BLEQ_OFF)에 응답하여 비활성화되는 신호로, 프리차지 모드시 활성화된다.
균등화부(170)는 프리차지 모드시 균등화 인에이블신호(BLEQ_EN)에 응답하여 비트라인 쌍(BL, BLB)을 예정된 전압으로 균등화한다.
이하, 상기와 같은 구성을 가지는 본 발명의 실시예에 따른 반도체 메모리 장치(100)의 동작을 도 2 및 도 4를 참조하여 설명한다.
본 발명의 실시예에서는 액티브신호(ACT/PCG)가 논리 로우 레벨이면 프리차지 모드이고 논리 하이 레벨이면 액티브 모드인 것으로 예를 들어 설명한다.
도 2에는 본 발명의 실시예에 따른 반도체 메모리 장치(100)의 구동방법 중에서 노말 모드에 따른 동작을 설명하기 위한 타이밍도가 도시되어 있고, 도 3에는 본 발명의 실시예에 따른 반도체 메모리 장치(100)의 구동방법 중에서 테스트 모드에 따른 동작을 설명하기 위한 타이밍도가 도시되어 있으며, 도 4에는 도 3을 부연 설명하기 위한 동작 파형도가 도시되어 있다.
먼저, 노말 모드에 따른 동작을 설명한다.
도 2를 참조하면, 액티브신호(ACT/PCG)가 논리 로우 레벨에서 논리 하이 레벨로 천이됨에 따라 액티브 제어부(110)는 균등화 종료신호(BLEQ_OFF), 워드라인 활성화신호(SWL_ON), 감지증폭 개시신호(SA_ON)를 예정된 시점에 각각 순차적으로 생성한다. 이때, 테스트 제어부(150)는 테스트신호(TM<0:N>)가 인가되지 않은 상태이므로, 균등화 종료신호(BLEQ_OFF)를 별도의 지연 없이 그대로 균등화 제어부(160)에게 제공한다.
그러면, 균등화 제어부(160)는 균등화 종료신호(BLEQ_OFF)에 응답하여 균등화 인에이블신호(BLEQ_EN)를 논리 로우 레벨로 비활성화하고, 워드라인 구동부(120)는 워드라인 활성화신호(SWL_ON)에 응답하여 워드라인(SWL)을 논리 하이 레벨로 활성화한다. 이때, 균등화 종료신호(BLEQ_OFF)가 워드라인 활성화신호(SWL_ON)보다 미리 활성화됨에 따라 균등화 인에이블신호(BLEQ_EN)가 비활성화된 상태에서 워드라인(SWL)이 활성화된다.
이에 따라, 균등화부(170)는 균등화 인에이블신호(BLEQ_EN)에 응답하여 디스에이블되고, 균등화부(170)가 디스에이블된 상태에서 비트라인 쌍(BL, BLB)과 메모리 셀(MC) 간에 전하 공유(charge sharing) 과정이 수행된다.
계속해서, 감지증폭 제어부(130)가 활성화된 감지증폭 개시신호(SA_ON)에 응답하여 센스앰프 인에이블신호(SA_EN)가 활성화되면, 비트라인 감지증폭부(140)는 센스앰프 인에이블신호(SA_EN)에 응답하여 비트라인 쌍(BL, BLB)의 전압레벨 차이를 감지 및 증폭한다.
이러한 상태에서, 액티브신호(ACT/PCG)가 논리 하이 레벨에서 논리 로우 레벨로 천이됨에 따라 액티브 제어부(110)는 워드라인 비활성화신호(SWL_OFF), 감지증폭 종료신호(SA_OFF), 균등화 개시신호(BLEQ_ON)를 예정된 시점에 각각 순차적으로 생성한다.
그러면, 워드라인 구동부(120)는 워드라인 비활성화신호(SWL_OFF)에 응답하여 워드라인(SWL)을 논리 로우 레벨로 비활성화하고, 균등화 제어부(160)는 균등화 개시신호(BLEQ_ON)에 응답하여 균등화 인에이블신호(BLEQ_EN)를 논리 하이 레벨로 비활성화한다. 이때, 워드라인 비활성화신호(SWL_OFF)가 균등화 개시신호(BLEQ_ON)보다 미리 활성화됨에 따라 워드라인(SWL)이 비활성화된 상태에서 균등화 인에이블신호(BLEQ_EN)가 활성화된다.
이에 따라, 워드라인 구동부(120)는 워드라인 비활성화신호(SWL_OFF)에 응답하여 디스에이블되고, 비트라인 쌍(BL, BLB)은 워드라인 구동부(120)가 디스에이블된 상태에서 균등화부(170)에 의해 예정된 전압(예:비트라인 프리차지 전압(VBLP))으로 균등화된다.
이후, 액티브신호(ACT/PCG)가 논리 로우 레벨에서 논리 하이 레벨로 천이되면, 상기의 동작 과정을 반복하여 실시한다.
노말 모드에 따른 동작 과정을 정리하면, 프리차지 모드에 진입함에 따라 비트라인 쌍(BL, BLB)을 예정된 전압(예:VBLP)으로 균등화하는 단계와, 액티브 모드에 진입함에 따라 먼저 프리차지 모드로부터 탈출한 다음 비트라인 쌍(BL, BLB)과 메모리 셀 간에 전하 공유(charge sharing) 과정이 수행되도록 워드라인(SWL)을 활성화하는 단계와, 비트라인 쌍(BL, BLB)의 전압레벨 차이를 감지 및 증폭하는 단계와, 액티브 모드로부터 탈출하는 단계와, 상기의 단계들을 순서대로 반복적으로 실시하는 단계를 포함한다.
다음, 테스트 모드에 따른 동작을 설명한다.
도 3을 참조하면, 액티브신호(ACT/PCG)가 논리 로우 레벨에서 논리 하이 레벨로 천이됨에 따라 액티브 제어부(110)는 균등화 종료신호(BLEQ_OFF), 워드라인 활성화신호(SWL_ON), 감지증폭 개시신호(SA_ON)를 예정된 시점에 각각 순차적으로 생성한다. 이때, 테스트 제어부(150)는 테스트신호(TM<0:N>)에 응답하여 균등화 종료신호(BLEQ_OFF)를 1배의 단위 지연시간만큼 지연시켜 지연된 균등화 종료신호(BLEQ_OFF)를 균등화 제어부(160)에게 제공한다.
그러면, 워드라인 구동부(120)는 워드라인 활성화신호(SWL_ON)에 응답하여 워드라인(SWL)을 논리 하이 레벨로 활성화한다. 이때, 지연된 균등화 종료신호(BLEQ_OFF)는 워드라인 활성화신호(SWL_ON)보다 늦게 활성화되므로, 균등화 인에이블신호(BLEQ_EN)가 계속 활성화된 상태에서 워드라인(SWL)이 활성화된다.
이에 따라, 균등화부(170)가 인에이블된 상태에서 비트라인 쌍(BL, BLB)과 메모리 셀(MC) 간에 전하 공유(charge sharing) 과정이 수행된다. 이러한 경우, 메모리 셀(MC)에 저장된 전하가 균등화부(170)를 통해 누설됨에 따라 비트라인 쌍(BL, BLB)과 메모리 셀(MC) 간에 전하 공유(charge sharing) 과정이 수행되지 않는다.
한편, 지연된 균등화 종료신호(BLEQ_OFF)가 활성화되면, 균등화 제어부(160)가 지연된 균등화 종료신호(BLEQ_OFF)에 응답하여 균등화 인에이블신호(BLEQ_EN)를 논리 로우 레벨로 비활성화함으로써 균등화부(170)가 디스에이블된다. 이때 비로소 비트라인 쌍(BL, BLB)과 메모리 셀(MC) 간에 전하 공유(charge sharing) 과정이 수행된다.
이러한 상태에서, 감지증폭 제어부(130)가 활성화된 감지증폭 개시신호(SA_ON)에 응답하여 센스앰프 인에이블신호(SA_EN)가 활성화되면, 비트라인 감지증폭부(140)는 센스앰프 인에이블신호(SA_EN)에 응답하여 비트라인 쌍(BL, BLB)의 전압레벨 차이를 감지 및 증폭한다. 여기서, 비트라인 쌍(BL, BLB)의 전압레벨 차이는 비트라인 쌍(BL, BLB)과 메모리 셀(MC) 간에 전하 공유(charge sharing) 과정에 의해 발생하며, 메모리 셀(MC)에 저장된 전하량에 따라 결정된다. 따라서, 메모리 셀(MC)에 저장된 전하의 일부가 균등화부(170)를 통해 누설되었기 때문에, 이때의 비트라인 쌍(BL, BLB)의 전압레벨 차이는 노말 모드시 비트라인 쌍(BL, BLB)의 전압레벨 차이보다 작아진다. 다시 말해, 메모리 셀(MC)에 저장된 전하의 일부를 일정량 누설시켜 비트라인 쌍(BL, BLB)의 전압레벨 차이를 조절하고 있는 것이다.
계속해서, 액티브신호(ACT/PCG)가 논리 하이 레벨에서 논리 로우 레벨로 천이됨에 따라 액티브 제어부(110)는 워드라인 비활성화신호(SWL_OFF), 감지증폭 종료신호(SA_OFF), 균등화 개시신호(BLEQ_ON)를 예정된 시점에 각각 순차적으로 생성한다.
그러면, 워드라인 구동부(120)는 워드라인 비활성화신호(SWL_OFF)에 응답하여 워드라인(SWL)을 논리 로우 레벨로 비활성화하고, 균등화 제어부(160)는 균등화 개시신호(BLEQ_ON)에 응답하여 균등화 인에이블신호(BLEQ_EN)를 논리 하이 레벨로 비활성화한다. 이때, 워드라인 비활성화신호(SWL_OFF)가 균등화 개시신호(BLEQ_ON)보다 미리 활성화됨에 따라 워드라인(SWL)이 비활성화된 상태에서 균등화 인에이블신호(BLEQ_EN)가 활성화된다.
이에 따라, 워드라인 구동부(120)는 워드라인 비활성화신호(SWL_OFF)에 응답하여 디스에이블되고, 비트라인 쌍(BL, BLB)은 워드라인 구동부(120)가 디스에이블된 상태에서 균등화부(170)에 의해 예정된 전압(예:비트라인 프리차지 전압(VBLP))으로 균등화된다.
이후, 액티브신호(ACT/PCG)가 논리 로우 레벨에서 논리 하이 레벨로 천이되면, 상기의 동작 과정을 반복하여 실시한다. 단, 지연된 균등화 종료신호(BLEQ_OFF)는 반복 실시할 때마다 예정된 해상도(resolution)에 따른 단위 지연시간만큼 가변 조절되어 반영된다. 예컨대, 첫 번째 실시하는 경우에는 1배의 단위 지연시간으로 조절되고, 두 번째 반복 실시하는 경우에는 2배의 단위 지연시간으로 조절되며, 세 번째 반복 실시하는 경우에는 3배의 단위 지연시간으로 조절된다. 따라서, 상기의 동작 과정을 반복하여 실시할 때마다 메모리 셀(MC)로부터 누설되는 전하량은 점점 커지게 되므로, 비트라인 쌍(BL, BLB)의 전압레벨 차이 또한 점점 작게 조절된다. 이는 도 4를 참조하여 부연 설명한다.
도 4를 참조하면, 노말 모드(A)시 비트라인 쌍(BL, BLB)의 전압레벨 차이(ΔV)에 비하여 테스트 모드(B, C)시 비트라인 쌍(BL, BLB)의 전압레벨 차이(ΔV)가 작게 조절되고 있음을 알 수 있다. 특히, 테스트 모드(B, C)시에는 균등화 인에이블신호(BLEQ_EN)가 워드라인(SWL)이 활성화된 구간 - 비트라인 쌍(BL, BLB)과 메모리 셀(MC) 간에 전하 공유(charge sharing) 과정이 수행되는 구간임 - 이내로 조절되며, 반복 실시할 때마다 균등화 인에이블신호(BLEQ_EN)가 더욱 지연되어 비트라인 쌍(BL, BLB)의 전압레벨 차이(ΔV)가 점점 작게 조절된다. 이때, 테스트 모드(B, C)시에는 비트라인 감지증폭부(140)로부터 감지 및 증폭된 데이터를 모니터링하고 그 모니터링 결과 기대한 데이터가 리드되는지의 여부에 따라 비트라인 감지증폭부(140)의 오프셋(Offset) 전압을 측정할 수 있다. 예컨대, 테스트 모드에 진입한 후 첫 번째 리드 동작(B)에 따라 리드된 데이터가 기대한 데이터이고(PASS) 두 번째 리드 동작(C)에 따라 리드된 데이터가 기대한 데이터가 아니라면(FAIL), 첫 번째 리드 동작(B)에서 조절된 비트라인 쌍(BL, BLB)의 전압레벨 차이(ΔV)가 비트라인 감지증폭부(140)의 오프셋 전압에 대응된다 할 수 있다. 참고로, 비트라인 쌍(BL, BLB)의 전압레벨 차이(ΔV)가 조절되는 해상도(resolution)에 따라 더욱 정확한 값을 측정할 수 있다. 그리고, 비트라인 쌍(BL, BLB)의 전압레벨 차이(ΔV)를 조절하기 위해서는 앞서 설명한 바와 같이 메모리 셀(MC)에 저장된 전하를 누설시키는 과정을 통해 이루어지므로, 리드 동작을 반복적으로 실시하기 위해서는 메모리 셀(MC)에 전하를 다시 채우는 과정이 필요하다. 즉, 리드 동작을 수행할 때마다 데이터를 라이트하는 과정이 실시되어야 한다.
테스트 모드에 따른 동작 과정을 정리하면, 프리차지 모드에 진입함에 따라 비트라인 쌍(BL, BLB)을 예정된 전압(예:VBLP)으로 균등화하는 단계와, 액티브 모드에 진입함에 따라 비트라인 쌍(BL, BLB)과 메모리 셀(MC) 간에 전하 공유(charge sharing) 과정이 수행되도록 워드라인(SWL)을 활성화하고 테스트 모드에 진입함에 따라 전하 공유(charge sharing) 과정이 수행되는 도중에 프리차지 모드로부터 탈출하는 단계와, 비트라인 쌍(BL, BLB)의 전압레벨 차이를 감지 및 증폭하는 단계와, 액티브 모드로부터 탈출하는 단계와, 상기의 단계들을 순서대로 반복적으로 실시하는 단계를 포함한다. 특히, 테스트 모드는 상기의 단계들을 반복적으로 실시할 때마다 프리차지 모드의 탈출 시점을 전하 공유(charge sharing) 과정이 수행되는 구간 내에서 예정된 해상도(resolution)에 따라 조절한다. 그리고, 상기의 단계들을 반복적으로 실시하는 단계는 예정된 회수만큼 실시되고, 예정된 회수에 따라 예정된 해상도(resolution)가 정의될 수 있다. 또한, 상기의 단계들을 반복적으로 실시할 때마다 비트라인 쌍(BL, BLB)의 전압레벨 차이를 감지 및 증폭한 결과를 모니터링하는 단계와, 메모리 셀(MC)에 데이터를 라이트하는 단계를 더 포함한다.
이와 같은 본 발명의 실시예에 따르면, 액티브 모드시 제어되는 신호 - 예컨대, 균등화 인에이블신호(BLEQ_EN)임 - 의 타이밍 조절을 통해 비트라인 쌍(BL, BLB) 양단 간의 전압차(ΔV)를 조절함으로써 비트라인 감지증폭부(140)의 오프셋 전압을 정확하게 측정하면서도 측정시 소요되는 시간을 최소화할 수 있는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 반도체 메모리 장치 110 : 액티브 제어부
120 : 워드라인 구동부 130 : 감지증폭 제어부
140 : 비트라인 감지증폭부(BLSA) 150 : 테스트 제어부
160 : 균등화 제어부 170 : 균등화부
SWL : 워드라인 BL, BLB : 비트라인 쌍
MC : 메모리 셀

Claims (8)

  1. 프리차지 모드시 비트라인 쌍을 예정된 전압으로 균등화하기 위한 균등화부;
    액티브 모드시 상기 비트라인 쌍과 메모리 셀 간에 전하 공유(charge sharing) 과정이 수행되도록 워드라인을 활성화하기 위한 워드라인 구동부; 및
    테스트 모드시 상기 프리차지 모드의 일부 구간인 제1 구간과 상기 액티브 모드의 일부 구간인 제2 구간을 오버랩하기 위한 테스트 제어부
    를 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 구간은 상기 프리차지 모드의 후기 일부 구간을 포함하고,
    상기 제2 구간은 상기 액티브 모드의 초기 일부 구간을 포함하는 반도체 메모리 장치.
  3. 프리차지 모드시 비트라인 쌍을 예정된 전압으로 균등화하기 위한 균등화부;
    액티브 모드시 상기 비트라인 쌍과 메모리 셀 간에 전하 공유(charge sharing) 과정이 수행되도록 임의의 워드라인을 활성화하기 위한 워드라인 구동부; 및
    테스트 모드시 상기 균등화부의 디스에이블 시점을 상기 전하 공유 과정이 수행되는 구간으로 조절하기 위한 테스트 제어부
    를 포함하는 반도체 메모리 장치.
  4. 액티브신호에 응답하여 워드라인 활성화신호, 워드라인 비활성화신호, 감지증폭 개시신호, 감지증폭 종료신호, 균등화 개시신호를 예정된 시점에 각각 생성하기 위한 액티브 제어부;
    상기 워드라인 활성화신호와 상기 워드라인 비활성화신호에 응답하여 비트라인 쌍과 메모리 셀 간에 전하 공유(charge sharing) 과정이 수행되도록 워드라인을 예정된 구간 동안 활성화하기 위한 워드라인 구동부;
    상기 감지증폭 개시신호와 상기 감지증폭 종료신호에 응답하여 센스앰프 인에이블신호를 생성하기 위한 감지증폭 제어부;
    상기 센스앰프 인에이블신호에 응답하여 상기 비트라인 쌍의 전압레벨 차이를 감지 및 증폭하기 위한 비트라인 감지증폭부(BitLine Sense Amplifier);
    테스트 신호와 상기 워드라인 활성화신호에 응답하여 상기 예정된 구간 내에서 활성화되는 균등화 종료신호를 생성하기 위한 테스트 제어부; 및
    상기 균등화 개시신호와 상기 균등화 종료신호에 응답하여 상기 비트라인 쌍을 예정된 전압으로 균등화하기 위한 균등화부
    를 포함하는 반도체 메모리 장치.
  5. 프리차지 모드에 진입함에 따라 비트라인 쌍을 예정된 전압으로 균등화하는 단계;
    액티브 모드에 진입함에 따라 상기 비트라인 쌍과 메모리 셀 간에 전하 공유(charge sharing) 과정이 수행되도록 워드라인을 활성화하고, 테스트 모드에 진입함에 따라 상기 전하 공유 과정이 수행되는 도중에 상기 프리차지 모드로부터 탈출하는 단계;
    상기 비트라인 쌍의 전압레벨 차이를 감지 및 증폭하는 단계;
    상기 액티브 모드로부터 탈출하는 단계; 및
    상기 단계들을 순서대로 반복적으로 실시하는 단계를 포함하며,
    상기 테스트 모드는 상기 단계들을 반복적으로 실시할 때마다 상기 프리차지 모드의 탈출 시점을 상기 전하 공유 과정이 수행되는 구간 내에서 예정된 해상도(resolution)에 따라 조절하는 반도체 메모리 장치의 구동방법.
  6. 제5항에 있어서,
    상기 단계들을 반복적으로 실시하는 단계는 예정된 회수만큼 실시되고, 상기 예정된 회수에 따라 상기 예정된 해상도(resolution)가 정의되는 반도체 메모리 장치의 구동방법.
  7. 제5항 또는 제6항에 있어서,
    상기 단계들을 반복적으로 실시할 때마다 상기 비트라인 쌍의 전압레벨 차이를 감지 및 증폭한 결과를 모니터링하는 단계를 더 포함하는 반도체 메모리 장치의 구동방법.
  8. 제5항 또는 제6항에 있어서,
    상기 단계들을 반복적으로 실시할 때마다 상기 메모리 셀에 예정된 데이터를 라이트하는 단계를 더 포함하는 반도체 메모리 장치의 구동방법.
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