KR20140023026A - 메모리 저장 유닛의 통신 제어 장치 - Google Patents

Abstract

통신제어장치가 개시된다. 본 발명은 전송이나 수신시 물리적 계층을 테스트하기 위하여 필요한 패턴 및 지터를 발생시키는 통신 제어 장치에 있어서, 계층 통신 블록에서 비스트(Bist) 또는 전송/수신 버스를 확인하도록 하기 위한 특정 패턴을 발생시키는 패턴발생부와 계층 통신 블록에서 비스트(Bist) 또는 전송/수신 버스를 확인하기 위한 특정 지터 성분을 발생시키는 지터발생부와 계층 통신 블록에서 Bist 또는 전송/수신 버스의 확인 모드일 경우 통신 제어 블록과 통신 가능하도록 버스를 제어하는 버스제어부와 계층 통신 블록에서 비스트(Bist) 또는 전송/수신 버스의 확인 모드일 경우, 고속통신블록의 입/출력 데이터의 전압 레벨 및 타이밍 레벨을 인식하여 데이터를 처리하는 데이터 처리부;를 포함하는 것을 특징으로 한다.
본 발명에 의한 통신 제어 장치는 발생한 지터(Jitter)를 근거로 하여 SSD Tester에서 SATA 또는 SAS의 각 층(layer)의 프로토콜 내용을 실시간으로 출력하여 테스터 결과를 실시간으로 모니터링할 수 있다.

Description

메모리 저장 유닛의 통신 제어 장치{Communication Control Device of Memory store unit}

본 발명은 통신제어블록의 패턴 발생부를 통하여 테스트 패턴을 생성하고 지터발생부를 통해 지터를 발생하며, 발생된 테스트 패턴과 지터로 반도체 소자(SSD등 반도체저장장치)를 테스트한 결과를 오실로스코프로 실시간 모니터링하며 반도체 소자의 테스트 결과를 알 수 있도록 하는 메모리 저장 유닛의 통신 제어 장치에 관한 것이다.

일반적으로 반도체 소자는 웨이퍼 상태로 생산된 후 페키지화되어 사용자에게 공급되기에 앞서 최종적으로 전기적인 성능검사를 받게 된다.

특히, 대용량화, 고속화가 급격하게 진행되고 있는 메모리 소자에서는 전기적 검사효율을 높이기 위하여 검사시간의 단축에 초점을 맞추어 왔다.

시간단축을 위하여 검사 프로그램을 개선하는 방법, 1회 테스트되는 반도체 소자의 갯수를 증가시키는 방법, 하드웨어적으로 고속 검사의 성능을 향상시키는 방법 등이 지속적으로 연구가 되어 오고 있다.

도 1에 도시한 바와 같이, 이와 같은 검사 장치는 사용자 PC, 통신 블록, 흐름 제어 블록, 데이터 처리 블록, 데이터 흐름 제어 블록, 계층 통신 블록, 고속 통신 블록, DUT(Device Under Tester) 등을 포함하여 구성된다.

이에 관하여 설명하면, 통신 블록은 사용자 PC와 연결하여 일정한 입력정보를 교환한다.

흐름 제어 블록은 컴퓨터와 주변 장치들 또는 네트워크 노드들 간의 데이터의 흐름을 관리함으로 데이터를 효율적인 처리속도로 처리될 수 있도록 돕는 역할을 하는 것이다.

즉, 어떠한 수신장치든 들어오는 데이터를 처리할 수 있는 제한속도와 들어오는 데이터를 저장할 수 있는 한정된 양의 메모리를 가지게 마련이므로 상기 흐름 제어 블록은 데이터 처리블록에서 데이터를 효율적으로 처리할수 있도록 데이터의 처리 속도와 데이터 처리량을 제어하는 것이다.

데이터 처리 블록은 측정이나 조사를 통하여 얻은 다량의 수치를 고속으로 처리하는 마이크로프로세서 또는 임베디드 프로세서가 내장된 블록을 의미한다.

계층 통신 블록은 호스트 단말기의 물리계층, 데이터 링크 계층, 운송 계층 및 응용계층과 디바이스 또는 테스트 대상 반도체 소자의 물리계층, 데이터 링크 계층, 운송계층 및, 응용계층이 데이터를 각각 주고 받을 수 있도록 하는 블록이다.

고속 통신 블록은 DUT와 계층 통신 블록간에 고속의 통신이 가능하도록 하여 급속하게 증가되는 데이터 량의 신속 처리하도록 하는 블록으로 SATA, SAS, PCIe등의 인터페이스이다.

상기 고속 통신 블록의 측면에 형성된 DUT(Device Under Tester)는 반도체 소자이다.

그런데, 상기에 설명한 바와 같은 종래의 구조에서는 DUT 테스트 결과를 저장하거나 모니터링할 수 있는 구성요소가 없어 유저가 테스터의 상태를 용이하게 모니터링할 수가 없었고, 에러의 유형 및 내용을 확인하에 어렵다는 문제점이 있었다.

따라서, 본 발명의 목적은 테스트 수행시 에러가 발생할 때, 통신제어장치의 패턴발생부와 지터발생부에서 생성된 패턴과 지터로 반도체 소자를 테스트하며, 그 결과의 저장 데이터를 LBA(Logic Block Address)에서 검출하여 모니터(monitor)로 출력되도록 하며, 유저가 반도체 소자의 테스터 상태를 실시간으로 모니터링(monitoring)할 수 있는 통신 제어 장치를 제공하는데 있는 것이다.

상기와 같은 문제점을 해결하기 위하여 본 발명은

전송이나 수신시 물리적 계층을 테스트하기 위하여 필요한 패턴 및 지터를 발생시키는 통신 제어 장치에 있어서, 계층 통신 블록에서 비스트(Bist) 또는 전송/수신 버스를 확인하도록 하기 위한 특정한 패턴을 발생시키는 패턴발생부와 상기 계층 통신 블록에서 비스트(Bist) 또는 전송/수신 버스를 확인하기 위한 특정한 지터 성분을 발생시키는 지터발생부와 상기 계층 통신 블록에서 비스트(Bist) 또는 전송/수신 버스의 확인 모드일 경우 통신이 가능하도록 버스를 제어하는 버스제어부와 상기 계층 통신 블록에서 비스트(Bist) 또는 전송/수신 버스의 확인 모드일 경우, 고속통신블록을 통해 입/출력된 데이터의 전압 레벨 및 타이밍 레벨을 인식하여 데이터를 처리하는 데이터 처리부;를 포함하는 것을 특징으로 한다.

또한, 상기 지터발생부는 채널로 연결되는 송신부와 수신부로 이루어지며, 상기 송신부는 TX PLL(송신 위상동기루프 회로)과 데이터를 입력하는 TX latch(송신부 래치)를 구비하며, 상기 수신부는 RX PLL(수신 위상동기루프 회로)와 데이터를 출력하는 RX latch(수신부 래치)를 구비한 것을 특징으로 하는 것이다.

그리고, 상기 수신부에는 입력된 데이터의 클락 및 데이터를 추출하여 복원하는 CDR(Clock and Data Recovery: 클락 및 데이터 복원 장치)이 형성된 것을 특징으로 한다.

그리고, 상기 지터발생부는 TX PLL(송신 위상동기루프 회로)와 RX PLL(수신 위상동기루프 회로) 사이에 클락 신호를 위상 비교하도록 하는 기준 클락(Reference Clock)이 형성된 것을 특징으로 한다.

또한, 상기 지터발생부의 지터 컨벌루션 알고리즘은 하기의 알고리즘으로 산출하는 것을 특징으로 한다.

OJ : Jitter DJ: Deterministic Jitter RJ:Random Jitter

또한, 상기 버스제어부는 FPGA(Field Programmable Gate Array)를 이용하여 고속 디지털 버스 제어를 효과적으로 처리하는 것을 특징으로 하는 것이다.

그리고, 상기 패턴발생부는 사용자가 저장한 프로그램에 따라 원하는 패턴의 신호를 출력하도록 하는 ALPG(Algorithm Pattern Generator)인 것을 특징으로 하는 것이다.

따라서, 본 발명은 반도체 검사장치 등에서 통신제어블록의 패턴발생부와 지터발생부를 통해 테스트 패턴과 지터를 발생시키고, 발생된 테스트 패턴과 지터로 반도체 소자를 검사하며, 테스트 결과를 오실로스코프로 모니터링하도록 한 것으로, 반도체 소자의 테스트 결과를 오실로스코프를 통해 실시간으로 모니터링(Monitoring)하며, 테스트의 성공/실패를 여부를 알 수 있는 것이다.

도 1은 종래 구조의 분석 및 테스트 장비의 블록도.
도 2는 본 발명에 의한 통신제어장치의 블록도.
도 3은 본 발명에 의한 지터발생부의 내부 회로도.
도 4a는 정현파적 지터를 발생하여 테스트한 결과를 보여주는 오실로스코프의 사진.
도 4b는 랜덤형태의 지터를 발생하여 테스트한 결과를 보여주는 오실로스코프의 사진.
도 4c는 심볼(symbol) 간 간섭이 일어난 지터를 발생하여 테스트한 결과를 보여주는 오실로스코프의 사진.
도 4d는 지터 허용 시험을 위한 정현파, 랜덤 및 심볼간 간섭 3가지를 합한 테스트 결과를 나타낸 오실로스코프 사진.
도 5a는 지터발생부의 클럭 신호와 발생된 지터를 혼합하는 것을 나타낸 개념도.
도 5b는 데이터 수신단에서 지터 발생 테스트 결과를 클럭신호 및 전압레벨로 측정하는 것을 나타내는 개념도.
도 6은 전체적인 분석 및 테스트 장비 구조에서 본 발명에 의한 통신제어장치가 위치한 구성도.
도 7은 지터의 내성을 나타내는 특성 곡선을 나타내는 도면.
도 8은 지터 내성을 특성화한 그래프로 나타낸 결과를 나타낸 도면.

이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.

본 발명을 설명하기에 앞서 이미 공지된 구성이나 기능에 관한 자세한 설명이 본 발명의 요지를 불필요하게 흐릴 수가 있을 것이라고 판단되는 경우에는 그 구성이나 기능에 대한 자세한 설명은 생략하기로 한다.

도 2는 본 발명에 의한 통신제어장치의 블록도이고, 도 3은 본 발명에 의한 지터발생부의 내부 회로도이고, 도 4a는 정현파적 지터를 발생하여 테스트한 결과를 보여주는 오실로스코프의 사진이고, 도 4b는 랜덤형태의 지터를 발생하여 테스트한 결과를 보여주는 오실로스코프의 사진이고, 도 4c는 심볼(symbol) 간 간섭이 일어난 지터를 발생하여 테스트한 결과를 보여주는 오실로스코프의 사진이고, 도 4d는 지터 허용 시험을 위한 정현파, 랜덤 및 심볼간 간섭 3가지를 합한 테스트 결과를 나타낸 오실로스코프 사진이고, 도 5a는 지터발생부의 클럭 신호와 발생된 지터를 혼합하는 것을 나타낸 개념도이고, 도 5b는 데이터 수신단에서 지터 발생 테스트 결과를 클럭신호 및 전압레벨로 측정하는 것을 나타내는 개념도이고, 도 6은 전체적인 분석 및 테스트 장비 구조에서 본 발명에 의한 통신제어장치가 위치한 구성도이고, 도 7은 지터의 내성(Tolerance)을 나타내는 특성 곡선을 나타내는 도면이고, 도 8은 지터 내성(Tolerance)을 특성화한 그래프로 나타낸 결과를 나타낸 도면이다.

상기 도 2를 참조하여 본 발명에 의한 통신 제어 장치의 구성을 살펴보기로 한다. 본 발명은 전송이나 수신시 물리적 계층을 테스트하기 위하여 필요한 패턴 및 지터를 발생시키는 통신 제어 장치(100)에 있어서,

계층 통신 블록에서 비스트(Bist) 또는 전송/수신 버스를 확인하도록 하기 위한 특정한 패턴을 발생시키는 패턴발생부(10)와 상기 계층 통신 블록에서 비스트(Bist) 또는 전송/수신 버스를 확인하기 위한 특정한 지터 성분을 발생시키는 지터발생부(20)와 상기 계층 통신 블록에서 비스트(Bist) 또는 전송/수신 버스가 확인 모드일 경우 통신이 가능하도록 버스를 제어하는 버스제어부(30)와 상기 계층 통신 블록에서 비스트(Bist) 또는 전송/수신 버스가 확인 모드일 경우, 고속 통신 블록을 통해 입출력된 데이터의 전압 레벨 및 타이밍 레벨을 인식하여 데이터를 처리하는 데이터 처리부(40)로 구성된다.

상기 패턴발생부(10)는 사용자가 저장한 프로그램에 따라 원하는 테스트 패턴의 신호를 적응적으로 출력하도록 하는 알고리즘 패턴 발생부(ALPG: Algorithm Pattern Generator)인 것을 특징으로 하는데, 상기 ALPG는 FPGA(Field Progammable Gate Array) 등을 사용하여 구현할 수가 있는 것이다.

여기서, 상기 버스제어부(30)는 FPGA(Field Programmable Gate Array)를 이용하여 고속 디지털 버스 제어를 효과적으로 처리하며 데이터 처리블록과 계층통신블록으로 데이터가 전송되도록 한다.

또한, 버스제어부(30)는 계층통신블록에서 비스트(bist) 또는 전송/수신 버스를 확인하기 위한 모드일 경우, 패턴발생부 및 지터발생부에서 발생한 테스트패턴 및 지터를 반도체 소자의 테스트를 위하여 고속통신블록으로 전송하고 고속통신블록으로부터 테스트 결과를 수신받도록 버스를 제어하는 블록이다.

본 발명의 반도체 소자 검사장치는 비스트(BIST, Built-in Self Test)를 이용하는 검사장치이다. 비스트는 주 논리회로의 동작이 적절한 지를 시험하기 위하여 부가적 논리회로를 함께 설계하는 기술로서, 본 발명에서는 테스트를 위하여 자체 시험회로를 내장하고 있다. 이렇게 자체 시험회로를 내장하면, 소요면적이 커지는 단점이 생기지만, 시험에 따른 복잡도가 크게 줄어들고 가장 적합한 시험이 가능하며, 빠른 시간에 시험을 완료할 수 있다.

참고로, 지터(Jitter)에 관하여 설명하기로 한다.

지터란 쉽게 정의하면 디지털 신호의 일시적인 변위 일탈을 의미한다. 다시 말해서, 지터는 진폭과 주파수를 갖는 단기적인 위상변동을 의미하고 장기적인 관점에서의 위상변동은 원더(Wander)라고 하며 보통 10Hz 미만의 주파수를 갖는다.

이러한 지터의 발생은 주로 케이블의 노화나 산란, 중계기의 열화, 변조잡음, 발진기의 위상잡음 등이 원인이 되어 발생하는 것으로 알려져 있다.

지터의 양은 아래와 같이 임의의 디지털 신호 1 비트의 시간축 길이(T0)에 대한 위상변동된 시간축의 길이(Tj)로 정의되며, 지터의 단위인 ‘UI(Unit Interval)’는 단위비트가 점유하는 시간축의 길이를 말한다.

지터량 = Tj / T0 [UI]

본 발명의 통신제어장치의 지터발생부(20)에 관하여 도 3을 참조하여 설명한다.

상기 지터발생부(20)는 채널로 연결되는 송신부(Transmitter)(50)와 수신부(Receiver)(60)로 이루어지며, 상기 송신부(50)는 TX PLL(송신 위상동기루프 회로)(55)과 데이터를 입력하는 TX latch(송신부 래치)(58)를 구비하며, 상기 수신부(60)는 RX PLL(수신 위상동기루프 회로)(65)과 데이터를 출력하는 RX latch(수신부 래치)(68)를 구비한 것을 특징으로 하는 것이다.

여기서, 상기 수신부에는 입력된 데이터의 클락 및 데이터를 추출하는 CDR(Clock and Data Recovery: 클락 및 데이터 복원 장치)(70)이 형성되어 있어 테스트 결과에 대한 클럭 및 데이터를 원상태로 복원시키는 기능을 하는 것이다.

또한, 상기 지터발생부(20)는 TX PLL(송신 위상동기루프 회로)(55)와 RX PLL(수신 위상동기루프 회로)(65) 사이에 클락 신호를 위상 비교하도록 하는 기준 클락(Reference Clock)(80)이 형성되어 있다.

이렇게 구성된 송신부에서 발생된 지터의 파형은 도 3과 같다. 또한, 수신부(60)를 통해 수신된 테스트 결과의 패턴은 패턴발생부에서 발생된 패턴과 테스트시의 전기적 잡음 등에 의하여 데이터 파형이 도 3에 나타난 바와 같이 겹쳐 나타나 테스트가 성공(Pass)이면 데이터 아이(eye)가 나타나고, 그렇지 않으면 데이터 아이(eye)가 나타나지 않는다.

여기서, 상기 지터발생부(20)에서 발생된 지터와 패턴발생부에서 발생된 패터능로 테스트한 결과를 오실로스코프로 측정한 그래프가 도 4에 나타나 있다.

4a는 정현파적 지터를 이용하여 테스트한 사진이고, 4b는 랜덤 형태의 지터를 이용하여 테스트한 사진이며, 4c는 심볼(symbol) 간 간섭이 일어난 지터를 이용하여 테스트한 사진이며, 4d는 지터 허용 시험을 위해 4a,4b,4c의 3가지를 결합한 형태를 나타낸 도면이다.

테스트 결과에 대한 오실로스코프 파형을 관측하였을때, 데이터 아이(Data eye)가 생겼으면 테스트 결과가 성공(Pass)이며, 데이터 아이(Data eye)가 생기지 않았으면 실패(Fail)로 판단하게 된다.

도 5a는 지터발생부의 클럭 신호와 발생된 지터를 혼합하는 것을 나타낸 개념도이고, 도 5b는 데이터 수신단에서 지터 발생 테스트 결과를 클럭신호 및 전압레벨로 측정하는 것을 나타내는 개념도이다.

만일, 5a에서와 같이 일정한 형태의 테스트 패턴 또는 클락이 발생되고 5,10,33,62Mhz의 주파수를 갖는 지터가 결합되면, 테스트 결과는 5b와 같이 나타난다. 즉, 테스트 결과가 성공(Pass)일 경우에는 지터발생 위치인 클럭의 상승부에 여러신호가 겹쳐 발생되나, 실패(Fail)일 경우에는 지터발생 위치가 아닌 곳에서 여러 신호가 겹쳐 발생한다.

지터발생부(20)에서 발생된 지터를 테스트에 이용하기 위해서는 정현파 지터(Sinusoidal Jitter) 또는 확정적 지터(Deterministic Jitter)와 렌덤 지터(Random Jitter)를 컨벌루션하여 하나의 지터로 결합할 수 있다.

컨벌루션 알고리즘은 하기와 같다.

OJ : Jitter DJ: Deterministic Jitter RJ:Random Jitter

이하에서는 본 발명의 작동관계를 설명해 보기로 한다.

도 6은 전체적인 분석 및 테스트 장비 구조에서 본 발명에 의한 통신제어장치가 위치한 구성도이다.

상기 도면은 종래의 구성도인 도 1과 비교를 하였을 때, 통신 제어 장치(100: 도면에서는 통신제어블록이라고 기재)가 추가된 것으로, 상기 통신 제어 장치(100)는 가장 우측에 형성된 DUT의 테스트 결과를 저장하며 모니터링하게 되는 것이다.

도면을 보면, 사용자는 사용자 단말기(User PC)를 통해서 테스트 조건을 입력하면, 본 발명의 통신제어장치(100)는 입력된 테스트 조건에 따라 테스트 패턴 및 지터를 발생시켜 상기 고속통신장치(100)를 통해 테스트 반도체소자(DUT)에 송신하게 되며, 그 테스트 결과를 고속통신장치(100)를 통해 통신제어블록으로 다시 수신받는다. 통신제어장치(100)의 데이터 처리부(40)는 수신된 데이터의 파형 또는 데이터 진폭 레벨을 오실로스코프를 통해 출력한다.

이하에서는 본 발명에 있어서 중요한 역할을 하는 지터(Jitter)를 분석하는 방법에 관하여 설명하기로 한다.

도 7은 지터의 내성(耐性)을 나타내는 특성 곡선을 나타내는 도면이다.

도 7을 참조하면, BER(Bit Error Rate) 윤곽선(Contours)을 보면 지터 진폭이 작고 주파수(Jitter frequency)거 커질수록 BER(비트 에러율)곡선은 아래로 향하게 되며, 정형파적 지터 진폭이 0.1에 해당하고, 정현파적 지터 주파수가 10^-1 수평점 선 부분 이후에는, 각 BER(비트 에러율)는 거의 차이가 나지 않는 평행선을 이루고 있다는 점을 알 수가 있다.

도 8은 지터 내성(耐性)을 특성화한 그래프로 나타낸 결과이다.

도 8에서, 세로축은 지터의 진폭이며, 가로축은 주파수(Frequency)를 나타낸다.

도면의 곡선(J-Bert Capability)은 지터의 에러 수용율을 나타낸 것이며, 근처의 녹색선은 정현파와 렌덤 지터를 컨벌루션하여 테스트한 결과이다. 도면에서 보이는 바와 같이 측정점에서 테스트 결과를 나타내는 곡선과 같이 지터 진폭값이 나타나면 테스트 성공(Pass)이며, 지터와 관계없이 곡선(J-Bert Capability)을 따라간다면 실패(Fail)이다.

또한, 지터 주파수가 약 20MHz 이상으로 될 경우에 있어서, 실패(fail)가 거의 일어나지 않게 됨을 알 수가 있는 것이다.

따라서, 본 발명은 통신제어블록에서 패턴 및 지터를 발생시켜 이를 통해 반도체 소자를 테스트하고, 그 결과를 수신받아 오실로스코프에서 파형 또는 진폭을 모니터링함으로서 반도체 소자의 성공/실패(Pass/Fail) 여부를 실시간으로 모니터링할 수 있다.

개시된 본 발명의 개념과 특정 실시예는 본 발명과 유사 목적을 수행하기 위한 다른 구조의 설계나 수정의 기본으로서 즉시 사용될 수 있음이 당해 분야의 숙련된 사람들에 의하여 인식이 되어야 한다.

또한, 당해 기술분야의 숙련된 사람에 의한 그와 같은 수정 또는 변경된 등가 구조는 특허청구범위에서 기술한 발명의 사상이나 범위를 벗어나지 않는 한도내에서 다양한 치환 및 변경 가능하다는 것은 자명한 것이다.

10: 패턴발생부 20: 지터발생부
30: 버스제어부 40: 데이터 처리부
50: 송신부 55: TX PLL
58: TX latch
60: 수신부 65: RX PLL
68: RX latch 70: CDR
80: 기준 클락 100 : 통신제어장치

Claims (7)

1. 전송이나 수신시 물리적 계층을 테스트하기 위하여 필요한 패턴 및 지터를 발생시키는 통신 제어 장치에 있어서,
   계층 통신 블록에서 비스트(Bist) 또는 전송/수신 버스를 확인하도록 하기 위한 특정한 패턴을 발생시키는 패턴발생부;
   상기 계층 통신 블록에서 비스트(Bist) 또는 전송/수신 버스를 확인하기 위한 특정한 지터 성분을 발생시키는 지터발생부;
   상기 계층 통신 블록에서 비스트(Bist) 또는 전송/수신 버스의 확인 모드일 경우 통신이 가능하도록 버스를 제어하는 버스제어부;
   상기 계층 통신 블록에서 비스트(Bist) 또는 전송/수신 버스의 확인 모드일 경우, 고속통신블록의 입/출력 데이터의 전압 레벨 및 타이밍 레벨을 인식하여 데이터를 처리하는 데이터 처리부;를 포함하는 것을 특징으로 하는 통신 제어 장치.
   
2. 제1항에 있어서, 상기 지터발생부는 채널로 연결되는 송신부와 수신부로 이루어지며, 상기 송신부는 TX PLL(송신 위상동기루프 회로)와 데이터를 입력하는 TX latch(송신부 래치)를 구비하며, 상기 수신부는 RX PLL(수신 위상동기루프 회로)와 데이터를 출력하는 RX latch(수신부 래치)를 구비한 것을 특징으로 하는 통신제어장치.
   
3. 제1항에 있어서, 상기 지터발생부의 지터 컨벌루션 알고리즘은 하기의 알고리즘으로 산출하는 것을 특징으로 하는 통신제어장치.
   

   

   

   
   OJ : Jitter DJ: Deterministic Jitter RJ:Random Jitter
   
4. 제1항에 있어서, 상기 버스제어부는 데이터에 대하여 FPGA(Field Programmable Gate Array)를 이용하여 고속 디지털 버스 제어를 처리하는 것을 특징으로 하는 통신 제어 장치.
   
5. 제2항에 있어서, 상기 수신부에는 입력된 데이터의 클락 및 데이터를 추출하여 복원하는 CDR(Clock and Data Recovery: 클락 및 데이터 복원 장치)이 형성된 것을 특징으로 하는 통신 제어장치.
   
6. 제1항에 있어서, 상기 지터발생부는 TX PLL(송신 위상동기루프 회로)와 RX PLL(수신 위상동기루프 회로) 사이에 클락 신호를 위상 비교하도록 하는 기준 클락(Reference Clock)이 형성된 것을 특징으로 하는 통신 제어 장치.
   
7. 제1항에 있어서, 상기 패턴발생부는 테스트 패턴의 신호를 적응적으로 출력하도록 하는 ALPG(Algorithm Pattern Generator)인 것을 특징으로 하는 통신 제어 장치.

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