KR20140008064A - 발광소자 - Google Patents

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KR20140008064A
KR20140008064A KR1020120075036A KR20120075036A KR20140008064A KR 20140008064 A KR20140008064 A KR 20140008064A KR 1020120075036 A KR1020120075036 A KR 1020120075036A KR 20120075036 A KR20120075036 A KR 20120075036A KR 20140008064 A KR20140008064 A KR 20140008064A
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Abstract

일실시예에 따른 발광소자는 기판; 상기 기판 상에 위치하며 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물; 상기 제2 도전형 반도체층과 활성층의 적어도 일부가 선택적으로 식각되어 노출된 제1 도전형 반도체층 상에 위치하는 제1 전극; 상기 제2 도전형 반도체층 상에 위치하는 제2 전극; 및 상기 제1 도전형 반도체층 내에 위치하는 제1 초격자층;을 포함하고, 상기 제1 도전형 반도체층은 상기 제1 전극이 위치하는 노출면을 갖는 제1 도전형 컨택층을 포함하고, 상기 제1 초격자층은 상기 제1 도전형 컨택층과 상기 활성층 사이에 위치한다.

Description

발광소자{LIGHT EMITTING DEVICE}
실시예는 발광소자에 관한 것이다.
반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Ligit Emitting Diode)나 레이저 다이오드와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경친화성의 장점을 가진다.
따라서, 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등에까지 응용이 확대되고 있다.
수평형 발광소자의 경우, 일반적으로 사파이어 기판 위에 n-GaN층, 활성층 및 p-GaN층을 포함한 발광 구조물이 적층되는데, 수평형 발광소자의 특성상 n-전극과 p-전극이 수평으로 형성되어 전류 확산 저항이 큰 문제점이 존재한다.
또한, 성장기판으로 사용되는 사파이어 기판과 발광 구조물의 격자상수 차이에 의해 관통 전위와 같은 결함이 발생하여 에피택셜막의 품질이 저하되므로, 발광소자의 내부양자효율이 감소하는 문제점이 존재한다.
실시예는 발광 구조물의 품질을 향상시키고 제1 도전형 반도체층 내에서 전류 스프레딩을 원활하게 하여, 발광소자의 광출력을 향상시키고자 한다.
일실시예에 따른 발광소자는 기판; 상기 기판 상에 위치하며 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물; 상기 제2 도전형 반도체층과 활성층의 적어도 일부가 선택적으로 식각되어 노출된 제1 도전형 반도체층 상에 위치하는 제1 전극; 상기 제2 도전형 반도체층 상에 위치하는 제2 전극; 및 상기 제1 도전형 반도체층 내에 위치하는 제1 초격자층;을 포함하고, 상기 제1 도전형 반도체층은 상기 제1 전극이 위치하는 노출면을 갖는 제1 도전형 컨택층을 포함하고, 상기 제1 초격자층은 상기 제1 도전형 컨택층과 상기 활성층 사이에 위치한다.
상기 제1 초격자층은 상기 제1 도전형 컨택층과 접하여 위치할 수 있다.
상기 제1 초격자층은 Inx1Aly1Ga1 -x1- y1N층(0<x1<y1<1)과 GaN층의 페어 구조를 복수 개 포함할 수 있다.
상기 제1 초격자층은 Inx1Aly1Ga1 -x1- y1N층과 GaN층의 계면에서 2차원 전자가스(2DEG)층을 형성할 수 있다.
상기 제1 초격자층은 18nm 내지 30nm의 두께로 형성될 수 있다.
상기 Inx1Aly1Ga1 -x1- y1N층 각각은 0.8nm 내지 1.4nm로 형성될 수 있다.
상기 GaN층 각각은 1nm 내지 1.6nm로 형성될 수 있다.
상기 Inx1Aly1Ga1 -x1- y1N층의 Al 함량 y1은 0.06≤y1≤0.12일 수 있다.
상기 제1 초격자층은 상기 제1 전극의 바닥면과 적어도 동일면 상에 위치하거나, 또는 상기 제1 전극의 바닥면보다 상부에 위치할 수 있다.
상기 제1 초격자층은 상기 Inx1Aly1Ga1 -x1- y1N층(0≤x<y≤1)과 GaN층의 페어 구조를 10개 내지 20개 포함할 수 있다.
상기 제1 초격자층과 상기 활성층 사이에 위치하는 제1 도전형 반도체층의 두께가 40nm 내지 60nm일 수 있다.
상기 제1 도전형 반도체층은 상기 제1 도전형 컨택층 하부에 위치하는 제2 초격자층을 더 포함할 수 있다.
상기 제1 도전형 반도체층은 상기 기판과 인접하여 위치하는 언도프트 반도체층을 더 포함하고, 상기 제2 초격자층은 상기 언도프트 반도체층과 상기 제1 도전형 컨택층 사이에 위치할 수 있다.
상기 제2 초격자층은 Aly2Ga1 -y2N(0<y2<1)층과 GaN층의 페어 구조를 복수 개 포함할 수 있다.
상기 제1 초격자층과 상기 제2 초격자층은 1100nm 내지 1500nm 이격될 수 있다.
상기 기판과 상기 제1 도전형 반도체층 사이에 버퍼층이 위치할 수 있다.
상기 제1 도전형 반도체층과 상기 활성층 사이에 응력 완화층을 더 포함할 수 있다.
상기 응력 완화층은 InGaN층과 GaN층의 페어 구조를 복수 개 포함할 수 있다.
다른 실시예에 따른 발광소자는 기판; 상기 기판 상에 위치하며 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물; 상기 제2 도전형 반도체층과 활성층의 적어도 일부가 선택적으로 식각되어 노출된 제1 도전형 반도체층의 노출면 상에 위치하는 제1 전극; 상기 제2 도전형 반도체층 상에 위치하는 제2 전극; 및 상기 제1 도전형 반도체층 내에 위치하는 전류 스프레딩층;을 포함하고, 상기 제1 도전형 반도체층은 일부에 상기 노출면을 갖는 제1층, 상기 활성층에 인접한 제2층, 상기 제1층과 상기 제2층 사이에 위치하는 제3층을 포함하고, 상기 전류 스프레딩층은 상기 제3층 내에 위치한다.
실시예에 따르면 기판과 제1 도전형 반도체층 사이에서 발생하는 관통 전위와 같은 결함이 발광 구조물의 상부에까지 도달하는 것을 방지하여 고품질의 발광 구조물을 성장함으로써 발광소자의 내부양자효율을 향상시킬 수 있다.
또한, 실시예에 따르면, 제1 도전형 반도체층 내에서 전류 스프레딩을 원활하게 할 수 있다.
도 1은 제1 실시예에 따른 발광소자의 측단면도.
도 2는 제2 실시예에 따른 발광소자의 측단면도.
도 3은 제3 실시예에 따른 발광소자의 측단면도.
도 4는 제4 실시예에 따른 발광소자의 측단면도.
도 5는 제5 실시예에 따른 발광소자의 측단면도.
도 6은 제6 실시예에 따른 발광소자의 측단면도.
도 7 내지 도 9는 일실시예에 따른 발광소자의 제조 방법을 도시한 도면.
도 10은 제1 초격자층의 제1 질화물층에 In이 포함되지 않은 경우(a)와 제1 질화물층에 In이 포함된 경우(b), 전자와 정공의 재결합율에 따른 내부양자효율을 비교하여 나타낸 그래프.
도 11은 실시예들에 따른 발광소자를 포함한 발광소자 패키지의 일실시예를 도시한 도면.
도 12는 실시예들에 따른 발광소자가 배치된 헤드램프의 일실시예를 도시한 도면.
도 13은 실시예에 따른 발광소자 패키지가 배치된 표시장치의 일실시예를 도시한 도면.
이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
본 발명에 따른 실시예의 설명에 있어서, 각 element의 " 상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 “상(위) 또는 하(아래)(on or under)”으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 1은 제1 실시예에 따른 발광소자의 측단면도이다.
도 1을 참조하면, 제1 실시예에 따른 발광소자(100A)는 기판(110), 상기 기판(110) 상에 위치하며 제1 도전형 반도체층(200)과 활성층(130) 및 제2 도전형 반도체층(140)을 포함하는 발광 구조물(150), 상기 제1 도전형 반도체층(200) 상의 제1 전극(170). 상기 제2 도전형 반도체층(140) 상의 제2 전극(180), 및 상기 제1 도전형 반도체층(200) 내에 위치하는 제1 초격자층(220)을 포함한다.
발광소자(100A)는 복수의 화합물 반도체층, 예를 들어 3족-5족 원소의 반도체층을 이용한 LED(Light Emitting Diode)를 포함하며, LED는 청색, 녹색 또는 적색 등과 같은 광을 방출하는 유색 LED이거나, 백색 LED 또는 UV LED일 수 있다. LED의 방출 광은 다양한 반도체를 이용하여 구현될 수 있으며, 이에 대해 한정하지는 않는다.
발광 구조물(150)은 예를 들어, 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 등의 방법을 이용하여 형성될 수 있으며, 이에 대해 한정하지는 않는다.
제1 도전형 반도체층(200)은 반도체 화합물로 형성될 수 있으며, 예를 들어 3족-5족 또는 2족-6족 등의 화합물 반도체로 형성될 수 있다. 또한 제1 도전형 도펀트가 도핑될 수 있다. 상기 제1 도전형 반도체층(200)이 n형 반도체층인 경우, 상기 제1 도전형 도펀트는 n형 도펀트로서 Si, Ge, Sn, Se, Te 등을 포함할 수 있으나 이에 한정되지 않는다.
제1 도전형 반도체층(200)은 AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 상기 제1 도전형 반도체층(200)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상으로 형성될 수 있다.
제2 도전형 반도체층(140)은 반도체 화합물로 형성될 수 있으며, 예를 들어 제2 도전형 도펀트가 도핑된 3족-5족 화합물 반도체로 형성될 수 있다. 제2 도전형 반도체층(140)은 예를 들어, InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 상기 제2 도전형 반도체층(140)이 p형 반도체층인 경우, 상기 제2도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있으나 이에 한정하지 않는다.
본 실시예에서, 상기 제1 도전형 반도체층(200)은 n형 반도체층, 상기 제2 도전형 반도체층(140)은 p형 반도체층으로 구현할 수 있다. 또한 상기 제2 도전형 반도체층(140) 상에는 상기 제2 도전형과 반대의 극성을 갖는 반도체, 예컨대 상기 제2 도전형 반도체층이 p형 반도체층일 경우 n형 반도체층(미도시)을 형성할 수 있다. 이에 따라 발광 구조물은 n-p 접합 구조, p-n 접합 구조, n-p-n 접합 구조, p-n-p 접합 구조 중 어느 한 구조로 구현할 수 있다.
제1 도전형 반도체층(200)과 제2 도전형 반도체층(140) 사이에 활성층(130)이 위치한다.
활성층(130)은 전자와 정공이 서로 만나서 활성층(발광층) 물질 고유의 에너지 밴드에 의해서 결정되는 에너지를 갖는 빛을 방출하는 층이다. 제1 도전형 반도체층(200)이 n형 반도체층이고 제2 도전형 반도체층(140)이 p형 반도체층인 경우, 상기 제1 도전형 반도체층(200)으로부터 전자가 주입되고 상기 제2 도전형 반도체층(140)으로부터 정공이 주입될 수 있다.
활성층(130)은 단일 우물 구조, 다중 우물 구조, 양자선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 어느 하나로 형성될 수 있다. 예를 들어, 상기 활성층(130)은 트리메틸 갈륨 가스(TMGa), 암모니아 가스(NH3), 질소 가스(N2), 및 트리메틸 인듐 가스(TMIn)가 주입되어 다중 양자 우물 구조가 형성될 수 있으나 이에 한정되는 것은 아니다.
활성층(130)이 우물 구조로 형성되는 경우, 활성층(130)의 우물층/장벽층은 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs)/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다. 상기 우물층은 상기 장벽층의 밴드 갭보다 작은 밴드 갭을 갖는 물질로 형성될 수 있다.
활성층(130)의 위 또는/및 아래에는 도전형 클래드층(미도시)이 형성될 수 있다. 상기 도전형 클래드층은 활성층의 장벽층의 밴드갭보다 더 넓은 밴드갭을 갖는 반도체로 형성될 수 있다. 예를 들어, 도전형 클래드층은 GaN, AlGaN, InAlGaN 또는 초격자 구조를 포함할 수 있다. 또한, 도전형 클래드층은 n형 또는 p형으로 도핑될 수 있다.
발광 구조물(150)은 기판(110) 상에 위치한다.
기판(110)은 반도체 물질 성장에 적합한 재료, 열전도성이 뛰어난 물질로 형성될 수 있다. 성장기판(110)은 예를 들어, 사파이어(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge, and Ga203 중 적어도 하나를 사용할 수 있다. 성장기판(110)에 대해 습식세척을 하여 표면의 불순물을 제거할 수 있다.
발광 구조물(150)과 기판(110) 사이에는 버퍼층(120)이 위치할 수 있다. 버퍼층(120)은 발광 구조물(150)과 기판(110)의 재료의 격자 부정합 및 열팽창 계수의 차이를 완화하기 위한 것이다. 버퍼층(110)의 재료는 3족-5족 화합물 반도체, 예컨대, GaN, InN, AlN, InGaN, InAlGaN, AlInN 중 적어도 하나로 형성될 수 있다.
기판(110)에 인접한 제1 도전형 반도체층(200) 내에 언도프트 반도체층(미도시)이 위치할 수도 있다. 언도프트 반도체층은 제1 도전형 반도체층(200)의 결정성 향상을 위해 형성되는 층으로, n형 도펀트가 도핑되지 않아 상기 제1 도전형 반도체층에 비해 낮은 전기전도성을 갖는 것을 제외하고는 상기 제1 도전형 반도체층(200)과 같을 수 있다.
제1 도전형 반도체층(200)은 제2 도전형 반도체층(140)과 활성층(130)의 적어도 일부가 선택적으로 식각되어 노출된 노출면(S)을 포함한다. 상기 노출면(S) 상에 제1 전극(170)이 위치하고, 식각되지 않은 제2 도전형 반도체층(140) 상에 제2 전극(180)이 위치한다.
제1 전극(170) 및 제2 전극(180)은 몰리브덴(Mo), 크롬(Cr), 니켈(Ni), 금(Au), 알루미늄(Al), 타이타늄(Ti), 백금(Pt), 바나듐(V), 텅스텐(W), 납(Pd), 구리(Cu), 로듐(Rh) 또는 이리듐(Ir) 중 적어도 하나를 포함하여 단층 또는 다층 구조로 형성될 수 있다.
제2 전극(180)이 형성되기 전 제2 도전형 반도체층(140) 상에는 투명 전극층(160)이 형성될 수 있다.
투명 전극층(160)은 제2 도전형 반도체층(140)의 전기적 특성을 향상시키고 제2 전극(180)과의 전기적 접촉을 개선하기 위한 것으로, 층 또는 복수의 패턴으로 형성될 수 있다.
투명 전극층(160)은 투광성 전도층과 금속이 선택적으로 사용될 수 있으며, 예를 들어, ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되지 않는다.
제1 도전형 반도체층(200)은 제1 전극(170)이 위치하는 노출면(S)을 갖는 제1 도전형 컨택층(210)을 포함한다. 제1 도전형 컨택층(210)이란, 제1 전극(170)과 접하는 노출면(S) 및 상기 노출면(S)과 동일면 상에 위치하는 면들로부터 기판(110) 방향으로 소정의 두께를 갖는 층을 의미할 수 있다.
실시예에 따라, 제1 도전형 컨택층(210)은 800nm 내지 1000nm의 두께를 가질 수 있으나 이에 한정되는 것은 아니다.
제1 초격자층(220)은 제1 도전형 반도체층(200) 내에서 제1 도전형 컨택층(210)과 활성층(130) 사이에 위치한다. 도 1을 참조하면, 제1 초격자층(220)은 제1 도전형 컨택층(210)과 접하여 위치할 수 있다.
제1 초격자층(220)은 제1 도전형 반도체층(200)의 노출면(S)과 접하는 제1 전극(170)의 바닥면과 적어도 동일면 상에 위치하거나, 제1 전극(170)의 바닥면보다 상부에 위치할 수 있다. 도 1을 참조하면, 제1 초격자층(220)이 제1 도전형 컨택층(210)과 접하므로, 제1 전극(170)의 바닥면과 동일면 상에 위치할 수 있다.
제1 초격자층(220)은 제1 질화물층(221)과 제2 질화물층(222)의 페어 구조를 복수 개 포함할 수 있다. 실시예에 따라, 제1 질화물층(221)은 Inx1Aly1Ga1 -x1- y1N층(0<x1<y1<1)이고 제2 질화물층(222)은 GaN층일 수 있다.
제1 초격자층(220)은 제1 질화물층(221)과 제2 질화물층(222)의 계면, 또는 제1 초격자층(220)과 접하는 제1 도전형 반도체층(200)과의 계면에서 2차원 전자가스(2-Dimensional Electron Gas, 2DEG)층을 형성할 수 있다.
2차원 전자가스층은 이종 접합 계면에서 격자 부정합에 따른 응력에 의해 압전 분극이 발생함으로써 전계에 의해 형성되는 층이다. 2차원 전자가스층은 높은 전자 이동도 및 포화 전자 속도를 나타내며, 제1 초격자층(220)이 제1 전극(170)의 바닥면과 적어도 동일면 상에 위치하므로, 제1 전극(170)에서 주입된 전류가 상기 제1 초격자층(220)에 의해 제1 도전형 반도체층(200) 내에서 고르게 스프레딩되는 효과를 가져올 수 있다. 즉, 제1 전극(170) 및 제2 전극(180)의 인접부에서만 전류가 흐르는 것이 아니라, 제1 초격자층(220) 주변의 층 전체에 걸쳐서 전류가 고르게 스프레딩될 수 있다. 따라서 전류 주입 효율을 향상시킬 수 있고, 발광소자(100A)의 동작 전압을 낮출 수 있다.
또한, 제1 초격자층(220)은 격자상수를 달리하는 제1 질화물층(221)과 제2 질화물층(222)의 페어 구조를 포함하여, 기판(110)과 제1 도전형 반도체층(200) 간의 격자 부정합에 의해 발생한 관통 전위와 같은 결함의 진행 방향을 측방향으로 휘게 함으로써, 관통 전위가 발광 구조물(150)의 상부를 향해 진행하는 것을 차단할 수 있다.
제1 초격자층(220)의 제1 질화물층(221)이 Inx1Aly1Ga1 -x1- y1N층(0<x1<y1<1)인 경우, Al의 함량 y1은 0.06≤y1≤0.12일 수 있으나 이에 한정하는 것은 아니다. Al의 함량이 너무 높을 경우 Inx1Aly1Ga1 -x1- y1N층을 이루는 입자의 크기가 작아져서 오히려 제2 질화물층(222)과의 격자 부정합에 의한 스트레스가 커질 수 있다. In은 제1 질화물층(221)과 제2 질화물층(222)의 격자상수 차이를 완화하기 위한 것으로, In의 함량 x1은 0.01 내외일 수 있으나 이에 한정하는 것은 아니다.
일 예로서, 제1 초격자층(220)은 18nm 내지 30nm의 두께로 형성될 수 있다. 제1 초격자층(220)을 구성하는 복수 개의 제1 질화물층(221) 각각은 0.08nm 내지 1.4nm의 두께로 형성될 수 있고, 복수 개의 제2 질화물층(222) 각각은 1nm 내지 1.6nm의 두께로 형성될 수 있으나, 이에 한정하지 않는다.
일 예로서, 제1 초격자층(220)은 제1 질화물층(221)과 제2 질화물층(222)의 페어 구조를 10개 내지 20개 포함할 수 있다.
도 2는 제2 실시예에 따른 발광소자의 측단면도이다. 상술한 실시예와 중복되는 내용은 다시 설명하지 않으며 이하에서는 차이점을 중심으로 설명한다.
도 2를 참조하면, 제2 실시예에 따른 발광소자(100B)는 기판(110), 상기 기판(110) 상에 위치하며 제1 도전형 반도체층(200)과 활성층(130) 및 제2 도전형 반도체층(140)을 포함하는 발광 구조물(150), 상기 제1 도전형 반도체층(200) 상의 제1 전극(170). 상기 제2 도전형 반도체층(140) 상의 제2 전극(180), 및 상기 제1 도전형 반도체층(200) 내에 위치하는 제1 초격자층(220)을 포함한다.
제1 도전형 반도체층(200)은 제1 전극(170)이 위치하는 노출면(S)을 갖는 제1 도전형 컨택층(210)을 포함한다. 즉, 제1 도전형 컨택층(210)이란, 제1 전극(170)과 접하는 노출면(S) 및 상기 노출면(S)과 동일면 상에 위치하는 면들로부터 기판(110) 방향으로 소정의 두께를 갖는 층을 의미할 수 있다.
실시예에 따라, 제1 도전형 컨택층(210)은 800nm 내지 1000nm의 두께를 가질 수 있으나 이에 한정되는 것은 아니다.
제1 초격자층(220)은 제1 도전형 반도체층(200) 내에서 제1 도전형 컨택층(210)과 활성층(130) 사이에 위치한다. 제1 실시예와의 차이점은, 제1 초격자층(220)이 제1 도전형 컨택층(210)과 접하지 않고 제1 도전형 컨택층(210)의 상부에 위치한다는 점이다.
일 예로서, 제1 초격자층(220)과 활성층(130) 사이에 위치하는 제1 도전형 반도체층(200) 부분의 두께가 40nm 내지 60nm일 수 있으나, 이에 한정하지 않는다.
제1 초격자층(220)은 제1 도전형 반도체층(200)의 노출면(S)과 접하는 제1 전극(170)의 바닥면과 적어도 동일면 상에 위치하거나, 제1 전극(170)의 바닥면보다 상부에 위치할 수 있다. 도 2를 참조하면, 제1 초격자층(220)이 제1 도전형 컨택층(210)과 접하지 않으므로 초격자층(220)은 제1 전극(170)의 바닥면보다 상부에 위치한다.
제1 초격자층(220)은 제1 질화물층(221)과 제2 질화물층(222)의 페어 구조를 복수 개 포함할 수 있다. 실시예에 따라, 제1 질화물층(221)은 Inx1Aly1Ga1 -x1- y1N층(0<x1<y1<1)이고 제2 질화물층(222)은 GaN층일 수 있다.
실시예에 따르면, 제1 초격자층(220)이 형성하는 2차원 전자가스층에 의해 전자의 이동도가 향상되므로 제1 도전형 반도체층(200)에 전류 스프레딩 효과가 나타나고 발광소자(100B)의 동작 전압도 낮출 수 있다.
도 3은 제3 실시예에 따른 발광소자의 측단면도이다. 상술한 실시예들과 중복되는 내용은 다시 설명하지 않으며, 이하에서는 차이점을 중심으로 설명한다.
도 3을 참조하면, 제3 실시예에 따른 발광소자(100C)는 기판(110), 상기 기판(110) 상에 위치하며 제1 도전형 반도체층(200)과 활성층(130) 및 제2 도전형 반도체층(140)을 포함하는 발광 구조물(150), 상기 제1 도전형 반도체층(200) 상의 제1 전극(170). 상기 제2 도전형 반도체층(140) 상의 제2 전극(180), 및 상기 제1 도전형 반도체층(200) 내에 위치하는 제1 초격자층(220)을 포함한다.
제1 도전형 반도체층(200)은 제1 전극(170)이 위치하는 노출면(S)을 갖는 제1 도전형 컨택층(210)을 포함한다. 즉, 제1 도전형 컨택층(210)이란, 제1 전극(170)과 접하는 노출면(S) 및 상기 노출면(S)과 동일면 상에 위치하는 면들로부터 기판(110) 방향으로 소정의 두께를 갖는 층을 의미할 수 있다.
실시예에 따라, 제1 도전형 컨택층(210)은 800nm 내지 1000nm의 두께를 가질 수 있으나 이에 한정되는 것은 아니다.
제1 초격자층(220)은 제1 도전형 반도체층(200) 내에서 제1 도전형 컨택층(210)과 활성층(130) 사이에 위치한다. 제1 초격자층(220)은 제1 도전형 컨택층(210)과 접하여 위치할 수도 있고, 또는 도 3에 도시된 바와 같이, 제1 도전형 컨택층(210)과 접하지 않고 제1 도전형 컨택층(210)의 상부에 위치할 수도 있다.
제1 초격자층은 제1 도전형 반도체층(200)의 노출면(S)과 접하는 제1 전극(170)의 바닥면과 적어도 동일면 상에 위치하거나, 제1 전극(170)의 바닥면보다 상부에 위치할 수 있다. 일 예로서, 도 3을 참조하면, 제1 초격자층(220)이 제1 도전형 컨택층(210)과 접하지 않으므로 초격자층(220)은 제1 전극(170)의 바닥면보다 상부에 위치한다.
제1 초격자층(220)은 제1 질화물층(221)과 제2 질화물층(222)의 페어 구조를 복수 개 포함할 수 있다. 실시예에 따라, 제1 질화물층(221)은 Inx1Aly1Ga1 -x1- y1N층(0<x1<y1<1)이고 제2 질화물층(222)은 GaN층일 수 있다.
제1 도전형 반도체층(200)은 제1 도전형 컨택층(210) 하부에 위치하는 제2 초격자층(230)을 더 포함할 수 있다.
제2 초격자층(230)은 제3 질화물층(231)과 제4 질화물층(232)의 페어 구조를 복수 개 포함한다. 실시예에 따라, 제3 질화물층(231)은 Aly2Ga1 -y2N(0<y2<1)층이고 제 4 질화물층(232)은 GaN층일 수 있다.
제2 초격자층(230)은 제1 도전형 컨택층(210)과 접할 수도 있고, 접하지 않을 수도 있다.
제1 도전형 반도체층(200)은 기판(110)에 인접하여 위치하는 언도프트 반도체층(240)을 더 포함할 수 있다. 이 경우, 제2 초격자층(230)은 언도프트 반도체층(240)과 제1 도전형 컨택층(210) 사이에 위치할 수 있다. 실시예에 따라, 제2 초격자층(230)이 언도프트 반도체층(240) 내에 위치할 수도 있다.
제2 초격자층(230)은 제1 도전형 반도체층(200)과 기판(110)의 계면에서 발생하는 관통 전위가 발광 구조물(150)의 상부 방향으로 진행하는 것을 차단하는 역할을 한다. 즉, 격자상수를 달리하는 제3 질화물층(231)과 제4 질화물층(232)의 페어 구조를 포함하여, 제1 도전형 반도체층(200)과 기판(110)의 계면에서 발생하는 관통 전위의 진행 방향을 측방향으로 휘게 함으로써, 제2 초격자층(230) 상에 성장되는 반도체층의 결정성 품질을 향상시킬 수 있다.
일 예로서, 제1 초격자층(220)과 제2 초격자층(230)은 1100nm 내지 1500nm 간격으로 이격되어 위치할 수 있으나 이에 한정하지 않는다.
제3 실시예에 따르면, 제2 초격자층(230)에 의해 관통 전위의 밀도를 감소시킬 수 있고, 제1 초격자층(220)에 의해 관통 전위의 밀도 감소는 물론 전류 스프레딩 효과도 가져올 수 있다.
도 4는 제4 실시예에 따른 발광소자의 측단면도이다. 상술한 실시예들과 중복되는 내용은 다시 설명하지 않으며, 이하에서는 차이점을 중심으로 설명한다.
도 4를 참조하면, 제4 실시예에 따른 발광소자(100D)는 기판(110), 상기 기판(110) 상에 위치하며 제1 도전형 반도체층(200)과 활성층(130) 및 제2 도전형 반도체층(140)을 포함하는 발광 구조물(150), 상기 제1 도전형 반도체층(200) 상의 제1 전극(170). 상기 제2 도전형 반도체층(140) 상의 제2 전극(180), 및 상기 제1 도전형 반도체층(200) 내에 위치하는 제1 초격자층(220)을 포함한다.
제1 도전형 반도체층(200)은 제1 전극(170)이 위치하는 노출면(S)을 갖는 제1 도전형 컨택층(210)을 포함한다. 즉, 제1 도전형 컨택층(210)이란, 제1 전극(170)과 접하는 노출면(S) 및 상기 노출면(S)과 동일면 상에 위치하는 면들로부터 기판(110) 방향으로 소정의 두께를 갖는 층을 의미할 수 있다.
실시예에 따라, 제1 도전형 컨택층(210)은 800nm 내지 1000nm의 두께를 가질 수 있으나 이에 한정되는 것은 아니다.
제1 초격자층(220)은 제1 도전형 반도체층(200) 내에서 제1 도전형 컨택층(210)과 활성층(130) 사이에 위치한다. 제1 초격자층(220)은 제1 도전형 컨택층(210)과 접하여 위치할 수도 있고, 또는 도 4에 도시된 바와 같이, 제1 도전형 컨택층(210)과 접하지 않고 제1 도전형 컨택층(210)의 상부에 위치할 수도 있다.
제1 초격자층은 제1 도전형 반도체층(200)의 노출면(S)과 접하는 제1 전극(170)의 바닥면과 적어도 동일면 상에 위치하거나, 제1 전극(170)의 바닥면보다 상부에 위치할 수 있다. 일 예로서, 도 4를 참조하면, 제1 초격자층(220)이 제1 도전형 컨택층(210)과 접하지 않으므로 초격자층(220)은 제1 전극(170)의 바닥면보다 상부에 위치한다.
제1 초격자층(220)은 제1 질화물층(221)과 제2 질화물층(222)의 페어 구조를 복수 개 포함할 수 있다. 실시예에 따라, 제1 질화물층(221)은 Inx1Aly1Ga1 -x1- y1N층(0<x1<y1<1)이고 제2 질화물층(222)은 GaN층일 수 있다.
발광 구조물(150)은 제1 도전형 반도체층(200)과 활성층(130) 사이에 응력 완화층(190)을 더 포함할 수 있다.
응력 완화층(190)은 제1 도전형 반도체층(200)과 In을 포함하는 활성층(130) 사이의 격자상수 부정합에 의해 발생할 수 있는 응력을 완화하기 위하여 삽입되는 층이다.
일 예로서, 응력 완화층(190)은 InGaN층과 GaN층의 페어 구조를 복수 개 포함하는 초격자층일 수 있으나 이에 한정하지 않는다.
도 5는 제5 실시예에 따른 발광소자의 측단면도이다. 상술한 실시예들과 중복되는 내용은 다시 설명하지 않으며, 이하에서는 차이점을 중심으로 설명한다.
도 5를 참조하면, 제5 실시예에 따른 발광소자(100D)는 기판(110), 상기 기판(110) 상에 위치하며 제1 도전형 반도체층(200)과 활성층(130) 및 제2 도전형 반도체층(140)을 포함하는 발광 구조물(150), 상기 제1 도전형 반도체층(200) 상의 제1 전극(170). 상기 제2 도전형 반도체층(140) 상의 제2 전극(180), 및 상기 제1 도전형 반도체층(200) 내에 위치하는 제1 초격자층(220)을 포함한다.
제1 도전형 반도체층(200)은 제1 전극(170)이 위치하는 노출면(S)을 갖는 제1 도전형 컨택층(210)을 포함한다. 즉, 제1 도전형 컨택층(210)이란, 제1 전극(170)과 접하는 노출면(S) 및 상기 노출면(S)과 동일면 상에 위치하는 면들로부터 기판(110) 방향으로 소정의 두께를 갖는 층을 의미할 수 있다.
실시예에 따라, 제1 도전형 컨택층(210)은 800nm 내지 1000nm의 두께를 가질 수 있으나 이에 한정되는 것은 아니다.
제1 초격자층(220)은 제1 도전형 반도체층(200) 내에서 제1 도전형 컨택층(210)과 활성층(130) 사이에 위치한다. 제1 초격자층(220)은 제1 도전형 컨택층(210)과 접하여 위치할 수도 있고, 또는 도 5에 도시된 바와 같이, 제1 도전형 컨택층(210)과 접하지 않고 제1 도전형 컨택층(210)의 상부에 위치할 수도 있다.
제1 초격자층은 제1 도전형 반도체층(200)의 노출면(S)과 접하는 제1 전극(170)의 바닥면과 적어도 동일면 상에 위치하거나, 제1 전극(170)의 바닥면보다 상부에 위치할 수 있다. 일 예로서, 도 5를 참조하면, 제1 초격자층(220)이 제1 도전형 컨택층(210)과 접하지 않으므로 초격자층(220)은 제1 전극(170)의 바닥면보다 상부에 위치한다.
제1 초격자층(220)은 제1 질화물층(221)과 제2 질화물층(222)의 페어 구조를 복수 개 포함할 수 있다. 실시예에 따라, 제1 질화물층(221)은 Inx1Aly1Ga1 -x1- y1N층(0<x1<y1<1)이고 제2 질화물층(222)은 GaN층일 수 있다.
제1 도전형 반도체층(200)은 제1 도전형 컨택층(210) 하부에 위치하는 제2 초격자층(230)을 더 포함할 수 있다.
제2 초격자층(230)은 제3 질화물층(231)과 제4 질화물층(232)의 페어 구조를 복수 개 포함한다. 실시예에 따라, 제3 질화물층(231)은 Aly2Ga1 -y2N(0<y2<1)층이고 제 4 질화물층(232)은 GaN층일 수 있다.
제2 초격자층(230)은 제1 도전형 컨택층(210)과 접할 수도 있고, 접하지 않을 수도 있다.
제1 도전형 반도체층(200)은 기판(110)에 인접하여 위치하는 언도프트 반도체층(240)을 더 포함할 수 있다. 이 경우, 제2 초격자층(230)은 언도프트 반도체층(240)과 제1 도전형 컨택층(210) 사이에 위치할 수 있다. 실시예에 따라, 제2 초격자층(230)이 언도프트 반도체층(240) 내에 위치할 수도 있다.
제2 초격자층(230)은 제1 도전형 반도체층(200)과 기판(110)의 계면에서 발생하는 관통 전위가 발광 구조물(150)의 상부 방향으로 진행하는 것을 차단하는 역할을 한다. 즉, 격자상수를 달리하는 제3 질화물층(231)과 제4 질화물층(232)의 페어 구조를 포함하여, 제1 도전형 반도체층(200)과 기판(110)의 계면에서 발생하는 관통 전위의 진행 방향을 측방향으로 휘게 함으로써, 제2 초격자층(230) 상에 성장되는 반도체층의 결정성 품질을 향상시킬 수 있다.
일 예로서, 제1 초격자층(220)과 제2 초격자층(230)은 110nm 내지 1500nm 간격으로 이격되어 위치할 수 있으나 이에 한정하지 않는다.
발광 구조물(150)은 제1 도전형 반도체층(200)과 활성층(130) 사이에 응력 완화층(190)을 더 포함할 수 있다.
응력 완화층(190)은 제1 도전형 반도체층(200)과 In을 포함하는 활성층(130) 사이의 격자상수 부정합에 의해 발생할 수 있는 응력을 완화하기 위하여 삽입되는 층이다.
일 예로서, 응력 완화층(190)은 InGaN층과 GaN층의 페어 구조를 복수 개 포함하는 초격자층일 수 있으나 이에 한정하지 않는다.
도 6은 제6 실시예에 따른 발광소자의 측단면도이다. 상술한 실시예들과 중복되는 내용은 다시 설명하지 않으며, 이하에서는 차이점을 중심으로 설명한다.
도 6을 참조하면, 제6 실시예에 따른 발광소자(100F)는 기판(110), 상기 기판 상에 위치하며 제1 도전형 반도체층(300)과 활성층(130) 및 제2 도전형 반도체층(140)을 포함하는 발광 구조물(150), 상기 제1 도전형 반도체층(200) 상의 제1 전극(170). 상기 제2 도전형 반도체층(140) 상의 제2 전극(180), 및 상기 제1 도전형 반도체층(300) 내에 위치하는 제1 초격자층(340)을 포함한다.
제1 전극(170)은 제2 도전형 반도체층(140)과 활성층(130)의 적어도 일부가 선택적으로 식각되어 노출된 제1 도전형 반도체층(300)의 노출면(S) 상에 위치한다.
제1 도전형 반도체층(300)은 일부에 상기 노출면(S)을 갖는 제1층(310), 활성층(130)에 인접한 제2층(320), 상기 제1층(310)과 제2층(320) 사이에 위치하는 제3층(330)을 포함하고, 제3층(330) 내에 제1 초격자층(340)이 위치한다.
다시 말하면, 상기 제1층(310)은 상면이 선택적 식각에 의해 노출된 노출면(S) 및 상기 노출면(S)과 동일면 상에 위치하는 면들로 이루어지고 하면이 기판(110)에 인접한 층을 의미하며, 상기 제2층(320)은 활성층(320)과 가장 인접한 면에서부터 기판(110) 방향으로 소정의 두께를 갖는 층을 의미하고, 상기 제3층(330)은 하면 및 상면이 제1층(310) 및 제2층(320)과 각각 접하면서 소정의 두께를 갖는 층을 의미한다.
제1 초격자층(340)은 제3층(330) 내에 위치하며, 실시예에 따라 제1층(310)과 접하여 위치할 수도 있고, 제1층(310)과 접하지 않고 제1층(310)의 상부에 위치할 수도 있다.
제1 초격자층(340)의 구체적인 내용에 대해서는 상술한 바와 같으므로 자세한 설명은 생략한다.
도 6에 도시하지는 않았으나, 상술한 실시예들과 관련해 설명한 바와 같이, 제1 도전형 반도체층(300)은 제1층(310) 내에 제2 초격자층(미도시)을 포함할 수 있다. 또는, 제1 도전형 반도체층(300)과 활성층(150) 사이에 응력 완화층(미도시)이 위치할 수도 있다. 제2 초격자층과 응력 완화층의 구체적인 내용에 대해서는 상술한 바와 같으므로 자세한 설명은 생략한다.
도 7 내지 도 9는 일실시예에 따른 발광소자의 제조 방법을 도시한 도면이다. 이하에서는 도 7 내지 도 9를 참조하여 상술한 제3 실시예에 따른 발광소자의 제조 과정을 예로 들어 설명한다.
먼저 도 7을 참조하면, 기판(110) 상에 버퍼층(120)을 성장시킨 후 제1 도전형 반도체층(200)을 성장시킨다. 도 7은 제1 도전형 반도체층(200) 중에서 제2 초격자층(230)까지 성장시킨 단계를 도시한 것이다.
제1 도전형 반도체층(200)을 포함한 발광 구조물(150)은 예를 들어, 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 등의 방법을 이용하여 성장할 수 있으나, 이에 대해 한정하지 않는다.
제2 초격자층(230)은 기판(110)과 제1 도전형 반도체층(200) 사이의 격자상수 부정합에 의해 발생한 관통 전위(D)가 상부 방향으로 진행하는 것을 차단하는 역할을 한다. 도시된 바와 같이, 제2 초격자층(230)에서 관통 전위(D)의 진행 방향이 측방향으로 휘는 것을 확인할 수 있다.
제2 초격자층(230)은 제3 질화물층(231)과 제4 질화물층(232)의 페어 구조를 복수 개 포함하며, 실시예에 따라 제3 질화물층(231)로서 Aly2Ga1 -y2N(0<y2<1)층을 적층하고 제 4 질화물층(232)으로서 GaN층을 적층할 수 있다. 제3 질화물층(231)을 적층할 때, Al의 함량이 과도할 경우 제3 질화물층(231)과 제4 질화물층(232)의 격자상수 차이가 과도하게 커져서 그 계면에서 오히려 관통 전위가 발생할 수 있으므로 Al의 함량을 적절히 조절하여 적층한다.
그리고, 도 8을 참조하면, 제1 도전형 반도체층(200) 중에서 제1 초격자층(220)까지 성장시킨 단계가 도시되어 있다.
제2 초격자층(230)에 의해 관통 전위(D)의 일부가 차단되었기 때문에 제2 초격자층(230) 상부에 위치하는 제1 도전형 반도체층(200) 부분에서의 관통 전위(D) 밀도가 감소된다.
제1 초격자층(220)은 제1 질화물층(221)과 제2 질화물층(222)의 페어 구조를 복수 개 포함할 수 있으며, 실시예에 따라 제1 질화물층(221)으로서 Inx1Aly1Ga1 -x1-y1N층(0<x1<y1<1)을 적층하고 제2 질화물층(222)으로서 GaN층을 적층할 수 있다.
그리고, 도 9를 참조하면, 제1 초격자층(220) 상에 나머지 제1 도전형 반도체층(200)을 성장시키고, 뒤이어 활성층(130)을 성장시킨다. 활성층(130)은 트리메틸 갈륨 가스(TMGa), 암모니아 가스(NH3), 질소 가스(N2), 및 트리메틸 인듐 가스(TMIn)를 주입하여 다중 양자 우물 구조를 형성될 수 있으나 이에 한정되는 것은 아니다. 그리고, 활성층(130) 상에 제2 도전형 반도체층(140)을 성장시킨다.
그 후, 제2 도전형 반도체층(140)과 활성층(130) 및 제1 도전형 반도체층(200)을 선택적으로 식각하여 노출된 제1 도전형 반도체층(200) 상에 제1 전극(170)을 형성하고, 제2 도전형 반도체층(140) 상에 제2 전극(180)을 형성한다.
제1 전극(170) 형성시 제1 도전형 반도체층(200)은 제1 초격자층(220) 부분까지 선택적 식각이 이루어져야 한다. 즉, 제1 전극(170)으로부터 주입된 전류의 스프레딩 효과를 얻기 위해서는 제1 초격자층(220)의 높이가 제1 전극(170)이 위치하는 제1 도전형 반도체층(200)의 노출면(S)보다 높게 위치해야 하므로, 적어도 제1 초격자층(220) 부분까지 제1 도전형 반도체층(200)의 식각이 이루어져야 한다.
상술한 발광소자의 제조 방법을 일 예에 불과하며, 실시예에 따라 구체적인 제조 과정의 순서나 방법은 달라질 수 있다.
도 10은 제1 초격자층의 제1 질화물층에 In이 포함되지 않은 경우(a)와 제1 질화물층에 In이 포함된 경우(b), 전자와 정공의 재결합율에 따른 내부양자효율을 비교하여 나타낸 그래프이다.
도 10을 참조하면, 제1 질화물층에 In이 포함되지 않은 경우(a)보다 제1 질화물층에 In이 포함된 경우(b)가, 제1 질화물층과 제2 질화물층 사이의 격자 부정합에 의한 응력이 완화되어 내부양자효율이 향상된 것을 확인할 수 있다. (a)의 경우보다 (b)의 경우 내부양자효율이 약 39% 향상되었다.
도 11은 실시예들에 따른 발광소자를 포함한 발광소자 패키지의 일실시예를 도시한 도면이다.
일실시예에 따른 발광소자 패키지(400)는 몸체(410)와, 상기 몸체(410)에 설치된 제1 리드 프레임(421) 및 제2 리드 프레임(422)과, 상기 몸체(410)에 설치되어 상기 제1 리드 프레임(421) 및 제2 리드 프레임(422)과 전기적으로 연결되는 상술한 실시예들에 따른 발광소자(100)와, 상기 캐비티에 형성된 몰딩부(440)를 포함한다. 상기 몸체(410)에는 캐비티가 형성될 수 있다.
상기 몸체(410)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있다. 상기 몸체(410)가 금속 재질 등 도전성 물질로 이루어지면, 도시되지는 않았으나 상기 몸체(410)의 표면에 절연층이 코팅되어 상기 제1,2 리드 프레임(421, 422) 간의 전기적 단락을 방지할 수 있다.
상기 제1 리드 프레임(421) 및 제2 리드 프레임(422)은 서로 전기적으로 분리되며, 상기 발광소자(100)에 전류를 공급한다. 또한, 상기 제1 리드 프레임(421) 및 제2 리드 프레임(422)은 상기 발광소자(100)에서 발생된 광을 반사시켜 광 효율을 증가시킬 수 있으며, 상기 발광소자(100)에서 발생된 열을 외부로 배출시킬 수도 있다.
상기 발광소자(100)는 상기 몸체(410) 상에 설치되거나 상기 제1 리드 프레임(421) 또는 제2 리드 프레임(422) 상에 설치될 수 있다. 본 실시예에서는 제1 리드 프레임(421)과 발광소자(100)가 직접 통전되고, 제2 리드 프레임(422)과 상기 발광소자(100)는 와이어(430)를 통하여 연결되어 있다. 발광소자(100)는 와이어 본딩 방식 외에 플립칩 방식 또는 다이 본딩 방식 등에 의하여 리드 프레임(421, 422)과 연결될 수 있다.
상기 몰딩부(440)는 상기 발광소자(100)를 포위하여 보호할 수 있다. 또한, 상기 몰딩부(440) 상에는 형광체(450)가 포함되어, 상기 발광소자(100)로부터 방출되는 빛의 파장을 변화시킬 수 있다.
형광체(450)는 가넷(Garnet)계 형광체, 실리케이트(Silicate)계 형광체, 니트라이드(Nitride)계 형광체, 또는 옥시니트라이드(Oxynitride)계 형광체를 포함할 수 있다.
예를 들어, 상기 가넷계 형광체는 YAG(Y3Al5O12:Ce3 +) 또는 TAG(Tb3Al5O12:Ce3 +)일 수 있고, 상기 실리케이트계 형광체는 (Sr,Ba,Mg,Ca)2SiO4:Eu2 +일 수 있고, 상기 니트라이드계 형광체는 SiN을 포함하는 CaAlSiN3:Eu2 +일 수 있고, 상기 옥시니트라이드계 형광체는 SiON을 포함하는 Si6 - xAlxOxN8 -x:Eu2 +(0<x<6)일 수 있다.
상기 발광소자(100)에서 방출된 제1 파장 영역의 광이 상기 형광체(450)에 의하여 여기되어 제2 파장 영역의 광으로 변환되고, 상기 제2 파장 영역의 광은 렌즈(미도시)를 통과하면서 광경로가 변경될 수 있다.
실시예에 따른 발광소자 패키지는 복수 개가 기판 상에 어레이되며, 상기 발광소자 패키지의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광소자 패키지, 기판, 광학 부재는 라이트 유닛으로 기능할 수 있다. 또 다른 실시 예는 상술한 실시 예들에 기재된 반도체 발광소자 또는 발광소자 패키지를 포함하는 표시 장치, 지시 장치, 조명 시스템으로 구현될 수 있으며, 예를 들어, 조명 시스템은 램프, 가로등을 포함할 수 있다.
이하에서는 상술한 발광소자 또는 발광소자 패키지가 배치된 조명 시스템의 일실시예로서, 헤드램프와 백라이트 유닛을 설명한다.
도 12는 실시예들에 따른 발광소자가 배치된 헤드램프의 일실시예를 도시한 도면이다.
도 12를 참조하면, 실시예들에 따른 발광소자가 배치된 발광 모듈(710)에서 방출된 빛이 리플렉터(720)와 쉐이드(730)에서 반사된 후 렌즈(740)를 투과하여 차체 전방을 향할 수 있다.
상기 발광 모듈(710)은 회로기판 상에 발광소자가 복수 개로 탑재될 수 있으며, 이에 대해 한정하지 않는다.
도 13은 실시예에 따른 발광소자 패키지가 배치된 표시장치의 일실시예를 도시한 도면이다.
도 13을 참조하면, 실시예에 따른 표시장치(800)는 발광 모듈(830, 835)과, 바텀 커버(810) 상의 반사판(820)과, 상기 반사판(820)의 전방에 배치되며 상기 발광 모듈에서 방출되는 빛을 표시장치 전방으로 가이드하는 도광판(840)과, 상기 도광판(840)의 전방에 배치되는 제1 프리즘시트(850)와 제2 프리즘시트(860)와, 상기 제2 프리즘시트(860)의 전방에 배치되는 패널(870)과 상기 패널(870)의 전반에 배치되는 컬러필터(880)를 포함하여 이루어진다.
발광 모듈은 회로 기판(830) 상의 상술한 발광소자 패키지(835)를 포함하여 이루어진다. 여기서, 회로 기판(830)은 PCB 등이 사용될 수 있고, 발광소자 패키지(835)는 도 11에서 설명한 바와 같다.
상기 바텀 커버(810)는 표시 장치(800) 내의 구성 요소들을 수납할 수 있다. 상기 반사판(820)은 본 도면처럼 별도의 구성요소로 마련될 수도 있고, 상기 도광판(840)의 후면이나, 상기 바텀 커버(810)의 전면에 반사도가 높은 물질로 코팅되는 형태로 마련되는 것도 가능하다.
여기서, 반사판(820)은 반사율이 높고 초박형으로 사용 가능한 소재를 사용할 수 있고, 폴리에틸렌 테레프탈레이트(PolyEthylene Terephtalate; PET)를 사용할 수 있다.
도광판(840)은 발광소자 패키지 모듈에서 방출되는 빛을 산란시켜 그 빛이 액정 표시 장치의 화면 전영역에 걸쳐 균일하게 분포되도록 한다. 따라서, 도광판(840)은 굴절률과 투과율이 좋은 재료로 이루어지는데, 폴리메틸메타크릴레이트(PolyMethylMethAcrylate; PMMA), 폴리카보네이트(PolyCarbonate; PC), 또는 폴리에틸렌(PolyEthylene; PE) 등으로 형성될 수 있다. 그리고, 도광판이 생략되어 반사시트(820) 위의 공간에서 빛이 전달되는 에어 가이드 방식도 가능하다.
상기 제1 프리즘 시트(850)는 지지필름의 일면에, 투광성이면서 탄성을 갖는 중합체 재료로 형성되는데, 상기 중합체는 복수 개의 입체구조가 반복적으로 형성된 프리즘층을 가질 수 있다. 여기서, 상기 복수 개의 패턴은 도시된 바와 같이 마루와 골이 반복적으로 스트라이프 타입으로 구비될 수 있다.
상기 제2 프리즘 시트(860)에서 지지필름 일면의 마루와 골의 방향은, 상기 제1 프리즘 시트(850) 내의 지지필름 일면의 마루와 골의 방향과 수직할 수 있다. 이는 발광 모듈과 반사시트로부터 전달된 빛을 상기 패널(870)의 전방향으로 고르게 분산하기 위함이다.
본 실시예에서 상기 제1 프리즘시트(850)과 제2 프리즘시트(860)가 광학시트를 이루는데, 상기 광학시트는 다른 조합 예를 들어, 마이크로 렌즈 어레이로 이루어지거나 확산시트와 마이크로 렌즈 어레이의 조합 또는 하나의 프리즘 시트와 마이크로 렌즈 어레이의 조합 등으로 이루어질 수 있다.
상기 패널(870)은 액정 표시 패널(Liquid crystal display)가 배치될 수 있는데, 액정 표시 패널(860) 외에 광원을 필요로 하는 다른 종류의 디스플레이 장치가 구비될 수 있다.
상기 패널(870)은, 유리 바디 사이에 액정이 위치하고 빛의 편광성을 이용하기 위해 편광판을 양 유리바디에 올린 상태로 되어있다. 여기서, 액정은 액체와 고체의 중간적인 특성을 가지는데, 액체처럼 유동성을 갖는 유기분자인 액정이 결정처럼 규칙적으로 배열된 상태를 갖는 것으로, 상기 분자 배열이 외부 전계에 의해 변화되는 성질을 이용하여 화상을 표시한다.
표시장치에 사용되는 액정 표시 패널은, 액티브 매트릭스(Active Matrix) 방식으로서, 각 화소에 공급되는 전압을 조절하는 스위치로서 트랜지스터를 사용한다.
상기 패널(870)의 전면에는 컬러 필터(880)가 구비되어 상기 패널(870)에서 투사된 빛을, 각각의 화소마다 적색과 녹색 및 청색의 빛만을 투과하므로 화상을 표현할 수 있다.
이상과 같이 실시예는 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100, 100A~100F: 발광소자 110: 기판
120: 버퍼층 200, 300: 제1 도전형 반도체층
220, 340: 제1 초격자층 230: 제2 초격자층
130: 활성층 140: 제2 도전형 반도체층
150: 발광 구조물 160: 투명 전극층
170: 제1 전극 180: 제2 전극
410: 패키지 몸체 421, 422: 제1,2 리드 프레임
430: 와이어 440: 몰딩부
450: 형광체 710: 발광 모듈
720: 리플렉터 730: 쉐이드
800: 표시장치 810: 바텀 커버
820: 반사판 840: 도광판
850: 제1 프리즘시트 860: 제2 프리즘시트
870: 패널 880: 컬러필터

Claims (19)

  1. 기판;
    상기 기판 상에 위치하며 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물;
    상기 제2 도전형 반도체층과 활성층의 적어도 일부가 선택적으로 식각되어 노출된 제1 도전형 반도체층 상에 위치하는 제1 전극;
    상기 제2 도전형 반도체층 상에 위치하는 제2 전극; 및
    상기 제1 도전형 반도체층 내에 위치하는 제1 초격자층;을 포함하고,
    상기 제1 도전형 반도체층은 상기 제1 전극이 위치하는 노출면을 갖는 제1 도전형 컨택층을 포함하고, 상기 제1 초격자층은 상기 제1 도전형 컨택층과 상기 활성층 사이에 위치하는 발광소자.
  2. 제 1 항에 있어서,
    상기 제1 초격자층은 상기 제1 도전형 컨택층과 접하여 위치하는 발광소자.
  3. 제 1 항에 있어서,
    상기 제1 초격자층은 Inx1Aly1Ga1 -x1- y1N층(0<x1<y1<1)과 GaN층의 페어 구조를 복수 개 포함하는 발광소자.
  4. 제 3 항에 있어서,
    상기 제1 초격자층은 Inx1Aly1Ga1 -x1- y1N층과 GaN층의 계면에서 2차원 전자가스(2DEG)층을 형성하는 발광소자.
  5. 제 1 항에 있어서,
    상기 제1 초격자층은 18nm 내지 30nm의 두께로 형성된 발광소자.
  6. 제 3 항에 있어서,
    상기 Inx1Aly1Ga1 -x1- y1N층 각각은 0.8nm 내지 1.4nm로 형성된 발광소자.
  7. 제 3 항에 있어서,
    상기 GaN층 각각은 1nm 내지 1.6nm로 형성된 발광소자.
  8. 제 3 항에 있어서,
    상기 Inx1Aly1Ga1 -x1- y1N층의 Al 함량 y1은 0.06≤y1≤0.12인 발광소자.
  9. 제 1 항에 있어서,
    상기 제1 초격자층은 상기 제1 전극의 바닥면과 적어도 동일면 상에 위치하거나, 또는 상기 제1 전극의 바닥면보다 상부에 위치하는 발광소자.
  10. 제 3 항에 있어서,
    상기 제1 초격자층은 상기 Inx1Aly1Ga1 -x1- y1N층(0≤x<y≤1)과 GaN층의 페어 구조를 10개 내지 20개 포함하는 발광소자.
  11. 제 1 항에 있어서,
    상기 제1 초격자층과 상기 활성층 사이에 위치하는 제1 도전형 반도체층의 두께가 40nm 내지 60nm인 발광소자.
  12. 제 1 항에 있어서,
    상기 제1 도전형 반도체층은 상기 제1 도전형 컨택층 하부에 위치하는 제2 초격자층을 더 포함하는 발광소자.
  13. 제 12 항에 있어서,
    상기 제1 도전형 반도체층은 상기 기판과 인접하여 위치하는 언도프트 반도체층을 더 포함하고, 상기 제2 초격자층은 상기 언도프트 반도체층과 상기 제1 도전형 컨택층 사이에 위치하는 발광소자.
  14. 제 12 항에 있어서,
    상기 제2 초격자층은 Aly2Ga1 -y2N(0<y2<1)층과 GaN층의 페어 구조를 복수 개 포함하는 발광소자.
  15. 제 12 항에 있어서,
    상기 제1 초격자층과 상기 제2 초격자층은 1100nm 내지 1500nm 이격된 발광소자.
  16. 제 1 항에 있어서,
    상기 기판과 상기 제1 도전형 반도체층 사이에 버퍼층이 위치하는 발광소자.
  17. 제 1 항에 있어서,
    상기 제1 도전형 반도체층과 상기 활성층 사이에 응력 완화층을 더 포함하는 발광소자.
  18. 제 17 항에 있어서,
    상기 응력 완화층은 InGaN층과 GaN층의 페어 구조를 복수 개 포함하는 발광소자.
  19. 기판;
    상기 기판 상에 위치하며 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물;
    상기 제2 도전형 반도체층과 활성층의 적어도 일부가 선택적으로 식각되어 노출된 제1 도전형 반도체층의 노출면 상에 위치하는 제1 전극;
    상기 제2 도전형 반도체층 상에 위치하는 제2 전극; 및
    상기 제1 도전형 반도체층 내에 위치하는 전류 스프레딩층;을 포함하고,
    상기 제1 도전형 반도체층은 일부에 상기 노출면을 갖는 제1층, 상기 활성층에 인접한 제2층, 상기 제1층과 상기 제2층 사이에 위치하는 제3층을 포함하고, 상기 전류 스프레딩층은 상기 제3층 내에 위치하는 발광소자.
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