KR102050053B1 - 발광소자 - Google Patents

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KR102050053B1
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Abstract

실시예에 따른 발광소자는 제1 도전형 반도체층; 제2 도전형 반도체층; 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 위치하며, 상기 제2 도전형 반도체층과의 계면에 복수 개의 리세스(recess)를 갖는 활성층;을 포함하고, 상기 제2 도전형 반도체층은 제2 도전형 도펀트로 도핑되며 상기 활성층에 인접하여 위치하는 전자 차단층을 포함하고, 상기 전자 차단층은 제2 도전형 도펀트의 도핑 농도를 서로 달리하는 복수 개의 층으로 이루어지고, 상기 복수 개의 층 중 적어도 일부의 층이 상기 활성층의 리세스 내에 위치한다.

Description

발광소자{LIGHT EMITTING DEVICE}
실시예는 발광소자에 관한 것이다.
반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경친화성의 장점을 가진다.
따라서, 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등에까지 응용이 확대되고 있다.
도 1은 종래의 발광소자를 간략히 도시한 측단면도이다.
도 1을 참조하면, 종래의 발광소자(1)는 사파이어 기판(10) 상에 n-GaN층(12), 활성층(14) 및 p-GaN층(16)이 위치하며, n-GaN층(12)에서 주입된 전자와 p-GaN층(16)에서 주입된 정공이 활성층(14)에서 재결합함으로써 빛을 방출한다. 활성층(14)에는 격자의 크기가 큰 In을 많이 함유하고 있기 때문에 격자 부정합 등에 의한 V-피트(P)와 같은 결함이 존재한다.
한편, 전자는 정공에 비하여 이동도가 뛰어나기 때문에 활성층(14)에서 정공과 결합되지 못하고 p-GaN층(16)으로 오버플로우되는 것을 방지하기 위하여 밴드갭이 큰 전자 차단층(16a)을 삽입하는 것이 일반적이다. 이때, 활성층(14)으로의 정공의 주입 효율을 향상시키기 위하여 전자 차단층(16a)에 Mg를 도핑하는데, Mg가 특히 V-피트(P)로 몰리면서 활성층(14) 내부로 확산되어 발광소자(1)의 광도가 저하되고 누설 전류의 원인이 되는 문제가 발생한다.
실시예는 발광소자의 발광 효율을 향상시키고자 한다.
실시예에 따른 발광소자는 제1 도전형 반도체층; 제2 도전형 반도체층; 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 위치하며, 상기 제2 도전형 반도체층과의 계면에 복수 개의 리세스(recess)를 갖는 활성층;을 포함하고, 상기 제2 도전형 반도체층은 제2 도전형 도펀트로 도핑되며 상기 활성층에 인접하여 위치하는 전자 차단층을 포함하고, 상기 전자 차단층은 제2 도전형 도펀트의 도핑 농도를 서로 달리하는 복수 개의 층으로 이루어지고, 상기 복수 개의 층 중 적어도 일부의 층이 상기 활성층의 리세스 내에 위치한다.
상기 전자 차단층을 이루는 복수 개의 층은 Al의 함량이 서로 다를 수 있다.
상기 활성층의 리세스는 상기 제1 도전형 반도체층에 가장 인접한 바닥부를 포함하고, 상기 리세스 내에 위치하는 전자 차단층은 상기 바닥부에서 멀어질수록 제2 도전형 도펀트의 도핑 농도가 증가할 수 있다.
상기 활성층의 리세스는 상기 제1 도전형 반도체층에 가장 인접한 바닥부를 포함하고, 상기 리세스 내에 위치하는 전자 차단층은 상기 바닥부에서 멀어질수록 Al의 함량이 증가할 수 있다.
상기 활성층의 복수 개의 리세스 중 적어도 일부는 크기가 서로 다를 수 있다.
상기 전자 차단층은 상기 활성층에서 멀어지는 방향으로 적층된 제1층, 제2층 및 제3층을 포함하고, 상기 제1층에서 상기 제3층으로 갈수록 제2 도전형 도펀트의 도핑 농도가 증가할 수 있다.
상기 전자 차단층은 상기 활성층에서 멀어지는 방향으로 적층된 제1층, 제2층 및 제3층을 포함하고, 상기 제1층에서 상기 제3층으로 갈수록 Al의 함량이 증가할 수 있다.
상기 전자 차단층은 상기 활성층에서 멀어지는 방향으로 적층된 제1층, 제2층, 제3층, 제4층 및 제5층을 포함할 수 있다.
상기 전자 차단층은 상기 제1층에서 상기 제3층으로 갈수록 제2 도전형 도펀트의 도핑 농도가 증가하고, 상기 제3층에서 상기 제5층으로 갈수록 제2 도전형 도펀트의 도핑 농도가 감소할 수 있다.
상기 전자 차단층은 상기 제1층에서 상기 제3층으로 갈수록 Al의 함량이 증가하고, 상기 제3층에서 상기 제5층으로 갈수록 Al의 함량이 감소할 수 있다.
상기 활성층의 리세스 내에 위치하는 전자 차단층을 이루는 층들의 적어도 일부는 리세스를 가질 수 있다.
상기 활성층의 리세스 및 상기 전자 차단층의 리세스는 바닥부 및 벽부를 포함하고, 상기 활성층에서 멀어지는 방향으로 갈수록 리세스의 벽부의 경사도가 완만해질 수 있다.
상기 제3층은 상기 제4층과의 계면이 플랫할 수 있다.
실시예에 따르면 정공의 주입 효율이 개선되고 발광소자의 발광 효율을 향상시킬 수 있다.
실시예에 따르면, 특히 장파장 영역에서 광도가 저하되는 현상을 개선할 수 있다.
도 1은 종래의 발광소자를 간략히 도시한 측단면도.
도 2는 실시예에 따른 발광소자의 측단면도.
도 3은 도 2의 활성층 및 전자 차단층의 일 예시를 확대하여 나타낸 측단면도.
도 4는 도 2의 활성층 및 전자 차단층의 다른 예시를 확대하여 나타낸 측단면도.
도 5는 상술한 전자 차단층이 적용된 수평형 구조의 발광소자의 일 예시를 나타낸 도면.
도 6은 상술한 전자 차단층이 적용된 수직형 구조의 발광소자의 일 예시를 나타낸 도면.
도 7 내지 도 9는 발광소자의 제작 과정의 일실시예를 간략히 도시한 도면.
도 10은 실시예에 따른 발광소자의 파장에 따른 광도를 종래의 경우와 비교하여 나타낸 그래프.
도 11은 실시예들에 따른 발광소자를 포함한 발광소자 패키지의 일실시예를 도시한 도면.
도 12는 실시예들에 따른 발광소자 또는 발광소자 패키지가 배치된 헤드램프의 일실시예를 도시한 도면.
도 13은 실시예에 따른 발광소자 패키지가 배치된 표시장치의 일실시예를 도시한 도면.
이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
본 발명에 따른 실시예의 설명에 있어서, 각 element의 " 상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 “상(위) 또는 하(아래)(on or under)”으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 2는 실시예에 따른 발광소자의 측단면도이다.
도 2를 참조하면, 실시예에 따른 발광소자(100)는 제1 도전형 반도체층(122), 제2 도전형 반도체층(126), 및 상기 제1 도전형 반도체층(122)과 제2 도전형 반도체층(126) 사이의 활성층(124)을 포함한다.
제1 도전형 반도체층(122)과 활성층(124) 및 제2 도전형 반도체층(126)을 합하여 발광 구조물(120)이라 칭할 수 있다.
발광소자(100)는 복수의 화합물 반도체층, 예를 들어 3족-5족 또는 2족-6족 원소의 반도체층을 이용한 LED(Light Emitting Diode)를 포함하며, LED는 청색, 녹색 또는 적색 등과 같은 광을 방출하는 유색 LED이거나, 백색 LED 또는 UV LED일 수 있다. LED의 방출 광은 다양한 반도체를 이용하여 구현될 수 있으며, 이에 대해 한정하지는 않는다.
발광 구조물(120)은 예를 들어, 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 등의 방법을 이용하여 형성될 수 있으며, 이에 대해 한정하지는 않는다.
발광 구조물(120)은 기판(110)에 의해 지지되며, 기판(110)은 발광 구조물(120)의 성장 기판일 수 있다.
기판(110)은 반도체 물질 성장에 적합한 재료, 열전도성이 뛰어난 물질로 형성될 수 있다. 기판(110)은 예를 들어, 사파이어(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge, and Ga203 중 적어도 하나를 사용할 수 있다. 기판(110)에 대해 습식세척을 하여 표면의 불순물을 제거할 수 있다.
발광 구조물(120)과 기판(110) 사이에는 버퍼층(115)이 위치할 수 있다. 버퍼층(115)은 발광 구조물(120)과 기판(110)의 재료의 격자 부정합 및 열팽창 계수의 차이를 완화하기 위한 것이다. 버퍼층(115)의 재료는 3족-5족 화합물 반도체, 예컨대, GaN, InN, AlN, InGaN, InAlGaN, AlInN 중 적어도 하나로 형성될 수 있다.
기판(110)과 제1 도전형 반도체층(122) 사이에 언도프트 반도체층(미도시)이 위치할 수도 있다. 언도프트 반도체층은 제1 도전형 반도체층(122)의 결정성 향상을 위해 형성되는 층으로, 제1 도전형 도펀트가 도핑되지 않아 제1 도전형 반도체층에 비해 낮은 전기전도성을 갖는 것을 제외하고는 상기 제1 도전형 반도체층(122)과 같을 수 있다.
제1 도전형 반도체층(122)은 반도체 화합물로 형성될 수 있으며, 예를 들어 3족-5족 또는 2족-6족 등의 화합물 반도체로 형성될 수 있다. 또한 제1 도전형 도펀트가 도핑될 수 있다. 상기 제1 도전형 반도체층(122)이 n형 반도체층인 경우, 상기 제1 도전형 도펀트는 n형 도펀트로서 Si, Ge, Sn, Se, Te 등을 포함할 수 있으나 이에 한정되지 않는다. 상기 제1 도전형 반도체층(122)이 p형 반도체층인 경우, 상기 제1 도전형 도펀트는 p형 도펀트로서 Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있으나 이에 한정하지 않는다.
제1 도전형 반도체층(122)은 AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 상기 제1 도전형 반도체층(122)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상으로 형성될 수 있다.
제2 도전형 반도체층(126)은 반도체 화합물로 형성될 수 있으며, 예를 들어 3족-5족 또는 2족-6족 등의 화합물 반도체로 형성될 수 있다. 또한 제2 도전형 도펀트가 도핑될 수 있다. 제2 도전형 반도체층(126)은 예를 들어, InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 상기 제2 도전형 반도체층(126)이 p형 반도체층인 경우, 상기 제2 도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있으나 이에 한정하지 않는다. 상기 제2 도전형 반도체층(126)이 n형 반도체층인 경우, 상기 제2 도전형 도펀트는 n형 도펀트로서 Si, Ge, Sn, Se, Te 등을 포함할 수 있으나 이에 한정되지 않는다.
이하에서는, 제1 도전형 반도체층(122)이 n형 반도체층, 제2 도전형 반도체층(126)이 p형 반도체층인 경우를 예로 들어 설명한다.
상기 제2 도전형 반도체층(126) 상에는 상기 제2 도전형과 반대의 극성을 갖는 반도체, 예컨대 상기 제2 도전형 반도체층(126)이 p형 반도체층일 경우 n형 반도체층(미도시)을 형성할 수 있다. 이에 따라 발광 구조물은 n-p 접합 구조, p-n 접합 구조, n-p-n 접합 구조, p-n-p 접합 구조 중 어느 한 구조로 구현할 수 있다.
제1 도전형 반도체층(122)과 제2 도전형 반도체층(126) 사이에 활성층(124)이 위치한다.
활성층(124)은 전자와 정공이 서로 만나서 활성층(발광층) 물질 고유의 에너지 밴드에 의해서 결정되는 에너지를 갖는 빛을 방출하는 층이다. 제1 도전형 반도체층(122)이 n형 반도체층이고 제2 도전형 반도체층(126)이 p형 반도체층인 경우, 상기 제1 도전형 반도체층(122)으로부터 전자가 주입되고 상기 제2 도전형 반도체층(126)으로부터 정공이 주입될 수 있다.
활성층(124)은 단일 우물 구조, 다중 우물 구조, 양자선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 어느 하나로 형성될 수 있다. 예를 들어, 상기 활성층(124)은 트리메틸 갈륨 가스(TMGa), 암모니아 가스(NH3), 질소 가스(N2), 및 트리메틸 인듐 가스(TMIn)가 주입되어 다중 양자 우물 구조가 형성될 수 있으나 이에 한정되는 것은 아니다.
활성층(124)이 다중 우물 구조로 이루어진 경우, 서로 번갈아 위치하는 복수 개의 우물층과 장벽층을 포함하며, 활성층(124)의 우물층/장벽층은 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs)/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다. 우물층은 장벽층의 밴드갭보다 작은 밴드갭을 갖는 물질로 형성될 수 있다.
활성층(124)은 제2 도전형 반도체층(126)과의 계면에 복수 개의 리세스(recess, P)를 갖는다. 리세스(P)란 활성층(124)의 전면이 플랫하지 않고 제1 도전형 반도체층(122)의 방향으로 함몰된 구조를 가리킨다.
활성층(124)의 리세스(P)는 활성층(124)의 성장 과정에서 격자상수 불일치에 의해 생성되며, 특히 결정 격자가 큰 In의 함량이 많을 경우 리세스(P)의 크기가 커지거나 개수가 많아질 수 있다.
제2 도전형 반도체층(126)은 활성층(124)에 인접하여 위치하는 전자 차단층(200)을 포함한다. 전자 차단층(200)은 제2 도전형 도펀트로 도핑될 수 있다.
전자 차단층(200)은, 제1 도전형 반도체층(122)에서 제공되는 전자의 이동도(mobility)가 높기 때문에 전자가 발광에 기여하지 못하고 활성층(124)을 넘어 제2 도전형 반도체층(126)으로 빠져나가 누설 전류의 원인이 되는 것을 방지하는 전위 장벽의 역할을 한다.
전자 차단층(200)은 활성층(124)보다 큰 에너지 밴드갭을 갖는 물질로 형성되며, InxAlyGa1 -x-yN(0≤x<y<1)의 조성을 가질 수 있다.
활성층(124)과 전자 차단층(200)에 대해서는 도 3 및 도 4를 참조하여 좀 더 자세히 설명한다.
도 3은 도 2의 활성층 및 전자 차단층의 일 예시를 확대하여 나타낸 측단면도이다.
도 3을 참조하면, 활성층(124)은 제2 도전형 반도체층(126)과의 계면에 복수 개의 리세스(P)를 갖고, 전자 차단층(200)은 제2 도전형 도펀트의 도핑 농도를 서로 달리하는 복수 개의 층으로 이루어지며, 상기 복수 개의 층 중 적어도 일부가 활성층(124)의 리세스(P) 내에 위치한다.
활성층(124)의 리세스(P)는 제1 도전형 반도체층(122)의 방향으로 함몰된 형태이며, 측단면이 V자 형태를 나타낼 수 있다. 리세스(P)의 상부 단면은 육각형, 다각형 또는 비정형일 수 있으나, 이에 한정하지 않는다.
활성층(124)에 형성된 복수 개의 리세스(P) 중에서 적어도 일부는 크기가 서로 다를 수 있다. 리세스(P)의 크기란 리세스(P)의 상부의 형태에 따라, 리세스(P)의 직경이거나 서로 마주보는 두 변 사이의 거리일 수 있다.
활성층(124)에 격자의 크기가 큰 In의 함량이 많을수록 리세스(P)의 크기가 커지며, 활성층(124) 내에서도 In이 많이 몰린 부분에 형성된 리세스(P)의 크기가 가장 크다.
일 예로서 도 3을 참조하면, 세 개의 리세스(P1, P2, P3)가 도시되어 있으며, 리세스 P1, 리세스 P2, 리세스 P3의 순서로 크기(d1, d2, d3)가 커진다. 따라서, 리세스 P1, 리세스 P2, 리세스 P3의 순서로 In의 함량이 많은 것이고 In의 함량이 많을수록 발광 파장은 장파장 영역이 되므로, 리세스 P1 주변에서 발광하는 빛의 파장보다 리세스 P2 주변에서 발광하는 빛의 파장이 더 길고, 리세스 P2 주변에서 발광하는 빛의 파장보다 리세스 P3 주변에서 발광하는 빛의 파장이 더 길다.
활성층(124)의 리세스(P)는 제1 도전형 반도체층(122)에 가장 인접한 부분인 바닥부(B)와, 바닥부(B)에서 연장되는 벽부(W)를 포함한다. 리세스(P)의 벽부(W)는 경사면의 형태를 가질 수 있다.
전자 차단층(200)은 제2 도전형 도펀트의 도핑 농도를 서로 달리하는 복수 개의 층으로 이루어지며, 활성층(124)에서 멀어질수록 제2 도전형 도펀트의 도핑 농도가 증가할 수 있다. 도 3에는 일 예로서, 활성층(124)에서 멀어지는 방향으로 제1층(210), 제2층(220) 및 제3층(230)을 도시하고 있으나, 두 개의 층으로 이루어지거나 이보다 많은 개수의 층들로 이루어질 수도 있다.
전자 차단층(200)을 이루는 복수 개의 층 중에서 적어도 일부의 층이 활성층(124)의 리세스(P) 내에 위치한다. 일 예로서, 도 3을 참조하면, 상대적으로 크기가 작은 리세스 P1, P2 내에는 제1층(210) 및 제2층(220)의 일부가 위치하고, 상대적으로 크기가 큰 리세스 P3 내에는 제1층(210)과 제2층(220) 및 제3층(230)의 일부가 위치한다.
활성층(124)의 리세스(P) 내에 위치하는 전자 차단층(200)은 리세스(P)의 바닥부(B)에서 멀어질수록 제2 도전형 도펀트의 도핑 농도가 증가한다. 즉, 활성층(124)의 리세스(P)의 바닥부(B)에 접하여 위치하는 전자 차단층(200)의 부분이 제2 도전형 도펀트의 도핑 농도가 가장 낮고, 리세스(P)의 벽부(W)를 따라 상부로 올라갈수록 제2 도전형 도펀트의 도핑 농도가 증가한다.
종래의 경우, 활성층 상에 균일한 농도로 도핑된 전자 차단층을 위치시키면 활성층의 리세스 내에 도펀트가 몰리면서 활성층 내부로 확산되어 정공의 주입 효율을 떨어뜨리고 누설 전류의 원인이 되어 발광 효율이 저하되는 문제점이 있었다.
실시예에 따르면, 활성층(124)의 리세스(P) 내부에 위치하는 전자 차단층(200) 부분을 도핑 농도를 달리하는 복수 개의 층으로 구성하여 리세스(P)의 표면에 인접한 부분을 저농도 레벨로 설정함으로써, 활성층(124) 내부로 도펀트가 확산되는 것을 방지하여 발광소자(100)의 발광 효율을 향상시킬 수 있다.
도 3을 참조하면, 제1층(210)의 도핑 농도가 가장 낮고, 제2층(220) 및 제3층(230)으로 갈수록 도핑 농도가 증가할 수 있다. 도핑 농도가 가장 낮은 제1층(210)은 활성층(124)의 리세스(P) 내에만 위치하여, 리세스(P) 내에 제2 도전형 도펀트가 몰리는 현상을 방지하고 활성층(124)으로 제2 도전형 도펀트가 확산되는 것을 방지할 수 있다.
일 예로서, 제1층(210)의 도핑 농도는 4*1019~6*1019일 수 있고, 제2층(220)의 도핑 농도는 7*1019~9*1019일 수 있고, 제3층(230)의 도핑 농도는 1*1020~3*1020일 수 있다. 활성층(124)의 리세스(P) 내에 위치하는 전자 차단층(200) 부분의 도핑 농도가 너무 높을 경우, 리세스(P)에 제2 도전형 도펀트가 몰리면서 활성층(124) 내부로 확산되어 들어갈 수 있다.
도 3에는 제1층(210) 내지 제3층(230)을 도시하였으나, 더 많은 개수의 층들이 존재하고 각 층들 간에 도핑 농도의 차이가 좀 더 완만하게 변할 수도 있다. 도시하지는 않았으나, 인접한 적어도 두 개의 층들 간의 도핑 농도가 같을 수도 있다.
활성층(124)의 리세스(P) 내에 위치하는 전자 차단층(200)을 이루는 층들의 적어도 일부는 리세스(P)를 가질 수 있다. 도 3을 참조하면, 제1층(210)에 리세스(P)가 형성되며, 활성층(124)의 리세스 P2 및 리세스 P3 에 대응하여 위치하는 제2층(220)의 부분에 리세스(P)가 형성될 수 있다. 전자 차단층(200)의 리세스(P) 역시 바닥부(B)와 벽부(W)를 포함한다.
전자 차단층(200)을 구성하는 각각의 층을 성장하는 과정에서 활성층(124)의 리세스(P)가 점차 메워지므로, 활성층(124)에서 멀어지는 방향으로 활성층(124)의 리세스(P) 및 전자 차단층(200)의 리세스(P)의 벽부(W)의 경사도가 점차 완만해질 수 있다. 리세스(P)의 벽부(W)의 경사도란, 리세스(P)의 바닥부(B)를 지나는 수평의 가상선의 방향으로 벽부(W)가 기울어진 정도를 의미할 수 있다.
상대적으로 크기가 작은 활성층(124)의 리세스 P1은 전자 차단층(200)의 제2층(220)을 성장하면서 모두 메워져서 제2층(220)의 상면이 플랫하지만, 상대적으로 크기가 큰 활성층(124)의 리세스 P2 및 P3는 전자 차단층(200)의 제3층(230)까지 성장해야 모두 메워지면서 제3층(230)의 상면이 플랫해질 수 있다. 활성층(124)의 리세스 P2보다 리세스 P3의 크기가 더 크므로, 리세스 P2 상부에 위치한 제2층(220)의 리세스(P) 벽부(W)의 경사도보다 리세스 P3 상부에 위치한 제2층(220)의 리세스(P) 벽부(W)의 경사도가 더 클 수 있다.
실시예에 따라, 전자 차단층(200)을 이루는 복수 개의 층은 Al의 함량이 서로 다를 수 있고, 활성층(124)에서 멀어질수록 Al의 함량이 증가할 수 있다. 도 3을 참조하면, 전자 차단층(200)을 이루는 제1층(210), 제2층(220) 및 제3층(230)은 Al의 함량을 서로 달리하며, 제1층(210)에서 제3층(230)으로 갈수록 Al의 함량이 증가한다.
활성층(124)의 리세스(P) 내에 위치하는 전자 차단층(200)은 리세스(P)의 바닥부(B)에서 멀어질수록 Al의 함량이 증가할 수 있다. 즉, 활성층(124)의 리세스(P)의 바닥부(B)에 접하여 위치하는 전자 차단층(200)의 부분이 Al의 함량이 가장 낮고, 리세스(P)의 벽부(W)를 따라 상부로 올라갈수록 Al의 함량이 증가할 수 있다.
종래의 경우, 활성층 상에 Al의 함량이 일정한 전자 차단층을 위치시키면 활성층의 리세스 내에 Al이 몰리면서 전자 차단층의 효율 저하로 인해 발광 효율이 저하되는 문제점이 있었다.
실시예에 따르면, 활성층(124)의 리세스(P) 내부에 위치하는 전자 차단층(200) 부분을 Al의 함량을 달리하는 복수 개의 층으로 구성하여 리세스(P)의 표면에 인접한 부분에의 Al의 함량을 낮게 설정함으로써, 활성층(124)의 리세스(P) 내부로 Al이 몰리는 것을 방지하고 전자 차단층(200)의 효율을 향상시킬 수 있다. 또한, Al의 함량이 적을수록 에너지 밴드갭의 크기가 작아지므로 활성층(124)에 인접한 전자 차단층(200)의 부분에서 에너지 장벽을 낮춤으로써 정공의 주입 효율을 개선할 수 있다.
도 3을 참조하면, 제1층(210)의 Al 함량이 가장 낮고, 제2층(220) 및 제3층(230)으로 갈수록 Al 함량이 증가할 수 있다. Al 함량이 가장 낮은 제1층(210)은 활성층(124)의 리세스(P) 내에만 위치하여, 리세스(P) 내에 Al이 몰리는 것을 방지할 수 있다.
일 예로서, 전자 차단층(200)의 Al 함량은 0~30%의 범위 내에서 변화할 수 있다. 제1층(210)의 Al의 함량이 너무 높을 경우, 리세스(P) 내에 Al이 몰리면서 전자 차단층(200)의 효율이 저하될 수 있다.
도 3에는 제1층(210) 내지 제3층(230)을 도시하였으나, 더 많은 개수의 층들이 존재하고 각 층들 간의 Al 함량의 차이가 좀 더 완만하게 변할 수도 있다. 도시하지는 않았으나, 인접한 적어도 두 개의 층들 간의 Al 함량이 같을 수도 있다.
도 4는 도 2의 활성층 및 전자 차단층의 다른 예시를 확대하여 나타낸 측단면도이다. 상술한 내용과 중복되는 내용은 다시 설명하지 않으며, 이하에서는 차이점을 중심으로 설명한다.
도 4를 참조하면, 활성층(124)은 제2 도전형 반도체층(126)과의 계면에 복수 개의 리세스(P)를 갖고, 전자 차단층(200)은 제2 도전형 도펀트의 도핑 농도를 서로 달리하는 복수 개의 층으로 이루어지며, 상기 복수 개의 층 중 적어도 일부가 활성층(124)의 리세스(P) 내에 위치한다.
전자 차단층(200)은 제2 도전형 도펀트의 도핑 농도를 서로 달리하는 복수 개의 층으로 이루어지며, 활성층(124)에서 멀어질수록, 어느 지점까지는 제2 도전형 도펀트의 도핑 농도가 증가하다가 그 이후에는 감소할 수 있다. 도 4에는 일 예로서, 활성층(124)에서 멀어지는 방향으로 제1층(210), 제2층(220), 제3층(230), 제4층(240) 및 제5층(250)을 도시하고 있으나, 이보다 적거나 더 많은 개수의 층들로 이루어질 수도 있다.
전자 차단층(200)을 이루는 복수 개의 층 중에서 적어도 일부의 층이 활성층(124)의 리세스(P) 내에 위치한다. 일 예로서, 도 4를 참조하면, 상대적으로 크기가 작은 리세스 P1, P2 내에는 제1층(210) 및 제2층(220)의 일부가 위치하고, 상대적으로 크기가 큰 리세스 P3 내에는 제1층(210)과 제2층(220) 및 제3층(230)의 일부가 위치한다.
활성층(124)의 리세스(P) 내에 위치하는 전자 차단층(200)은 리세스(P)의 바닥부(B)에서 멀어질수록 제2 도전형 도펀트의 도핑 농도가 증가한다. 즉, 활성층(124)의 리세스(P)의 바닥부(B)에 접하여 위치하는 전자 차단층(200)의 부분이 제2 도전형 도펀트의 도핑 농도가 가장 낮고, 리세스(P)의 벽부(W)를 따라 상부로 올라갈수록 제2 도전형 도펀트의 도핑 농도가 증가한다.
실시예에 따르면, 활성층(124)의 리세스(P) 내부에 위치하는 전자 차단층(200) 부분을 도핑 농도를 달리하는 복수 개의 층으로 구성하여 리세스(P)의 표면에 인접한 부분을 저농도 레벨로 설정함으로써, 활성층(124) 내부로 도펀트가 확산되는 것을 방지하여 발광소자(100)의 발광 효율을 향상시킬 수 있다.
도 4를 참조하면, 제1층(210)의 도핑 농도가 가장 낮고, 제2층(220) 및 제3층(230)으로 갈수록 도핑 농도가 증가할 수 있다. 도핑 농도가 가장 낮은 제1층(210)은 활성층(124)의 리세스(P) 내에만 위치하여, 리세스(P) 내에 제2 도전형 도펀트가 몰리는 현상을 방지하고 활성층(124)으로 제2 도전형 도펀트가 확산되는 것을 방지할 수 있다.
전자 차단층(200)을 구성하는 각각의 층을 성장하는 과정에서 활성층(124)의 리세스(P)가 점차 메워지므로, 활성층(124)에서 멀어지는 방향으로 활성층(124)의 리세스(P) 및 전자 차단층(200)의 리세스(P)의 벽부(W)의 경사도가 점차 완만해질 수 있다.
상대적으로 크기가 작은 활성층(124)의 리세스 P1은 전자 차단층(200)의 제2층(220)을 성장하면서 모두 메워져서 제2층(220)의 상면이 플랫하지만, 상대적으로 크기가 큰 활성층(124)의 리세스 P2 및 P3는 전자 차단층(200)의 제3층(230)까지 성장해야 모두 메워지면서 제3층(230)의 상면이 플랫해질 수 있다. 활성층(124)의 리세스 P2보다 리세스 P3의 크기가 더 크므로, 리세스 P2 상부에 위치한 제2층(220)의 리세스(P) 벽부(W)의 경사도보다 리세스 P3 상부에 위치한 제2층(220)의 리세스(P) 벽부(W)의 경사도가 더 클 수 있다.
실시예에 따라, 전자 차단층(200)은 활성층(124)의 리세스(P)를 모두 메운 이후에는 제2 도전형 도펀트의 도핑 농도가 감소할 수 있다. 도 4를 참조하면, 전자 차단층(200)은 제1층(210)에서 제3층(230)으로 갈수록 제2 도전형 도펀트의 도핑 농도가 증가하고 제3층(230)에서 제5층(250)으로 갈수록 제2 도전형 도펀트의 도핑 농도가 감소할 수 있다. 즉, 활성층(124)의 복수 개의 리세스(P)를 모두 메워서 표면이 플랫한 전자 차단층(200)의 제3층(230)에서부터 시작하여 제5층(250)까지 제2 도전형 도펀트의 도핑 농도가 감소할 수 있다.
도 4에는 제1층(210) 내지 제5층을 도시하였으나, 더 많은 개수의 층들이 존재하고 각 층들 간에 도핑 농도의 차이가 좀 더 완만하게 변할 수도 있다. 도시하지는 않았으나, 인접한 적어도 두 개의 층들 간의 도핑 농도가 같을 수도 있다.
실시예에 따라, 전자 차단층(200)을 이루는 복수 개의 층은 Al의 함량이 서로 다를 수 있고, 활성층(124)에서 멀어질수록, 어느 지점까지는 제2 도전형 도펀트의 도핑 농도가 증가하다가 그 이후에는 감소할 수 있다. 도 4를 참조하면, 전자 차단층(200)을 이루는 제1층(210), 제2층(220), 제3층(230), 제4층(240) 및 제5층(250)은 Al의 함량을 서로 달리하며, 제1층(210)에서 제3층(230)으로 갈수록 Al의 함량이 증가하고 제3층(230)에서 제5층(250)으로 갈수록 Al의 함량이 감소할 수 있다. 일 예로서, Al의 함량이 가장 큰 제3층(230)을 기준으로 좌우 층들의 Al 함량이 대칭을 이룰 수 있다.
실시예에 따르면, Al의 함량이 적을수록 에너지 밴드갭의 크기가 작아지므로, 활성층(124)에서 멀어지는 방향으로 전자 차단층(200)의 에너지 밴드갭이 볼록(convex)한 형태로 되어 에너지 장벽의 변화가 완만해지므로 정공의 주입 효율이 개선될 수 있다.
활성층(124)의 리세스(P) 내에 위치하는 전자 차단층(200)은 리세스(P)의 바닥부(B)에서 멀어질수록 Al의 함량이 증가할 수 있다. 즉, 활성층(124)의 리세스(P)의 바닥부(B)에 접하여 위치하는 전자 차단층(200)의 부분이 Al의 함량이 가장 낮고, 리세스(P)의 벽부(W)를 따라 상부로 올라갈수록 Al의 함량이 증가한다.
도 4를 참조하면, 제1층(210)의 Al 함량이 낮고, 제2층(220) 및 제3층(230)으로 갈수록 Al 함량이 증가할 수 있다. Al 함량이 가장 낮은 제1층(210)은 활성층(124)의 리세스(P) 내에만 위치하여, 리세스(P) 내에 Al이 몰리는 것을 방지할 수 있다.
실시예에 따라, 전자 차단층(200)은 활성층(124)의 리세스(P)를 모두 메운 이후에는 Al의 함량이 감소할 수 있다. 도 4를 참조하면, 활성층(124)의 복수 개의 리세스(P)를 모두 메워서 표면이 플랫한 전자 차단층(200)의 제3층(230)에서부터 시작하여 제5층(250)까지 Al의 함량이 감소할 수 있다.
도 4에는 제1층(210) 내지 제5층을 도시하였으나, 더 많은 개수의 층들이 존재하고 각 층들 간에 Al 함량의 차이가 좀 더 완만하게 변할 수도 있다. 도시하지는 않았으나, 인접한 적어도 두 개의 층들 간의 Al 함량이 같을 수도 있다.
도 5는 상술한 전자 차단층이 적용된 수평형 구조의 발광소자의 일 예시를 나타낸 도면이다. 상술한 내용과 중복되는 내용은 다시 설명하지 않으며, 이하에서는 차이점을 중심으로 설명한다.
도 5를 참조하면, 상술한 전자 차단층이 적용된 수평형 구조의 발광소자(100)는 제1 도전형 반도체층(122)과 활성층(124) 및 제2 도전형 반도체층(126)을 포함한 발광 구조물(120)과, 제1 도전형 반도체층(122) 상의 제1 전극(130)과, 제2 도전형 반도체층(126) 상의 제2 전극(140)을 포함한다.
수평형 구조란, 발광 구조물(120)에서 제1 전극(130)과 제2 전극(140)이 동일한 방향을 향해 형성되는 구조를 의미한다. 일 예로서, 도 5를 참조하면, 제1 전극(130)과 제2 전극(140)이 발광 구조물(120)의 상부 방향으로 형성되어 있다.
제2 도전형 반도체층(126)에 포함된 전자 차단층(200)은 도 3과 관련하여 상술한 바와 같은 구조일 수도 있고, 도 4와 관련하여 상술한 바와 같은 구조일 수도 있다.
발광 구조물(120)은 기판(110)에 의해 지지되며, 기판(110)은 상술한 바와 같다.
제1 도전형 반도체층(122)은 제2 도전형 반도체층(126)과 활성층(124)의 적어도 일부가 선택적으로 식각되어 노출된 노출면(S)을 갖는다. 상기 노출면(S) 상에 제1 전극(130)이 위치하고, 식각되지 않은 제2 도전형 반도체층(126) 상에 제2 전극(140)이 위치한다.
제1 전극(130) 및 제2 전극(140)은 몰리브덴(Mo), 크롬(Cr), 니켈(Ni), 금(Au), 알루미늄(Al), 타이타늄(Ti), 백금(Pt), 바나듐(V), 텅스텐(W), 납(Pd), 구리(Cu), 로듐(Rh) 또는 이리듐(Ir) 중 적어도 하나를 포함하여 단층 또는 다층 구조로 형성될 수 있다.
제2 전극(140)이 형성되기 전 제2 도전형 반도체층(126) 상에는 도전층(150)이 형성될 수 있다.
실시예에 따라, 제2 도전형 반도체층(126)이 노출되도록 도전층(150)의 일부가 오픈되어 제2 도전형 반도체층(126)과 제2 전극(140)이 접할 수 있다.
또는, 도 5에 도시된 바와 같이, 도전층(150)을 사이에 두고 제2 도전형 반도체층(126)과 제2 전극(140)이 전기적으로 연결될 수도 있다.
도전층(150)은 제2 도전형 반도체층(126)의 전기적 특성을 향상시키고 제2 전극(140)과의 전기적 접촉을 개선하기 위한 것으로, 층 또는 복수의 패턴으로 형성될 수 있다. 도전층(150)은 투과성을 갖는 투명 전극층으로 형성될 수 있다.
도전층(150)에는 투광성 전도층과 금속이 선택적으로 사용될 수 있으며, 예를 들어, ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되지 않는다.
도 6은 상술한 전자 차단층이 적용된 수직형 구조의 발광소자의 일 예시를 나타낸 도면이다. 상술한 내용과 중복되는 내용은 다시 설명하지 않으며, 이하에서는 차이점을 중심으로 설명한다.
도 6을 참조하면, 상술한 전자 차단층이 적용된 수직형 구조의 발광소자(100)는 제1 도전형 반도체층(122)과 활성층(124) 및 제2 도전형 반도체층(126)을 포함한 발광 구조물(120)과, 제1 도전형 반도체층(122) 상의 제1 전극(130)과, 제2 도전형 반도체층(126) 상의 제2 전극(140)을 포함한다.
수직형 구조란, 발광소자(100)에서 제1 전극(130)과 제2 전극층(160)이 서로 다른 방향에 각각 형성되는 구조를 의미한다. 일 예로서, 도 6을 참조하면, 발광 구조물(120)의 상부 방향으로 제1 전극(130)이 형성되고 발광 구조물(120)의 하부 방향으로 제2 전극층(160)이 형성되어 있다.
제2 도전형 반도체층(126)에 포함된 전자 차단층(200)은 도 3과 관련하여 상술한 바와 같은 구조일 수도 있고, 도 4와 관련하여 상술한 바와 같은 구조일 수도 있다.
발광 구조물(120)의 상부, 즉 제1 도전형 반도체층(122)의 일면에 제1 전극(130)이 위치하고, 발광 구조물(120)의 하부, 즉 제2 도전형 반도체층(126)의 일면에 제2 전극층(160)이 위치한다.
일 예로서, 제2 전극층(160)은 도전층(160a) 또는 반사층(160b) 중 적어도 어느 하나를 포함할 수 있다.
도전층(160a)은 제2 도전형 반도체층(126)의 전기적 특성을 개선하기 위한 것으로, 제2 도전형 반도체층(126)과 접하여 위치할 수 있다.
도전층(160a)은 투명 전극층 또는 불투명 전극층으로 형성될 수 있으며, 예를 들어, ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으며, 이러한 재료에 한정되지는 않는다.
반사층(160b)은 활성층(124)에서 생성된 빛을 반사시켜 발광소자(100)의 내부에서 소멸되는 빛의 양을 줄임으로써, 발광소자(100)의 외부양자효율을 향상시킬 수 있다.
반사층(160b)은 Ag, Ti, Ni, Cr 또는 AgCu 중 적어도 어느 하나를 포함할 수 있으나, 이에 한정하지 않는다.
반사층(160b)이 제2 도전형 반도체층(126)과 오믹 접촉하는 물질로 이루어진 경우, 도전층(160a)은 별도로 형성하지 않을 수 있다.
발광 구조물(120)은 지지기판(180)에 의해 지지된다.
지지기판(180)은 전기 전도성과 열 전도성이 높을 물질로 형성되며, 예를 들어, 소정의 두께를 갖는 베이스 기판(substrate)으로서, 몰리브덴(Mo), 실리콘(Si), 텅스텐(W), 구리(Cu) 또는 알루미늄(Al)로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금으로 이루어질 수 있으며, 또한, 금(Au), 구리합금(Cu Alloy), 니켈(Ni), 구리-텅스텐(Cu-W), 캐리어 웨이퍼(예: GaN, Si, Ge, GaAs, ZnO, SiGe, SiC, SiGe, Ga2O3 등) 또는 전도성 시트 등을 선택적으로 포함할 수 있다.
발광 구조물(120)은 본딩층(185)에 의해 지지기판(120)에 본딩될 수 있다. 이때, 발광 구조물(120) 하부에 위치하는 제2 전극층(160)과 본딩층(185)이 접할 수 있다.
본딩층(185)은 베리어 금속 또는 본딩 금속 등을 포함하며, 예를 들어, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 또는 Ta 중 적어도 하나를 포함할 수 있으며, 이에 대해 한정하지는 않는다.
본딩층(185)은 발광 구조물(120)에 인접하여 확산 방지층(미도시)을 포함하여, 본딩층(185)에 사용된 금속 등이 상부의 발광 구조물(120) 내부로 확산되는 것을 방지할 수도 있다.
발광 구조물(120)의 하부 둘레에 채널층(170)이 위치할 수 있다. 채널층(170)은 발광 구조물(120)을 보호하며, 발광소자의 제조 과정 중 아이솔레이션 에칭시 에칭의 스톱 레이어(stop layer)로서 기능할 수 있다.
채널층(170)은 발광 구조물(120)의 제2 도전형 반도체층(126) 하부 둘레에 루프 형상, 고리 형상 또는 프레임 형상 등의 패턴으로 형성될 수 있다.
채널층(170)은 발광 구조물의 외벽이 습기에 노출되더라도 서로 쇼트가 발생하는 것을 방지하여 고습에 강한 발광소자를 제공할 수 있다.
채널층(170)은 산화물, 질화물 또는 절연층의 재질 중에서 선택될 수 있으며, 예컨대 ITO(indium tinoxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 등에서 선택적으로 형성될 수 있으나, 이에 한정하지 않는다.
발광 구조물(120) 상의 적어도 일부, 측면, 그리고 발광 구조물(120)의 외부로 노출된 채널층(170)의 상부에 패시베이션층(190)이 위치할 수도 있다.
패시베이션층(190)은 산화물 또는 질화물로 이루어져 발광 구조물(120)을 보호할 수 있다. 일 예로서, 패시베이션층(240)은 실리콘 산화물(SiO2)층, 실리콘 질화물층, 산화 질화물층, 또는 산화 알루미늄층으로 이루어질 수 있으나, 이에 한정하지 않는다.
발광 구조물(120)의 제1 도전형 반도체층(122) 상에는 러프니스 패턴(R)이 형성될 수 있다. 발광 구조물(120)의 상부에 패시베이션층(190)이 존재하는 경우, 상기 패시베이션층(190)에 러프니스 패턴(R)이 위치할 수도 있다. 러프니스 패턴(R)은 PEC(Photo enhanced chemical) 식각 방법이나 마스크 패턴을 이용한 에칭 공정 수행하여 형성할 수 있다. 러프니스 패턴(R)은 활성층(124)에서 생성된 광의 외부 추출 효율을 증가시키기 위한 것으로서, 규칙적인 주기를 갖거나 불규칙적인 주기를 가질 수 있다.
도 7 내지 도 9는 발광소자의 제작 과정의 일실시예를 간략히 도시한 도면이다. 도 7 내지 도 9는 일 예로서 도 4와 관련하여 상술한 바와 같은 전자 차단층이 적용된 발광소자의 제작 과정을 도시하였으나, 이에 한정하지 않는다.
먼저, 도 7을 참조하면, 기판(110) 상에 버퍼층(115)을 성장한다. 버퍼층(115)은 이후에 성장될 반도체층들과 기판(110) 사이의 격자 부정합을 완화하기 위한 것이다. 버퍼층(115) 및 그 이후의 반도체층들은 예를 들어, 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 등의 방법을 이용하여 성장될 수 있으나, 이에 대해 한정하지 않는다.
제1 도전형 반도체층(122)을 성장한 후 활성층(124)을 성장한다. 활성층(124)은 다른 반도체 층들에 비해 결정 격자가 큰 In이 많이 함유되므로 격자 부정합에 의해 복수 개의 리세스(P;P1, P2, P3)가 형성된다. 활성층(124) 내에서 In이 많이 몰린 부분에서 리세스(P)가 크게 형성된다.
그리고, 도 8을 참조하면, 활성층(124) 상에 제2 도전형 반도체층(126)을 성장한다. 제2 도전형 반도체층(126) 중에서, 활성층(124)에 접하여 전자 차단층(200)을 먼저 성장한다. 전자 차단층(200)은 제1층(210) 내지 제5층(250)의 다섯 개의 층으로 성장하며, 제1층(210)에서 제3층(230)까지는 제2 도전형 도펀트의 도핑 농도를 증가시키면서 성장하고, 제3층(230)부터 제5층(250)까지는 제2 도전형 도펀트의 도핑 농도를 감소시키면서 성장한다. 실시예에 따라, Al의 함량을 서로 달리하도록 제1층(210) 내지 제5층(250)을 성장할 수도 있다.
먼저, 활성층(124)의 리세스(P) 영역 내에 제1층(210)을 성장한다. 제1층(210)은 수직 방향의 성장이 우세한 조건에서 성장되며, 약 800~900℃의 온도, 약 200 torr 이상의 압력에서 성장될 수 있다. 수직 방향의 성장이 우세하므로, 활성층(124)의 리세스(P)를 모두 메우지 않고 리세스(P) 내에만 성장될 수 있다.
그 이후, 제2층(220)과 제3층(230)을 차례로 성장한다. 제3층(230)은 수평 방향의 성장이 우세한 조건에서 성장되어, 활성층(124)의 리세스(P)를 모두 메워 플랫한 표면을 나타낼 수 있다. 제3층(230)은 약 900℃의 온도, 약 200 torr 이하의 압력에서 성장될 수 있다.
그리고, 제4층(240)과 제5층(250)을 차례로 성장한다. 제4층(240) 및 제5층(250)은 약 900℃의 온도 이상에서 성장되며, 그 밖의 조건은 각각 제2층(220) 및 제1층(210)의 성장 조건과 유사한 조건에서 성장될 수 있다.
발광 구조물(120)의 성장을 완료한 후, 선택적 식각 공정을 거쳐 도 5와 같은 수평형 구조의 발광소자를 제작할 수 있다.
또는, 도 9에 도시된 공정을 거쳐 도 6과 같은 수직형 구조의 발광소자를 제작할 수 있다.
도 9를 참조하면, 도 8에서와 같이 제2 도전형 반도체층(126)을 성장한 후, 제2 전극층(160)을 형성한다. 그리고, 후에 개별적인 발광 구조물로 아이솔레이션될 영역에 제2 전극층(160)의 일부를 제거하여 채널층(170)을 형성한다.
그 후, 제2 전극층(160)의 상부에 지지기판(180)을 배치한다. 지지기판(180)은 본딩 방식, 도금 방식 또는 증착 방식으로 형성할 수 있다. 지지기판(180)을 본딩 방식으로 형성하는 경우, 본딩층(185)을 통해 제2 전극층(160)과 지지기판(180)을 본딩할 수 있다.
그리고, 도 9에 도시된 바와 같이, 기판(110)을 분리한다. 기판(110)의 분리는 엑시머 레이저 등을 이용한 레이저 리프트 오프(Laser Lift Off: LLO)의 방법으로 할 수도 있으며, 건식 및 습식 식각의 방법으로 할 수도 있다.
레이저 리프트 오프법을 예로 들면, 상기 기판(110) 방향으로 일정 영역의 파장을 가지는 엑시머 레이저 광을 포커싱(focusing)하여 조사하면, 상기 기판(110)과 발광 구조물(120)의 경계면에 열 에너지가 집중되어 경계면이 갈륨과 질소 분자로 분리되면서 레이저 광이 지나가는 부분에서 순간적으로 기판(110)의 분리가 일어난다. 기판(110) 분리 후 별도의 식각 공정을 통해 버퍼층(115)을 제거할 수 있다.
그 후, 아이솔레이션 에칭에 의해 도 6과 같은 수직형 발광소자를 제작할 수 있다.
상술한 발광소자의 제작 과정은 일 예시에 불과하며, 실시예에 따라 구체적인 제작 과정의 순서나 방법은 달라질 수 있다.
도 10은 실시예에 따른 발광소자의 파장에 따른 광도를 종래의 경우와 비교하여 나타낸 그래프이다.
P1은 활성층의 복수 개의 리세스(P) 중에서 크기가 상대적으로 작은 경우를 나타내며, 리세스 P1 주변에서 발광되는 빛의 파장은 상대적으로 단파장에 해당한다. P3는 활성층의 복수 개의 리세스(P) 중에서 크기가 상대적으로 큰 경우를 나타내며, 리세스 P3 주변에서 발광되는 빛의 파장은 상대적으로 장파장에 해당한다. P2는 리세스 P1과 리세스 P3 사이의 크기를 갖는 경우를 나타내며, 리세스 P2 주변에서 발광되는 빛의 파장도 이들 사이의 값을 가진다.
도 10을 참조하면, 종래의 경우(A), 크기가 큰 리세스 P3에 제2 도전형 도펀트가 많이 몰리면서 광도가 저하되는 현상이 나타났으나, 실시예의 경우(B), 장파장 영역으로 갈수록 광도가 저하되는 현상이 개선되었음을 알 수 있다.
도 11은 실시예들에 따른 발광소자를 포함한 발광소자 패키지의 일실시예를 도시한 도면이다.
일실시예에 따른 발광소자 패키지(300)는 몸체(310)와, 상기 몸체(310)에 배치된 제1 리드 프레임(321) 및 제2 리드 프레임(322)과, 상기 몸체(310)에 배치되어 상기 제1 리드 프레임(321) 및 제2 리드 프레임(322)과 전기적으로 연결되는 상술한 실시예들에 따른 발광소자(100)와, 상기 캐비티에 형성된 몰딩부(340)를 포함한다. 상기 몸체(310)에는 캐비티가 형성될 수 있다.
상기 몸체(310)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있다. 상기 몸체(310)가 금속 재질 등 도전성 물질로 이루어지면, 도시되지는 않았으나 상기 몸체(310)의 표면에 절연층이 코팅되어 상기 제1,2 리드 프레임(321, 322) 간의 전기적 단락을 방지할 수 있다.
상기 제1 리드 프레임(321) 및 제2 리드 프레임(322)은 서로 전기적으로 분리되며, 상기 발광소자(100)에 전류를 공급한다. 또한, 상기 제1 리드 프레임(321) 및 제2 리드 프레임(322)은 상기 발광소자(100)에서 발생된 광을 반사시켜 광 효율을 증가시킬 수 있으며, 상기 발광소자(100)에서 발생된 열을 외부로 배출시킬 수도 있다.
상기 발광소자(100)는 상기 몸체(310) 상에 배치되거나 상기 제1 리드 프레임(321) 또는 제2 리드 프레임(322) 상에 배치될 수 있다. 본 실시예에서는 제1 리드 프레임(321)과 발광소자(100)가 직접 통전되고, 제2 리드 프레임(322)과 상기 발광소자(100)는 와이어(330)를 통하여 연결되어 있다. 발광소자(100)는 와이어 본딩 방식 외에 플립칩 방식 또는 다이 본딩 방식 등에 의하여 리드 프레임(321, 322)과 연결될 수 있다.
상기 몰딩부(340)는 상기 발광소자(100)를 포위하여 보호할 수 있다. 또한, 상기 몰딩부(340) 상에는 형광체(350)가 포함되어, 상기 발광소자(100)로부터 방출되는 빛의 파장을 변화시킬 수 있다.
형광체(350)는 가넷(Garnet)계 형광체, 실리케이트(Silicate)계 형광체, 니트라이드(Nitride)계 형광체, 또는 옥시니트라이드(Oxynitride)계 형광체를 포함할 수 있다.
예를 들어, 상기 가넷계 형광체는 YAG(Y3Al5O12:Ce3 +) 또는 TAG(Tb3Al5O12:Ce3 +)일 수 있고, 상기 실리케이트계 형광체는 (Sr,Ba,Mg,Ca)2SiO4:Eu2 +일 수 있고, 상기 니트라이드계 형광체는 SiN을 포함하는 CaAlSiN3:Eu2 +일 수 있고, 상기 옥시니트라이드계 형광체는 SiON을 포함하는 Si6 - xAlxOxN8 -x:Eu2 +(0<x<6)일 수 있다.
상기 발광소자(100)에서 방출된 제1 파장 영역의 광이 상기 형광체(350)에 의하여 여기되어 제2 파장 영역의 광으로 변환되고, 상기 제2 파장 영역의 광은 렌즈(미도시)를 통과하면서 광경로가 변경될 수 있다.
실시예에 따른 발광소자 패키지는 복수 개가 기판 상에 어레이되며, 상기 발광소자 패키지의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광소자 패키지, 기판, 광학 부재는 라이트 유닛으로 기능할 수 있다. 또 다른 실시 예는 상술한 실시 예들에 기재된 반도체 발광소자 또는 발광소자 패키지를 포함하는 표시 장치, 지시 장치, 조명 시스템으로 구현될 수 있으며, 예를 들어, 조명 시스템은 램프, 가로등을 포함할 수 있다.
이하에서는 상술한 발광소자 또는 발광소자 패키지가 배치된 조명 시스템의 일실시예로서, 헤드램프와 백라이트 유닛을 설명한다.
도 12는 실시예들에 따른 발광소자 또는 발광소자 패키지가 배치된 헤드램프의 일실시예를 도시한 도면이다.
도 12를 참조하면, 실시예들에 따른 발광소자 또는 발광소자 패키지가 배치된 발광 모듈(710)에서 방출된 빛이 리플렉터(720)와 쉐이드(730)에서 반사된 후 렌즈(740)를 투과하여 차체 전방을 향할 수 있다.
상기 발광 모듈(710)은 회로기판 상에 발광소자가 복수 개로 탑재될 수 있으며, 이에 대해 한정하지 않는다.
도 13은 실시예에 따른 발광소자 패키지가 배치된 표시장치의 일실시예를 도시한 도면이다.
도 13을 참조하면, 실시예에 따른 표시장치(800)는 발광 모듈(830, 835)과, 바텀 커버(810) 상의 반사판(820)과, 상기 반사판(820)의 전방에 배치되며 상기 발광 모듈에서 방출되는 빛을 표시장치 전방으로 가이드하는 도광판(840)과, 상기 도광판(840)의 전방에 배치되는 제1 프리즘시트(850)와 제2 프리즘시트(860)와, 상기 제2 프리즘시트(860)의 전방에 배치되는 패널(870)과 상기 패널(870)의 전반에 배치되는 컬러필터(880)를 포함하여 이루어진다.
발광 모듈은 회로 기판(830) 상의 상술한 발광소자 패키지(835)를 포함하여 이루어진다. 여기서, 회로 기판(830)은 PCB 등이 사용될 수 있고, 발광소자 패키지(835)는 도 11에서 설명한 바와 같다.
상기 바텀 커버(810)는 표시 장치(800) 내의 구성 요소들을 수납할 수 있다. 상기 반사판(820)은 본 도면처럼 별도의 구성요소로 마련될 수도 있고, 상기 도광판(840)의 후면이나, 상기 바텀 커버(810)의 전면에 반사도가 높은 물질로 코팅되는 형태로 마련되는 것도 가능하다.
여기서, 반사판(820)은 반사율이 높고 초박형으로 사용 가능한 소재를 사용할 수 있고, 폴리에틸렌 테레프탈레이트(PolyEthylene Terephtalate; PET)를 사용할 수 있다.
도광판(840)은 발광소자 패키지 모듈에서 방출되는 빛을 산란시켜 그 빛이 액정 표시 장치의 화면 전영역에 걸쳐 균일하게 분포되도록 한다. 따라서, 도광판(830)은 굴절률과 투과율이 좋은 재료로 이루어지는데, 폴리메틸메타크릴레이트(PolyMethylMethAcrylate; PMMA), 폴리카보네이트(PolyCarbonate; PC), 또는 폴리에틸렌(PolyEthylene; PE) 등으로 형성될 수 있다. 그리고, 도광판이 생략되어 반사시트(820) 위의 공간에서 빛이 전달되는 에어 가이드 방식도 가능하다.
상기 제1 프리즘 시트(850)는 지지필름의 일면에, 투광성이면서 탄성을 갖는 중합체 재료로 형성되는데, 상기 중합체는 복수 개의 입체구조가 반복적으로 형성된 프리즘층을 가질 수 있다. 여기서, 상기 복수 개의 패턴은 도시된 바와 같이 마루와 골이 반복적으로 스트라이프 타입으로 구비될 수 있다.
상기 제2 프리즘 시트(860)에서 지지필름 일면의 마루와 골의 방향은, 상기 제1 프리즘 시트(850) 내의 지지필름 일면의 마루와 골의 방향과 수직할 수 있다. 이는 발광 모듈과 반사시트로부터 전달된 빛을 상기 패널(870)의 전방향으로 고르게 분산하기 위함이다.
본 실시예에서 상기 제1 프리즘시트(850)과 제2 프리즘시트(860)가 광학시트를 이루는데, 상기 광학시트는 다른 조합 예를 들어, 마이크로 렌즈 어레이로 이루어지거나 확산시트와 마이크로 렌즈 어레이의 조합 또는 하나의 프리즘 시트와 마이크로 렌즈 어레이의 조합 등으로 이루어질 수 있다.
상기 패널(870)은 액정 표시 패널(Liquid crystal display)가 배치될 수 있는데, 액정 표시 패널(860) 외에 광원을 필요로 하는 다른 종류의 디스플레이 장치가 구비될 수 있다.
상기 패널(870)은, 유리 바디 사이에 액정이 위치하고 빛의 편광성을 이용하기 위해 편광판을 양 유리바디에 올린 상태로 되어있다. 여기서, 액정은 액체와 고체의 중간적인 특성을 가지는데, 액체처럼 유동성을 갖는 유기분자인 액정이 결정처럼 규칙적으로 배열된 상태를 갖는 것으로, 상기 분자 배열이 외부 전계에 의해 변화되는 성질을 이용하여 화상을 표시한다.
표시장치에 사용되는 액정 표시 패널은, 액티브 매트릭스(Active Matrix) 방식으로서, 각 화소에 공급되는 전압을 조절하는 스위치로서 트랜지스터를 사용한다.
상기 패널(870)의 전면에는 컬러 필터(880)가 구비되어 상기 패널(870)에서 투사된 빛을, 각각의 화소마다 적색과 녹색 및 청색의 빛만을 투과하므로 화상을 표현할 수 있다.
이상과 같이 실시예는 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 발광소자 110: 기판
120: 발광 구조물 122: 제1 도전형 반도체층
124: 활성층 126: 제2 도전형 반도체층
200: 전자 차단층 P: 리세스
160: 제2 전극층 170: 채널층
180: 지지기판 190: 패시베이션층
310: 패키지 몸체 321, 322: 제1,2 리드 프레임
330: 와이어 340: 몰딩부
350: 형광체 710: 발광 모듈
720: 리플렉터 730: 쉐이드
800: 표시장치 810: 바텀 커버
820: 반사판 840: 도광판
850: 제1 프리즘시트 860: 제2 프리즘시트
870: 패널 880: 컬러필터

Claims (13)

  1. 제1 도전형 반도체층;
    제2 도전형 반도체층; 및
    상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 위치하며, 상기 제2 도전형 반도체층과의 계면에 복수 개의 리세스(recess)를 갖는 활성층;을 포함하고,
    상기 제2 도전형 반도체층은 제2 도전형 도펀트로 도핑되며 상기 활성층에 인접하여 위치하고, 상기 활성층보다 큰 에너지 밴드갭을 갖는 물질로 형성되며, InxAlyGa1-x-yN(0≤x<y<1)의 조성을 갖는 전자 차단층을 포함하고,
    상기 전자 차단층은 제2 도전형 도펀트의 도핑 농도 또는 Al의 함량을 서로 달리하는 복수 개의 층으로 이루어지고,
    상기 복수 개의 층은 상기 활성층에서 멀어지는 방향으로 적층된 제1층, 제2층, 제3층, 제4층 및 제5층을 포함하며, 상기 제1층에서 상기 제3층으로 갈수록 제2 도전형 도펀트의 도핑 농도 또는 Al의 함량이 증가하고, 상기 제3층에서 상기 제5층으로 갈수록 제2 도전형 도펀트의 도핑 농도 또는 Al의 함량이 감소하며,
    상기 복수 개의 층 중 적어도 일부의 층이 상기 활성층의 리세스 내에 위치하며, 상기 복수 개의 리세스 중에서 상기 활성층 내에서 In 함량이 많은 부분에서 상대적으로 크기가 큰 리세스가 형성된, 발광소자.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 활성층의 리세스는 상기 제1 도전형 반도체층에 가장 인접한 바닥부를 포함하고, 상기 리세스 내에 위치하는 전자 차단층은 상기 바닥부에서 멀어질수록 제2 도전형 도펀트의 도핑 농도가 증가하거나 Al의 함량이 증가하는 발광소자.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 복수 개의 리세스는
    상기 제1층 및 제2층의 일부에 위치하는 리세스 P1, P2;
    상기 제1층과 제2층 및 제3층의 일부에 위치하며 상기 리세스 P1, P2에 비해서 상대적으로 크기가 큰 리세스 P3;를 포함하는 발광소자.
  6. 제 1 항에 있어서,
    상기 제3층은 상기 제4층과의 계면이 플랫한 발광소자.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 제 1 항에 있어서,
    상기 활성층의 리세스 내에 위치하는 전자 차단층을 이루는 층들의 적어도 일부는 리세스를 가지며,
    상기 활성층의 리세스 및 상기 전자 차단층의 리세스는 바닥부 및 벽부를 포함하고, 상기 활성층에서 멀어지는 방향으로 갈수록 리세스의 벽부의 경사도가 완만해지는 발광소자.
  12. 삭제
  13. 삭제
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