KR20140001131A - 반도체 소자의 제조 방법 - Google Patents

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KR20140001131A
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신야 아키즈키
도시마사 스기무라
다이스케 우엔다
다케시 마츠무라
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닛토덴코 가부시키가이샤
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Abstract

본 발명은 한층 더 생산 효율의 향상을 도모하는 것이 가능한 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.
상기 과제는 전사용 기판과 기능층 형성용 기판 상에 형성된 기능층을, 임시 고정층을 개재시켜 접착하는 공정과, 기능층 형성용 기판을 제거하여 기능층을 노출시키는 공정과, 노출된 기능층에 최종 기판을 접착하는 공정과, 임시 고정층과 전사용 기판을 기능층으로부터 분리하는 공정을 가지며, 임시 고정층은, (A) 200℃로 1분간 유지한 후의 상기 온도에서의 실리콘 웨이퍼에 대한 전단 접착력이 0.25 kg/5×5 mm 이상이고, 또한, 200℃보다 크고 500℃ 이하의 온도 영역에서의 어느 온도에서 3분간 유지한 후의 해당 온도에서의 실리콘 웨이퍼에 대한 전단 접착력이 0.25 kg/5×5 mm 미만이거나, 또는 (B) 50℃의 N-메틸-2-피롤리돈에 60초간 침지하고, 150℃에서 30분 건조시킨 후의 중량 감소율이 1.0 중량% 이상인 반도체 소자의 제조 방법에 의해 해결된다.

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은, 반도체 소자의 제조 방법에 관한 것이다.
종래, GaAs, GaP, 사파이어, SiC 등의 기능층 형성용 기판에, 액층 에피택셜 성장법이나 유기 금속 화학 기상 성장법에 의해 기능층을 형성하는 방법이 알려져 있다. 기능층은 광전 소자 등에 이용할 수 있다. 그러나, 기능층을 형성하기 위한 기능층 형성용 기판은, 일반적으로 열전도성이 낮아, 방열 특성의 개선이 요구되고 있다.
그래서, 최근, 기능층을 기능층 형성용 기판으로부터 박리하여 고열전도 기판에 전사함으로써, 방열 특성을 향상시키는 시도가 이루어지고 있다. 얇은 기능층을 기능층 형성용 기판으로부터 박리하는 방법(리프트오프법)으로는, 종래, 기능층의 기능층 형성용 기판과는 반대측의 면에 일단 전사용 기판을 접착하고, 그 후, YAG 레이저, 엑시머 레이저에 의해 박리하는 방법이 알려져 있다(예컨대, 특허문헌 1, 2 참조). 또한, 기능층과 기능층 형성용 기판 사이에 미리 에칭층을 형성해 두고, 이 에칭층을 에칭하여 박리하는 방법이 알려져 있다(예컨대, 특허문헌 3 참조).
이하, 종래의 웨트 에칭을 채용한 경우의 기능층 전사 방법에 관해 설명한다. 도 7∼도 11은, 종래의 기판 전사 방법을 설명하기 위한 단면 모식도이다.
우선, 도 7에 나타낸 바와 같이, 기능층 형성용 기판(100) 상에 제1 에칭층(102)을 형성한다. 다음으로, 제1 에칭층(102) 상에 액층 에피택셜 성장법이나 유기 금속 화학 기상 성장법에 의해 기능층(104)을 형성한다. 또한, 기능층(104) 상에 제2 에칭층(106)을 형성한다. 한편, 제3 에칭층(112)을 개재시켜 내열성의 접착제층(114)이 형성되어 있는 전사용 기판(110)을 준비한다.
다음으로, 제2 에칭층(106)과 내열성의 접착제층(114)을 접합한다(도 8 참조).
다음으로, 제1 에칭층(102)을 에칭하기 위한 에칭액을 이용하여 제1 에칭층(102)을 에칭한다. 이에 따라, 기능층 형성용 기판(100)이 제거되어, 기능층(104)이 노출된다(도 9 참조).
다음으로, 노출된 기능층(104)에 최종 기판(120)을 접착한다(도 10 참조).
다음으로, 제2 에칭층(106)을 에칭하기 위한 에칭액을 이용하여 제2 에칭층(106)을 에칭한다. 이에 따라, 내열성의 접착제층(114)과 전사용 기판(110)이 기능층(104)으로부터 분리된다(도 11 참조).
이상에 의해, 기능층(104)이 기능층 형성용 기판(100)으로부터 최종 기판(120)에 전사된다.
기능층을 기능층 형성용 기판으로부터 최종 기판에 전사하는 순서로는, 우선, 기능층을 전사용 기판에 접착하고, 이 상태로 기능층 형성용 기판을 제거한 후, 노출된 기능층에 최종 기판을 접착하고, 마지막으로 전사용 기판을 기능층으로부터 분리한다. 전술한 종래의 전사 방법에서는, 제2 에칭층(106)과 내열성의 접착제층(114)을 개재시켜 기능층(104)을 전사용 기판(110)에 접착하고, 이 상태로 기능층 형성용 기판(100)을 제거한 후, 노출된 기능층(104)에 최종 기판(120)을 접착하고, 마지막으로 제2 에칭층(106)을 에칭함으로써, 내열성의 접착제층(114)과 전사용 기판(110)을 기능층(104)으로부터 분리하고 있다(도 11 참조).
이러한 순서로 되어 있는 이유로는, 내열성의 접착제층(114)은, 일단 접착 대상을 접착한 후에는 박리가 어려워지므로, 제2 에칭층이나 제3 에칭층을 형성할 필요가 있기 때문이다.
특허문헌 1: 일본 특허 공개 제2009-76749호 공보 특허문헌 2: 일본 특허 공개 제2010-87092호 공보 특허문헌 3: 일본 특허 공개 제2009-99989호 공보
그러나, 전술한 종래의 웨트 에칭을 이용한 기능층 전사 방법에서는, 공정수가 많기 때문에, 한층 더 생산 효율의 향상이 요구되고 있다.
본 발명은 상기 문제점을 감안하여 이루어진 것으로, 그 목적은, 한층 더 생산 효율의 향상을 도모하는 것이 가능한 반도체 소자의 제조 방법을 제공하는 것에 있다.
본원 발명자들은, 상기 종래의 문제점을 해결하기 위해 검토한 결과, 특정한 임시 고정층을 이용함으로써, 생산 효율의 향상을 도모할 수 있는 것을 발견하여 본 발명을 완성시키기에 이르렀다.
즉, 본 발명에 따른 반도체 소자의 제조 방법은,
전사용 기판과 기능층 형성용 기판 상에 형성된 기능층을, 임시 고정층을 개재시켜 접착하는 공정과,
상기 기능층 형성용 기판을 제거하여 상기 기능층을 노출시키는 공정과,
노출된 상기 기능층에 최종 기판을 접착하는 공정과,
상기 임시 고정층과 상기 전사용 기판을 상기 기능층으로부터 분리하는 공정을 가지며,
상기 임시 고정층은, (A) 200℃로 1분간 유지한 후의 상기 온도에서의 실리콘 웨이퍼에 대한 전단 접착력이 0.25 kg/5×5 mm 이상이고, 또한, 200℃보다 크고 500℃ 이하의 온도 영역에서의 어느 온도에서 3분간 유지한 후의 해당 온도에서의 실리콘 웨이퍼에 대한 전단 접착력이 0.25 kg/5×5 mm 미만이거나, 또는 (B) 50℃의 N-메틸-2-피롤리돈에 60초간 침지하고, 150℃에서 30분 건조시킨 후의 중량 감소율이 1.0 중량% 이상인 것을 특징으로 한다.
상기 임시 고정층은, (A) 200℃로 1분간 유지한 후의 상기 온도에서의 실리콘 웨이퍼에 대한 전단 접착력이 0.25 kg/5×5 mm 이상이고, 또한, 200℃보다 크고 500℃ 이하의 온도 영역에서의 어느 온도에서 3분간 유지한 후의 해당 온도에서의 실리콘 웨이퍼에 대한 전단 접착력이 0.25 kg/5×5 mm 미만이거나, 또는 (B) 50℃의 N-메틸-2-피롤리돈에 60초간 침지하고, 150℃에서 30분 건조시킨 후의 중량 감소율이 1.0 중량% 이상이다. 상기 (A)의 경우, 상기 임시 고정층은, 어느 정도 고온에 노출되더라도 박리되지 않고, 보다 더 고온 영역에서는 박리된다. 그 결과, 전사용 기판과 기능층을, 임시 고정층을 개재시켜 접착한 후, 상기 임시 고정층을 상기 기능층으로부터 분리할 때까지의 동안에, 어느 정도 고온에 노출되었다 하더라도 박리되지 않도록 할 수 있다. 한편, 상기 임시 고정층을 상기 기능층으로부터 분리하는 단계에서는, 고온으로 함으로써 박리할 수 있다.
이와 같이, 상기 구성에 의하면, 종래의 웨트 에칭을 이용한 기능층 전사 방법에 있어서, 필요로 했던 제2 에칭층이나 제3 에칭층을 형성하지 않고, 기능층을 최종 기판에 전사할 수 있다. 그 결과, 생산 효율의 향상을 도모할 수 있다.
또한, 가열에 의한 전단 접착력의 저하에 의해 박리되기 때문에, 레이저를 이용한 박리에 비하여, 기능층에 대한 손상을 저감할 수 있다.
또한, 상기 (B)의 경우, 상기 임시 고정층은, 50℃의 N-메틸-2-피롤리돈(NMP)에 60초간 침지하고, 150℃에서 30분 건조시킨 후의 중량 감소율이 1.0 중량% 이상이다. 50℃의 N-메틸-2-피롤리돈(NMP)에 60초간 침지하고, 150℃에서 30분 건조시킨 후의 중량 감소율이 1 중량% 이상이므로, 임시 고정층이 N-메틸-2-피롤리돈에 용출되어 충분히 중량이 감소되었다고 할 수 있다. 그 결과, 상기 임시 고정층을 상기 기능층으로부터 분리하는 단계에서, N-메틸-2-피롤리돈(NMP)을 이용함으로써, 용이하게 박리할 수 있다. 임시 고정층의 상기 중량 감소율은, 예컨대, 원재료의 NMP에 대한 용해성에 의해 컨트롤할 수 있다. 즉, 원재료로서, NMP에 대한 용해성이 높은 것을 선택할수록, 상기 원재료를 이용하여 얻어진 임시 고정층은, NMP에 대한 용해성은 높아진다.
이와 같이, 상기 구성에 의하면, 종래의 웨트 에칭을 이용한 기능층 전사 방법에 있어서, 필요로 했던 제2 에칭층이나 제3 에칭층을 형성하지 않고, 기능층을 최종 기판에 전사할 수 있다. 그 결과, 생산 효율의 향상을 도모할 수 있다.
또한, 용제(N-메틸-2-피롤리돈(NMP))에 의해 박리되기 때문에, 레이저를 이용한 박리에 비하여, 기능층에 대한 손상을 저감할 수 있다.
상기 구성에 있어서, 상기 임시 고정층의 다이나믹 경도는 0.01 이상 10 이하인 것이 바람직하다. 상기 임시 고정층의 다이나믹 경도가 10 이하이면, 기능층의 요철에 대한 추종성이 양호해진다. 한편, 상기 임시 고정층의 표면 경도가 0.01 이상이면, 기능층 시프트 제어(임시 고정층의 형상 변화에 의한, 기능층을 최종 기판에 접합했을 때의 위치 어긋남 억제)라는 효과를 얻을 수 있다.
상기 구성에 있어서, 상기 임시 고정층은, 3%의 수산화테트라메틸암모늄 수용액에 5분 침지한 후의 중량 감소율이 1 중량% 미만인 것이 바람직하다. 3%의 수산화테트라메틸암모늄 수용액에 5분 침지한 후의 중량 감소율이 1 중량% 미만이면, 3%의 수산화테트라메틸암모늄 수용액으로의 용출이 적기 때문에, 내용제성(특히, 수산화테트라메틸암모늄 수용액에 대한 내용제성)을 높일 수 있다.
상기 구성에 있어서, 상기 임시 고정층은, 에테르 구조를 갖는 디아민에 유래하는 구성 단위를 가지며, 상기 에테르 구조를 갖는 디아민에 유래하는 구성 단위는, 글리콜 골격, 또는 알킬렌글리콜을 갖는 디아민에 유래하는 글리콜 골격을 갖는 것이 바람직하다. 에테르 구조를 갖는 디아민에 유래하는 구성 단위를 갖고 있는 경우, 임시 고정층을 고온(예컨대, 200℃ 이상)으로 가열하면, 전단 접착력을 저하시킬 수 있다. 이 현상에 관해, 본 발명자들은, 고온으로 가열되는 것에 의해, 상기 에테르 구조가 임시 고정층을 구성하는 수지로부터 이탈하고, 이 이탈에 의해 전단 접착력이 저하된 것으로 추찰하고 있다. 상기 에테르 구조를 갖는 디아민에 유래하는 구성 단위가, 글리콜 골격, 또는 알킬렌글리콜을 갖는 디아민에 유래하는 글리콜 골격을 가지면, 고온(예컨대 200℃ 이상)으로 가열함으로써, 보다 양호한 박리성을 나타낸다.
상기 임시 고정층이 글리콜 골격을 갖는 디아민을 갖는지의 여부는, FT-IR 스펙트럼에 있어서, 2700∼3000 cm-1에 흡수 피크를 갖는 스펙트럼이 존재하는지의 여부에 의해 확인할 수 있다. 즉, 2700∼3000 cm-1에 흡수 피크를 갖는 스펙트럼이 존재하는 경우, 글리콜 골격을 갖는 디아민을 갖는다고 판단할 수 있다.
특히, 상기 임시 고정층이 알킬렌글리콜을 갖는 디아민에 유래하는 글리콜 골격을 갖는 디아민을 갖는지의 여부는, FT-IR 스펙트럼에 있어서 2700∼3000 cm-1에 흡수 피크를 갖는 스펙트럼이 존재하는지의 여부에 의해 확인할 수 있다.
상기 구성에 있어서, 상기 임시 고정층은, 산무수물과, 에테르 구조를 갖는 디아민과, 에테르 구조를 갖지 않는 디아민을 반응시켜 얻어지는 폴리아미드산을 이미드화하여 얻어지는 폴리이미드 수지를 구성 재료로 하고, 상기 산무수물과, 상기 에테르 구조를 갖는 디아민과, 상기 에테르 구조를 갖지 않는 디아민을 반응시킬 때의 상기 에테르 구조를 갖는 디아민과 상기 에테르 구조를 갖지 않는 디아민의 배합 비율이, 몰비로 100:0∼10:90의 범위내인 것이 바람직하다. 상기 산무수물과, 상기 에테르 구조를 갖는 디아민과, 상기 에테르 구조를 갖지 않는 디아민을 반응시킬 때의 상기 에테르 구조를 갖는 디아민과 상기 에테르 구조를 갖지 않는 디아민의 배합 비율이, 몰비로 100:0∼10:90의 범위내에 있으면, 고온에서의 열박리성이 보다 우수하다.
상기 구성에 있어서, 상기 에테르 구조를 갖는 디아민의 분자량은 200∼5000의 범위내인 것이 바람직하다. 상기 에테르 구조를 갖는 디아민의 분자량은, 200∼5000의 범위내이면, 저온에서의 접착력이 높고 고온에서 박리성을 발휘하는 임시 고정층을 얻기 쉽다. 상기 에테르 구조를 갖는 디아민의 분자량은, GPC(겔ㆍ퍼미에이션ㆍ크로마토그래피)에 의해 측정하여, 폴리스티렌 환산에 의해 산출된 값(중량 평균 분자량)을 말한다.
상기 구성에 있어서, 상기 기능층 형성용 기판이, GaAs, GaP, 사파이어 또는 SiC이고, 상기 기능층이 발광층인 것이 바람직하다. 상기 기능층 형성용 기판이, GaAs, GaP, 사파이어 또는 SiC이고, 상기 기능층이 발광층이면, 최종 기판이 고열전도 타입인 경우, 보다 높은 방열성을 얻을 수 있다.
도 1은 본 실시형태에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면 모식도이다.
도 2는 본 실시형태에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면 모식도이다.
도 3은 본 실시형태에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면 모식도이다.
도 4는 본 실시형태에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면 모식도이다.
도 5는 본 실시형태에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면 모식도이다.
도 6은 다른 실시형태에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면 모식도이다.
도 7은 종래의 기판 전사 방법을 설명하기 위한 단면 모식도이다.
도 8은 종래의 기판 전사 방법을 설명하기 위한 단면 모식도이다.
도 9는 종래의 기판 전사 방법을 설명하기 위한 단면 모식도이다.
도 10은 종래의 기판 전사 방법을 설명하기 위한 단면 모식도이다.
도 11은 종래의 기판 전사 방법을 설명하기 위한 단면 모식도이다.
본 발명의 실시형태에 관해 도면을 참조하면서 설명하지만, 본 발명은 이들 예에 한정되지 않는다. 도 1∼도 5는, 본 실시형태에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면 모식도이다. 또한, 본 명세서에 있어서, 도면에는, 설명에 불필요한 부분은 생략하고, 또한, 설명을 쉽게 하기 위해 확대 또는 축소하거나 하여 도시한 부분이 있다.
[반도체 소자의 제조 방법]
본 실시형태에 따른 반도체 소자의 제조 방법은,
전사용 기판(20)과 기능층 형성용 기판(10) 상에 형성된 기능층(14)을, 임시 고정층(24)을 개재시켜 접착하는 공정과,
기능층 형성용 기판(10)을 제거하여 기능층(14)을 노출시키는 공정과,
노출된 기능층(14)에 최종 기판(30)을 접착하는 공정과,
임시 고정층(24)과 전사용 기판(20)을 기능층(14)으로부터 분리하는 공정을 적어도 가지며,
임시 고정층(24)은, (A) 200℃로 1분간 유지한 후의 상기 온도에서의 실리콘 웨이퍼에 대한 전단 접착력이 0.25 kg/5×5 mm 이상이고, 또한, 200℃보다 크고 500℃ 이하의 온도 영역에서의 어느 온도에서 3분간 유지한 후의 해당 온도에서의 실리콘 웨이퍼에 대한 전단 접착력이 0.25 kg/5×5 mm 미만이다. 또는, (B) 50℃의 N-메틸-2-피롤리돈에 60초간 침지하고, 150℃에서 30분 건조시킨 후의 중량 감소율이 1.0 중량% 이상이다. 이하, 본 실시형태에 따른 반도체 소자의 제조 방법에 관해서 상세히 설명한다.
우선, 도 1에 나타낸 바와 같이, 기능층 형성용 기판(10) 상에 제1 에칭층(12)을 형성한다. 기능층 형성용 기판(10)으로는, GaAs, GaP, 사파이어 또는 SiC 기판을 들 수 있다. 이들 기판을 이용함으로써, 기능층(14)을 액층 에피택셜 성장법이나 유기 금속 화학 기상 성장법에 의해 상기 기판 상에 형성할 수 있다. 제1 에칭층(12)은, 예컨대, 일본 특허 공개 제2009-99989호 공보에 기재되어 있는 바와 같이, 질화물층에 격자형의 산화규소가 형성된 층을 들 수 있다. 제1 에칭층(12)은, 상세하게는 후술하지만, 기능층 형성용 기판(10)을 기능층(14)으로부터 분리할 때, 에칭액에 의해 용해시키는 층이다. 특히, 제1 에칭층(12)이, 질화물층에 격자형의 산화규소가 형성된 층인 경우에는, 이 산화규소를 에칭으로 제거하고, 질화물층 중에 중공 통로를 도입시킴으로써, 기능층 형성용 기판(10)을 기능층(14)으로부터 분리할 수 있다.
다음으로, 제1 에칭층(12) 상에 액층 에피택셜 성장법이나 유기 금속 화학 기상 성장법에 의해 기능층(14)을 형성한다. 기능층(14)은, 반도체 소자로서의 각종 기능을 발휘하기 위한 층이며, 종래 공지된 것을 채용할 수 있다. 기능층(14)으로는, LED(Light Emitting Diode) 등의 광을 발하는 발광층이나, 이미지 센서, 태양 전지 셀 등의 광전 변환을 하는 기능을 갖는 층을 들 수 있다.
한편, 전사용 기판(20)을 준비하고, 전사용 기판(20) 상에 임시 고정층(24)을 형성한다.
전사용 기판(20)으로는, 특별히 한정되지 않지만, 내열성이 우수한 것이 바람직하고, 예컨대, 실리콘, 유리 등의 재료로 형성된 것을 들 수 있다.
여기서, 임시 고정층(24)에 관해서 상세히 설명하는 것으로 한다.
임시 고정층(24)은, (A) 200℃로 1분간 유지한 후의 상기 온도에서의 실리콘 웨이퍼에 대한 전단 접착력이 0.25 kg/5×5 mm 이상인 것이 바람직하고, 0.30 kg/5×5 mm 이상인 것이 보다 바람직하고, 0.50 kg/5×5 mm 이상인 것이 더욱 바람직하다. 또한, 임시 고정층(24)은, 200℃ 초과, 500℃ 이하의 온도 영역에서의 어느 온도에서 3분간 유지한 후의 해당 온도에서의 실리콘 웨이퍼에 대한 전단 접착력이 0.25 kg/5×5 mm 미만인 것이 바람직하고, 0.10 kg/5×5 mm 미만인 것이 보다 바람직하고, 0.05 kg/5×5 mm 미만인 것이 더욱 바람직하다. 200℃로 1분간 유지한 후의 상기 온도에서의 실리콘 웨이퍼에 대한 전단 접착력이 0.25 kg/5×5 mm 이상이고, 또한, 200℃보다 크고 500℃ 이하의 온도 영역에서의 어느 온도에서 3분간 유지한 후의 해당 온도에서의 실리콘 웨이퍼에 대한 전단 접착력이 0.25 kg/5×5 mm 미만이므로, 임시 고정층(24)은, 어느 정도 고온에 노출되더라도 박리되지 않고, 보다 더 고온 영역에서는 박리된다. 그 결과, 전사용 기판(20)과 기능층(14)을, 임시 고정층(24)을 개재시켜 접착한 후(임시 고정한 후), 임시 고정층(24)을 기능층(14)으로부터 분리할 때까지의 동안에, 어느 정도 고온에 노출되었다 하더라도 박리되지 않도록 할 수 있다. 한편, 임시 고정층(24)을 기능층(14)으로부터 분리하는 단계에서는, 고온으로 함으로써 박리할 수 있다. 임시 고정층(24)의 상기 전단 접착력은, 예컨대, 임시 고정층(24)에 포함되는 작용기수에 의해 컨트롤할 수 있다.
또한, 임시 고정층(24)의 실리콘 웨이퍼에 대한 전단 접착력이 0.25 kg/5×5 mm 미만(바람직하게는 0.10 kg/5×5 mm 미만, 보다 바람직하게는 0.05 kg/5×5 mm 미만)이 되는 온도는, 200℃ 초과, 500℃ 이하의 온도 영역에서의 어느 온도라면 특별히 한정되지 않지만, 바람직하게는 220℃ 초과, 480℃ 이하이고, 보다 바람직하게는 240℃ 초과, 450℃ 이하이다.
또한, 임시 고정층(24)은, 200℃ 이하이더라도 장시간 유지하면, 실리콘 웨이퍼에 대한 상기 전단 접착력은 0.25 kg/5×5 mm 미만이 되는 경우가 있다. 또한, 임시 고정층(24)은, 200℃보다 큰 온도로 유지했다 하더라도 단시간이라면, 실리콘 웨이퍼에 대한 상기 전단 접착력은 0.25 kg/5×5 mm 미만은 되지 않는 경우가 있다.
즉, 「200℃보다 크고 500℃ 이하의 온도 영역에서의 어느 온도에서 3분간 유지한 후의 해당 온도에서의 실리콘 웨이퍼에 대한 전단 접착력이 0.25 kg/5×5 mm 미만」은, 고온에서의 박리성을 평가하는 지표이며, 「200℃보다 크고 500℃ 이하의 온도 영역에서의 어느 온도」로 하면, 곧바로 실리콘 웨이퍼에 대한 전단 접착력이 0.25 kg/5×5 mm 미만이 되는 것을 의미하는 것은 아니다. 또한, 「200℃보다 크고 500℃ 이하의 온도 영역에서의 어느 온도」로 하지 않으면 박리성을 발현하지 않는 것을 의미하는 것도 아니다.
임시 고정층(24)은, (B) 50℃의 N-메틸-2-피롤리돈(NMP)에 60초간 침지하고, 150℃에서 30분간 건조시킨 후의 중량 감소율이 1.0 중량% 이상인 것이 바람직하고, 1.1 중량% 이상인 것이 보다 바람직하고, 1.2 중량% 이상인 것이 더욱 바람직하다. 또한, 상기 중량 감소율은 클수록 바람직하지만, 예컨대 50 중량% 이하, 40 중량% 이하이다. 50℃의 N-메틸-2-피롤리돈(NMP)에 60초간 침지하고, 150℃에서 30분간 건조시킨 후의 중량 감소율이 1.0 중량% 이상이면, 임시 고정층(24)이 N-메틸-2-피롤리돈에 용출되어 충분히 중량이 감소되었다고 할 수 있다. 그 결과, 임시 고정층(24)을 N-메틸-2-피롤리돈에 의해 용이하게 박리할 수 있다. 임시 고정층(24)의 상기 중량 감소율은, 예컨대, 원재료의 NMP에 대한 용해성에 의해 컨트롤할 수 있다. 즉, 원재료로서, NMP에 대한 용해성이 높은 것을 선택할수록, 상기 원재료를 이용하여 얻어진 임시 고정층(24)은, NMP에 대한 용해성은 높아진다.
임시 고정층(24)은, 다이나믹 경도가 10 이하인 것이 바람직하고, 9 이하인 것이 보다 바람직하고, 8 이하인 것이 더욱 바람직하다. 또한, 상기 다이나믹 경도는 작을수록 바람직하지만, 예컨대 0.01 이상이다. 상기 다이나믹 경도가 10 이하이면, 임시 고정층(24)의 전사용 기판(20)이나 기능층(14)에 대한 접착력을 충분한 것으로 할 수 있다. 또한, 상기 다이나믹 경도가 10 이하이면, 기능층(14)의 요철에 대한 추종성이 양호해진다. 한편, 임시 고정층(24)의 표면 경도가 0.01 이상이면, 기능층 시프트 제어(임시 고정층(24)의 형상 변화에 의한, 기능층(14)을 최종 기판(30)에 접합했을 때의 위치 어긋남 억제)라는 효과를 얻을 수 있다.
임시 고정층(24)은, 3%의 수산화테트라메틸암모늄 수용액에 5분 침지한 후의 중량 감소율이 1 중량% 미만인 것이 바람직하고, 0.9 중량% 미만인 것이 보다 바람직하고, 0.8 중량% 미만인 것이 더욱 바람직하다. 또한, 상기 중량 감소율은 작을수록 바람직하지만, 예컨대 0 중량% 이상, 0.001 중량% 이상이다. 3%의 수산화테트라메틸암모늄 수용액에 5분 침지한 후의 중량 감소율이 1 중량% 미만이면, 3%의 수산화테트라메틸암모늄 수용액으로의 용출이 적기 때문에, 내용제성(특히, 수산화테트라메틸암모늄 수용액에 대한 내용제성)을 높일 수 있다. 임시 고정층(24)의 상기 중량 감소율은, 예컨대, 이용하는 디아민의 조성(디아민의 수산화테트라메틸암모늄 수용액에 대한 용해성)에 의해 컨트롤할 수 있다.
임시 고정층(24)은, 실리콘 웨이퍼에 접합한 후에 박리했을 때의, 실리콘 웨이퍼면 상의 0.2 ㎛ 이상의 파티클의 증가량이, 실리콘 웨이퍼에 접합하기 전에 대하여, 10000개/6인치 웨이퍼 미만인 것이 바람직하고, 9000개/6인치 웨이퍼 미만인 것이 보다 바람직하고, 8000개/6인치 웨이퍼 미만인 것이 더욱 바람직하다. 상기 파티클의 증가량은, 특히 바람직하게는, 실리콘 웨이퍼에 접합하기 전에 대하여, 1000개/6인치 웨이퍼 미만, 900개/6인치 웨이퍼 미만, 800개/6인치 웨이퍼 미만이다. 실리콘 웨이퍼에 접합한 후에 박리했을 때의, 실리콘 웨이퍼면 상의 0.2 ㎛ 이상의 파티클의 증가량이, 실리콘 웨이퍼에 접합하기 전에 대하여, 10000개/6인치 웨이퍼 미만이면, 박리후의 접착물 잔여물을 억제할 수 있다.
임시 고정층(24)은, (A) 200℃로 1분간 유지한 후의 상기 온도에서의 실리콘 웨이퍼에 대한 전단 접착력이 0.25 kg/5×5 mm 이상이고, 또한, 200℃ 초과, 500℃ 이하의 온도 영역에서의 어느 온도에서 3분간 유지한 후의 해당 온도에서의 실리콘 웨이퍼에 대한 전단 접착력이 0.25 kg/5×5 mm 미만이거나, 또는 (B) 50℃의 N-메틸-2-피롤리돈에 60초간 침지하고, 150℃에서 30분 건조시킨 후의 중량 감소율이 1.0 중량% 이상이면, 그 형성 재료는 특별히 한정되지 않지만, 폴리이미드 수지, 실리콘 수지, 아크릴 수지, 불소 수지, 에폭시 수지, 우레탄 수지, 고무 수지 등을 들 수 있다.
상기 폴리이미드 수지는, 일반적으로, 그 전구체인 폴리아미드산을 이미드화(탈수 축합)함으로써 얻을 수 있다. 폴리아미드산을 이미드화하는 방법으로는, 예컨대, 종래 공지의 가열 이미드화법, 공비 탈수법, 화학적 이미드화법 등을 채용할 수 있다. 그 중에서도, 가열 이미드화법이 바람직하다. 가열 이미드화법을 채용하는 경우, 폴리이미드 수지의 산화에 의한 열화를 방지하기 위해, 질소 분위기하나 진공중 등의 불활성 분위기하에서 가열 처리를 행하는 것이 바람직하다.
상기 폴리아미드산은, 적절하게 선택한 용매중에서, 산무수물과 디아민을 실질적으로 등몰비가 되도록 넣고 반응시켜 얻을 수 있다.
상기 폴리이미드 수지로는, 에테르 구조를 갖는 디아민에 유래하는 구성 단위를 갖는 것이 바람직하다. 상기 에테르 구조를 갖는 디아민은, 에테르 구조를 가지며 아민 구조를 갖는 말단을 적어도 2개 갖는 화합물인 한 특별히 한정되지 않는다. 상기 에테르 구조를 갖는 디아민 중에서도, 글리콜 골격을 갖는 디아민인 것이 바람직하다. 상기 폴리이미드 수지가, 에테르 구조를 갖는 디아민에 유래하는 구성 단위, 특히, 글리콜 골격을 갖는 디아민에 유래하는 구성 단위를 갖고 있는 경우, 임시 고정층(24)을 가열하면, 전단 접착력을 저하시킬 수 있다. 이 현상에 관해, 본 발명자들은, 고온으로 가열되는 것에 의해, 상기 에테르 구조 또는 상기 글리콜 골격이 임시 고정층(24)을 구성하는 수지로부터 이탈하고, 이 이탈에 의해 전단 접착력이 저하된 것으로 추찰하고 있다.
또한, 상기 에테르 구조 또는 상기 글리콜 골격이 임시 고정층(24)을 구성하는 수지로부터 이탈하고 있는 것은, 예컨대, 300℃에서의 가열을 30분하는 전후에서의 FT-IR(fourier transform infrared spectroscopy) 스펙트럼을 비교하여, 2800∼3000 cm-1의 스펙트럼이 가열 전후에서 감소하고 있는 것에 의해 확인할 수 있다.
상기 글리콜 골격을 갖는 디아민으로는, 예컨대, 폴리프로필렌 글리콜 구조를 가지며 아미노기를 양 말단에 하나씩 갖는 디아민, 폴리에틸렌글리콜 구조를 가지며 아미노기를 양 말단에 하나씩 갖는 디아민, 폴리테트라메틸렌글리콜 구조를 가지며 아미노기를 양 말단에 하나씩 갖는 디아민 등의 알킬렌글리콜을 갖는 디아민을 들 수 있다. 또한, 이들 글리콜 구조의 복수를 가지며 아미노기를 양 말단에 하나씩 갖는 디아민을 들 수 있다.
상기 에테르 구조를 갖는 디아민의 분자량은, 200∼5000의 범위내인 것이 바람직하고, 230∼4500인 것이 보다 바람직하다. 상기 에테르 구조를 갖는 디아민의 분자량이 200∼5000의 범위내이면, 저온에서의 접착력이 높고 고온에서 박리성을 발휘하는 임시 고정층(24)을 얻기 쉽다.
상기 폴리이미드 수지의 형성에는, 에테르 구조를 갖는 디아민 이외에, 에테르 구조를 갖지 않는 디아민을 병용할 수도 있다. 에테르 구조를 갖지 않는 디아민으로는, 지방족 디아민이나 방향족 디아민을 들 수 있다. 에테르 구조를 갖지 않는 디아민을 병용함으로써, 기능층이나 전사용 기판과의 밀착력을 컨트롤할 수 있다. 에테르 구조를 갖는 디아민과, 에테르 구조를 갖지 않는 디아민의 배합 비율은, 몰비로 100:0∼10:90의 범위내에 있는 것이 바람직하고, 보다 바람직하게는 100:0∼20:80이고, 더욱 바람직하게는 99:1∼30:70이다. 상기 에테르 구조를 갖는 디아민과 상기 에테르 구조를 갖지 않는 디아민의 배합 비율이, 몰비로 100:0∼10:90의 범위내에 있으면, 고온에서의 열박리성이 보다 우수하다.
상기 지방족 디아민으로는, 예컨대, 에틸렌디아민, 헥사메틸렌디아민, 1,8-디아미노옥탄, 1,10-디아미노데칸, 1,12-디아미노도데칸, 4,9-디옥사-1,12-디아미노도데칸, 1,3-비스(3-아미노프로필)-1,1,3,3-테트라메틸디실록산(α,ω-비스아미노프로필테트라메틸디실록산) 등을 들 수 있다. 상기 지방족 디아민의 분자량은, 통상 50∼1,000,000이고, 바람직하게는 100∼30,000이다.
방향족 디아민으로는, 예컨대, 4,4'-디아미노디페닐에테르, 3,4'-디아미노디페닐에테르, 3,3'-디아미노디페닐에테르, m-페닐렌디아민, p-페닐렌디아민, 4,4'-디아미노디페닐프로판, 3,3'-디아미노디페닐메탄, 4,4'-디아미노디페닐술피드, 3,3'-디아미노디페닐술피드, 4,4'-디아미노디페닐술폰, 3,3'-디아미노디페닐술폰, 1,4-비스(4-아미노페녹시)벤젠, 1,3-비스(4-아미노페녹시)벤젠, 1,3-비스(3-아미노페녹시)벤젠, 1,3-비스(4-아미노페녹시)-2,2-디메틸프로판, 4,4'-디아미노벤조페논 등을 들 수 있다. 상기 방향족 디아민의 분자량은, 통상 50∼1000이고, 바람직하게는 100∼500이다. 또한, 본 명세서에 있어서, 분자량은 GPC(겔ㆍ퍼미에이션ㆍ크로마토그래피)에 의해 측정하여, 폴리스티렌 환산에 의해 산출된 값(중량 평균 분자량)을 말한다.
상기 산무수물로는, 예컨대, 3,3',4,4'-비페닐테트라카르복실산이무수물, 2,2',3,3'-비페닐테트라카르복실산이무수물, 3,3',4,4'-벤조페논테트라카르복실산이무수물, 2,2',3,3'-벤조페논테트라카르복실산이무수물, 4,4'-옥시디프탈산이무수물, 2,2-비스(2,3-디카르복시페닐)헥사플루오로프로판이무수물, 2,2-비스(3,4-디카르복시페닐)헥사플루오로프로판이무수물(6FDA), 비스(2,3-디카르복시페닐)메탄이무수물, 비스(3,4-디카르복시페닐)메탄이무수물, 비스(2,3-디카르복시페닐)술폰이무수물, 비스(3,4-디카르복시페닐)술폰이무수물, 피로멜리트산이무수물, 에틸렌글리콜비스트리멜리트산이무수물 등을 들 수 있다. 이들은, 단독으로 이용해도 좋고, 2종 이상을 병용해도 좋다.
상기 산무수물과 상기 디아민을 반응시킬 때의 용매로는, N,N-디메틸아세트아미드, N-메틸-2-피롤리돈, N,N-디메틸포름아미드, 시클로펜타논 등을 들 수 있다. 이들은, 단독으로 사용해도 좋고, 복수를 혼합하여 이용해도 좋다. 또한, 원재료나 수지의 용해성을 조정하기 위해, 톨루엔이나 크실렌 등의 비극성의 용매를 적절하게 혼합하여 이용해도 좋다.
임시 고정층(24)은, 예컨대 다음과 같이 하여 제작된다. 우선, 상기 폴리아미드산을 포함하는 용액을 제작한다. 다음으로, 상기 용액을 기재 상에 소정 두께가 되도록 도포하여 도포막을 형성한 후, 상기 도포막을 소정 조건하에서 건조시킨다. 상기 기재로는, SUS304, 6-4 알로이, 알루미늄박, 동박, Ni박 등의 금속박이나, 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌, 폴리프로필렌이나, 불소계 박리제, 장쇄 알킬아크릴레이트계 박리제 등의 박리제에 의해 표면 코팅된 플라스틱 필름이나 종이 등을 사용할 수 있다. 또한, 도포 방법으로는 특별히 한정되지 않고, 예컨대, 롤 도공, 스크린 도공, 그라비아 도공, 스핀코트 도공 등을 들 수 있다. 또한, 건조 조건으로는, 예컨대 건조 온도 50∼150℃, 건조 시간 3∼30분간의 범위내에서 행해진다. 또한 150∼400℃, 30∼240분간, 질소중 또는 진공중에서 열경화(이미드화)시킨다. 이에 따라, 본 실시형태에 따른 임시 고정층(24)을 얻을 수 있다. 이와 같이 하여 얻어진 시트형의 임시 고정층(24)은, 전사용 기판(20) 상에 접착하여 사용할 수 있다. 접착 방법으로는 종래 공지의 방법을 채용할 수 있고, 예컨대, 프레스, 롤라미네이션을 들 수 있다.
또한, 임시 고정층(24)은, 상기 액상의 용액을 직접 전사용 기판(20) 상에 도포함으로써 형성할 수 있다. 도포 방법으로는 특별히 한정되지 않고, 예컨대, 롤 도공, 스크린 도공, 그라비아 도공, 스핀코트 도공 등을 들 수 있다. 또한, 건조 조건으로는, 예컨대 건조 온도 50∼150℃, 건조 시간 3∼30분간의 범위내에서 행해진다. 또한 150∼400℃, 30∼240분간, 질소중 또는 진공중에서 열경화(이미드화)시킨다. 이에 따라, 본 실시형태에 따른 임시 고정층(24)을 얻을 수 있다.
다음으로, 도 2에 나타낸 바와 같이, 전사용 기판(20)과 기능층 형성용 기판(10) 상에 형성된 기능층(14)을, 임시 고정층(24)을 개재시켜 접착한다.
다음으로, 제1 에칭층(12)을 에칭하기 위한 에칭액을 이용하여 제1 에칭층(12)을 에칭한다. 이에 따라, 기능층 형성용 기판(10)이 제거되고, 기능층(14)이 노출된다(도 3 참조).
다음으로, 노출된 기능층(14)에 최종 기판(30)을 접착한다(도 4 참조).
다음으로, 임시 고정층(24)과 전사용 기판(20)을 기능층(14)으로부터 분리한다(도 5). 분리 방법으로는, (a) 고온 가열에 의한 분리와, (b) N-메틸-2-피롤리돈에의 침지에 의한 분리를 들 수 있다.
상기 (a)의 경우, 고온으로 가열하고, 임시 고정층(24)의 전단 접착력을 저하시켜, 임시 고정층(24)과 전사용 기판(20)을 기능층(14)으로부터 분리한다. 상기 고온 가열의 조건으로는, 임시 고정층(24)의 전단 접착력을 저하시켜, 임시 고정층(24)과 전사용 기판(20)을 기능층(14)으로부터 분리할 수 있는 범위내에서 적절하게 설정할 수 있지만, 하한치로는, 예컨대 180℃, 200℃, 250℃ 등으로 할 수 있다. 또한, 상한치는, 300℃, 350℃, 400℃ 등으로 할 수 있다. 또한, 상기 고온 가열의 공정에서 상기 온도 조건하로 유지하는 시간은, 온도에 따라서 상이하지만, 0.05∼120분이 바람직하고, 0.1∼30분이 보다 바람직하다.
한편, 상기 (b)의 경우, -10∼100℃의 N-메틸-2-피롤리돈에 1∼600초간 침지하고, 임시 고정층(24)의 전단 접착력을 저하시켜, 임시 고정층(24)과 전사용 기판(20)을 기능층(14)으로부터 분리한다.
이상에 의해, 기능층(14)이 기능층 형성용 기판(10)으로부터 최종 기판(30)에 전사되어, 최종 기판(30) 상에 기능층(14)이 적층된 반도체 소자를 얻을 수 있다.
최종 기판(30)으로는 특별히 한정되지 않지만, 알루미나 기판 등의 열도전성이 우수한 고열전도 기판이 바람직하다. 최종 기판(30)이 고열전도 기판이고, 기능층(14)이 발광층이면, 발광 효율이 우수한 발광 소자로 할 수 있다.
이상, 본 실시형태에 따른 반도체 소자의 제조 방법에 의하면, 종래의 웨트 에칭을 이용한 기능층 전사 방법에서 필요로 했던 제2 에칭층이나 제3 에칭층을 형성하지 않고, 기능층을 최종 기판에 전사할 수 있다. 그 결과, 생산 효율의 향상을 도모할 수 있다. 또한, 가열에 의한 전단 접착력의 저하에 의해 박리되기 때문에, 레이저를 이용한 박리에 비하여, 기능층에 대한 손상을 저감할 수 있다.
전술한 실시형태에서는, 임시 고정층(24)이, 상기 (A)를 만족시키고 상기 (B)를 만족시키는 경우에 관해 설명했다. 즉, (A) 200℃로 1분간 유지한 후의 상기 온도에서의 실리콘 웨이퍼에 대한 전단 접착력이 0.25 kg/5×5 mm 이상이고, 또한, 200℃보다 크고 500℃ 이하의 온도 영역에서의 어느 온도에서 3분간 유지한 후의 해당 온도에서의 실리콘 웨이퍼에 대한 전단 접착력이 0.25 kg/5×5 mm 미만이고, 또한, (B) 50℃의 N-메틸-2-피롤리돈에 60초간 침지하고, 150℃에서 30분 건조시킨 후의 중량 감소율이 1.0 중량% 이상인 경우에 관해 설명했다.
그러나, 본 발명에 있어서, 임시 고정층은, 상기 (A)나 상기 (B)의 적어도 하나를 만족시키면 된다.
도 6은, 다른 실시형태에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면 모식도이다.
전술한 실시형태에서는, 최종 기판(30) 상에 직접 기능층(14)을 접착하는 경우에 관해 설명했다. 그러나, 본 발명에서는 이 예에 한정되지 않고, 도 6에 나타낸 바와 같이, 최종 기판(30) 상에 반사층(32)을 형성하고, 반사층(32)을 개재시켜 기능층(14)에 최종 기판(30)을 접착해도 좋다. 반사층(32)이 형성되어 있는 경우, 발광층으로서의 기능층(14)으로부터 발생하는 광의 발광 효율을 보다 향상시킬 수 있다.
실시예
이하에, 본 발명의 바람직한 실시예를 예시적으로 상세히 설명한다. 단, 이 실시예에 기재되어 있는 재료나 배합량 등은, 특별히 한정적인 기재가 없는 한, 본 발명의 요지를 이들에만 한정하는 취지의 것이 아니다.
(실시예 1)
질소 기류하의 분위기에 있어서, 140.85 g의 N,N-디메틸아세트아미드(DMAc) 중에, 폴리에테르디아민(하인츠만 제조, D-4000, 분자량: 4023.5) 8.05 g, 4,4'-디아미노디페닐에테르(DDE, 분자량: 200.2) 8.78 g 및 피로멜리트산이무수물(PMDA, 분자량: 218.1) 10.0 g을 70℃에서 혼합하고 반응시켜, 폴리아미드산 용액 A를 얻었다. 실온(23℃)까지 냉각시킨 후, 폴리아미드산 용액 A를 스핀코터로 8인치 실리콘 웨이퍼의 미러면 상에 도포하고, 90℃에서 20분 건조시킨 후, 폴리아미드산이 부착된 전사용 기판 A를 얻었다. 폴리아미드산이 부착된 전사용 기판 A를, 질소 분위기하 300℃에서 2시간 열처리하고, 두께 30 ㎛의 폴리이미드 피막(임시 고정층)을 형성하여, 임시 고정층이 부착된 전사용 기판 A를 얻었다.
(실시예 2)
질소 기류하의 분위기에 있어서 138.48 g의 N,N-디메틸아세트아미드(DMAc) 중에, 폴리에테르디아민(하인츠만 제조, D-2000, 분자량: 1990.8) 10.21 g, 4,4'-디아미노디페닐에테르(DDE, 분자량: 200.2) 8.15 g 및 피로멜리트산이무수물(PMDA, 분자량: 218.1) 100 g을 70℃에서 혼합하고 반응시켜, 폴리아미드산 용액 B를 얻었다. 실온(23℃)까지 냉각시킨 후, 폴리아미드산 용액 B를 SUS박(두께 38 ㎛) 상에 건조후의 두께가 50 ㎛가 되도록 도포하고, 90℃에서 20분 건조시킨 후, 폴리아미드산이 부착된 전사용 기판 B를 얻었다. 폴리아미드산이 부착된 전사용 기판 B를, 질소 분위기하 300℃에서 2시간 열처리하고, 두께 50 ㎛의 폴리이미드 피막(임시 고정층)을 형성하여, 임시 고정층이 부착된 전사용 기판 B를 얻었다.
(비교예 1)
질소 기류하의 분위기에 있어서, 364.42 g의 N,N-디메틸아세트아미드(DMAc) 중에, 4,4'-디아미노디페닐에테르(DDE, 분자량: 200.2) 9.18 g 및 피로멜리트산이무수물(PMDA, 분자량: 218.1) 10.00 g을 70℃에서 혼합하고 반응시켜, 폴리아미드산 용액 C를 얻었다. 실온(23℃)까지 냉각시킨 후, 폴리아미드산 용액 C를 스핀코터로 8인치 실리콘 웨이퍼의 미러면 상에 도포하고, 90℃에서 20분 건조시킨 후, 폴리아미드산이 부착된 전사용 기판 C를 얻었다. 폴리아미드산이 부착된 전사용 기판 C를, 질소 분위기하 300℃에서 2시간 열처리하고, 두께 30 ㎛의 폴리이미드 피막(임시 고정층)을 형성하여, 임시 고정층이 부착된 전사용 기판 C를 얻었다.
(실리콘 웨이퍼에 대한 전단 접착력의 측정)
전사용 기판 상에 형성한 임시 고정층 상에, 한변이 5 mm인 정사각형(두께 500 ㎛)의 실리콘 웨이퍼 칩을 얹고, 60℃, 10 mm/s의 조건으로 라미네이트한 후, 전단 시험기(Dage사 제조, Dage4000)를 이용하여, 임시 고정층과 실리콘 웨이퍼 칩의 전단 접착력을 측정했다. 전단 시험의 조건은 이하의 2와 같이 했다. 결과를 표 1에 나타낸다. 또한, 비교예 1은, 실리콘 웨이퍼 칩에 접착하지 않았기 때문에, 측정하지 않았다.
<전단 시험의 조건 1>
스테이지 온도: 200℃
스테이지에 유지하고 나서 전단 접착력 측정 개시까지의 시간: 1분
측정 속도: 500 ㎛/s
측정 갭: 100 ㎛
<전단 시험의 조건 2>
스테이지 온도: 260℃
스테이지에 유지하고 나서 전단 접착력 측정 개시까지의 시간: 3분
측정 속도: 500 ㎛/s
측정 갭: 100 ㎛
(수산화테트라메틸암모늄 수용액에 침지했을 때의 중량 감소율의 측정)
우선, 실시예 및 비교예에 따른 임시 고정층이 부착된 전사용 기판으로부터, 전사용 기판을 박리했다. 다음으로, 박리한 임시 고정층을 한변이 100 mm인 정사각형으로 절취하여, 그 중량을 측정했다. 다음으로, 23℃의 3%의 수산화테트라메틸암모늄 수용액(TMAH)에 5분 침지했다. 수세를 충분히 행한 후, 150℃에서 30분간 건조를 행했다. 그 후, 중량을 측정하여, 침지후의 중량으로 했다.
중량 감소율은 하기 식에 의해 구했다. 결과를 표 1에 나타낸다. 또한, 비교예 1은 측정하지 않았다.
(중량 감소율(중량%))=[1-((침지후의 중량)/(침지전의 중량))]×100
(N-메틸-2-피롤리돈에 침지했을 때의 중량 감소율의 측정)
우선, 실시예 및 비교예에 따른 임시 고정층이 부착된 전사용 기판으로부터, 전사용 기판을 박리했다. 다음으로, 박리한 임시 고정층을 한변이 100 mm인 정사각형으로 절취하여, 그 중량을 측정했다. 다음으로, 50℃의 N-메틸-2-피롤리돈(NMP)에 60초 침지했다. 수세를 충분히 행한 후, 150℃에서 30분간 건조를 행했다. 그 후, 중량을 측정하여, 침지후의 중량으로 했다.
중량 감소율은 하기 식에 의해 구했다. 결과를 표 1에 나타낸다. 또한, 비교예 1은 측정하지 않았다.
(중량 감소율(중량%))=[((침지후의 중량)/(침지전의 중량))-1]×100
(접착물 잔여물 평가)
우선, 실시예 및 비교예에 따른 임시 고정층이 부착된 전사용 기판으로부터, 전사용 기판을 박리했다. 다음으로, 직경 6인치 사이즈로 실시예 및 비교예의 임시 고정층을 가공하여, 직경 8인치의 웨이퍼에 60℃, 10 mm/s의 조건으로 라미네이트했다. 그 후, 1분간 방치하고 박리했다. 파티클 카운터(SFS6200, KLA 제조)를 이용하여, 직경 8인치 웨이퍼의 면 위의 0.2 ㎛ 이상의 파티클수를 측정했다. 또한, 라미네이트전과 비교하여, 박리후의 파티클 증가량이 1000개/6인치 웨이퍼 미만인 경우를 ○, 1000개/6인치 웨이퍼 이상인 경우를 ×로서 평가했다. 결과를 표 1에 나타낸다. 또한, 비교예 1은, 웨이퍼에 접착하지 않았기 때문에, 측정하지 않았다.
(박리 온도)
실시예 및 비교예에 따른 임시 고정층에 관해, 한변이 30 mm인 정사각형의 크기로 하고, 그 임시 고정층 상에, 한변이 10 mm인 정사각형(두께: 2 mm)의 유리를 라미네이터를 이용하여 접착했다. 이 샘플을 이용하여, 산요정공 제조의 고온도 관찰 장치(제품명: SK-5000)로, 승온 속도: 4℃/분, 측정 온도: 20∼350℃의 조건으로 가온하여, 유리가 임시 고정층으로부터 박리되는 온도를 확인했다. 결과를 표 1에 나타낸다. 또한, 비교예 1은, 유리에 접착하지 않았기 때문에, 측정하지 않았다.
(가스 육안 온도)
실시예 및 비교예에 따른 임시 고정층에 관해, 한변이 30 mm인 정사각형의 크기로 하고, 그 임시 고정층 상에, 한변이 10 mm인 정사각형(두께: 2 mm)의 유리를 라미네이터를 이용하여 접착했다. 이 샘플을 이용하여, 산요정공 제조의 고온도 관찰 장치(제품명: SK-5000)로, 승온 속도: 4℃/분, 측정 온도: 20∼350℃의 조건으로 가온하여, 흰 연기가 발생하는 온도를 확인했다. 결과를 표 1에 나타낸다. 또한, 비교예 1은, 유리에 접착하지 않았기 때문에, 측정하지 않았다.
(다이나믹 경도)
실시예에 따른 임시 고정층에 관해, 시마즈제작소 제조의 경도계(제품명: DUH-210), 압자(상품명: Triangular115, 주식회사 시마즈제작소 제조)를 이용하여, 하중 0.5 mN으로 부하-제하 시험을 행하여, 다이나믹 경도의 측정을 행했다. 결과를 표 1에 나타낸다. 또한, 비교예 1은 측정하지 않았다.
Figure pat00001
10: 기능층 형성용 기판 12: 제1 에칭층
14: 기능층 20: 전사용 기판
24: 임시 고정층 30: 최종 기판
32: 반사층

Claims (7)

  1. 전사용 기판과 기능층 형성용 기판 상에 형성된 기능층을, 임시 고정층을 개재시켜 접착하는 공정과,
    상기 기능층 형성용 기판을 제거하여 상기 기능층을 노출시키는 공정과,
    노출된 상기 기능층에 최종 기판을 접착하는 공정과,
    상기 임시 고정층과 상기 전사용 기판을 상기 기능층으로부터 분리하는 공정을 가지며,
    상기 임시 고정층은, (A) 200℃로 1분간 유지한 후의 상기 온도에서의 실리콘 웨이퍼에 대한 전단 접착력이 0.25 kg/5×5 mm 이상이고, 또한, 200℃보다 크고 500℃ 이하의 온도 영역에서의 어느 온도에서 3분간 유지한 후의 해당 온도에서의 실리콘 웨이퍼에 대한 전단 접착력이 0.25 kg/5×5 mm 미만이거나, 또는 (B) 50℃의 N-메틸-2-피롤리돈에 60초간 침지하고, 150℃에서 30분 건조시킨 후의 중량 감소율이 1.0 중량% 이상인 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서, 상기 임시 고정층의 다이나믹 경도(dynamic hardness)는 0.01 이상 10 이하인 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제1항에 있어서, 상기 임시 고정층은, 3%의 수산화테트라메틸암모늄 수용액에 5분 침지한 후의 중량 감소율이 1 중량% 미만인 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제1항에 있어서, 상기 임시 고정층은, 에테르 구조를 갖는 디아민에 유래하는 구성 단위를 가지며,
    상기 에테르 구조를 갖는 디아민에 유래하는 구성 단위는, 글리콜 골격, 또는 알킬렌글리콜을 갖는 디아민에 유래하는 글리콜 골격을 갖는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제1항에 있어서, 상기 임시 고정층은, 산무수물과, 에테르 구조를 갖는 디아민과, 에테르 구조를 갖지 않는 디아민을 반응시켜 얻어지는 폴리아미드산을 이미드화하여 얻어지는 폴리이미드 수지를 구성 재료로 하고,
    상기 산무수물과, 상기 에테르 구조를 갖는 디아민과, 상기 에테르 구조를 갖지 않는 디아민을 반응시킬 때의 상기 에테르 구조를 갖는 디아민과 상기 에테르 구조를 갖지 않는 디아민의 배합 비율이, 몰비로 100:0∼10:90의 범위내인 반도체 소자의 제조 방법.
  6. 제5항에 있어서, 상기 에테르 구조를 갖는 디아민의 분자량은 200∼5000의 범위내인 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 기능층 형성용 기판이, GaAs, GaP, 사파이어 또는 SiC이고, 상기 기능층이 발광층인 것을 특징으로 하는 반도체 소자의 제조 방법.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111133073B (zh) * 2017-09-27 2022-06-03 日产化学株式会社 临时粘接层形成用组合物和临时粘接层
JP7370229B2 (ja) * 2018-12-28 2023-10-27 旭化成株式会社 半導体装置、及びその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0758392B2 (ja) * 1988-08-19 1995-06-21 富士写真フイルム株式会社 カラー感光材料およびそれを用いた画像形成方法
DE10309705B4 (de) * 2003-03-06 2005-03-24 Felix Schoeller Jr. Foto- Und Spezialpapiere Gmbh & Co. Kg Ink-Jet Aufzeichnungsblatt mit verbesserter Ozon-und Lichtstabilität
US20070029043A1 (en) * 2005-08-08 2007-02-08 Silicon Genesis Corporation Pre-made cleavable substrate method and structure of fabricating devices using one or more films provided by a layer transfer process
JP4651101B2 (ja) * 2005-10-21 2011-03-16 日東電工株式会社 粘着型位相差層付偏光板、その製造方法、光学フィルムおよび画像表示装置
US8685495B2 (en) * 2008-06-26 2014-04-01 Panasonic Corporation Method for manufacturing multilayer information recording medium

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