KR20130120284A - 반도체 디바이스 - Google Patents

반도체 디바이스 Download PDF

Info

Publication number
KR20130120284A
KR20130120284A KR1020120043423A KR20120043423A KR20130120284A KR 20130120284 A KR20130120284 A KR 20130120284A KR 1020120043423 A KR1020120043423 A KR 1020120043423A KR 20120043423 A KR20120043423 A KR 20120043423A KR 20130120284 A KR20130120284 A KR 20130120284A
Authority
KR
South Korea
Prior art keywords
ceramic substrate
mems die
die
dam
wiring pattern
Prior art date
Application number
KR1020120043423A
Other languages
English (en)
Other versions
KR101366418B1 (ko
Inventor
이재웅
김병진
Original Assignee
앰코 테크놀로지 코리아 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 앰코 테크놀로지 코리아 주식회사 filed Critical 앰코 테크놀로지 코리아 주식회사
Priority to KR1020120043423A priority Critical patent/KR101366418B1/ko
Publication of KR20130120284A publication Critical patent/KR20130120284A/ko
Application granted granted Critical
Publication of KR101366418B1 publication Critical patent/KR101366418B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/043—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15—Ceramic or glass substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15151—Shape the die mounting substrate comprising an aperture, e.g. for underfilling, outgassing, window type wire connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H01L2924/15155—Shape the die mounting substrate comprising a recess for hosting the device the shape of the recess being other than a cuboid
    • H01L2924/15156—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Pressure Sensors (AREA)

Abstract

본 발명은 세라믹 기판의 상부로 돌출된 댐을 형성하여 접착 부재가 흘러 넘치는 것을 방지할 수 있는 반도체 디바이스에 관한 것이다.
일례로, 상부에 형성된 상부 절연층과 상부 배선 패턴을 포함하는 세라믹 기판; 상기 세라믹 기판의 상부에 접착 부재로 부착되며, 내측에 캐비티가 형성된 멤스 다이; 상기 세라믹 기판의 상부에 위치하며, 상기 멤스 다이의 일측에 위치한 ASIC 다이; 상기 ASIC 다이와 상기 멤스 다이의 외측에 형성된 상부 배선 패턴에 본딩되는 도전성 와이어; 및 상기 세라믹 기판의 상부로 돌출되게 형성된 댐을 포함하고, 상기 댐은 상기 멤스 다이의 외측에서 상기 멤스 다이를 둘러싸도록 형성된 것을 특징으로 하는 반도체 디바이스를 개시한다.

Description

반도체 디바이스{Semiconductor device}
본 발명은 반도체 디바이스에 관한 것이다.
일반적으로 멤스 마이크로폰은 회로 기판에 멤스 다이와 ASIC 다이가 부착되어 있으며, 도전성 와이어를 통해 서로 전기적으로 연결된다. 상기 멤스 마이크로폰은 상기 멤스 다이에 인가된 음향 신호에 의해 멤스 다이의 멤브레인이 진동하여 정전 용량이 변화하게 된다. 또한, ASIC 다이는 이러한 멤스 다이의 정전 용량의 변화에 따라 음향 신호를 전기적인 신호로 변환한다.
상기 멤스 다이는 회로 기판에 액상 액폭시와 같은 접착제로 부착된다. 이때, 상기 접착제는 상기 도전성 와이어가 본딩되는 패턴으로 흘러 넘게 되는 문제가 발생할 수 있다. 따라서, 멤스 다이와 패턴 사이의 간격을 충분히 확보하여야 하는데, 이럴 경우 패키지의 크기가 커지는 문제가 발생한다.
본 발명은 세라믹 기판의 상부로 돌출된 댐을 형성하여 접착 부재가 흘러 넘치는 것을 방지할 수 있는 반도체 디바이스를 제공한다.
본 발명에 의한 반도체 디바이스는 상부에 형성된 상부 절연층과 상부 배선 패턴을 포함하는 세라믹 기판; 상기 세라믹 기판의 상부에 접착 부재로 부착되며, 내측에 캐비티가 형성된 멤스 다이; 상기 세라믹 기판의 상부에 위치하며, 상기 멤스 다이의 일측에 위치한 ASIC 다이; 상기 ASIC 다이와 상기 멤스 다이의 외측에 형성된 상부 배선 패턴에 본딩되는 도전성 와이어; 및 상기 세라믹 기판의 상부로 돌출되게 형성된 댐을 포함하고, 상기 댐은 상기 멤스 다이의 외측에서 상기 멤스 다이를 둘러싸도록 형성된 것을 특징으로 한다.
또한, 상기 댐은 상기 도전성 와이어가 본딩된 상부 배선 패턴과 상기 멤스 다이 사이에 형성될 수 있다.
또한, 상기 댐은 상기 세라믹 기판과 일체로 형성될 수 있다.
또한, 상기 세라믹 기판은 상기 멤스 다이에 형성된 캐비티와 대응되는 위치에 관통홀이 형성될 수 있다.
또한, 상기 세라믹 기판의 상부에 형성되며, 상기 멤스 다이, ASIC 다이 및 도전성 와이어를 커버하는 커버를 더 포함할 수 있다.
또한, 상기 커버는 상기 멤스 다이에 형성된 캐비티와 대응되는 위치에 관통홀이 형성될 수 있다.
또한, 상기 멤스 다이는 상기 세라믹 기판에 부착되는 몸체; 및 상기 몸체의 상부에 상대적으로 얇게 형성된 멤브레인을 포함할 수 있다.
본 발명에 의한 반도체 디바이스는 상부에 형성된 상부 절연층과 상부 배선 패턴을 포함하는 세라믹 기판; 상기 세라믹 기판의 상부에 접착 부재로 부착되며, 내측에 캐비티가 형성된 멤스 다이; 상기 세라믹 기판의 상부에 위치하며, 상기 멤스 다이의 일측에 위치한 ASIC 다이; 상기 ASIC 다이와 상기 멤스 다이의 외측에 형성된 상부 배선 패턴에 본딩되는 도전성 와이어; 및 상기 세라믹 기판의 상부로 돌출되게 형성된 댐을 포함하고, 상기 댐은 상기 멤스 다이의 내측에 형성된 것을 특징으로 한다.
또한, 상기 댐은 상기 멤스 다이의 캐비티에 형성될 수 있다.
또한, 상기 댐은 상기 세라믹 기판과 일체로 형성될 수 있다.
또한, 상기 세라믹 기판은 상기 멤스 다이에 형성된 캐비티와 대응되는 위치에 관통홀이 형성될 수 있다.
또한, 상기 세라믹 기판의 상부에 형성되며, 상기 멤스 다이, ASIC 다이 및 도전성 와이어를 커버하는 커버를 더 포함할 수 있다.
또한, 상기 커버는 상기 멤스 다이에 형성된 캐비티와 대응되는 위치에 관통홀이 형성될 수 있다.
본 발명에 의한 반도체 디바이스는 상부에 형성된 상부 절연층과 상부 배선 패턴을 포함하는 세라믹 기판; 상기 세라믹 기판의 상부에 접착 부재로 부착되며, 내측에 캐비티가 형성된 멤스 다이; 상기 세라믹 기판의 상부에 위치하며, 상기 멤스 다이의 일측에 위치한 ASIC 다이; 상기 ASIC 다이와 상기 멤스 다이의 외측에 형성된 상부 배선 패턴에 본딩되는 도전성 와이어; 및 상기 세라믹 기판의 상부로 돌출되게 형성된 댐을 포함하고, 상기 댐은 상기 멤스 다이의 외측에서 상기 멤스 다이를 둘러싸도록 형성된 제 1 댐; 및 상기 멤스 다이의 내측에 형성된 제 2 댐을 포함하는 것을 특징으로 한다.
또한, 상기 제 1 댐은 상기 도전성 와이어가 본딩된 상부 배선 패턴과 상기 멤스 다이 사이에 형성될 수 있다.
또한, 상기 제 2 댐은 상기 멤스 다이의 캐비티에 형성될 수 있다.
또한, 상기 댐은 상기 세라믹 기판과 일체로 형성될 수 있다.
또한, 상기 세라믹 기판은 상기 멤스 다이에 형성된 캐비티와 대응되는 위치에 관통홀이 형성될 수 있다.
또한, 상기 세라믹 기판의 상부에 형성되며, 상기 멤스 다이, ASIC 다이 및 도전성 와이어를 커버하는 커버를 더 포함할 수 있다.
또한, 상기 커버는 상기 멤스 다이에 형성된 캐비티와 대응되는 위치에 관통홀이 형성될 수 있다.
본 발명의 일 실시예에 따른 반도체 디바이스는 멤스 다이와 세라믹 기판에 형성된 상부 배선 패턴 사이에 댐을 형성함으로써, 상기 멤스 다이를 세라믹 기판에 부착시키는 접착 부재가 상부 배선 패턴으로 흐르는 것을 방지할 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 디바이스는 멤스 다이와 세라믹 기판에 형성된 상부 배선 패턴 사이에 댐을 형성함으로써, 패키지 사이즈를 줄일 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 3은 본 발명의 또다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 4는 본 발명의 또다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 5는 본 발명의 또다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 6은 본 발명의 또다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 1은 본 발명의 일 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 세라믹 기판(110), 멤스 다이(120), ASIC 다이(130), 도전성 와이어(140), 커버(150) 및 댐(160)을 포함한다.
상기 세라믹 기판(110)은 대략 평평한 상면과 상기 상면의 반대면으로서 대략 평평한 하면을 갖는다. 상기 세라믹 기판(110)은 상면에는 상부 절연층(111)과 상부 배선 패턴(113)이 형성되고, 하면에는 하부 절연층(112)과 하부 배선 패턴(114)이 형성된다. 여기서, 상기 상부 배선 패턴(113)과 하부 배선 패턴(114)은 관통 비아(미도시)를 통해서 전기적으로 연결될 수 있다. 상기 상부 절연층(111)에는 상기 멤스 다이(120) 및 ASIC 다이(130)가 안착된다. 상기 상부 배선 패턴(113)은 상기 멤스 다이(120)와 상기 ASIC 다이(130) 사이에 형성된다. 또한, 상기 상부 배선 패턴(113)은 도전성 와이어(140)를 통해 상기 멤스 다이(120) 및 상기 ASIC 다이(130)에 전기적으로 연결된다. 상기 하부 배선 패턴(114)에는 솔더볼 또는 도전성 범프가 형성되어 상기 반도체 디바이스(100)를 외부 기판에 전기적으로 연결시킬 수 있다. 또한, 상기 세라믹 기판(110)은 상면에서 하면을 관통하는 관통홀(115)을 더 포함한다. 상기 관통홀(115)은 상기 멤스 다이(120)의 하부에 형성되어, 상기 관통홀(115)을 통해 유입된 음향 신호가 멤스 다이(120)에 전달되게 한다.
이러한 세라믹 기판(110)은 기존의 인쇄회로기판에 비해 내열성, 내마모성 및 우수한 전기적 특성을 갖는다. 또한, 상기 세라믹 기판(110)은 다수개의 세라믹 시트를 적층한 다층 구조일 수 있다. 더불어, 상기 세라믹 기판(110)은 후술하는 댐(160)을 형성하기 용이하다.
상기 멤스(MEMS) 다이(120)는 상기 세라믹 기판(110)의 상부에 접착 부재(10)를 통해 부착된다. 또한, 상기 멤스 다이(120)는 상기 세라믹 기판(110)의 상부에 형성된 상부 절연층(111)에 형성된다. 상기 멤스 다이(120)는 기본적으로 실리콘 재질로 형성된다. 더불어, 상기 접착 부재(10)는 통상의 액상 에폭시 접착제로 형성될 수 있다. 이때, 상기 멤스 다이(120)를 세라믹 기판(110)에 부착할 때, 상기 접착 부재(10)가 상기 세라믹 기판(110)의 상부 배선 패턴(113)으로 흐를 수 있다. 그러나, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 상기 멤스 다이(120)와 상기 상부 배선 패턴(113) 사이에 댐(160)을 형성하여, 상기 접착 부재(10)가 상부 배선 패턴(113)으로 흐르는 것을 방지한다. 이러한 댐(160)에 대해서는 하기에서 자세히 설명하기로 한다.
상기 멤스 다이(120)는 몸체(121)와 상기 몸체(121)의 상부에 상대적으로 얇게 형성된 멤브레인(122)을 포함한다.
상기 몸체(121)는 상기 세라믹 기판(110)의 상부에 부착되며, 내부에 캐비티(121a)가 형성되어 있다. 상기 캐비티(121a)는 상기 멤스 다이(120)를 에칭하여 형성되며, 이러한 캐비티(121a)에 의해 두께가 상대적으로 얇은 멤브레인(122)이 형성된다.
상기 멤브레인(122)은 상기 몸체(121)의 상부에 형성되며, 멤스 다이(120)의 상면을 이룬다. 상기 멤브레인(122)은 음압이 작용할 때 진동하는 진동판이다. 상기 멤스 다이(120)는 유입되는 음향 신호에 의해 멤브레인(122)이 진동하고, 이에 따라 정전 용량이 변화하게 된다.
상기 ASIC(Application Specific Integrated Circuit Chip) 다이(130)는 상기 세라믹 기판(110)의 상부에 형성되며, 상기 멤스 다이(120)의 일측에 형성된다. 상기 ASIC 다이(130)는 상기 멤스 다이(120)에서 검출된 정전 용량의 변화에 따라, 음향 신호를 전기적인 신호로 변환하는 역할을 한다. 상기 ASIC 다이(130)는 도전성 와이어(140)를 통해 상기 멤스 다이(120)와 전기적으로 연결된다.
상기 도전성 와이어(140)는 상기 멤스 다이(120)와 상기 ASIC 다이(130)를 전기적으로 연결시킨다. 상기 도전성 와이어(140)는 일측이 상기 멤스 다이(120)의 본드 패드(미도시)에 본딩되고 타측이 상기 ASIC 다이(130)의 본드 패드(미도시)에 본딩되어, 상기 멤스 다이(120)와 상기 ASIC 다이(130)를 직접적으로 연결할 수 있다. 즉, 상기 멤스 다이(120)와 상기 ASIC 다이(130)는 상기 도전성 와이어(140)를 통해 직접적으로 연결될 수 있다. 또한, 상기 도전성 와이어(140)는 일측이 상기 ASIC 다이(130)의 본드 패드에 본딩되고, 타측이 상기 세라믹 기판(110)의 상부 배선 패턴(113)에 본딩될 수 있다. 여기서, 상기 상부 배선 패턴(113)은 상기 멤스 다이(120)와 전기적으로 연결되어 있다. 따라서, 상기 상기 멤스 다이(120)와 상기 ASIC 다이(130)는 상기 도전성 와이어(140)와 상부 배선 패턴(113)을 통해서 전기적으로 연결될 수 있다.
상기 커버(150)는 상기 세라믹 기판(110)의 상부에 형성되며, 상기 멤스 다이(120), ASIC 다이(130) 및 도전성 와이어(140)를 커버한다. 상기 커버(150)는 상기 세라믹 기판(110)에 접착 부재로 부착될 수 있다.
상기 댐(160)은 상기 세라믹 기판(110)의 상부로 돌출되게 형성되며, 상기 세라믹 기판(110)과 일체로 형성된다. 즉, 상기 댐(160)은 상기 세라믹 기판(110)과 동일한 물질로 이루어지며, 상기 세라믹 기판(110)을 형성할 때 함께 형성된다. 상기 댐(160)은 상기 멤스 다이(120)의 외측에 형성되며, 상기 멤스 다이(120)를 둘러싸는 사각의 링 형태로 형성된다. 또한, 상기 댐(160)은 상기 멤스 다이(120)와 상기 세라믹 기판(110)의 상부 배선 패턴(113) 사이에 형성되며, 상기 접착 부재(10)보다 높게 형성된다.
따라서, 상기 댐(160)은 상기 멤스 다이(120)를 상기 세라믹 기판(110)에 부착할 때 사용되는 접착 부재(10)가 상기 상부 배선 패턴(113)으로 흐르는 것을 방지한다. 여기서, 상기 접착 부재(10)가 상부 배선 패턴(113)으로 흘러 넘치게 되면, 상기 상부 배선 패턴(113)에 도전성 와이어(140)를 본딩할 수 없게 된다. 그러나, 본 발명과 같이 멤스 다이(120)와 상부 배선 패턴(113) 사이에 댐(160)을 형성함으로써, 상기 접착 부재(10)가 상부 배선 패턴(113)으로 흐르는 것을 막을 수 있다.
더불어, 이러한 댐(160)을 형성하지 않았을 경우에는 상기 접착 부재(10)가 상부 배선 패턴(113)으로 흐르지 않을 정도로 충분한 간격을 확보해야 했다. 그러나, 본 발명과 같이 멤스 다이(120)와 상부 배선 패턴(113) 사이에 댐(160)을 형성함으로써, 이러한 간격을 확보하지 않아도 된다. 따라서, 상기 멤스 다이(120)와 상부 배선 패턴(113) 사이의 간격을 줄일 수 있으므로, 전체 패키지 사이즈를 줄일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 멤스 다이(120)와 세라믹 기판(110)에 형성된 상부 배선 패턴(113) 사이에 댐(160)을 형성함으로써, 상기 멤스 다이(120)를 세라믹 기판(110)에 부착시키는 접착 부재(10)가 상부 배선 패턴(113)으로 흐르는 것을 방지할 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 멤스 다이(120)와 세라믹 기판(110)에 형성된 상부 배선 패턴(113) 사이에 댐(160)을 형성함으로써, 패키지 사이즈를 줄일 수 있다.
다음은 본 발명의 다른 실시예에 따른 반도체 디바이스에 대해 설명하기로 한다.
도 2는 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 2에 도시된 반도체 디바이스(200)는 도 1에 도시된 반도체 디바이스(100)와 거의 유사하다. 따라서, 여기서는 그 차이점을 중심으로 설명하기로 한다.
도 2를 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)는 세라믹 기판(210), 멤스 다이(120), ASIC 다이(130), 도전성 와이어(140), 커버(250) 및 댐(160)을 포함한다. 즉, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)는 도 1에 도시된 반도체 디바이스(100)에서 세라믹 기판(110)에 형성된 관통홀(115)이 커버(150)에 형성된 것이다.
상기 세라믹 기판(210)은 대략 평평한 상면과 상기 상면의 반대면으로서 대략 평평한 하면을 갖는다. 상기 세라믹 기판(210)은 상면에는 상부 절연층(211)과 상부 배선 패턴(213)이 형성되고, 하면에는 하부 절연층(212)과 하부 배선 패턴(214)이 형성된다. 상기 세라믹 기판(210)은 도 1에 도시된 세라믹 기판(110)에서 관통홀(115)만 없는 것이므로, 이에 대한 상세한 설명은 생략하기로 한다.
상기 커버(250)는 상기 세라믹 기판(210)의 상부에 형성되며, 상기 멤스 다이(120), ASIC 다이(130) 및 도전성 와이어(140)를 커버한다. 상기 커버(250)는 상기 세라믹 기판(210)에 접착 부재로 부착될 수 있다. 또한, 상기 커버(250)의 일측에는 관통홀(251)이 형성된다. 상기 관통홀(251)은 상기 멤스 다이(120)의 상부에 형성되어, 상기 관통홀(251)을 통해 유입된 음향 신호가 멤스 다이(120)에 전달되게 한다.
도 3은 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 3에 도시된 반도체 디바이스(300)는 도 1에 도시된 반도체 디바이스(100)와 거의 유사하다. 따라서, 여기서는 그 차이점을 중심으로 설명하기로 한다.
도 3을 참조하면, 본 발명의 또다른 실시예에 따른 반도체 디바이스(300)는 세라믹 기판(310), 멤스 다이(120), ASIC 다이(130), 도전성 와이어(140), 커버(350) 및 댐(360)을 포함한다. 즉, 본 발명의 또다른 실시예에 따른 반도체 디바이스(300)는 상기 댐(360)이 멤스 다이(120)의 내측에 형성된 것이다.
상기 세라믹 기판(310)은 대략 평평한 상면과 상기 상면의 반대면으로서 대략 평평한 하면을 갖는다. 상기 세라믹 기판(310)은 상면에는 상부 절연층(311)과 상부 배선 패턴(313)이 형성되고, 하면에는 하부 절연층(312)과 하부 배선 패턴(314)이 형성된다. 또한, 상기 세라믹 기판(310)은 상면에서 하면을 관통하는 관통홀(315)을 더 포함한다. 상기 관통홀(315)은 상기 멤스 다이(120)의 하부에 형성되어, 상기 관통홀(315)을 통해 유입된 음향 신호가 멤스 다이(120)에 전달되게 한다. 즉, 상기 세라믹 기판(310)은 도 1에 도시된 세라믹 기판(110)과 실질적으로 동일하므로, 이에 대한 상세한 설명은 생략하기로 한다.
상기 커버(350)는 상기 세라믹 기판(310)의 상부에 형성되며, 상기 멤스 다이(120), ASIC 다이(130) 및 도전성 와이어(140)를 커버한다. 상기 커버(350)는 상기 세라믹 기판(310)에 접착 부재로 부착될 수 있다.
상기 댐(360)은 상기 세라믹 기판(310)의 상부로 돌출되게 형성되며, 상기 세라믹 기판(310)과 일체로 형성된다. 즉, 상기 댐(360)은 상기 세라믹 기판(310)과 동일한 물질로 이루어지며, 상기 세라믹 기판(310)을 형성할 때 함께 형성된다. 상기 댐(360)은 상기 멤스 다이(120)의 내측에 형성되며, 구체적으로 상기 멤스 다이(120)에 형성된 캐비티(121a)의 내부에 사각의 링 형태로 형성된다. 또한, 상기 댐(360)은 상기 멤스 다이(120)를 상기 세라믹 기판(310)에 접착시키는 접착 부재(10)보다 높게 형성된다.
따라서, 상기 댐(360)은 상기 멤스 다이(120)를 상기 세라믹 기판에 부착할 때 사용되는 접착 부재(10)가 상기 멤스 다이(120)의 몸체(121)를 타고 멤브레인(122)으로 흐르는 것을 방지한다. 여기서, 상기 접착 부재(10)가 몸체(121)를 타고 멤브레인(122)으로 흐르면, 상기 멤브레인(122)의 동작을 방해하게 된다. 그러나, 본 발명과 같이 멤스 다이(120)의 내측에 댐(360)을 형성함으로써, 상기 접착 부재(10)가 맴브레인(122)으로 흐르는 것을 막을 수 있다. 또한, 상기 댐(360)은 상기 접착 부재(10)가 상기 세라믹 기판(310)에 형성된 관통홀(315)로 흐르는 것을 방지한다.
이와 같이, 본 발명의 또다른 실시예에 따른 반도체 디바이스(300)는 멤스 다이(120)의 내측에 댐(360)을 형성함으로써, 상기 멤스 다이(120)를 세라믹 기판(310)에 부착시키는 접착 부재(10)가 멤브레인(122) 및 관통홀(315)로 흐르는 것을 방지할 수 있다.
도 4는 본 발명의 또다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 4에 도시된 반도체 디바이스(400)는 도 3에 도시된 반도체 디바이스(300)와 거의 유사하다. 따라서, 여기서는 그 차이점을 중심으로 설명하기로 한다.
도 4를 참조하면, 본 발명의 또다른 실시예에 따른 반도체 디바이스(400)는 세라믹 기판(410), 멤스 다이(120), ASIC 다이(130), 도전성 와이어(140), 커버(450) 및 댐(360)을 포함한다. 즉, 본 발명의 또다른 실시예에 따른 반도체 디바이스(400)는 도 3에 도시된 반도체 디바이스(300)에서 세라믹 기판(310)에 형성된 관통홀(315)이 커버(350)에 형성된 것이다.
상기 세라믹 기판(410)은 대략 평평한 상면과 상기 상면의 반대면으로서 대략 평평한 하면을 갖는다. 상기 세라믹 기판(410)은 상면에는 상부 절연층(411)과 상부 배선 패턴(413)이 형성되고, 하면에는 하부 절연층(412)과 하부 배선 패턴(414)이 형성된다. 상기 세라믹 기판(410)은 도 3에 도시된 세라믹 기판(310)에서 관통홀(315)만 없는 것이므로, 이에 대한 상세한 설명은 생략하기로 한다.
상기 커버(450)는 상기 세라믹 기판(410)의 상부에 형성되며, 상기 멤스 다이(120), ASIC 다이(130) 및 도전성 와이어(140)를 커버한다. 상기 커버(450)는 상기 세라믹 기판(410)에 접착 부재로 부착될 수 있다. 또한, 상기 커버(450)의 일측에는 관통홀(451)이 형성된다. 상기 관통홀(451)은 상기 멤스 다이(120)의 상부에 형성되어, 상기 관통홀(451)을 통해 유입된 음향 신호가 멤스 다이(120)에 전달되게 한다.
도 5는 본 발명의 또다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 5에 도시된 반도체 디바이스(500)는 도 1에 도시된 반도체 디바이스(100)와 거의 유사하다. 따라서, 여기서는 그 차이점을 중심으로 설명하기로 한다.
도 5를 참조하면, 본 발명의 또다른 실시예에 따른 반도체 디바이스(500)는 세라믹 기판(510), 멤스 다이(120), ASIC 다이(130), 도전성 와이어(140), 커버(550) 및 댐(560)을 포함한다.
상기 세라믹 기판(510)은 대략 평평한 상면과 상기 상면의 반대면으로서 대략 평평한 하면을 갖는다. 상기 세라믹 기판(510)은 상면에는 상부 절연층(511)과 상부 배선 패턴(513)이 형성되고, 하면에는 하부 절연층(512)과 하부 배선 패턴(514)이 형성된다. 또한, 상기 세라믹 기판(510)은 상면에서 하면을 관통하는 관통홀(515)을 더 포함한다. 상기 관통홀(315)은 상기 멤스 다이(120)의 하부에 형성되어, 상기 관통홀(515)을 통해 유입된 음향 신호가 멤스 다이(120)에 전달되게 한다. 즉, 상기 세라믹 기판(510)은 도 1에 도시된 세라믹 기판(110)과 실질적으로 동일하므로, 이에 대한 상세한 설명은 생략하기로 한다.
상기 커버(550)는 상기 세라믹 기판(510)의 상부에 형성되며, 상기 멤스 다이(120), ASIC 다이(130) 및 도전성 와이어(140)를 커버한다. 상기 커버(550)는 상기 세라믹 기판(510)에 접착 부재로 부착될 수 있다.
상기 댐(560)은 상기 세라믹 기판(510)의 상부로 돌출되게 형성되며, 상기 세라믹 기판(510)과 일체로 형성된다. 즉, 상기 댐(560)은 상기 세라믹 기판(510)과 동일한 물질로 이루어지며, 상기 세라믹 기판(510)을 형성할 때 함께 형성된다. 또한, 상기 댐(560)은 제 1 댐(561)과 제 2 댐(562)을 포함한다.
상기 제 1 댐(561)은 상기 멤스 다이(120)의 외측에 형성되며, 상기 멤스 다이(120)를 둘러싸는 사각의 링 형태로 형성된다. 또한, 상기 제 1 댐(561)은 상기 멤스 다이(120)와 상기 세라믹 기판(510)의 상부 배선 패턴(513) 사이에 형성되며, 상기 접착 부재(10)보다 높게 형성된다.
따라서, 상기 제 1 댐(561)은 상기 멤스 다이(120)를 상기 세라믹 기판(510)에 부착할 때 사용되는 접착 부재(10)가 상기 상부 배선 패턴(513)으로 흐르는 것을 방지한다. 여기서, 상기 접착 부재(10)가 상부 배선 패턴(513)으로 흘러 넘치게 되면, 상기 상부 배선 패턴(513)에 도전성 와이어(140)를 본딩할 수 없게 된다. 그러나, 본 발명과 같이 멤스 다이(120)와 상부 배선 패턴(513) 사이에 제 1 댐(561)을 형성함으로써, 상기 접착 부재(10)가 상부 배선 패턴(513)으로 흐르는 것을 막을 수 있다.
상기 제 2 댐(562)은 상기 멤스 다이(120)의 내측에 형성되며, 구체적으로 상기 멤스 다이(120)에 형성된 캐비티(121a)의 내부에 사각의 링 형태로 형성된다. 또한, 상기 제 2 댐(562)은 상기 멤스 다이(120)를 상기 세라믹 기판(510)에 접착시키는 접착 부재(10)보다 높게 형성된다.
따라서, 상기 제 2 댐(562)은 상기 멤스 다이(120)를 상기 세라믹 기판(510)에 부착할 때 사용되는 접착 부재(10)가 상기 멤스 다이(120)의 몸체(121)를 타고 멤브레인(122)으로 흐르는 것을 방지한다. 여기서, 상기 접착 부재(10)가 몸체(121)를 타고 멤브레인(122)으로 흐르면, 상기 멤브레인(122)의 동작을 방해하게 된다. 그러나, 본 발명과 같이 멤스 다이(120)의 내측에 제 2 댐(562)을 형성함으로써, 상기 접착 부재(10)가 맴브레인(122)으로 흐르는 것을 막을 수 있다. 또한, 상기 제 2 댐(562)은 상기 접착 부재(10)가 상기 세라믹 기판(510)에 형성된 관통홀(515)로 흐르는 것을 방지한다.
이와 같이, 본 발명의 또다른 실시예에 따른 반도체 디바이스(500)는 멤스 다이(120)와 상부 배선 패턴(513) 사이에 형성된 제 1 댐(561)과 멤스 다이(120)의 캐비티(121a) 내부에 형성된 제 2 댐(562)을 포함하는 댐(560)을 구비함으로써, 멤스 다이(120)를 세라믹 기판(510)에 부착시키는 접착 부재(10)가 상부 배선 패턴(513) 및 멤브레인(122)으로 흐르는 것을 방지할 수 있다.
도 6은 본 발명의 또다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 6에 도시된 반도체 디바이스(600)는 도 5에 도시된 반도체 디바이스(500)와 거의 유사하다. 따라서, 여기서는 그 차이점을 중심으로 설명하기로 한다.
도 6을 참조하면, 본 발명의 또다른 실시예에 따른 반도체 디바이스(600)는 세라믹 기판(610), 멤스 다이(120), ASIC 다이(130), 도전성 와이어(140), 커버(650) 및 댐(560)을 포함한다. 즉, 본 발명의 또다른 실시예에 따른 반도체 디바이스(600)는 도 5에 도시된 반도체 디바이스(500)에서 세라믹 기판(510)에 형성된 관통홀(515)이 커버(550)에 형성된 것이다.
상기 세라믹 기판(610)은 대략 평평한 상면과 상기 상면의 반대면으로서 대략 평평한 하면을 갖는다. 상기 세라믹 기판(610)은 상면에는 상부 절연층(611)과 상부 배선 패턴(613)이 형성되고, 하면에는 하부 절연층(612)과 하부 배선 패턴(614)이 형성된다. 상기 세라믹 기판(610)은 도 5에 도시된 세라믹 기판(510)에서 관통홀(515)만 없는 것이므로, 이에 대한 상세한 설명은 생략하기로 한다.
상기 커버(650)는 상기 세라믹 기판(610)의 상부에 형성되며, 상기 멤스 다이(120), ASIC 다이(130) 및 도전성 와이어(140)를 커버한다. 상기 커버(650)는 상기 세라믹 기판(610)에 접착 부재로 부착될 수 있다. 또한, 상기 커버(650)의 일측에는 관통홀(651)이 형성된다. 상기 관통홀(651)은 상기 멤스 다이(120)의 상부에 형성되어, 상기 관통홀(651)을 통해 유입된 음향 신호가 멤스 다이(120)에 전달되게 한다.
이상에서 설명한 것은 본 발명에 의한 반도체 디바이스를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
100: 반도체 디바이스 110: 세라믹 기판
111: 상부 절연층 112: 하부 절연층
113: 상부 배선 패턴 114: 하부 배선 패턴
115: 관통홀 120: 멤스 다이
121: 몸체 121a: 캐비티
122: 멤브레인 130: ASIC 다이
140: 도전성 와이어 150: 커버
160: 댐

Claims (20)

  1. 상부에 형성된 상부 절연층과 상부 배선 패턴을 포함하는 세라믹 기판;
    상기 세라믹 기판의 상부에 접착 부재로 부착되며, 내측에 캐비티가 형성된 멤스 다이;
    상기 세라믹 기판의 상부에 위치하며, 상기 멤스 다이의 일측에 위치한 ASIC 다이;
    상기 ASIC 다이와 상기 멤스 다이의 외측에 형성된 상부 배선 패턴에 본딩되는 도전성 와이어; 및
    상기 세라믹 기판의 상부로 돌출되게 형성된 댐을 포함하고,
    상기 댐은 상기 멤스 다이의 외측에서 상기 멤스 다이를 둘러싸도록 형성된 것을 특징으로 하는 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 댐은 상기 도전성 와이어가 본딩된 상부 배선 패턴과 상기 멤스 다이 사이에 형성된 것을 특징으로 하는 반도체 디바이스.
  3. 제 1 항에 있어서,
    상기 댐은 상기 세라믹 기판과 일체로 형성된 것을 특징으로 하는 반도체 디바이스.
  4. 제 1 항에 있어서,
    상기 세라믹 기판은 상기 멤스 다이에 형성된 캐비티와 대응되는 위치에 관통홀이 형성된 것을 특징으로 하는 반도체 디바이스.
  5. 제 1 항에 있어서,
    상기 세라믹 기판의 상부에 형성되며, 상기 멤스 다이, ASIC 다이 및 도전성 와이어를 커버하는 커버를 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  6. 제 5 항에 있어서,
    상기 커버는 상기 멤스 다이에 형성된 캐비티와 대응되는 위치에 관통홀이 형성된 것을 특징으로 하는 반도체 디바이스.
  7. 제 1 항에 있어서,
    상기 멤스 다이는
    상기 세라믹 기판에 부착되는 몸체; 및
    상기 몸체의 상부에 상대적으로 얇게 형성된 멤브레인을 포함하는 것을 특징으로 하는 반도체 디바이스.
  8. 상부에 형성된 상부 절연층과 상부 배선 패턴을 포함하는 세라믹 기판;
    상기 세라믹 기판의 상부에 접착 부재로 부착되며, 내측에 캐비티가 형성된 멤스 다이;
    상기 세라믹 기판의 상부에 위치하며, 상기 멤스 다이의 일측에 위치한 ASIC 다이;
    상기 ASIC 다이와 상기 멤스 다이의 외측에 형성된 상부 배선 패턴에 본딩되는 도전성 와이어; 및
    상기 세라믹 기판의 상부로 돌출되게 형성된 댐을 포함하고,
    상기 댐은 상기 멤스 다이의 내측에 형성된 것을 특징으로 하는 반도체 디바이스.
  9. 제 8 항에 있어서,
    상기 댐은 상기 멤스 다이의 캐비티에 형성된 것을 특징으로 하는 반도체 디바이스.
  10. 제 8 항에 있어서,
    상기 댐은 상기 세라믹 기판과 일체로 형성된 것을 특징으로 하는 반도체 디바이스.
  11. 제 8 항에 있어서,
    상기 세라믹 기판은 상기 멤스 다이에 형성된 캐비티와 대응되는 위치에 관통홀이 형성된 것을 특징으로 하는 반도체 디바이스.
  12. 제 8 항에 있어서,
    상기 세라믹 기판의 상부에 형성되며, 상기 멤스 다이, ASIC 다이 및 도전성 와이어를 커버하는 커버를 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  13. 제 8 항에 있어서,
    상기 커버는 상기 멤스 다이에 형성된 캐비티와 대응되는 위치에 관통홀이 형성된 것을 특징으로 하는 반도체 디바이스.
  14. 상부에 형성된 상부 절연층과 상부 배선 패턴을 포함하는 세라믹 기판;
    상기 세라믹 기판의 상부에 접착 부재로 부착되며, 내측에 캐비티가 형성된 멤스 다이;
    상기 세라믹 기판의 상부에 위치하며, 상기 멤스 다이의 일측에 위치한 ASIC 다이;
    상기 ASIC 다이와 상기 멤스 다이의 외측에 형성된 상부 배선 패턴에 본딩되는 도전성 와이어; 및
    상기 세라믹 기판의 상부로 돌출되게 형성된 댐을 포함하고,
    상기 댐은
    상기 멤스 다이의 외측에서 상기 멤스 다이를 둘러싸도록 형성된 제 1 댐; 및
    상기 멤스 다이의 내측에 형성된 제 2 댐을 포함하는 것을 특징으로 하는 반도체 디바이스.
  15. 제 14 항에 있어서,
    상기 제 1 댐은 상기 도전성 와이어가 본딩된 상부 배선 패턴과 상기 멤스 다이 사이에 형성된 것을 특징으로 하는 반도체 디바이스.
  16. 제 14 항에 있어서,
    상기 제 2 댐은 상기 멤스 다이의 캐비티에 형성된 것을 특징으로 하는 반도체 디바이스.
  17. 제 14 항에 있어서,
    상기 댐은 상기 세라믹 기판과 일체로 형성된 것을 특징으로 하는 반도체 디바이스.
  18. 제 14 항에 있어서,
    상기 세라믹 기판은 상기 멤스 다이에 형성된 캐비티와 대응되는 위치에 관통홀이 형성된 것을 특징으로 하는 반도체 디바이스.
  19. 제 14 항에 있어서,
    상기 세라믹 기판의 상부에 형성되며, 상기 멤스 다이, ASIC 다이 및 도전성 와이어를 커버하는 커버를 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  20. 제 19 항에 있어서,
    상기 커버는 상기 멤스 다이에 형성된 캐비티와 대응되는 위치에 관통홀이 형성된 것을 특징으로 하는 반도체 디바이스.
KR1020120043423A 2012-04-25 2012-04-25 반도체 디바이스 KR101366418B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020120043423A KR101366418B1 (ko) 2012-04-25 2012-04-25 반도체 디바이스

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120043423A KR101366418B1 (ko) 2012-04-25 2012-04-25 반도체 디바이스

Publications (2)

Publication Number Publication Date
KR20130120284A true KR20130120284A (ko) 2013-11-04
KR101366418B1 KR101366418B1 (ko) 2014-02-25

Family

ID=49851015

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120043423A KR101366418B1 (ko) 2012-04-25 2012-04-25 반도체 디바이스

Country Status (1)

Country Link
KR (1) KR101366418B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105236343A (zh) * 2015-09-07 2016-01-13 苏州敏芯微电子技术有限公司 介质隔离式压力传感器封装结构
CN106608613A (zh) * 2015-10-24 2017-05-03 美律电子(深圳)有限公司 微机电系统芯片封装及其制造方法
CN107108203A (zh) * 2014-11-10 2017-08-29 奥特斯奥地利科技与系统技术有限公司 Mems封装件

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR200179418Y1 (ko) * 1997-06-30 2000-05-01 김영환 반도체패캐이지
KR101579623B1 (ko) * 2008-11-28 2015-12-23 앰코 테크놀로지 코리아 주식회사 이미지 센서용 반도체 패키지 및 그 제조 방법
KR101039256B1 (ko) 2010-01-18 2011-06-07 주식회사 비에스이 부가 챔버를 사용한 멤스 마이크로폰 패키지
KR101060121B1 (ko) 2010-02-23 2011-08-29 앰코 테크놀로지 코리아 주식회사 수직 및 수평 실장 겸용의 반도체 패키지 및 그 제조 방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107108203A (zh) * 2014-11-10 2017-08-29 奥特斯奥地利科技与系统技术有限公司 Mems封装件
CN105236343A (zh) * 2015-09-07 2016-01-13 苏州敏芯微电子技术有限公司 介质隔离式压力传感器封装结构
CN105236343B (zh) * 2015-09-07 2017-07-07 苏州敏芯微电子技术有限公司 介质隔离式压力传感器封装结构
CN106608613A (zh) * 2015-10-24 2017-05-03 美律电子(深圳)有限公司 微机电系统芯片封装及其制造方法

Also Published As

Publication number Publication date
KR101366418B1 (ko) 2014-02-25

Similar Documents

Publication Publication Date Title
US7923791B2 (en) Package and packaging assembly of microelectromechanical system microphone
JP5675653B2 (ja) センサモジュールとその製造方法
US9613877B2 (en) Semiconductor packages and methods for forming semiconductor package
US20140008740A1 (en) Mems microphone and method for packaging the same
US7994618B2 (en) Sensor module and method for manufacturing same
US8842859B2 (en) Packaged microphone with reduced parasitics
CN110194435B (zh) 电子设备
TWI533715B (zh) Packaging Method of Stacked Micro - Electromechanical Microphone
TWI727164B (zh) 包括微機電系統裝置的組件及包括組件的電子裝置
US20170057808A1 (en) Mems chip package and method for manufacturing the same
JP2007060389A (ja) シリコンマイクロホンパッケージ
JP5458517B2 (ja) 電子部品
KR101366418B1 (ko) 반도체 디바이스
JP2012006092A (ja) Ｍｅｍｓデバイス及びその製造方法並びにｍｅｍｓデバイスを有するパッケージ
US10277983B2 (en) Microphone device
TW201626816A (zh) 具有模塑間隔物的麥克風封裝
JP7166602B2 (ja) Ｍｅｍｓマイクロホン
KR101981831B1 (ko) 공동 패키지 디자인
KR101300572B1 (ko) 마이크로-전자 기계적 시스템을 갖는 반도체 패키지
US9309108B2 (en) MEMS microphone packaging method
KR102307550B1 (ko) 마이크로폰 패키지
KR101209475B1 (ko) 인터포져를 이용한 반도체 패키지
TWI594941B (zh) 微機電系統感測晶片封裝
TWI635040B (zh) 半導體裝置及其製造方法
KR102085201B1 (ko) 마이크로폰 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170209

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20180207

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20190212

Year of fee payment: 6