KR20130116477A - 이더넷 ｌ２ 스위치 장치 및 그 데이터 전송 방법 - Google Patents

이더넷 ｌ２ 스위치 장치 및 그 데이터 전송 방법 Download PDF

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Abstract

본 발명에 따른 이더넷 L2 스위치 장치는, UTP 연결이 2 페어의 이더넷 L2 스위치 장치에 있어서, 소정 전송 속도로 이더넷 패킷 데이터 신호를 전송하는 MAC과; 상기 MAC으로부터 수신되는 소정 전송 속도의 이더넷 패킷 데이터 신호에 대해 송수신 클럭 신호를 동기화하여 임시 저장한 후, 상기 수신된 이더넷 패킷 데이터의 소정 전송 속도보다 낮은 전송 속도로 변환하여 송신하는 속도 정합 버퍼부와; 상기 속도 정합 버퍼부로부터 변환된 전송 속도에 대응하여 이더넷 패킷 데이터를 수신하는 PHY를 포함하는 점에 그 특징이 있다.
본 발명에 따르면, UTP 연결이 2 페어로 설치된 이더넷 L2 스위치 장치에 있어서 MAC에서 전송되는 500M 이더넷 패킷 데이터를 임시 저장한 후, 전송 속도를 낮추어 PHY로 전송함으로써 보다 안정적으로 이더넷 패킷 데이터를 전송할 수 있다.

Description

이더넷 Ｌ２ 스위치 장치 및 그 데이터 전송 방법{Ethernet L2 switch system and the method of transmitting data}
본 발명은 이더넷 L2 스위치 장치 및 그 데이터 전송 방법에 관한 것으로, 특히 UTP 연결이 2 페어로 설치된 이더넷 L2 스위치 장치에 있어서 MAC에서 전송되는 500M 이더넷 패킷 데이터를 임시 저장한 후, 전송 속도를 변환하여 MAC과 PHY의 속도를 정합하여 보다 안정적으로 이더넷 패킷 데이터 신호를 송수신할 수 있는 이더넷 L2 스위치 장치 및 그 데이터 전송 방법에 관한 것이다.
이더넷 서비스는 근거리통신망(LAN) 뿐만 아니라 원거리통신망(WAN) 구간에서 고가의 라우터나 전송장비를 이용하지 않고 기가비트이더넷 스위치나 고속이더넷 스위치를 이용해, 랜 방식으로 가입자를 연결하는 서비스를 하는 것을 말한다.
이러한 이더넷 서비스 (Ethernet Service)는 기존의 ADSL이나 VDSL과 다르게 가입자측에 추가 장비(Modem)가 필요 없으므로 구성이 단순하고 따라서 가입자에게 저렴한 비용으로 제공할 수 있다는 장점이 있는 반면 신규로 서비스를 해야 하는 경우 사용자 단말기에 이르는 건물 내 배선이 카테고리 5 (Catagory 5)의 UTP 케이블로 이루어져 있어야 하기 때문에 종래 배선 이외에 별도의 케이블 선로를 설치하여야 하고 결과적으로 비용이 상승하는 단점이 있다.
또한 전송거리가 짧아 고층 건물일 경우 서비스의 제약이 따를 수 있고 구형건물이나 소규모 건물에는 선로 구성이 어려워 서비스 공급이 제한적일 수 있다.
도 1은 일반적인 인터넷 망 구성도를 개략적으로 도시한 도면이고, 도 2는 종래에 따른 이더넷 L2 스위치 구성을 개략적으로 도시한 도면이다. 도 1에 도시된 바와 같이, 인터넷 서비스 사업자와 광케이블 등으로 연결된 광단국장치가 아파트, 주택 등의 MDF(Main Distributing Frame)실에 설치되며, 광단국장치와 연결된 허브로부터 각 가입자까지 케이블을 통해 직접 연결된다.
이러한 상기 광단국장치와 연결된 허브와 각 가입자의 PC등과 직접 연결되는 케이블은 차폐가 되지 않은 고속. 대용량신호 및 Data 전송용 (Unshielded Twisted Pair Cable: U.T.P Cable) 케이블이 사용된다.
도 2에 도시된 바와 같이, L2 스위치는 MAC(210)과 PHY(220), 트랜시버(230) 및 포트(240)를 통해 인터페이스를 보여주고 있다. 그러나, 2000년도 이후 신설되는 건축물을 제외한 기타 시설에서는 스위치에서 가입자 간의 UTP 케이블이 2 페어로 매설되어 있으며 이는 10/100Mbps의 서비스만을 제공받을 수 있는 구조이다. 따라서, 현재 사용자 서비스 속도가 1 기가로 제공되는 시점에서 100M 서비스만을 받게 되는 문제점이 발생된다.
본 발명이 해결하고자 하는 기술적 과제는 UTP 연결이 2 페어로 설치된 이더넷 L2 스위치 장치에 있어서 MAC에서 전송되는 500M 이더넷 패킷 데이터를 임시 저장한 후, 전송 속도를 변환하여 MAC과 PHY의 속도를 정합하여 보다 안정적으로 이더넷 패킷 데이터 신호를 송수신할 수 있는 이더넷 L2 스위치 장치 및 그 데이터 전송 방법을 제공하는 것이다.
본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 해결하기 위한 본 발명에 따른 이더넷 L2 스위치 장치는, UTP 연결이 2 페어의 이더넷 L2 스위치 장치에 있어서, 소정 전송 속도로 이더넷 패킷 데이터 신호를 전송하는 MAC과; 상기 MAC으로부터 수신되는 소정 전송 속도의 이더넷 패킷 데이터 신호에 대해 송수신 클럭 신호를 동기화하여 임시 저장한 후, 상기 수신된 이더넷 패킷 데이터의 소정 전송 속도보다 낮은 전송 속도로 변환하여 송신하는 속도 정합 버퍼부와; 상기 속도 정합 버퍼부로부터 변환된 전송 속도에 대응하여 이더넷 패킷 데이터를 수신하는 PHY를 포함하는 점에 그 특징이 있다.
여기서, 특히 상기 속도 정합 버퍼부는 상기 PHY로부터 수신되는 이더넷 패킷 데이터 신호의 전송 속도 보다 높은 전송 속도로 변환하여 수신하는 점에 그 특징이 있다.
여기서, 특히 상기 MAC은 500M 이더넷 패킷 데이터를 125㎒의 전송 속도로 전송하는 점에 그 특징이 있다.
여기서, 특히 상기 속도 정합 버퍼부는 상기 MAC으로부터 전송되는 이더넷 패킷 데이터의 전송 속도에 따른 클럭을 동기화하는 제 1 클럭 동기부와; 상기 제 1 클럭 동기부의 속도를 검출하는 제 1 속도 검출부와; 상기 MAC으로부터 전송되는 이더넷 패킷 데이터를 임시 저장하는 제 1 저장부와; 상기 제 1 저장부에 이더넷 패킷 데이터가 소정값 이상으로 저장되면 상기 MAC에 데이터 전송을 중지하도록 포즈 프레임 신호를 출력하는 포즈 제어부와; 상기 PHY으로부터 전송되는 이더넷 패킷 데이터의 전송 속도에 따른 클럭을 동기화하는 제 2 클럭 동기부와; 상기 제 2 클럭 동기부의 클럭 신호 속도를 검출하는 제 2 속도 검출부와; 상기 PHY으로부터 전송되는 이더넷 패킷 데이터를 임시 저장하는 제 2 저장부와; 상기 제 2 속도 검출부에서 검출된 클럭 신호 속도에 대응하여 상기 제 1 저장부에 저장된 이더넷 패킷 데이터를 전송하도록 클럭 신호를 생성하는 제 2 클럭 발생부와; 상기 제 1 속도 검출부에서 검출된 클럭 신호 속도에 대응하여 상기 제 2 저장부에 저장된 이더넷 패킷 데이터를 전송하도록 클럭 신호를 생성하는 제 1 클럭 발생부를 포함하는 점에 그 특징이 있다.
여기서, 특히 상기 제 2 클럭 발생부는 상기 MAC으로부터 전송되는 500M 이더넷 패킷 데이터의 125㎒ 클럭 신호를 62.5㎒의 클럭 신호로 생성하는 점에 그 특징이 있다.
여기서, 특히 상기 제 1 클럭 발생부는 상기 PHY로부터 전송되는 500M 이더넷 패킷 데이터의 62.5㎒ 클럭 신호를 125㎒ 클럭 신호로 생성하는 점에 그 특징이 있다.
여기서, 특히 상기 제 1 클럭 발생부 및 상기 제 2 클럭 발생부는 10M, 100M, 500M, 1000M의 이더넷 패킷 데이터를 전송하기 위해 각각 2.5㎒, 25㎒, 62.5㎒, 125㎒의 클럭을 생성하는 점에 그 특징이 있다.
여기서, 특히 상기 PHY는 PCS 계층과 PMA 층을 가지며, 4개의 심벌 벡터를 2개의 심벌 벡터로 직렬화하여 송신하고, 4개의 심벌 벡터로 병렬화하여 수신하는 점에 그 특징이 있다.
또한, 본 발명에 따른 이더넷 L2 스위치의 데이터 전송 방법은, MAC으로부터 소정 전송 속도로 이더넷 패킷 데이터 신호를 전송받는 단계와; 속도 정합 버퍼부에서 상기 MAC으로부터 수신되는 소정 전송 속도의 이더넷 패킷 데이터 신호에 대해 수신 클럭 신호를 동기화하여 상기 이더넷 패킷 데이터를 임시 저장하는 단계와; 상기 저장한 후 상기 수신된 이더넷 패킷 데이터의 전송 속도보다 낮은 전송 속도로 변환된 클럭 신호를 생성하는 단계와; 상기 생성된 클럭 신호에 대응하여 상기 이더넷 패킷 데이터를 PHY에 전송하는 단계를 포함하는 점에 그 특징이 있다.
여기서, 특히 상기 MAC은 UTP 연결이 2 페어의 이더넷 L2 스위치 장치에서 500M 이더넷 패킷 데이터를 125㎒의 전송 속도로 전송하는 점에 그 특징이 있다.
여기서, 특히 상기 이더넷 패킷 데이터를 임시 저장하는 단계에서 상기 이더넷 패킷 데이터가 소정값 이상으로 저장되면 상기 MAC에 데이터 전송을 중지하도록 포즈 프레임 신호를 출력하는 점에 그 특징이 있다.
여기서, 특히 상기 클럭 신호를 생성하는 단계에서 상기 MAC으로부터 전송되는 500M 이더넷 패킷 데이터의 125㎒ 클럭 신호를 62.5㎒의 클럭 신호로 생성하는 점에 그 특징이 있다.
본 발명에 따르면, UTP 연결이 2 페어로 설치된 이더넷 L2 스위치 장치에 있어서 MAC에서 전송되는 500M 이더넷 패킷 데이터를 임시 저장한 후, 전송 속도를 낮추어 PHY로 전송함으로써 보다 안정적으로 이더넷 패킷 데이터를 전송할 수 있다.
도 1은 일반적인 인터넷 망 구성도를 개략적으로 도시한 도면.
도 2는 종래에 따른 이더넷 L2 스위치 구성을 개략적으로 도시한 도면.
도 3은 본 발명에 따른 이더넷 L2 스위치의 구성을 개략적으로 도시한 도면.
도 4는 상기 도 3의 속도 정합 버퍼부의 구성을 개략적으로 도시한 도면.
도 5는 상기 도 3의 PHY의 구성을 개략적으로 도시한 도면.
도 6은 본 발명의 속도 정합 버퍼부에 저장되는 데이터 패킷 및 송출되는 것을 개략적으로 도시한 도면.
도 7은 본 발명에 따른 2 페어 UTP의 이더넷 L2 스위치의 데이터 전송 속도를 도시한 도면.
도 8은 본 발명에 따른 이더넷 L2 스위치의 데이터 전송 방법에 대한 순서도.
이하 첨부된 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 바람직한 실시 예를 상세히 설명한다. 다만, 본 발명의 바람직한 실시 예에 대한 동작 원리를 상세하게 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
또한, 도면 전체에 걸쳐 유사한 기능 및 작용을 하는 부분에 대해서는 동일한 도면 부호를 사용한다.
덧붙여, 명세서 전체에서, 어떤 부분이 다른 부분과 '연결'되어 있다고 할때, 이는 '직접적으로 연결'되어 있는 경우뿐만 아니라, 그 중간에 다른 소자를 사이에 두고 '간접적으로 연결'되어 있는 경우도 포함한다. 또한 어떤 구성 요소를 '포함'한다는 것은, 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라, 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하 본 발명의 일 실시 예를 첨부된 도면을 참조하여 상세히 설명한다.
도 3은 본 발명에 따른 이더넷 L2 스위치의 구성을 개략적으로 도시한 도면이다. 도 3에 도시된 바와 같이, 본 발명에 따른 이더넷 L2 스위치 장치는, MAC(310)과, 속도 정합 버퍼부(320)와, PHY(330), 트랜시버(340) 및 포트(350)를 포함하여 구성된다.
상기 MAC(310)은 일반적으로 1 기가 GMII(Gigabit Media Independent Interface)의 이더넷 패킷 데이터를 전송하게 된다. 여기서, 상기 MAC(310)은 UTP 연결이 2 페어의 이더넷 L2 스위치 장치에 있어서 125㎒의 전송 속도로 500M 데이터를 전송하게 된다.
상기 속도 정합 버퍼부(320)는 상기 MAC(310)으로부터 소정 전송 속도의 이더넷 패킷 데이터 신호에 대해 송수신 클럭 신호를 동기화하여 임시 저장한 후, 상기 수신된 이더넷 패킷 데이터의 소정 전송 속도보다 낮은 전송 속도로 변환하여 송신하고, 상기 PHY(330)로부터 수신되는 이더넷 패킷 데이터 신호의 전송 속도 보다 높은 전송 속도로 변환하여 수신하게 된다. 즉, 상기 MAC(310)에서 전송되는 125㎒의 전송 속도를 62.5㎒의 전송 속도로 낮추기 위해 송신 및 수신 데이터 신호의 클럭 신호를 동기화하고 이에 대응하도록 Tx 또는 Rx 신호를 잠시 저장하게 된다.
도 4는 상기 도 3의 속도 정합 버퍼부의 구성을 개략적으로 도시한 도면이다. 도 4에 도시된 바와 같이, 상기 속도 정합 버퍼부(320)는 제 1 클럭 동기부(401), 제 1 속도 검출부(402), 제 1 저장부(403), 포즈 제어부(404), 제 2 클럭 동기부(406), 제 2 속도 검출부(407), 제 2 저장부(408), 제 1 클럭 발생부(405) 및 제 2 클럭 발생부(409)를 포함하여 구성된다.
상기 제 1 클럭 동기부(401)는 상기 MAC(310)으로부터 전송되는 이더넷 패킷 데이터의 전송 속도에 따른 Tx_CLK 클럭을 동기화한다.
상기 제 1 속도 검출부(402)는 상기 동기화된 Tx_CLK 클럭의 속도를 검출한다.
상기 제 1 저장부(403)는 상기 MAC(310)으로부터 전송되는 500M의 Tx_EN, Tx_D, Tx_ER의 이더넷 패킷 데이터를 임시 저장하게 된다. 그리고, 임시 저장된 500M 패킷 데이터를 전송 속도를 낮춰 생성된 클럭 신호에 대응하여 상기 PHY(330)로 전송한다.
상기 포즈 제어부(404)는 상기 제 1 저장부(403)에 이더넷 패킷 데이터가 소정값 이상으로 저장되면 상기 MAC(310)에 데이터 전송을 중지하도록 포즈 프레임(pause frame) 신호를 출력한다. 보다 구체적으로, 상기 제 1 저장부(403)에 500M 패킷 데이터의 IPG(Inter Packet Gap)가 끝나기 전에 다시 패킷 데이터가 저장되면 패킷의 오버 플로우(over flow)가 발생하기 때문에 이를 방지하기 위해 상기 포즈 제어부에서는 상기 MAC(310)에 잠시 데이터 전송을 중지하도록 요청하는 포즈 프레임 신호를 출력한다.
상기 제 2 클럭 동기부(406)는 상기 PHY(330)으로부터 전송되는 이더넷 패킷 데이터의 전송 속도에 따른 클럭을 동기화한다. 즉, 상기 PHY(330)로부터 전송되는 패킷 데이터에 따른 Rx_CLK 클럭을 동기화한다.
상기 제 2 속도 검출부(402)는 상기 제 2 클럭 동기부(406)의 Rx_CLK 클럭 신호 속도를 검출한다.
상기 제 2 저장부(408)는 상기 PHY(330)으로부터 전송되는 500M의 Rx_EN, Rx_D, Rx_ER의 이더넷 패킷 데이터를 임시 저장하게 된다. 이때, 상기 PHY(330)로부터 전송되는 패킷 데이터 신호는 상기 MAC(310)에서 전송되는 속도 보다 느리기 때문에 다시 이를 상기 MAC(310)의 처리 속도에 맞도록 빠르게 변환하기 위해 저장한다.
상기 제 2 클럭 발생부(409)는 상기 제 2 속도 검출부(407)에서 검출된 클럭 신호 속도에 대응하여 상기 제 1 저장부(403)에 저장된 이더넷 패킷 데이터를 전송하도록 클럭 신호를 생성하게 된다.
보다 상세하게는, 상기 MAC(310)으로부터 전송되는 패킷 데이터를 상기 PHY(330)로 전송하기 위해서는 상기 PHY(330)의 Rx_CLK 클럭 신호 속도와 상기 MAC(310)의 Tx_CLK 클럭을 동기화하여 상기 PHY(330)의 전송 속도에 맞도록 클럭을 느리게 생성하게 된다. 즉, 상기 제 2 클럭 발생부(320)는 상기 MAC(310)으로부터 전송되는 500M 이더넷 패킷 데이터의 125㎒ 클럭 신호를 62.5㎒의 클럭 신호로 생성한다.
상기 제 1 클럭 발생부(405)는 상기 제 1 속도 검출부(402)에서 검출된 클럭 신호 속도에 대응하여 상기 제 2 저장부(408)에 저장된 이더넷 패킷 데이터를 전송하도록 클럭 신호를 생성하게 된다. 즉, 상기 PHY(330)에서 전송되는 패킷 데이터를 상기 MAC(310)로 전송하기 위해서는 상기 MAC(310)의 Tx_CLK 클럭 신호 속도와 상기 PHY(330)의 Rx_CLK 클럭을 동기화하여 상기 MAC(310)의 전송 속도에 맞도록 클럭을 빠르게 생성하게 된다. 이때, 상기 제 1 클럭 발생부(405)는 상기 PHY(330)로부터 전송되는 500M 이더넷 패킷 데이터의 62.5㎒ 클럭 신호를 125㎒ 클럭 신호로 생성하게 된다.
여기서, 상기 제 1 클럭 발생부(401) 및 상기 제 2 클럭 발생부(409)는 10M, 100M, 500M, 1000M의 이더넷 패킷 데이터를 전송하기 위해 각각 2.5㎒, 25㎒, 62.5㎒, 125㎒의 클럭을 생성하는 것이 바람직하다.
도 5는 상기 도 3의 PHY의 구성을 개략적으로 도시한 도면이다. 도 5에 도시된 바와 같이, 상기 PHY(330)는 PCS(Physical Coding Sublayer)(501) 계층과 PMA(Physical Medium Attatchment)(502) 층을 가지며, 상기 속도 정합 버퍼부(320)로부터 변환된 전송 속도에 대응하여 이더넷 패킷 데이터를 수신한다.
보다 구체적으로는, 일반적인 기가 PHY는 4 페어에서 전송되는 4D-PAM5 데이터가 PHY의 PMA계층으로 전송되기 위해 기본적으로 병렬 4개의 PMA가 존재한다.
따라서, Tx 방향 PCS 계층에서 전달되는 4D-PAM5 데이터 신호를 2 페어 UTP로 송신하기 위해서는 상위 2개의 PMA로 보내기 위해 직렬화로 2D-PAM5 데이터 신호로 변경이 필요하며 Rx 측에서는 2 페어 UTP를 통한 2D-PAM5 데이터 신호는 병렬화를 통해 4D-PAM5 데이터 신호로 변경되어 PCS 계층으로 전송된다.
즉, PCS 계층에서 일반적으로 4개의 심벌 벡터(An, Bn, Cn, Dn : 4D-PAM5)를 병렬로 각각 PMA층으로 전달하는 반면에, 상기 PHY(330)의 PCS 계층(501)에서는 2개의 심벌 벡터 Pn=(An, Bn) ,Qn =(Cn, Dn)로 직렬화하여 2D-PAM5 데이터를 송신하고, 4개의 심벌 벡터로 병렬화하여 수신한다.
한편, 도 6은 본 발명의 속도 정합 버퍼부에 저장되는 데이터 패킷 및 송출되는 것을 개략적으로 도시한 도면이고, 도 7은 본 발명에 따른 2 페어 UTP의 이더넷 L2 스위치의 데이터 전송 속도를 도시한 도면이다. 도 6에 도시된 바와 같이, (a)는 상기 속도 정합 버퍼부에 125㎒의 클럭 신호로 저장되는 500M 패킷과 62.5㎒의 클럭 신호로 송신되는 500M 패킷을 최소 IPG의 지연없이 전송됨을 알 수 있다.
(b)는 상기 속도 정합 버퍼부에 125㎒의 클럭 신호로 저장되는 500M 패킷의 IPG가 끝나기전에 다시 패킷이 전송되어 오버 플로우가 발생하여 패킷 로스(packet loss)가 발생하게 된다.
따라서, 이를 상기 속도 정합 버퍼부(320)에서는 임의의 값 이상의 데이터가 저장되면 더 이상 MAC에서 데이터가 전송되지 않도록 포즈 프레임 신호를 출력한다.
(c)는 상기 속도 정합 버퍼부에 125㎒의 클럭 신호로 500M 패킷이 저장되어 62.5㎒의 클럭 신호로 500M 패킷을 송신하는 보여주고 있다.
또한, 도 7의 (a)는 L2 스위치 간의 1 기가 통신을 위해 사용된 4 페어 UTP 구조를 각 2 페어에 125 ㎒로 500M 데이터를 전송하는 것을 보여주고 있으며, (b)는 62.5㎒ 속도로 500M 데이터를 전송하는 것을 보여주고 있다.
따라서, MAC으로부터 125㎒의 속도로 유입되는 500M 데이터를 속도 정합 버퍼부에 임시 저장하여 클럭 속도를 62.5㎒로 생성하여 PHY로 전송하여 안정적으로 데이터를 송수신할 수 있게 된다.
도 8은 본 발명에 따른 이더넷 L2 스위치의 데이터 전송 방법에 대한 순서도이다. 도 8에 도시된 바와 같이, 본 발명에 따른 이더넷 L2 스위치의 데이터 전송 방법은, 먼저 MAC으로부터 소정 전송 속도로 이더넷 패킷 데이터 신호를 전송받는 단계가 수행된다(S801). 여기서, 상기 MAC(310)은 UTP 연결이 2 페어의 이더넷 L2 스위치 장치에서 500M 이더넷 패킷 데이터를 125㎒의 전송 속도로 전송한다.
그리고, 상기 속도 정합 버퍼부(320)에서 상기 MAC(310)으로부터 수신되는 소정 전송 속도의 이더넷 패킷 데이터 신호에 대해 수신 클럭 신호를 동기화하여 상기 이더넷 패킷 데이터를 임시 저장하는 단계가 수행된다(S802).
한편, 상기 포즈 제어부(404)는 상기 제 1 저장부(403)에 이더넷 패킷 데이터가 소정값 이상으로 저장되면(S805) 상기 MAC(310)에 데이터 전송을 중지하도록 포즈 프레임(pause frame) 신호를 출력한다(S806). 보다 구체적으로, 상기 제 1 저장부(404)에 500M 패킷 데이터의 IPG(Inter Packet Gap)가 끝나기 전에 다시 패킷 데이터가 저장되면 패킷의 오버 플로우(over flow)가 발생하기 때문에 이를 방지하기 위해 상기 포즈 제어부에서는 상기 MAC에 잠시 데이터 전송을 중지하도록 요청하는 포즈 프레임 신호를 출력한다.
이어서, 상기 저장한 후 상기 수신된 이더넷 패킷 데이터의 전송 속도보다 낮은 전송 속도로 변환된 클럭 신호를 생성하는 단계가 수행된다(S803). 이때, 상기 MAC(310)으로부터 전송되는 패킷 데이터를 상기 PHY(330)로 전송하기 위해서는 상기 PHY(330)의 Rx_CLK 클럭 신호 속도와 상기 MAC의 Tx_CLK 클럭을 동기화하여 상기 PHY의 전송 속도에 맞도록 클럭을 느리게 생성하게 된다. 즉, 상기 제 2 클럭 발생부(320)는 상기 MAC(310)으로부터 전송되는 500M 이더넷 패킷 데이터의 125㎒ 클럭 신호를 62.5㎒의 클럭 신호로 생성한다.
그 다음, 상기 생성된 클럭 신호에 대응하여 상기 이더넷 패킷 데이터를 PHY(330)에 전송하는 단계가 수행된다(S804).
한편, 상기 PHY(330)로부터 전송되는 패킷 데이터는 클럭 신호 속도를 상기 MAC의 속도에 맞춰 빠르게 변환한 클럭 신호에 대응하여 송신하게 된다.
이상에서 설명한 바와 같이, 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시 예에 관하여 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 범주에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 따라서 본 발명의 권리 범위는 설명된 실시 예에 국한되어 정해져서는 안되며, 후술하는 청구범위뿐만 아니라, 이와 균등한 것들에 의해 정해져야 한다.
310 --- MAC 320 --- 속도 정합 버퍼부
330 --- PHY 401 --- 제 1 클럭 동기부
402 --- 제 2 속도 검출부 403 --- 제 1 저장부
404 --- 포즈 제어부 405 --- 제 1 클럭 발생부
406 --- 제 2 클럭 동기부 407 --- 제 2 속도 검출부
408 --- 제 2 저장부 409 --- 제 2 클럭 발생부

Claims (12)

  1. UTP 연결이 2 페어의 이더넷 L2 스위치 장치에 있어서,
    소정 전송 속도로 이더넷 패킷 데이터 신호를 전송하는 MAC과;
    상기 MAC으로부터 수신되는 소정 전송 속도의 이더넷 패킷 데이터 신호에 대해 송수신 클럭 신호를 동기화하여 임시 저장한 후, 상기 수신된 이더넷 패킷 데이터의 소정 전송 속도보다 낮은 전송 속도로 변환하여 송신하는 속도 정합 버퍼부와;
    상기 속도 정합 버퍼부로부터 변환된 전송 속도에 대응하여 이더넷 패킷 데이터를 수신하는 PHY를 포함하는 것을 특징으로 하는 이더넷 L2 스위치 장치.
  2. 제 1항에 있어서,
    상기 속도 정합 버퍼부는 상기 PHY로부터 수신되는 이더넷 패킷 데이터 신호의 전송 속도 보다 높은 전송 속도로 변환하여 수신하는 것을 특징으로 하는 이더넷 L2 스위치 장치.
  3. 제 1항에 있어서,
    상기 MAC은 500M 이더넷 패킷 데이터를 125㎒의 전송 속도로 전송하는 것을 특징으로 하는 이더넷 L2 스위치 장치.
  4. 제 1항에 있어서,
    상기 속도 정합 버퍼부는
    상기 MAC으로부터 전송되는 이더넷 패킷 데이터의 전송 속도에 따른 클럭을 동기화하는 제 1 클럭 동기부와;
    상기 제 1 클럭 동기부의 속도를 검출하는 제 1 속도 검출부와;
    상기 MAC으로부터 전송되는 이더넷 패킷 데이터를 임시 저장하는 제 1 저장부와;
    상기 제 1 저장부에 이더넷 패킷 데이터가 소정값 이상으로 저장되면 상기 MAC에 데이터 전송을 중지하도록 포즈 프레임 신호를 출력하는 포즈 제어부와;
    상기 PHY으로부터 전송되는 이더넷 패킷 데이터의 전송 속도에 따른 클럭을 동기화하는 제 2 클럭 동기부와;
    상기 제 2 클럭 동기부의 클럭 신호 속도를 검출하는 제 2 속도 검출부와;
    상기 PHY으로부터 전송되는 이더넷 패킷 데이터를 임시 저장하는 제 2 저장부와;
    상기 제 2 속도 검출부에서 검출된 클럭 신호 속도에 대응하여 상기 제 1 저장부에 저장된 이더넷 패킷 데이터를 전송하도록 클럭 신호를 생성하는 제 2 클럭 발생부와;
    상기 제 1 속도 검출부에서 검출된 클럭 신호 속도에 대응하여 상기 제 2 저장부에 저장된 이더넷 패킷 데이터를 전송하도록 클럭 신호를 생성하는 제 1 클럭 발생부를 포함하는 것을 특징으로 하는 이더넷 L2 스위치 장치.
  5. 제 4항에 있어서,
    상기 제 2 클럭 발생부는 상기 MAC으로부터 전송되는 500M 이더넷 패킷 데이터의 125㎒ 클럭 신호를 62.5㎒의 클럭 신호로 생성하는 것을 특징으로 하는 이더넷 L2 스위치 장치.
  6. 제 4항에 있어서,
    상기 제 1 클럭 발생부는 상기 PHY로부터 전송되는 500M 이더넷 패킷 데이터의 62.5㎒ 클럭 신호를 125㎒ 클럭 신호로 생성하는 것을 특징으로 하는 이더넷 L2 스위치 장치.
  7. 제 4항에 있어서,
    상기 제 1 클럭 발생부 및 상기 제 2 클럭 발생부는 10M, 100M, 500M, 1000M의 이더넷 패킷 데이터를 전송하기 위해 각각 2.5㎒, 25㎒, 62.5㎒, 125㎒의 클럭을 생성하는 것을 특징으로 하는 이더넷 L2 스위치 장치.
  8. 제 1항에 있어서,
    상기 PHY는 PCS 계층과 PMA 층을 가지며, 4개의 심벌 벡터를 2개의 심벌 벡터로 직렬화하여 송신하고, 4개의 심벌 벡터로 병렬화하여 수신하는 것을 특징으로 하는 이더넷 L2 스위치 장치.
  9. MAC으로부터 소정 전송 속도로 이더넷 패킷 데이터 신호를 전송받는 단계와;
    속도 정합 버퍼부에서 상기 MAC으로부터 전송되는 소정 전송 속도의 이더넷 패킷 데이터 신호에 대해 클럭 신호를 동기화하여 상기 이더넷 패킷 데이터를 임시 저장하는 단계와;
    상기 저장한 후 상기 수신된 이더넷 패킷 데이터의 전송 속도보다 낮은 속도로 변환된 클럭 신호를 생성하는 단계와;
    상기 생성된 클럭 신호에 대응하여 상기 이더넷 패킷 데이터를 PHY에 전송하는 단계를 포함하는 것을 특징으로 하는 이더넷 L2 스위치의 데이터 전송 방법.
  10. 제 9항에 있어서,
    상기 MAC은 UTP 연결이 2 페어의 이더넷 L2 스위치 장치에서 500M 이더넷 패킷 데이터를 125㎒의 전송 속도로 전송하는 것을 특징으로 하는 이더넷 L2 스위치의 데이터 전송 방법.
  11. 제 9항에 있어서,
    상기 이더넷 패킷 데이터를 임시 저장하는 단계에서 상기 이더넷 패킷 데이터가 소정값 이상으로 저장되면 상기 MAC에 데이터 전송을 중지하도록 포즈 프레임 신호를 출력하는 것을 특징으로 하는 이더넷 L2 스위치의 데이터 전송 방법.
  12. 제 9항에 있어서,
    상기 클럭 신호를 생성하는 단계에서 상기 MAC으로부터 전송되는 500M 이더넷 패킷 데이터의 125㎒ 클럭 신호를 62.5㎒의 클럭 신호로 생성하는 것을 특징으로 하는 이더넷 L2 스위치의 데이터 전송 방법.
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