KR20130103347A - 반도체에 대한 3ｄ 전송 라인 - Google Patents

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Abstract

반도체 RF 및 무선 회로에 대한 전송 라인 구조 및 이를 형성하기 위한 방법이 제공된다. 전송 라인 구조는, 제 1 기판, 제 1 절연층 및 접지 평면을 포함하는 제 1 다이 및 제 2 기판, 제 2 절연층 및 신호 전송 라인을 포함하는 제 2 다이를 갖는 실시예들을 포함한다. 제 2 다이는 제 1 다이 위에 형성되고 제 1 다이로부터 이격될 수 있다. 언더필은 제 1 다이의 접지 평면과 제 2 다이의 신호 전송 라인 사이에 배치된다. 집합적으로, 제 1 및 제 2 다이의 접지 평면 및 신호 전송 라인 및 언더필은 간결한 전송 라인 구조를 형성한다. 몇몇 실시예들에서, 전송 라인 구조는 마이크로파 애플리케이션들을 위해 이용될 수 있다.

Description

반도체에 대한 3Ｄ 전송 라인{3D TRANSMISSION LINES FOR SEMICONDUCTORS}
본 개시는 일반적으로 반도체 구조에 관한 것으로서, 보다 구체적으로는, 반도체 구조에 대한 전도성 전송 라인 및 이를 형성하기 위한 방법에 관한 것이다.
무선 데이터 및 통신 시스템들이 장착된 반도체 패키지들은 때때로 빌트 온-칩(built on-chip) 또는 인-패키지(in-package)인 다양한 RF(라디오 주파수) 전송 구조들을 포함한다. RF 신호들은 일반적으로 대략 3kHz 내지 300GHz 범위 내에 있는 주파수를 갖는 것으로 간주되며, 약 300MHz(0.3GHz) 내지 300GHz 간의 도메인에 있는 주파수들은 통상적으로 마이크로파들로서 지칭된다. 전자기 RF 파들 또는 신호들은 "전송 라인들"로서 지칭되는 전도성 구조들에 의해 반도체 패키지들 또는 디바이스들을 통해 전달된다. 전송 라인들은, 예로서 모로리식 마이프로파 집적 회로(MMIC)에서 개별 전기 엘리먼트들을 함께 상호연결하기 위해, 그리고 마이크로파 다중칩 모듈들(MCM들) 내에서 MMIC들을 함께 상호연결하기 위해 이용된다.
일반적으로, 마이크로파 전송 라인 구조는 일반적으로 적어도 2개의 전기 도체들 또는 라인들을 포함하며, 이 라인들 중 하나는 접지(또한 "접지 평면"으로서 지칭됨)를 형성하고 다른 하나는 신호 전송 라인을 형성한다. 신호 전송 라인은 다양하게 배열되고 다양한 RF 신호 인가를 서빙하기 위해 마이크로스트립들, 스트립라인들 및 도파관들과 같이 다양한 타입들의 전도성 전송 라인 구조들을 형성하기 위해 하나 이상의 접지 평면들 또는 접지 라인들과 조합된다. 전송 라인들 및 접지 도체들 또는 평면들은 일반적으로 유전체와 같은 임의의 타입의 절연성 기판 또는 물질에 의해 지지된다.
반도체 기술이 계속 진보하고 이를 테면, 3D 다이 적층(stacking)을 이용함으로써 칩 패키지 크기가 축소됨에 따라, 전도성 CMOS(상보적 금속-산화물 반도체) 구조들 내의 금속층들 간의 거리가 더 작아지게 되어 결과적으로 RF 디바이스들의 성능과 타협하게 하는 금속층들간의 커패시턴스를 점점 크게 하였다. 또한, 단일 칩 또는 다이 내의 칩 상에 전송 라인 구조들을 설계하고 제조하는 것은 20nm 프로세스와 같이 진보된 반도체 제조 기술 노드들에서 다이 패키지들의 축소와 더불어 점점 더 어렵게 되었다.
반도체 RF 및 무선 회로에 대한 전송 라인 구조 및 이를 형성하기 위한 방법이 제공된다. 전송 라인 구조는, 제 1 기판, 제 1 절연층 및 접지 평면을 포함하는 제 1 다이 및 제 2 기판, 제 2 절연층 및 신호 전송 라인을 포함하는 제 2 다이를 갖는 실시예들을 포함한다. 제 2 다이는 제 1 다이 위에 형성되고 제 1 다이로부터 이격될 수 있다. 언더필은 제 1 다이의 접지 평면과 제 2 다이의 신호 전송 라인 사이에 배치된다. 집합적으로, 제 1 및 제 2 다이의 접지 평면 및 신호 전송 라인 및 언더필은 간결한 전송 라인 구조를 형성한다. 몇몇 실시예들에서, 전송 라인 구조는 마이크로파 애플리케이션들을 위해 이용될 수 있다.
다양한 실시예들의 특징들은 유사한 엘리먼트들이 유사하게 라벨링되는 다음의 도면들을 참조하여 기술될 것이다.
도 1은 본 개시에 따른 전송 라인 구조의 제 1 실시예의 단면도.
도 2는 명확성을 위해 절연층들 및 언더필로부터 분리된 도 1의 전송 라인 구조들의 사시도.
도 3은 도 2의 신호 전송 라인의 폭과 일 실시예에서의 전송 라인과 접지 평면간의 언더필의 깊이 간의 관계를 도시하는 그래프.
도 4는 전송 라인 구조의 다른 실시예의 단면도.
도 5는 도 1의 전송 라인 구조들에 대한 S21 삽입 손실(포워드 전압 이득) 성능을 비교하는 그래프.
도 6은 도 4의 전송 라인 구조들에 대한 S21 삽입 손실(포워드 전압 이득) 성능을 비교하는 그래프.
도 7은 전송 라인 구조의 다른 실시예의 단면도.
도 8은 전송 라인 구조의 다른 실시예의 단면도.
도 9는 전송 라인 구조의 다른 실시예의 단면도.
도 10은 본 개시에 따른 전송 라인 구조의 6개의 상이한 가능한 실시예들을 도시하는 도면.
도 11은 본 개시에 따른 전송 라인 구조의 6개의 상이한 가능한 실시예들을 도시하는 도면.
도 12는 본 개시에 따른 전송 라인 구조의 6개의 상이한 가능한 실시예들을 도시하는 도면.
도 13은 본 개시에 따른 전송 라인 구조의 6개의 상이한 가능한 실시예들을 도시하는 도면.
도 14는 도 4의 라인 14-14를 따라 취해진 도 4의 전송 라인 구조의 부분적인 상면도를 도시하는 도면.
도 15는 접지 평면 아래의 다이에서 금속 상호연결 라우팅들을 갖는 전송 라인 구조의 다른 실시예의 단면도.
도 16은 신호 전송 라인과 접지 평면간을 상호연결하는 복수의 마이크로범프들을 갖는 도 4의 전송 라인 구조의 단면도.
모든 도면들은 개략적이며 제 축적대로 그려지진 않는다.
예시적인 실시예들의 이 설명은 전체 기록된 설명의 부분으로 간주되는 첨부 도면들과 관련하여 판독되도록 의도된다. 여기서 개시된 실시예들의 설명에서, 방향 또는 배향에 대한 임의의 참조는 단지 설명의 편의를 위해 의도되며, 본 개시의 범위를 어떤 방식으로도 제한하도록 의도되지 않는다. "더 낮은", "더 높은", "수평", "수직", "위에", "아래", "위로", "아래로", "상부" 및 "하부"는 물론 그의 파생어들(예를 들어, "수평으로", "하향으로", "상향으로" 등)과 같은 상대적인 용어들은 논의중인 도면들에서 도시되거나 또는 이어서 기술되는 것과 같은 배향(orientation)을 참조하도록 해석되어야 한다. 이들 상대적인 용어들은 설명의 편의를 위한 것이며, 해당 장치가 특정한 배향으로 동작되거나 구성되도록 요구되는 것은 아니다. "부착된", "고정된", "연결된" 및 "상호연결된"과 같은 용어들은 달리 명확히 기술되지 않는 한, 구조들이 서로에 대해 직접적으로 또는 매개 구조들을 통해 간접적으로 고정 또는 부착되는 관계는 물론, 이동 가능한 또는 고정된 부착들 또는 관계들 둘 다를 지칭한다. 구조들/컴포넌트들 간의 관계를 기술하기 위해 여기서 이용되는 바와 같은 "인접한" 용어는 참조되는 각각의 구조들/컴포넌트들 간의 직접 접촉 및 각각의 구조들/컴포넌트들 간의 다른 매개 구조들/컴포넌트들의 존재 둘 다를 포함한다. 또한, 본 개시의 특징들 및 이익들은 양호한 실시예들을 참조하여 예시된다. 이에 따라 본 개시는 종종, 단독으로, 또는 특징들의 다른 조합들로 존재하는 특징들의 몇몇의 가능한 비-제한적 조합을 예시하는 이러한 실시예들로 명시적으로 제한되지 않아야 하고, 본 개시의 다양한 실시예들의 범위는 여기에 첨부된 청구항들에 의해 한정된다.
도 1은 2개의 다이들을 함께 결합하는데 수반되는 3D 수직 다이 적층을 이용함으로써 형성되는 본 개시에 따른 반도체 전송 라인 구조(100)의 제 1 실시예를 도시한다. 몇몇 실시예들에서, 전송 라인 구조(100)는 마이크로파 주파수 신호들을 전달하는데 유용한 마이크로스트립이다. 전송 라인 구조(100)는 제 1 칩 또는 다이(110) 및 제 2 칩 또는 다이(120)를 포함한다.
다이(110)는 다이 기판(112) 상에 증착되는 유전체 층(14)과 같은 전기적 절연체 층을 포함한다. 다이 기판(112)은 몇몇 실시예들에서 CMOS 기판이고, 방법들에 의해 기판에서 패터닝되고 형성되는 트랜지스터들, 커패시터들, 레지스터들 등과 같은 능동 디바이스들을 포함한다. 몇몇 실시예들에서, 기판(122)은 실리콘으로 이루어진다. 다른 실시예들에서, 기판(122)은 제한 없이, 실리콘 탄화물과 같은 반-절연성 또는 고 저항율(HR) 기판 물질로 이루어진다.
유전체 층(114)은 기판 상에 형성된 다양한 디바이스들을 상호연결하고 원하는 회로들을 생성하기 위해 다양한 실시예들에서, 전도성 트래이스들/라우팅들 및 구조들과 조합되는 금속간 유전체(IMD)의 다수의 층들을 포함하는 금속-함유 상호연결 층이다. 이 상호연결 구조들은 비아들, 트랜치들, 플러그들 및 제한 없이, 패터닝된 포토리소그라피, 막 증착, 에칭, 플래닝(planing) 등을 수반하는 다마신 및 이중 다마신과 같은 BEOL(back end of line) 프로세스들에 의해 형성된 다른 유사한 구조들을 포함한다. 이에 따라, 몇몇 실시예들에서, 층(114)은 제 1 레벨 금속(M1), 제 2 레벨 금속(M2) 등과 같은 몇개의 금속층들, 및 금속층들을 상호연결하는 제 1 레벨 비아(V1), 제 2 레벨 비아(V2) 등을 포함한다. 몇몇 실시예들에서, 금속 전도성 상호연결 구조들은 구리, 알루미늄, 텅스텐, 티타늄, 및 다른 적합한 전기적 전도성 물질들로 형성된다. 몇몇 실시예들에서, 유전체 층(114)은 이에 따라 금속층들 사이에서 형성되고 산재되는 개별 IMD 층들로 구성되고 제한 없이 실리콘 이산화물(SiO2), 어플라이드 매서리얼 사로부터의 블랙 다이아몬드와 같은 로우-K 유전체 물질, USG, FSG 및 기타 등과 같은 임의의 적합한 전기적 절연성 IMD 물질로 이루어진다.
다이(110)는 유전체 층(114) 상에 형성되고 유전체 층(114)에 의해 지지되는 접지 평면(116)과 같은 제 1 전도성 전송 라인을 추가로 포함한다. 몇몇 실시예들에서, 접지 평면(116)은 도 1에서 도시된 바와 같이 상호연결 유전체 층(114)의 상부 금속층에 형성된다. 적어도 접지 평면(116)의 상부 표면은 몇몇 실시예들에서, 상부 유전체 층(114) 물질 위에서 노출된다.
접지 평면(116)은 유전체 층(114) 상에서 스퍼터링 또는 도금되고 접지 평면을 위한 원하는 구성 또는 패턴을 한정하도록 임의의 적합한 제조 프로세스들에 의해 에칭되는 적합한 금속 도체로 형성된다. 몇몇 실시예들에서, 금속 도체 물질을 구리이다. 금속 전도성 상호연결 구조들은 또한 알루미늄, 텅스텐, 티타늄(AP, Cu, 폴리, OD, 금속 게이트) 및 다른 적합한 전기적 전도성 물질들로 형성될 수 있다.
도 1을 계속 참조하면, 다이(120)는 몇몇 실시예들에서 다이(110)와 유사하게 구조화되고, 다이 기판(122) 상에 증착된 유전체 층(124)과 같은 전기적 절연체를 포함한다. 다이 기판(122)은 다양한 실시예들에서 CMOS 기판이다. 몇몇 실시예들에서, 기판(122)은 실리콘으로 이루어진다. 다른 실시예들에서, 기판(122)은 제한 없이 실리콘 탄화물과 같은 반-절연성 또는 고 저항율(HR) 기판 물질로 이루어진다.
유전체 층(124)은 몇몇 실시예들에서, 기판(122) 상에 형성된 다양한 디바이스들을 상호연결하고 원하는 회로들을 생성하기 위해 금속간 유전체(IMD)의 다수의 층 및 그 내부에 형성된 전도성 트래이스들 또는 구조들을 포함하는 유전체 층(114)과 유사한 금속 상호연결 층이다. 유전체 층(124)은 유전체 층(114)과 유사한 임의의 적합한 전기적 절연성 유전체 물질에 의해 형성된다.
다이(120)는 또한 유전체 층(124) 상에 또는 유전체(124)에 형성되고, 그리고 유전체 층(124)에 의해 지지되는 신호 전송 라인(126)과 같은 제 2 전도성 전송 라인을 포함한다. 몇몇 실시예들에서, 신호 전송 라인(126)은 도 1에서 도시되는 바와 같이 상호연결 유전체 층(124)의 상부 금속층에 형성된다. 신호 전송 라인(126)의 적어도 상부 표면은 몇몇 실시예들에서, 상부 유전체 층(124) 물질 위에서 노출된다.
몇몇 실시예들에서, 신호 전송 라인(126)은 신호 라인에 대한 원하는 구성 또는 패턴을 정의하기 위해, 유전체 층(124) 상에서 스퍼터링 또는 도금되고 임의의 적합한 제조 프로세스들에 의해 에칭되는 적합한 금속 도체로 형성된다. 몇몇 실시예들에서, 금속 도체 물질은 구리일 수 있다. 몇몇 실시예들에서, 금속 도체는 알루미늄, 텅스텐, 티타늄(AP, Cu, 폴리, OD, 금속 게이트) 및 다른 적합한 전기적 전도성 물질로 형성된다.
도 1을 참조하면, 접지 평면(116) 및 신호 전송 라인(126)은 각각 도시된 바와 같이 유전체 층들(114 및 124)의 표면 상에 배치된다. 다른 실시예들에서, 접지 평면(116) 및 신호 전송 라인(126)은 유전체 층들(114 및 124)에 부분적으로, 또는 완전히 매립된다(예를 들어, 도 10 내지 도 13을 참조).
몇몇 실시예들에서, 다이들(110, 120) 중 하나는 도 1에서 도시된 바와 같이 다른 다이에 관하여 배향이 뒤집히고 위치된다. 도시된 실시예에서, 다이(120)가 뒤집힌다. 다이들(110 및 120)은 그러므로 접지 평면(116) 및 신호 전송 라인이 대향하지만 도 1에서 도시된 바와 같이 수직 간극(G) 만큼 분리되는 이격된 관계에 있으며 접지 평면(116)과 신호 전송 라인(126)이 도 2에서 추가로 도시된 바와 같이 거리 또는 깊이(D)만큼 이격되고 분리되도록 배열될 수 있다. 몇몇 실시예들에서, 다이들(110 및 120)은 고정물과 같은 임의의 적합한 수단에 의해 이격된 관계로 유지된다.
도 1 및 도 2를 참조하면, 다이들(110 및 120) 간의 간극(G)은 전기적 절연 특성들을 갖는 언더필(130)을 간극에 주입함으로써 충전된다. 언더필(130)은 다이들(110 및 120)을 함께 본딩하고 몇몇 실시예들에서, 이에 따라 언더필이 다이들, 접지 평면(116), 신호 전송 라인(126), 마이크로 범프들(150)(예를 들어, 도 4 참조), 및 대향하는 다이 상부 표면들 간에 형성된 임의의 다른 구조들 간의 모세관 작용(capillary action)을 통해 균일하게 유동하도록 허용하는 액체 특성들을 갖는다. 언더필(130)은 이어서 선택된 언더필 물질에 의존하여 열 및/또는 자와선 광을 포함하는 임의의 적합한 수단에 의해 배치 이후에 경화되고 굳어질 수 있다. 언더필(130)은 임의의 적합한 물질로 이루어진다. 일 실시예에서, 언더필(130)은 층간 유전체(ILD) 타입 물질과 같은 유전체 물질로 이루어진다. 일 실시예에서, 언더필(130)은 약 3.9의 유전 상수 Er를 갖는 SiO2로 이루어진다. 몇몇 다른 가능한 실시예들에서, 언더필(130)은 제한 없이 용융 실리카(SiO2), 알루미나(Al2O3), 에폭시 또는 붕소 질화물(BN)로 이루어진다.
신호 전송 라인(126) 및 접지 평면(116)의 분리된 사시도를 도시하는 도 1을 재차, 그리고 도 2를 또한 참조한다. 신호 전송 라인(126)은 측방 폭(W1) 및 세로 길이(L1)를 가지며, 폭(W1)은 최단 치수이다. 접지 평면(116)은 측방 폭(W2) 및 세로 길이(L2)를 갖는다. 몇몇 실시예들에서, 접지 평면 라인(116)의 폭(W2)이 신호 전송 라인(126)의 폭(W1)에 적어도 1.5배 되는 것이 전송 라인의 성능에 대해 바람직하다. 최적의 성능을 위해, W2는 몇몇 실시예들에서, 대략적으로 폭(W1)의 2배인 것이 또한 바람직하다.
폭(W1)은 몇몇 실시예들에서 언더필(130)로 충전되는 접지 평면 라인(116)과 신호 전송 라인(126) 간의 거리 또는 깊이(D)에 의존한다. 예를 들어, 제한 없이, 특성 임피던스 Z0 = 50ohms에 대한 설계에서, 3.9의 유전 상수를 갖는 언더필(130)을 이용한 W1과 D 간의 관계를 도시하는 그래프가 도 3에 포함된다. 깊이(D)가 증가하면, 신호 전송 라인(126)의 대응하는 폭(W1)이 증가한다. 그래프 또는 도시된 방정식 y = 1.1143X + 7.3057을 이용하여, 신호 전송 라인(126)의 폭(W1)은 이상적으로는, 20 미크론의 깊이(D)에 대해서 대략 27.6 미크론이 되어야 한다. 몇몇 실시예들에서, 언더필(130)의 깊이(D)는 도 3에서 도시된 바와 같이 약 10 미크론 내지 약 50 미크론이다. 깊이(D)는 이용된 언더필의 유전 상수에 의해 영향을 받는다.
몇몇 실시예들에서, 제한 없이 단지 예를 위해, 신호 전송 라인(126) 및 접지 평면(116)은 약 0.5 내지 2 미크론의 두께를 가질 수 있다.
도 1을 참조하면, 몇몇 실시예들에서, 다이들(110 또는 120)은 특정한 응용에 대해 이용되는 3D 칩 패키징 구성에 의존하여 실리콘 또는 HR 인터포저(152)(도 1의 점선 브래킷에 의해 식별됨)에 의해 형성되는 기판에 의해 대신 대체될 수 있다는 것이 인지될 것이다. 이에 따라, 다이 기판(112 또는 122) 및 대응하는 유전체 절연층(114 또는 124)은 각각 인터포저에 의해 대체된다. 접지 평면(116) 또는 신호 전송 라인(126)은 도 1에서 도시된 바와 같이 다이(110 또는 120)에 형성되는 인터포저에 배치되지 않은 도체를 갖는 인터포저 상에 또는 그 내에 배치된다. 이 실시예에서, 인터포저 및 다이들(110, 120) 중 하나는 3D 적층된 전송 신호 라인을 형성할 것이다. 그러므로 여기서 기술되는 전도성 전송 라인 구조들 중 임의의 것은 몇몇 실시예들에서, 다이들(110, 120) 또는 인터포저 중 어느 하나에 다양하게 형성될 수 있다는 것이 추가로 인지될 것이다.
도 4는 2개의 다이들이 서로 결합하는 것을 수반하는 3D 수직 다이 적층을 이용함으로써 형성되는 본 개시에 따른 반도체 전송 라인 구조(200)의 제 2 실시예들 도시한다. 몇몇 실시예들에서, 전송 라인 구조(200)는 마이크로파 주파수 신호들을 전달하는데 유용한 접지된 동일평면 도파관(grounded coplanar waveguide; GCPE)이다. 전송 라인 구조(200)는 일반적으로 여기서 기술되는 마이크로스트립 구조(100)와 유사하며, 전송 라인 구조의 상이한 평면들에 놓이는 접지 평면(116) 및 신호 라인(126)을 포함하는 것으로 이미 기술된 동일한 구조들을 각각 갖는 다이들(110 및 120)을 포함한다.
도파관에 대해서, 전송 라인 구조(200)는 부가적인 한 쌍의 대향하는 접지 라인들 또는 스트립들(140)을 더 포함하며, 접지 스트립은 도 4 및 14에서 도시되는 바와 같이 중앙 신호 전송 라인(126)의 양쪽 측면 상에 형성되고; 도 14는 도 4의 접지 스트립 및 전송 라인 구조의 상부 평면도이다. 접지 스트립들(140)은 신호 전송 라인(126)과 동일한 평면에 놓이며, 도시된 바와 같이 전송 라인과 동일 평면에 있다. 접지 스트립들(140)은 몇몇 실시예들에서, 접지 스트립들(140)과 전송 라인 간에 형성된 간극에 증착되는 전기적 절연성 언더필(130) 물질에 의해 제공되는 전기적 격리를 위해 신호 전송 라인(126)으로부터 수평으로 이격된다. 접지 스트립들(140)은 여기서 이미 기술된 신호 전송 라인(126)과 유사하게 다이(120) 상에 또는 다이(120) 내에 형성되며, 몇몇 실시예들에서 유전체 층(124)의 상부 상에 배치된다. 몇몇 실시예들에서, 접지 라인들은 도파관 구조들에서 통상적인 바와 같이 신호 전송 라인(126)을 따르며, 신호 전송 라인(126)과 일반적으로 병렬로 라우팅된다. 접지 스트립들(140)은 몇몇 실시예들에서, 접지 평면들(116 또는 160)의 폭(W2)보다 실질적으로 작은 측방 폭(W3)을 갖는다. 다양한 실시예들에서, 폭(W3)은 신호 전송 라인(126)의 폭(W1)보다 작거나, 대략적으로 동일하다.
도 4를 계속 참조하면, 몇몇 실시예들에서, 접지 평면(116)은 이 실시예에서 도시된 바와 같이, 마이크로범프들(150)에 의해 접지 스트립들(140)에 전기적으로 결합된다. 마이크로범프들(150)은, 신호 전송 라인으로부터 대략적으로 10 미크론들 이하로 (수평으로) 떨어져서 위치되는 다른 전도성 구조들이 제공될 수 있는 경우 측면 또는 사이드 신호 누설을 방지하도록 신호 전송 라인(126)을 차폐(shield)한다. 유효한 차폐를 제공하기 위해, 마이크로범프들(150)은 접지 스트립들 및 접지 평면의 길이를 따라 접지 스트립들(140)과 접지 평면(116) 사이에서 (즉, 마이크로범프들의 열 또는 어레이를 도시하는 도 16의 단면도에서 가장 잘 도시되는 바와 같이, 도 4의 페이지(page) 내로 그리고 수직으로) 연장한다. 마이크로범프들(150)은 도 16의 실시예에서 도시되는 바와 같이 수평으로 그리고 측방으로 이격된다. 다른 실시예들에서, 마이크로범프들(150)은 신호 전송 라인(126)으로부터의 다른 전도성 구조들의 근접도 및/또는 원하는 의도되는 도파관 구조에 의존하여 생략될 수 있다는 것이 인지될 것이다.
마이크로범프들(150)은 땜납 마이크로범프들을 위해 흔히 이용되는 임의의 적합한 전도성 물질 또는 금속 합금으로 이루어진다. 몇몇 실시예들에서, 마이크로범프들(150)은 Cu, CuSn, SnZn 및 다른 적합한 물질들 또는 물질들의 조합들로 이루어진다. 마이크로범프들(150)은 임의의 적합한 MEMS(microelectromechanical system), 또는 땜납 마이크로범프들 및 범프들을 형성하기 위해 당 분야에 알려진 반도체 제조 프로세스들에 의해 형성된다. 이러한 프로세스들은 예를 들어, 제한 없이, 증발, 전기도금(electroplating), 프린팅 및 스터드 범핑(stud bumping)을 포함한다.
도 5 및 도 6은 각각 도 1 및 도 4의 전송 라인 구조들(100 및 200)에 대한 S21 삽입 손실 성능(insertion loss performance)을 비교하는 그래프들을 도시한다. S21은 전기적 네트워크의 포워드 전압 이득 및 분야에서 알려진 측정에 관련되는 스캐터링(scattering) 파라미터 또는 "S-파라미터"이다. S-파라미터들은 전기적 신호들에 의해 생성된 다양한 스테디 상태 자극들이 가해질 때 선형 전기적 네트워크의 전기적 작용을 기술한다. 양 그래프들은 90 미크론 길이의 신호 전송 라인에 기초한다. 도 5의 곡선 A는 접지 평면(116) 및 신호 전송 라인(126)이 단일 다이의 유전체 상호연결 금속층에 형성되는 마이크로스트립의 실시예에 대한 상이한 마이프로파 주파수들에서의 삽입 손실을 도시한다. 도 5의 곡선 B는 접지 평면(116)과 신호 전송 라인(126)이 이들 사이의 언더필(130)로 함께 패키징되는 2개의 상이하고 별개의 다이들(110, 120)에 형성되는 도 1의 마이크로스트립 전송 라인 구조에 대한 삽입 손실을 도시한다. 기판(112 및 122)은 베이직 실리콘(basic silicon)으로 각각 이루어진다. 도 5의 곡선 C는 접지 평면(116) 및 신호 전송 라인(126)이 이들 사이의 언더필(130)로 함께 패키징되는 2개의 상이하고 별개의 다이들(110, 120)에 형성되는 도 1의 마이크로스트립 전송 라인 구조(100)에 대한 삽입 손실을 도시한다. 곡선 B와 대조적으로, 신호 전송 라인(126)이 형성되는 기판(122)과 같은 기판들 중 하나는 고 저항률 실리콘으로 이루어진다.
도 5에 도시되는 바와 같이, 본 개시의 실시예들에 따라 형성되는 듀오-칩 또는 다이 마이크로스트립 전송 라인 구조(100)에 대한 곡선 B 및 곡선 C의 S21 삽입 손실 파라미터는 유리하게는, 곡선 A에 의해 표현되는 단일 다이 마이크로스트립 실시예들과 연관되는 손실들보다 적다.
도 6의 곡선 A는 접지 평면(116) 및 신호 전송 라인(126)이 단일 다이의 유전체 상호연결 금속층에 형성되는 접지된 동일평면 도파관(GCPW) 구조(200)의 실시예에 대한 상이한 마이크로파 주파수들에서의 삽입 손실을 도시한다. 도 6의 곡선 B는 접지 평면(116) 및 신호 전송 라인(126)이 이들 사이의 언더필(130)로 함께 패키징되는 2개의 상이하고 별개의 다이들(110, 120)에 형성되는 도 4의 GCPW 구조(200)에 대한 삽입 손실을 도시한다. 기판들(112 및 122)은 각각 베이직 실리콘으로 이루어진다. 도 6의 곡선 C는 접지 평면(116) 및 신호 전송 라인(126)이 이들 사이의 언더필(130)로 함께 패키징되는 2개의 상이하고 별개의 다이들(110, 120)에 형성되는 도 4의 GCPW 구조(200)에 대한 삽입 손실을 도시한다. 곡선 B와 대조적으로, 신호 전송 라인(126)이 형성되는 기판(122)과 같은 기판들 중 하나는 고 저항률 실리콘으로 이루어진다.
도 5와 유사하게, 본 개시의 실시예들에 따라 형성되는 듀오-칩 또는 다이 GCPW 구조(200)에 대한 도 6의 곡선 B 및 곡선 C의 S21 삽입 손실 파라미터는 유리하게는, 곡선 A에 의해 표현되는 단일 다이 GCPW 실시예들과 연관되는 손실들보다 적다. 도 5 및 도 6 둘 다에서의 삽입 손실 S21 성능의 개선은 도 1 및 도 4의 전송 라인 구조들에서 접지 평면(116)과 신호 전송 라인(126)(도 2 또한 참조) 간의 더 큰 거리(D)를 제공하는 능력에 적어도 부분적으로 기인한다. 거리(D)는, 20nm 기술 노드에 대해 약 1.5 미크론 정도로, D가 20 미크론 미만인 단일 다이 실시예(도 5 및 도 6의 곡선 A)에 대한 비견 가능한 거리(D)와 대조적으로, 몇몇 실시예들에서 대략 20 내지 40 미크론이다.
도 7은 2개의 다이들이 함께 결합하는 것을 수반하는 3D 수직 다이 적층을 이용함으로써 형성되는 본 개시에 따른 반도체 전송 라인 구조(300)의 제 3 실시예를 도시한다. 몇몇 실시예들에서, 도 7에서 도시되는 바와 같이, 전송 라인 구조(300)는 마이크로파 주파수 신호들을 전달하기 위해 2개의 수직으로 이격된 접지평면들(즉, 신호 전송 라인(126) 위와 아래에 하나)을 갖는 스트립라인이다. 전송 라인 구조(300)는 여기서 기술된 마이크로스트립 구조(100)와 유사하고, 전송 라인 구조의 상이한 평면들에 놓이는 접지 평면(116) 및 신호 라인(126)을 포함하는 것으로 이미 기술된 동일한 기본적인 구조들을 각각 갖는 다이들(110 및 120)을 포함한다. 그러나 도 7의 스트립라인 구조는 도시된 바와 같이 다이(120)에 형성되는 제 2 접지 평면(160)을 포함한다. 제 2 접지 평면(160)은 신호 전송 라인(126)과 동일한 유전체 층(124)에 형성되고, 신호 전송 라인(126)과 수직으로 이격된다. 몇몇 실시예들에서, 예를 들어, 제 2 접지 평면(160)은 유전체 층(124)의 제 1 금속층(M1)에 형성되고, 신호 전송 라인(126)은 유전체 층(124)의 상부 표면 상에 또는 상부 금속층에 형성된다. 다이(120)의 접지 평면(160)은 다이(110)의 접지 평면(116)의 폭(W2)과 유사한 측방 폭을 가질 수 있고 신호 전송 라인(126)의 폭(W1)보다 더 넓을 수 있다.
도 8은 다이(120)에서 측방향으로 근접한 도체들로부터 신호 전송 라인을 전기적으로 차폐하기 위해 제 2 접지 평면(160)에 연결되고 신호 전송 라인(126)의 양 측 상에 형성되는 마이크로범프들(150)를 포함하는 도 7의 스트립라인 실시예의 변동인 전송 라인 구조(400)의 실시예를 도시한다.
도 9는 도 1에서 도시된 마이크로스트립의 변동인 전송 라인 구조(500)의 실시예를 도시한다. 동일 평면 접지 스트립(140)은 도 9에서 도시된 바와 같은 신호 전송 라인(126)과 이격되어 일 측 상에 배치된다.
도 10 내지 도 13은 여기서 기술된 적층된 다이 접근법을 이용함으로써 형성되는 본 개시에 따른 전송 라인 구조들의 총 24개의 상이한 가능한 실시예들을 도시한다. 도 10, 도 11, 도 12 및 도 13 각각은 여기서 기술된 바와 같이 2개의 적층된 다이들(110 및 120)을 활용하는 본 개시에 따라 구성되는 가능한 마이크로스트립, 스트립라인, 또는 도파관 구성들의 (A) 내지 (F)로서 식별된 6개의 상이한 변동들 또는 실시예들을 도시한다. 도 10 내지 도 13의 실시예들(A 내지 F)은 도시되는 바와 같이 배열되는 다양한 상이한 전도성 신호 전송 라인들(126), 접지 평면들(116 및 160), 접지 스트립들(140), 비아들(170) 및 마이크로범프들(150)을 포함한다. 서로에 관하여 이들 상기의 전도성 엘리먼트들의 상대적 폭들 및 배치는 도시된 바와 같으며, 다양한 대칭적 및 비대칭적 배열들을 포함한다. 여기서 도시된 상기 실시예보다 뛰어난 전송 라인 구조들의 다수의 가능한 실시예들은 원하는 디바이스 구성을 획득하기 위해 적층된 다이 접근법을 이용함으로써 형성될 수 있다는 것이 인지될 것이다. 도 10 내지 도 13에 도시된 전송 라인 구조들 및 엘리먼트들은 개별적으로 제공되거나 또는 의도된 응용에 의존하여 다양한 실시예들에서 임의의 수의 가능한 구조들의 조합들의 다양한 배열들에서 조합된다.
하나의 다이(110) 상의 접지 평면(116) 및 제 2의 상이한 다이(120) 상의 신호 전송 라인(126)의 배치는 유리하게는, 단일 다이의 CMOS 기판의 접지 평면 및 신호 전송 라인 둘 다를 맞추기 위한 시도와 연관된 공간 요건들 및 설계 제약들 중 일부를 제거한다.
본 개시에 따른 전송 라인 구조를 형성하기 위한 예시적인 방법이 제공된다. 일 실시예에서, 도 1을 참조하면, 방법은 제 1 다이(110)를 제공하는 것, 다이 상에 전기적 절연층(114)을 형성하는 것, 절연 층(114) 상에 접지 평면(116)을 형성하는 것을 포함한다. 이 방법은 제 2 다이(120)를 제공하는 것, 다이 상에 전기적 절연층(124)을 증착하는 것, 및 절연층(124) 상에 신호 전송 라인(126)을 형성하는 것을 더 포함한다.
이 방법은 신호 전송 라인(126)이 제 1 다이의 접지 평면(116)을 마주하도록 제 2 다이(120)를 뒤집고, 제 1 다이(110)에 이격된 관계로 다이(120)를 배치함으로써 지속된다. 다이(120)는 거리(D)에 의해 측정되는 간극만큼 다이(110)로부터 분리된다.
이 방법은 이어서 다이들(110 및 120) 간에 언더필(130)을 주입 또는 부가함으로써 지속된다. 언더필(130)은, 액체 형태로 제공되는 경우, 다이들과 다이들 간의 간극에 배치된 임의의 전도성 또는 다른 구조들 사이에서 유동한다. 마지막으로, 액체 언더필(130)이 이용되는 경우, 언더필은 자외선 수단을 포함해서 제 1 및 제 2 다이들(110, 120)을 함께 본딩하기 위한 임의의 적합한 수단에 의해 경화되고 굳어진다.
도 15는 접지 평면(116) 아래의 유전체 층(114) 내에서 다이(110)에 배치되는 금속 전도성 상호연결 라우팅들(250)을 갖는 전송 라인 구조의 다른 가능한 실시예의 단면도이다. 그러므로 유전체 층(114)은 이 실시예에서 금속-함유 층이다. 상호연결 라우팅들(250)은 도시된 바와 같이 접지 평면(116)과 이격되고 전기적으로 격리된다. 몇몇 실시예들에서, 도 16에서 도시된 마이크로범프들(150) 어레이는 마이크로범프들의 다양한 실시예들에서 범프 패드들을 포함하는, 도 15에서 도시된 바와 같은 상호연결 라우팅들(250) 상에 형성된다.
본 개시의 일 실시예에 따라, 반도체 전송 라인 구조는 제 1 기판, 제 1 기판 상에 형성되는 제 1 절연층, 및 제 1 절연층 상에 형성된 접지 평면(ground plane)을 포함하는 제 1 다이를 포함한다. 이 구조는 제 2 기판, 제 2 기판 상에 형성되는 제 2 절연층, 및 제 2 절연층 상에 형성된 신호 전송 라인을 또한 포함하고, 제 2 다이는 제 1 다이로부터 이격되고 제 1 다이 위에 적층된다. 언더필(underfill)이 제 1 다이의 접지 평면과 제 2 다이의 신호 전송 라인 사이에 배치된다. 몇몇 실시예들에서, 제 1 다이의 제 1 절연층은 금속간 유전체 층들이 개재되는 전기적 전도성 금속 상호연결들을 함유하는 금속층이다.
본 개시에 따른 다른 실시예에서, 반도체 전송 라인 구조는 자신 위에 형성된 접지 평면 또는 신호 전송 라인을 포함하는 인터포저(interposer), 및 기판, 기판 상에 형성된 절연층, 및 절연층 상에 형성되는 인터포저에 포함되지 않은 접지 평면 또는 신호 전송 라인 중 하나를 포함한다. 다이는 인터포저로부터 이격되고 인터포저 위에 적층된다. 전기적 절연성 언더필은 접지 평면과 신호 전송 라인 사이에 배치되고 인터포저와 다이 간의 공간을 충전한다.
본 개시에 따른 일 실시예에서, 반도체 전송 라인 구조를 형성하기 위한 방법이 제공된다. 이 방법은, 제 1 다이 상에 또는 제 1 다이에 접지 평면을 형성하는 단계; 제 2 다이 상에 또는 제 2 다이에 신호 전송 라인을 형성하는 단계; 제 1 다이와 제 2 다이 사이에 간극을 형성하기 위해 이격된 관계로 제 1 및 제 2 다이들을 유지하는 단계; 및 절연성 언더필 물질로 간극을 충전하는 단계를 포함한다. 몇몇 실시예들에서, 방법은 신호 전송 라인의 양쪽 측면 상에 접지 스트립을 형성하는 단계, 신호 전송 라인 위에 제 2 접지 평면을 형성하는 단계, 제 2 접지 평면 및 접지 스트립들 사이에 비아들을 형성하는 단계; 및/또는 접지 스트립들 및 제 1 접지 평면 사이에 마이크로범프들을 형성하는 단계를 더 포함할 수 있다.
위의 설명 및 도면들은 본 개시의 예시적인 실시예들을 나타낼 수 있지만, 다양한 부가들, 수정들 및 교체들이 첨부된 청구항들의 등가물들의 사상 및 범위 및 영역으로부터 벗어남 없이 가능하다는 것이 이해될 것이다. 특히, 본 개시의 실시예들 또는 엘리먼트들은 본 개시의 사상 또는 특징들로부터 벗어남 없이, 다른 형태들, 구조들, 배열들, 비율들, 크기들로, 그리고 다른 엘리먼트들, 물질들 및 컴포넌트들에 의해 실현될 수 있다는 것이 당업자들에게 자명하게 될 것이다. 당업자는 본 개시의 실시예들이, 본 개시의 원리들로부터 벗어남 없이 특정한 환경들 및 동작 요건들에 특히 적응되는 본 개시의 다양한 실시예들의 실행에서 이용되는 구조, 배열, 비율, 크기, 물질들 및 컴포넌트들 및 그 밖의 것의 다수의 수정들을 통해 이용될 수 있다. 또한, 여기서 기술되는 예시적인 방법들 및 프로세스들에서의 다수의 변동들은 본 개시의 사상으로부터 벗어남 없이 이루어질 수 있다. 현재 개시되는 실시예들은 이에 따라 모든 관점들에서 제한이 아닌 예시적인 것으로서 간주될 것이며, 본 개시의 다양한 실시예들의 범위는 첨부된 청구항들 및 그의 등가물들에 의해 한정되며, 앞선 설명 또는 실시예들로 제한되지 않는다. 오히려, 첨부된 청구항들은 본 개시의 등가물들의 범위 및 영역으로부터 벗어남 없이 당업자들에 의해 행해질 수 있는 본 개시의 다른 변동들 및 실시예들을 포함하도록 넓게 해석되어야 한다.

Claims (11)

  1. 반도체 전송 라인 구조에 있어서,
    제 1 기판, 상기 제 1 기판 상에 형성되는 제 1 절연층, 및 상기 제 1 절연층 상에 형성된 접지 평면(ground plane)을 포함하는 제 1 다이;
    제 2 기판, 상기 제 2 기판 상에 형성되는 제 2 절연층, 및 상기 제 2 절연층 상에 형성된 신호 전송 라인을 포함하고, 상기 제 1 다이로부터 이격되고 상기 제 1 다이 위에 적층되는 제 2 다이; 및
    상기 제 1 다이의 접지 평면과 상기 제 2 다이의 신호 전송 라인 사이에 배치되는 언더필(underfill)을 포함하는 반도체 전송 라인 구조.
  2. 제 1 항에 있어서,
    상기 제 1 다이의 제 1 절연층은 전기적 전도성 금속 상호연결 및 금속간 유전체 층을 포함하는 금속-함유층인 것인 반도체 전송 라인 구조.
  3. 제 1 항에 있어서,
    상기 접지 평면이 상기 제 1 다이의 제 1 절연층의 상부 상에 배치되거나,
    상기 신호 전송 라인이 상기 제 2 다이의 제 2 절연층의 상부 상에 배치되는 것인 반도체 전송 라인 구조.
  4. 제 1 항에 있어서,
    상기 제 2 다이의 제 2 절연층 상에 형성되는 제 1 접지 스트립(ground strip)을 더 포함하고,
    상기 제 1 접지 스트립은 상기 신호 전송 라인과 동일 평면에 있고 상기 신호 전송 라인으로부터 측방으로(laterally) 이격되는 것인 반도체 전송 라인 구조.
  5. 제 1 항에 있어서,
    상기 제 2 다이의 제 2 절연층에 형성된 제 2 접지 평면을 더 포함하고,
    상기 제 2 접지 평면은 상기 신호 전송 라인으로부터 수직으로 이격되는 것인 반도체 전송 라인 구조.
  6. 반도체 전송 라인 구조에 있어서,
    위에 형성된 접지 평면 또는 신호 전송 라인을 포함하는 인터포저(interposer);
    기판, 상기 기판 상에 형성된 절연층, 및 상기 절연층 상에 형성되는 상기 인터포저에 포함되지 않은 접지 평면 또는 신호 전송 라인 중 하나를 포함하고, 상기 인터포저로부터 이격되고 상기 인터포저 위에 적층되는 다이; 및
    상기 접지 평면과 상기 신호 전송 라인 사이에 배치되고 상기 인터포저와 상기 다이 간의 공간을 충전하는 전기적 절연성 언더필을 포함하는 반도체 전송 라인 구조.
  7. 제 6 항에 있어서,
    상기 신호 전송 라인과 동일 평면에 형성되고 측방으로 이격되는 제 1 접지 스트립을 더 포함하는 반도체 전송 라인 구조.
  8. 반도체 전송 라인 구조를 형성하기 위한 방법에 있어서,
    제 1 다이 상에 또는 제 1 다이에 접지 평면을 형성하는 단계;
    제 2 다이 상에 또는 제 2 다이에 신호 전송 라인을 형성하는 단계;
    상기 제 1 다이와 상기 제 2 다이 사이에 간극(gap)을 형성하는 단계; 및
    절연성 언더필 물질로 상기 간극을 충전하는 단계를 포함하는, 반도체 전송 라인 구조를 형성하기 위한 방법.
  9. 제 8 항에 있어서,
    상기 신호 전송 라인의 측면측 상에 접지 스트립을 형성하는 단계를 더 포함하는, 반도체 전송 라인 구조를 형성하기 위한 방법.
  10. 제 8 항에 있어서,
    상기 신호 전송 라인 위에 제 2 접지 평면을 형성하는 단계를 더 포함하는, 반도체 전송 라인 구조를 형성하기 위한 방법.
  11. 제 8 항에 있어서,
    상기 제 1 다이 또는 제 2 다이에 설치되는 절연층에 금속 상호연결을 형성하는 단계를 더 포함하는, 반도체 전송 라인 구조를 형성하기 위한 방법.
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