KR20130101198A - 범프가 형성된 반도체 패키지 기판의 제조방법 및 그 제조방법에 의해 제조된 반도체 패키지 기판 - Google Patents

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KR20130101198A
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Abstract

본 발명이 이루고자 하는 기술적 과제는 범프가 형성된 반도체 패키지 기판의 제조방법 및 그 제조방법에 의해 제조된 반도체 패키지 기판에 관한 것으로, 반도체 패키지 기판의 범프와 회로의 도체 패턴 간에 의도하지 않은 전기적인 연결을 방지할 수 있는 범프가 형성된 반도체 패키지 기판의 제조방법 및 그 제조방법에 의해 제조된 반도체 패키지 기판을 제공하기 위한 것이다.
본 발명에서 제공하는 범프가 형성된 반도체 패키지 기판의 제조방법은, (a) 전도성 소재의 베이스 기판을 준비하는 단계; (b) 상기 베이스 기판의 일 면에 범프가 돌출 형성되고, 상기 베이스 기판의 타 면에 상기 범프의 가장자리를 따라 요홈이 형성되도록 하프 에칭하는 단계; (c) 상기 범프가 형성된 상기 베이스 기판의 일 면에 상기 하프 에칭에 의해 선택적으로 제거된 영역을 수지로 충진하는 단계; 및 (d) 상기 요홈이 형성된 상기 베이스 기판의 타 면에 회로층의 도체 패턴이 돌출되도록 선택적으로 에칭하여 회로층을 형성하는 단계; 를 포함한다.
본 발명에 따르면, 이상의 본 발명에 따른 범프가 형성된 반도체 패키지 기판의 제조방법은 회로 패턴을 형성하기 위한 에칭시 수지의 흡습, 노광 정렬 오류 또는 노광 설비의 이동 등에 의한 에칭 마스크의 불일치기 있더라도 회로의 도체 패턴과 범프 간에 의도하지 않은 통전이 발생하지 않는 효과가 있다.

Description

범프가 형성된 반도체 패키지 기판의 제조방법 및 그 제조방법에 의해 제조된 반도체 패키지 기판 {METHOD FOR MANUFACTURING SEMICONDUCTOR PACKAGE SUBSTRATE FORMED BUMP AND THE SEMICONDUCTOR PACKAGE SUBSTRATE SUBSTRATE MANUFACTURED BY THE SAME METHOD}
본 발명은 범프가 형성된 반도체 패키지 기판(Semiconductor Package Substrate)의 제조방법 및 그 제조방법에 의해 제조된 반도체 패키지 기판에 관한 것으로, 보다 구체적으로는 리드 프레임 재(Lead Frame Material)를 기반으로 한 범프가 형성된 반도체 패키지 기판의 제조방법 및 그 제조방법에 의해 제조된 반도체 패키지 기판에 관한 것이다.
최근 전자 산업이 급속히 발전함에 따라서 반도체 패키지 분야에서 다양한 기술들이 발전해왔다. 특히, 전자제품의 경박단소(輕薄短小)화, 고성능화, 복합적인 기능을 갖추는 추세에 따라 반도체 패키지 기판에 미세 회로 패턴(Fine Pitch)을 형성하거나 내지는 많은 수의 I/O 단자를 형성하기 위한 요구가 증가되고 있다.
이러한 요구와 함께, 반도체 패키지에 대한 가격 하락 요구가 증가되어, 반도체 패키지에 대한 원가 경쟁력을 확보하기 위한 다양한 방법들이 제시되고 있다.
기존의 반도체 패키지 기판은 동박(Copper Foil)이 적층된 CCL(Copper Clad Laminate) 원소재를 활용하여 적어도 일 면에 감광성 소재의 레지스트(Resist)를 이용하여 회로를 구현한 후, SR 잉크(Solder Resist Ink)를 도포하고, 최종 표면 처리를 통해 제조하게 되나, 원가 경쟁력 및 공정 단축을 위해 CCL 원소재를 리드 프레임 재(Lead Frame Material)로 대체한 반도체 패키지 기판에 대한 제조방법이 다양하게 제시되고 있다.
리드 프레임 재를 이용한 반도체 패키지 기판의 제조방법은 공개특허번호 제10-2002-0006462 등에서 범프가 부착된 배선회로기판 및 그 제조방법에 대해서 개시되어 있다.
종래의 범프가 부착된 반도체 패키지 기판의 제조방법에 대해 살펴보면, 도 1a는 종래의 범프가 형성된 반도체 패키지 기판의 제조방법을 회로 기판의 측단면도로 도시한 도면으로서, 이를 참고하여 그 제조방법에 대해 간략하게 살펴보기로 한다.
우선, 도 1a(a)에 도시한 바와 같이, 우선 전도성 소재의 베이스 기판(1)을 준비하고, 도 1a(b)에 도시한 바와 같이, 상기 베이스 기판(1)의 일 면에 범프(Bump)(2)가 돌출 형성되도록 하프 에칭(Half Etching)한다.
다음으로, 도 1a(c)에 도시한 바와 같이, 상기 하프 에칭에 의해 선택 제거된 영역을 수지(3)로 충진하고, 도 1a(d)에 도시한 바와 같이, 상기 베이스 기판(1)의 타 면에 대해 반도체 칩과 전기적으로 연결하기 위한 회로층(4)의 도체 패턴이 돌출 형성되도록 에칭함으로써, 반도체 패키지 기판(10)을 제조하게 된다.
이와 같은 종래의 제조방법에 의해 제조된 반도체 패키지 기판(10)은 회로층(4)의 도체 패턴과 범프(2) 간에 의도하지 않은 통전이 발생할 수 있다.
즉, 도 1b(a)에 도시한 바와 같이, 점선의 원으로 표시한 부분에서 회로층(4)의 도체 패턴과 범프(2) 간에 의도하지 않은 통전 현상이 발생할 수 있다. 실제 이와 같은 문제가 발생한 사진을 도 1b(b) 및 도 1b(c)에 나타내었다.
이렇게 의도치 않은 통전 현상은 제조방법에서 돌출된 범프(2)가 형성되도록 베이스 기판(1)의 일 면에 하프 에칭을 먼저 하고, 이후 그 반대 면에 회로층(4)의 도체 패턴을 형성하기 위한 에칭을 할 때, 다수 형성된 범프(2)의 패턴과 회로층(4)의 도체 패턴이 일치하지 않기 때문이다.
이와 같은 불일치의 원인은 제조 공정 중 수세나 에칭 등의 Wet 공정을 거치면서, 범프(2)들 사이에 충진된 수지(3)가 흡습에 의한 신축 또는 회로층(4)의 도체 패턴에 대한 노광 정렬(Align) 오류(Error)와 노광 설비의 이동(Shift)에 의해 발생할 수 있다.
따라서, 종래와 같은 제조방법에 의하는 경우, 발생하는 상기와 같은 문제에 의해 반도체 패키지 기판에 대한 수율이 떨어져, 이를 해결하기 위한 필요 기술이 절실히 요구되는 상황이다.
본 발명이 이루고자 하는 기술적 과제는 범프가 형성된 반도체 패키지 기판의 제조방법 및 그 제조방법에 의해 제조된 반도체 패키지 기판에 관한 것으로, 반도체 패키지 기판의 범프와 회로의 도체 패턴 간에 의도하지 않은 전기적인 연결을 방지할 수 있는 범프가 형성된 반도체 패키지 기판의 제조방법 및 그 제조방법에 의해 제조된 반도체 패키지 기판을 제공하기 위한 것이다.
전술한 기술적 과제를 해결하기 위한 수단으로서, 본 발명은 반도체 패키지 기판의 제조방법에 있어서, (a) 전도성 소재의 베이스 기판을 준비하는 단계; (b) 상기 베이스 기판의 일 면에 범프가 돌출 형성되고, 상기 베이스 기판의 타 면에 상기 범프의 가장자리를 따라 요홈이 형성되도록 하프 에칭하는 단계; (c) 상기 범프가 형성된 상기 베이스 기판의 일 면에 상기 하프 에칭에 의해 선택적으로 제거된 영역을 수지로 충진하는 단계; 및 (d) 상기 요홈이 형성된 상기 베이스 기판의 타 면에 회로층의 도체 패턴이 돌출되도록 선택적으로 에칭하여 회로층을 형성하는 단계; 를 포함하는 범프가 형성된 반도체 패키지 기판의 제조방법을 제공한다.
또한, 본 발명은 상기 (b) 단계의 상기 하프 에칭시, 상기 베이스 기판의 양면을 동시에 에칭하는 것을 특징으로 하는 범프가 형성된 반도체 패키지 기판의 제조방법을 제공한다.
또한, 본 발명은 상기 (b) 단계가, 상기 하프 에칭이 등방성 에칭인 것을 특징으로 하는 범프가 형성된 반도체 패키지 기판의 제조방법을 제공한다.
또한, 본 발명은 상기 (b) 단계가, 상기 베이스 기판의 타 면에 상기 요홈의 깊이가 10㎛ 내지 20㎛ 되도록 하프 에칭하는 것을 특징으로 하는 범프가 형성된 반도체 패키지 기판의 제조방법을 제공한다.
또한, 본 발명은 상기 (b) 단계가, 상기 베이스 기판의 타 면에 상기 요홈의 너비가 20㎛ 내지 30㎛ 되도록 하프 에칭하는 것을 특징으로 하는 범프가 형성된 반도체 패키지 기판의 제조방법을 제공한다.
또한, 본 발명은 상기 (d) 단계가, 상기 베이스 기판의 타 면을 서브트렉티브법에 의해 회로층의 도체 패턴이 돌출 형성되도록 하는 것을 특징으로 하는 범프가 형성된 반도체 패키지 기판의 제조방법을 제공한다.
또한, 본 발명은 상기의 제조방법에 의해 제조된 범프가 형성된 반도체 패키지 기판을 제공한다.
이상의 본 발명에 따른 범프가 형성된 반도체 패키지 기판의 제조방법은 회로 패턴을 형성하기 위한 에칭시 수지의 흡습, 노광 정렬 오류 또는 노광 설비의 이동 등에 의한 에칭 마스크의 불일치기 있더라도 회로의 도체 패턴과 범프 간에 의도하지 않은 통전이 발생하지 않는 효과가 있다.
또한, 본 발명에 따른 범프가 형성된 반도체 패키지 기판의 제조방법은 회로의 도체 패턴과 범프 간에 의도하지 않은 통전이 발생하지 않도록 오버 에칭하지 않아도 되므로, 회로의 도체 패턴의 폭이 좁아지지 않도록 하는 효과가 있다.
또한, 본 발명에 따른 범프가 형성된 반도체 패키지 기판의 제조방법은 회로의 도체 패턴과 범프 간에 의도하지 않은 통전이 발생하지 않아, 제조 수율이 향상되는 효과가 있다.
또한, 본 발명에 따른 범프가 형성된 반도체 패키지 기판의 제조방법은 제품 상태에 따라 크기(Scale)가 다른 마스크(Mask)를 제작해야 하는 손실을 줄일 수 있는 효과가 있다.
도 1a는 종래의 범프가 형성된 반도체 패키지 기판의 제조방법을 회로 기판의 측단면도로 나타낸 도면이다.
도 1b는 종래의 범프가 형성된 반도체 패키지 기판을 제조하는 방법에 의할 때, 발생하는 문제를 나타낸 도면이다.
도 2a는 본 발명의 일 실시예에 따른 범프가 형성된 반도체 패키지 기판을 제조하는 방법을 회로 기판의 측단면도로 나타낸 도면이다.
도 2b는 본 발명의 일 실시예에 따른 범프가 형성된 반도체 패키지 기판을 제조하는 방법 중 제1 에칭 레지스트가 정렬되지 않은 경우를 회로 기판의 측단면도로 나타낸 도면이다.
도 3은 도 2a의 범프가 형성된 반도체 패키지 기판의 제조방법을 블록 다이어그램으로 순서에 따라 나타낸 도면이다.
도 4는 본 발명의 일 실시예에 따른 요홈을 평면도로 나타낸 도면이다.
아래에는 첨부한 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예를 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구성될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙여 설명하기로 한다.
이하, 본 발명에서 실시하고자 하는 구체적인 기술내용에 대해 첨부도면을 참조하여 상세하고도 명확하게 설명하기로 한다.
도 2a는 본 발명의 일 실시예에 따른 범프가 형성된 반도체 패키지 기판을 제조하는 방법을 회로 기판의 측단면도로 나타낸 도면이고, 도 3은 도 2a의 범프가 형성된 반도체 패키지 기판의 제조방법을 블록 다이어그램으로 순서에 따라 나타낸 도면이다.
도 3에 도시한 바와 같이, 본 발명의 일 실시예에 따른 범프가 형성된 반도체 패키지 기판의 제조방법은 전도성 소재의 베이스 기판을 준비하는 단계(S10), 베이스 기판의 일 면에 범프가 돌출 형성되고, 상기 베이스 기판의 타 면에 범프의 가장자리를 따라 요홈이 형성되도록 하프 에칭하는 단계(S20), 범프가 형성된 베이스 기판의 일 면에 하프 에칭에 의해 선택적으로 제거된 영역을 수지로 충진하는 단계(S30) 및 요홈이 형성된 베이스 기판의 타 면에 회로층의 도체 패턴이 돌출되도록 선택적으로 에칭하여 회로층을 형성하는 단계(S40)를 포함한다.
이에 더하여, 반도체 패키지 기판의 적어도 일 면에 패터닝된 솔더 레지스트층을 형성하는 단계(S50)를 더 포함할 수 있다.
이하에서 각 단계에 대해 도 2a를 참조하여 자세히 살펴보기로 한다.
우선, 도 2a(a)에 도시한 바와 같이 전도성 소재의 베이스 기판(11)을 준비한다(S10).
베이스 기판(11)은 전기 전도성을 가진 소재로 이루어진 판(坂) 형의 기판인 것이 바람직하며, 그 소재는 일 예로서, 철(Fe) 및 Fe-Ni, Fe-Ni-Co 등의 철 합금, 구리(Cu) 및 Cu-Sn, Cu-Zr, Cu-Fe, Cu-Zn 등의 구리 합금 등으로 이루어진 리드 프레임 재(Lead Frame Material)일 수 있으나 이에 한정하는 것은 아니다.
다음으로, 도 2a(b)에 도시한 바와 같이, 베이스 기판(11)의 일 면에 범프(Bump)(12)가 돌출 형성되고, 상기 베이스 기판(11)의 타 면에 범프(12)의 가장자리를 따라 요홈(100)이 형성되도록 하프 에칭한다(S20).
본 발명에서 말하는 하프 에칭(Half Etching)은 에칭하고자 하는 대상에 대하여 완전히 관통하도록 에칭하는 것이 아닌, 소정의 깊이만큼 에칭하는 것을 말한다.
베이스 기판(11)의 일 면에 범프(12)가 돌출 형성되도록 하프 에칭하는 것은 종래와 다른 기술적 특징은 없으나, 본 발명은 베이스 기판(11)의 타 면에 요홈(100)이 형성되도록 하프 에칭하는 것을 특징으로 한다.
즉, 베이스 기판(11)의 타 면 즉, 회로층(14)이 형성되는 면에 도체 패턴이 형성되기 전에 반대 면의 범프(12)의 가장자리를 따라 요홈(100)이 형성되도록 하프 에칭한다. 이때 범프(12)의 가장자리는 범프(12)의 하단의 가장자리를 말하는 것으로, 하프 에칭시 가장 깊게 에칭되는 부분 또는 회로층(14)과 경계를 이루는 부분에 해당한다.
본 발명의 일 실시예에 따른 하프 에칭단계(S20)는 범프(12)가 형성되도록 하프 에칭하는 것과, 요홈(100)이 형성되도록 하프 에칭하는 것을 순서에 상관없이 어느 것을 먼저 할 수도 있고, 아니면 동시에 형성할 수도 있으나, 베이스 기판(11)의 양면을 동시에 하프 에칭하는 것이 바람직하다.
하프 에칭시 해당 면에 대한 에칭 조건(에칭 용액, 에칭 용액에 대한 노출 시간 등)을 달리함으로써, 각 면에 대한 에칭 깊이가 다른 비대칭의 에칭이 가능하기 때문이다.
이와 같은 하프 에칭은 공지의 방법인 감광성 소재의 DFR(Dry Film Resist)을 라미네이션(Lamination)하고 노광 및 현상에 의한 포토 리소그래피(Photo Lithography) 공정에 의해 마스크(Mask)(미도시)를 형성하여, 마스크를 통해 범프(12) 패턴 및/또는 요홈(100) 패턴에 따라 선택적으로 하프 에칭할 수 있다.
이때, 범프(12)가 형성되는 베이스 기판(11)의 일 면은 전체 베이스 기판(11) 전체 두께의 80% 내지 90%의 깊이만큼 하프 에칭하는 것이 바람직하고, 요홈(100)의 깊이(도 2a(b)의 d의 길이)는 10㎛ 내지 20㎛ 되도록 하프 에칭하는 것이 바람직하다. 즉, 베이스 기판(11)이 완전히 관통되지 않도록 양면에 대해 하프 에칭이 실시된다.
또한, 상기 베이스 기판(11)의 타 면에 요홈(100)이 형성되도록 하프 에칭할 때, 그 너비(Width)(도 4의 w의 길이)는 형성하고자 하는 회로층(14)의 도체 패턴 간의 너비에 대응되도록 20㎛ 내지 30㎛의 너비를 갖도록 하프 에칭하는 것이 바람직하다.
본 발명에 따른 하프 에칭은 등방성(Isotrope) 에칭으로서, 에칭 펙터(Etching Factor)가 무한대가 아닌 이상, 범프(12)의 단면은 도 2a(b) 등에 도시한 바와 같이 에칭 깊이가 깊어질수록 에칭 폭이 좁아져 사다리꼴의 형상과 유사한 형상을 갖게 되며, 외부로 노출되는 범프(12)의 반경과 회로층(14)과의 경계면을 이루는 범프(12)의 반경 간의 차이(도 2a(b)의 x의 길이)는 통상적으로 10㎛ 이상 차이를 갖게 된다.
이러한 등방성 에칭에 의해 형성되는 단면이 사다리꼴과 같은 범프(12)와 그 반대 면에 형성되는 회로층(14)의 도체 패턴 간에 의도하지 않은 전기적인 단락(Short)을 방지하기 위해, 회로 패턴을 형성하기 위한 에칭시 오버 에칭(Over Etching)하여 회로 폭(Pitch)을 좁히지 않고도, 본 발명의 일 실시예에 따라 범프(12)가 형성되는 베이스 기판(11)의 반대 면에 미리 하프 에칭함으로써 상기와 같은 문제를 해결할 수 있게 된다.
다음으로, 도 2a(c)에 도시한 바와 같이, 범프(12)가 형성된 베이스 기판(11)의 일 면에 하프 에칭에 의해 선택적으로 제거된 영역을 수지(13)로 충진한다(S30).
수지(13)는 전기적으로 도통되지 않은 절연성 소재로 이루어진 것이면 족하나, 그 소재는 열 처리 공정에 의해 고분자화되어 경화되는 열 경화성 수지(Resin)인 것이 바람직하다.
이와 같은 수지(13)를 스크린인쇄법(Screen Printing)에 의해 범프(12)를 형성하기 위해 선택적으로 제거한 영역에 충진할 수도 있고, 감광성의 액상 또는 드라이 필름(Dry Film)의 경우에는 감광성의 수지를 도포 또는 라미네이션하고, 노광 및 현상하여 패터닝함으로써 수지(13)를 충진할 수도 있으며, 기타 다양한 공지의 방법에 의해 수지(13)를 충진할 수도 있다.
이때, 수지(13)는 범프(12)가 외부로 노출되도록 충진하는 것이 바람직하므로, 수지(13)가 과도포된 경우에는, 과도포된 수지(13)를 연삭 또는 연마와 같은 기계적인 가공에 의해 제거하거나 또는 화학적인 수지 에칭(Resin Etching)에 의해 제거할 수도 있다.
다음으로, 도 2a(g)에 도시한 바와 같이, 요홈(100)이 형성된 베이스 기판(11)의 타 면에 회로층(14)의 도체 패턴이 돌출되도록 선택적으로 에칭하여 회로층(14)을 형성한다(S40).
패터닝된 회로층(14)을 형성하기 위해, 텐팅(Tenting)법 또는 패널/패턴(Panel/Pattern)법 등과 같은 서브트렉티브(Subtractive)법을 이용할 수 있다.
일 예로서, 도 2a(d)에 도시한 바와 같이, 요홈(100)이 형성된 상기 베이스 기판(11)의 타 면 위에 DFR와 같은 감광성 소재의 제1 에칭 레지스트(Etching Resist)(21)를 라미네이션하고, 도 2a(e) 내지 도 2a(g)에 도시한 바와 같이, 회로층(14)의 도체 패턴에 대응되도록 노광(Exposing), 현상(Developing), 에칭(Etching) 및 박리(Stripping)를 거치는 포토 리소그래피 공정에 의해 회로층(14)을 형성할 수 있다.
이때, 에칭시 에칭 용액으로부터 범프(12)를 보호하기 위해 도 2a(d)에 도시한 바와 같이, 제1 에칭레지스트(21)를 라미네이션할 때, 반대 면인 범프가 형성된 베이스 기판(20)의 일 면에 대하여 제2 에칭 레지스트(22)를 전면(全面)에 라미네이션할 수 있다.
이렇게 형성된 회로층(14)은 도체 패턴을 통해 반도체 칩(미도시)과 반도체 패키지 기판(20)의 외부 회로 간에 전기적인 신호를 전달하게 된다.
본 발명의 일 실시예에 따라, 베이스 기판(11)의 타 면에 범프(12)의 가장자리를 따라 요홈(100)이 형성되도록 하프 에칭함으로써(S20), 회로층(14)을 형성하기 위한 에칭시 범프(12)의 패턴과 제1 에칭 레지스트(21) 간에 정렬이 맞지 않더라도 범프(12)와 회로층(14) 간의 의도하지 않은 전기적인 단락(Short) 문제를 방지할 수 있어, 반도체 패키지 기판(20)의 수율 향상 효과를 얻을 수 있고, 아울러 제품 상태에 따라 크기(Scale)가 다른 마스크(Mask)를 제작해야 하는 손실을 줄일 수 있는 효과가 있다.
즉, 제1 에칭 레지스트(21)가 정렬되지 않은 경우, 범프가 형성된 반도체 패키지 기판을 제조하는 방법을 회로 기판의 측단면도로 도 2b에 도시하였다.
제1 에칭 레지스트(21)가 정렬되지 않은 원인은 범프(12) 사이에 충진된 수지(13)가 반도체 패키지 기판 제조 공정 중 수세, 에칭 등의 Wet 공정을 통한 흡습(Moisture Absorption)에 의한 신축이나, 제1 에칭 레지스트(21)에 대한 노광 정렬(Align) 오류(Error) 또는 노광 설비의 이동(Shift) 등이다.
도 2b(a)에 도시한 바와 같이, 제1 에칭 레지스트(21)가 도 2a(e)에 도시한 것과 달리 정렬이 이루어지지 않은 경우에도, 베이스 기판(11)의 타 면에 하프 에칭으로 범프(12)의 가장자리를 따라 미리 요홈(100)을 형성함으로써(S20), 회로층(14)의 도체 패턴이 돌출되도록 선택적으로 에칭할 때(S20), 이미 하프 에칭으로 두께가 얇아진 해당 영역은 에칭에 의해 쉽게 제거되어 수지(13)가 노출되며, 도 2b(b)에 도시한 바와 같이, 회로층(14)의 도체 패턴과 범프(12) 간에 의도치 않은 전기적인 단락이 이루어지지 않고, 회로층(14) 역시 정상적인 도체 패턴을 갖게 된다.
다음으로, 도 2a(h)에 도시한 바와 같이, 반도체 패키지 기판(20)의 적어도 일 면에 패터닝된 솔더 레지스트(Solder Resist)층(15, 16)을 형성한다(S50).
반도체 패키지 기판(20)의 적어도 일 면에 솔더 레지스트층(15, 16)을 형성함으로써, 기판(20)의 표면을 보호하고, 기판(20) 표면의 불필요한 부분에 솔더링(Soldering)이 이루어지는 것을 방지할 수 있다.
솔더 레지스트(Solder Resist)층(15, 16)을 형성하는 방법은 스크린 프린팅 방식을 이용하여 필요한 부분에만 SR 잉크(Solder Resist Ink)를 도포할 수 있고, 기타 감광성 소재의 DFSR(Dry-Film type Solder Resist) 또는 PSR 잉크(Photo-imageable Solder Resist Ink)를 라미네이션하거나 도포하여, 선택적으로 노광 및 현상함으로써, 패터닝된 솔더 레지스트층(15, 16)을 형성할 수 있다.
마지막으로, 도 2a(i)에 도시한 바와 같이, 외부로 노출된 범프(12) 또는 회로층(14)의 도체 패턴 위에 솔더와의 젖음(Wet)과 솔더와의 결합력을 고려하여 표면층(17)을 형성한다.
표면층(17)은 프리 플럭스 또는 니켈(Ni)/금(Au) 도금에 의해 형성될 수 있으나, 이에 한정하지 않고, 다양한 방법에 의한 표면 처리에 의해 형성될 수 있음은 물론이다.
즉, 수지(13)가 흡습에 의해 신축되어 제1 에칭 레지스트(21)의 정렬 오류가 발생될 수 있는 문제를 방지하기 위해, 본 발명의 일 실시예는 수지(13)를 충진하기(S30) 전에 미리 하프 에칭(S20)으로 요홈(100)이 형성되도록 한다.
따라서, 베이스 기판(11)의 일 면에 우선 범프(12)가 돌출 형성되도록 제1 하프 에칭하고, 수지(13)가 범프(12)들 사이에 충진한(S30) 후에, 베이스 기판(11)의 타 면에 요홈(100)이 형성되도록 상기 범프(12) 가장자리를 따라 제2 하프 에칭을 할 수도 있으나, 미리 충진된 수지(13)가 Wet 공정에 의한 흡습으로 신축되어 기존의 문제를 해결하지 못할 수 있는 경우가 발생할 수도 있어, 수지(13)를 충진하기 전에 베이스 기판(11)의 양 면에 하프 에칭하여 범프(12)와 요홈(100)을 형성하도록 하는 것이 바람직하다.
이상에서 설명한 본 발명의 바람직한 실시예들은 기술적 과제를 해결하기 위해 개시된 것으로, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자(당업자)라면 본 발명의 사상 및 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
1, 11: 베이스 기판 2, 12: 범프
3, 13: 수지 4, 14: 회로층
15, 16: 솔더 레지스트층 17: 표면층
10,20: 반도체 패키지 기판 21: 제1 에칭 레지스트
22: 제2 에칭 레지스트 100: 요홈

Claims (7)

  1. 반도체 패키지 기판의 제조방법에 있어서,
    (a) 전도성 소재의 베이스 기판을 준비하는 단계;
    (b) 상기 베이스 기판의 일 면에 범프가 돌출 형성되고, 상기 베이스 기판의 타 면에 상기 범프의 가장자리를 따라 요홈이 형성되도록 하프 에칭하는 단계;
    (c) 상기 범프가 형성된 상기 베이스 기판의 일 면에 상기 하프 에칭에 의해 선택적으로 제거된 영역을 수지로 충진하는 단계; 및
    (d) 상기 요홈이 형성된 상기 베이스 기판의 타 면에 회로층의 도체 패턴이 돌출되도록 선택적으로 에칭하여 회로층을 형성하는 단계;
    를 포함하는 범프가 형성된 반도체 패키지 기판의 제조방법.
  2. 제 1 항에 있어서,
    상기 (b) 단계의 상기 하프 에칭은,
    상기 베이스 기판의 양면을 동시에 에칭하는 것을 특징으로 하는 범프가 형성된 반도체 패키지 기판의 제조방법.
  3. 제 1 항에 있어서,
    상기 (b) 단계는,
    상기 하프 에칭이 등방성 에칭인 것을 특징으로 하는 범프가 형성된 반도체 패키지 기판의 제조방법.
  4. 제 1 항에 있어서,
    상기 (b) 단계는,
    상기 베이스 기판의 타 면에 상기 요홈의 깊이가 10㎛ 내지 20㎛ 되도록 하프 에칭하는 것을 특징으로 하는 범프가 형성된 반도체 패키지 기판의 제조방법.
  5. 제 1 항에 있어서,
    상기 (b) 단계는,
    상기 베이스 기판의 타 면에 상기 요홈의 너비가 20㎛ 내지 30㎛ 되도록 하프 에칭하는 것을 특징으로 하는 범프가 형성된 반도체 패키지 기판의 제조방법.
  6. 제 1 항에 있어서,
    상기 (d) 단계는,
    상기 베이스 기판의 타 면을 서브트렉티브법에 의해 회로층의 도체 패턴이 돌출 형성되도록 하는 것을 특징으로 하는 범프가 형성된 반도체 패키지 기판의 제조방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항의 방법에 의해 제조된 범프가 형성된 반도체 패키지 기판.
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