KR20130097327A - 그래픽 데이터 출력 장치 및 방법 - Google Patents

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Abstract

고속 연산장치로부터 다량의 그래픽 데이터가 연속적으로 생성되는 경우에도, 이를 지연없이 디스플레이 장치에 표시할 수 있는 그래픽 데이터 출력 장치 및 방법이 개시된다. 상기 그래픽 데이터 출력 장치는, 그래픽 데이터를 생성하는 연산장치; 상기 연산장치에서 생성된 그래픽 데이터를 전달받아 임시로 저장하는 제1 메모리; 상기 연산장치로부터 제1 메모리로 그래픽 데이터가 전달되지 않는 동안, 상기 제1 메모리에 저장된 그래픽 데이터를 전달받아 저장하는 제2 메모리; 그래픽 데이터가 화면에 출력되는 소정 시간 간격 동안, 상기 제2 메모리로부터 그래픽 데이터를 전달받아, 화면에 표시하는 디스플레이 장치; 및 상기 디스플레이 장치가 제2 메모리로부터 그래픽 데이터를 전달받지 않는 시간 동안, 상기 제1 메모리에 저장된 그래픽 데이터가 상기 제2 메모리로 전달되도록, 상기 제1 및 제2 메모리를 제어하는 제어부를 포함한다.

Description

그래픽 데이터 출력 장치 및 방법{Device and method for graphic data output}
본 발명은 그래픽 데이터 출력 장치 및 방법에 관한 것으로서, 더욱 상세하게는 고속 연산장치로부터 다량의 그래픽 데이터가 연속적으로 생성되는 경우에도, 이를 지연없이 디스플레이 장치에 표시할 수 있는 그래픽 데이터 출력 장치 및 방법에 관한 것이다.
일반적으로, 디스플레이 장치에 그래픽(이미지, 영상) 데이터를 표시하는 과정은, 중앙처리장치(Central Processing Unit: CPU) 등의 연산장치에서 임의의 그래픽 데이터를 생성하는 단계와, 생성된 그래픽 데이터를 메모리에 저장하는 단계와, 디스플레이 장치의 출력 타이밍에 맞추어, 상기 저장된 그래픽 데이터를 읽고 표시하는 단계를 포함한다.
도 1 및 2는 통상적인 그래픽 데이터 출력 장치의 구성을 보여주는 블록도이다. 도 1에 도시된 바와 같이, 통상적인 그래픽 데이터 출력 장치는, 그래픽 데이터를 생성하는 연산장치(12), 생성된 그래픽 데이터를 저장하는 메모리(14), 그래픽 데이터를 화면에 표시하는 디스플레이 장치(16) 및 이들을 제어하는 제어부(10)로 구성된다. 일반적으로, 상기 연산장치(12)로는 중앙처리장치(CPU)가 사용되고, 상기 메모리(14)로는 DDR SDRAM(Double data rate synchronous dynamic random access memory) 등의 메모리가 사용되며, 상기 디스플레이 장치(16)로는 LCD, OLED 등의 통상의 디스플레이 장치가 사용된다. 상기 제어부(10)로는 FPGA (field- programmable gate array), ASIC (Application Specific Integrated Circuit) 등의 로직 제어기가 사용될 수 있고, 메모리 제어부(Memory Controller) 및 화면 표시 타이밍 제어부(Display Timing Controller)를 포함한다. 도 2에 도시된 그래픽 데이터 출력 장치는, 별도의 연산장치(12) 및 제어부(10)를 사용하는 대신, 연산장치(12)의 연산부(CPU Core, 12a)와 제어부(10)의 메모리 제어부(10a) 및 화면 표시 타이밍 제어부(10b)를 하나로 칩으로 통합한 SOC(System On Chip, 18)를 사용한 형태이지만, 실질적인 구성은 도 1과 동일하다.
도 3은, 통상적인 그래픽 데이터 출력 장치에 있어서, 그래픽 데이터를 화면에 표시하기 위한 신호들의 타이밍도(timing diagram)로서, 도 3의 상부 신호는 디스플레이 장치(16)의 클록 신호(DCLK)이고, 중간 신호는 그래픽 데이터가 출력되는 타이밍 신호(DE Mode)이며, 하부 신호는 그래픽 데이터 신호(DATA)를 나타낸다. 도 3에 도시된 바와 같이, 통상적인 그래픽 데이터 출력 장치에 있어서는, DE 신호가 High인 동안(T(DE High)), 메모리(14)로부터 영상 데이터(DATA)가 읽혀지고, 디스플레이(16) 장치에 표시되며, DE 신호가 Low인 동안(T(DE Low))에만, 연산장치(12)가 메모리(14)에 그래픽 데이터를 기록하는 등, 메모리(14)에 접근할 수 있다. 즉, 종래의 그래픽 데이터 출력 장치에 있어서는, 디스플레이 장치(16)에 영상을 출력하는 시간(T(DE High)) 외의 시간(T(DE Low)) 동안에만, 연산장치(12)가 메모리(14)에 접근(access)할 수 있으므로, 연산장치(12)가 충분한 컴퓨팅 파워를 가지더라도, 메모리(14)로 그래픽 데이터를 원활히 또는 연속적으로 공급할 수 없다. 바꾸어 말하면, 화면을 표시하는 동안, 연산장치(12)가 메모리(14)에 접근하지 못하고 대기하므로, 고속의 연산장치(12)를 사용하더라도, 생성된 영상을 업데이트하거나 메모리(14)에서 읽어 들이는 시간이 화면 표시 시간에 의해 제한되므로, 시스템의 성능 향상에 한계가 있다.
따라서, 본 발명의 목적은, 연산장치가 메모리에 접근하여 그래픽 데이터를 읽거나 쓰는 과정에서, 대기 시간을 최소화할 수 있는 그래픽 데이터 출력 장치 및 방법을 제공하는 것이다.
본 발명의 다른 목적은, 메모리의 대역폭과 연산장치의 컴퓨팅 파워(power)를 최대로 활용할 수 있는 그래픽 데이터 출력 장치 및 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명은, 그래픽 데이터를 생성하는 연산장치; 상기 연산장치에서 생성된 그래픽 데이터를 전달받아 임시로 저장하는 제1 메모리; 상기 연산장치로부터 제1 메모리로 그래픽 데이터가 전달되지 않는 동안, 상기 제1 메모리에 저장된 그래픽 데이터를 전달받아 저장하는 제2 메모리; 그래픽 데이터가 화면에 출력되는 소정 시간 간격 동안, 상기 제2 메모리로부터 그래픽 데이터를 전달받아, 화면에 표시하는 디스플레이 장치; 및 상기 디스플레이 장치가 제2 메모리로부터 그래픽 데이터를 전달받지 않는 시간 동안, 상기 제1 메모리에 저장된 그래픽 데이터가 상기 제2 메모리로 전달되도록, 상기 제1 및 제2 메모리를 제어하는 제어부를 포함하는 그래픽 데이터 출력 장치를 제공한다.
또한, 본 발명은, 연산장치에서 생성된 그래픽 데이터를 소정의 시간(t1) 간격으로 제1 메모리에 저장하는 단계; 상기 연산장치가 제1 메모리에 접근하지 않는 시간(t2) 동안에, 상기 제1 메모리에 기록된 그래픽 데이터를 제2 메모리로 복사하는 단계; 및 상기 제2 메모리에 기록된 그래픽 데이터를, 디스플레이 장치의 출력 타이밍에 상응하는 시간 간격(t3) 동안, 제2 메모리로부터 읽고, 디스플레이 장치에 표시하는 단계를 포함하며, 상기 제1 메모리에서 제2 메모리로 그래픽 데이터를 복사하는 시간(t2)과 상기 제2 메모리로부터 그래픽 데이터를 읽어, 디스플레이 장치에 표시하는 시간(t3) 은 서로 중복되지 않는 것인, 그래픽 데이터 출력 방법을 제공한다.
본 발명에 따른 그래픽 데이터 출력 장치 및 방법에 의하면, 메모리 접근을 위해, 연산장치가 대기할 필요 없이, 생성된 그래픽 데이터를 바로 메모리에 쓰거나 읽을 수 있으므로, 전체 시스템의 성능이 향상된다. 따라서, 고속 연산장치의 성능을 최대로 활용하여, 고품질의 그래픽을 고속으로 표시할 수 있다.
도 1 및 2는 통상적인 그래픽 데이터 출력 장치의 구성을 보여주는 블록도.
도 3은, 통상적인 그래픽 데이터 출력 장치에 있어서, 그래픽 데이터를 화면에 표시하기 위한 신호들의 타이밍도.
도 4는 본 발명의 일 실시예에 따른 그래픽 데이터 출력 장치의 구성을 보여주는 블록도.
도 5는, 본 발명의 일 실시예에 따른 그래픽 데이터 출력 장치에 있어서, 그래픽 데이터를 화면에 표시하기 위한 신호들의 타이밍도.
도 6 및 7은, 본 발명에 따른 그래픽 데이터 출력 장치에 있어서, 연산장치, 메모리 및 디스플레이 장치 사이의 데이터 흐름을 보여주는 블록도.
도 8은 본 발명의 다른 실시예에 따른 그래픽 데이터 출력 장치의 구성을 보여주는 블록도.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명한다.
도 4는 본 발명의 일 실시예에 따른 그래픽 데이터 출력 장치의 구성을 보여주는 블록도이다. 도 4에 있어서, 종래와 실질적으로 동일한 동작을 수행하는 구성 요소에는 동일한 도면 부호를 부여하였다. 도 4에 도시된 바와 같이, 본 발명에 따른 그래픽 데이터 출력 장치는, 그래픽 데이터를 생성하는 연산장치(12), 생성된 그래픽 데이터를 전달받아 임시로 저장하는 제1 메모리(20), 상기 제1 메모리(20)에 저장된 그래픽 데이터를 전달받는 제2 메모리(22), 상기 제2 메모리(22)로부터 그래픽 데이터를 전달받아, 화면에 표시하는 디스플레이 장치(16) 및 이들을 제어하는 제어부(30)를 포함한다.
상기 연산장치(12)는, 디스플레이 장치(16)의 화면 상에 표시되는 메뉴 이미지, 안내 이미지, 명령 실행 이미지, 터치 선택 메뉴 이미지, 검사 또는 처리 결과 표시 이미지 등의 각종 이미지에 상응하는 그래픽 데이터를 생성하는 장치로서, 예를 들면, 상응하는 소프트웨어와 결합된 통상의 중앙처리장치(CPU)가 상기 연산장치(12)로서 사용될 수 있다. 상기 제1 메모리(20)는, 상기 연산장치(12)에서 생성된 그래픽 데이터를 전달받아 임시로 저장하는 메모리, 즉, 프레임 버퍼용 메모리로서, 상기 연산장치(12)에서 생성된 그래픽 데이터는, 특별한 제한없이, 생성된 순서에 따라 또는 소정의 시간 간격으로 제1 메모리(20)에 순차적으로 저장된다. 상기 제2 메모리(22)는, 상기 연산장치(12)로부터 제1 메모리(20)로 그래픽 데이터가 전달되지 않는 동안, 상기 제1 메모리(20)에 저장된 그래픽 데이터를 전달받아 저장한다. 상기 제1 및 제2 메모리(20, 22)로는 데이터의 고속 전송이 가능한 통상의 메모리를 사용할 수 있고, 예를 들면, DDR SDRAM 등을 사용할 수 있다. 상기 제1 메모리(20)로부터 제2 메모리(22)로의 그래픽 데이터의 복사는 메모리(20, 22)의 대역폭을 모두 활용하는 최대 속도로 수행될 수 있다. 예를 들어, 상기 제1 및 제2 메모리(20, 22)로서 DDR3 메모리를 사용하는 경우, 1 GByte/s 이상의 높은 속도로 데이터를 복사할 수 있으므로, 충분한 대역폭을 제공할 수 있다.
상기 디스플레이 장치(16)는, 그래픽 데이터가 화면에 출력되는 소정 시간 간격(DEhigh) 동안, 상기 제2 메모리(22)로부터 그래픽 데이터를 전달받아, 화면에 표시하는 장치로서, 통상의 LCD, OLED 등의 디스플레이 장치가 사용될 수 있다. 상기 제어부(30)는, 상기 연산장치(12)에서 생성된 그래픽 데이터를 제1 및 제2 메모리(20, 22)에 저장하고, 상기 연산장치(12)의 저장 타이밍 및 상기 디스플레이 장치(16)의 출력 타이밍에 따라, 상기 제1 및 제2 메모리(20, 22)에 저장된 영상 데이터를 읽어 디스플레이 장치(16)로 출력한다. 구체적으로, 상기 제어부(30)는, 디스플레이 장치(16)의 화면에 그래픽 데이터가 출력되는 소정 시간 간격(DEhigh) 사이의 시간, 즉, 상기 디스플레이 장치(16)가 제2 메모리(22)로부터 그래픽 데이터를 전달받지 않는 시간(DElow) 동안, 상기 제1 메모리(20)에 저장된 그래픽 데이터가 상기 제2 메모리(22)로 전달되도록, 상기 제1 및 제2 메모리(20, 22)를 제어한다. 이와 같이, 2개의 메모리(20, 22)를 사용하면, 연산장치(12)가 제1 메모리(20)에 접근하기 위해, 제2 메모리(22)가 디스플레이 장치(16)로 영상을 출력하지 않는 시간(도 3에서, DE Low가 되는 구간(T(DE Low)) 또는 도 5의 DElow 구간)까지 대기할 필요가 없다.
다음으로, 도 4 내지 7를 참조하여, 본 발명에 따른 그래픽 데이터 출력 방법을 설명한다. 도 5는, 본 발명의 일 실시예에 따른 그래픽 데이터 출력 장치에 있어서, 그래픽 데이터를 화면에 표시하기 위한 신호들의 타이밍도이고, 도 6 및 7은, 본 발명에 따른 그래픽 데이터 출력 장치에 있어서, 연산장치(10), 메모리(20, 22) 및 디스플레이 장치(16) 사이의 데이터 흐름을 보여주는 블록도이다.
도 5 및 6에 도시된 바와 같이, 본 발명에 따른 그래픽 데이터 출력 장치에 있어서, 연산장치(12)는 우선적으로 제1 메모리(20)에 접근하여, 연산장치(12)에서 생성된 그래픽 데이터를 생성된 순서에 따라 또는 소정의 시간(t1) 간격으로 제1 메모리(20)에 저장(기록)한다(도 5의 S 10). 다음으로, 도 5 및 7에 도시된 바와 같이, 연산장치(12)가 제1 메모리(20)에 접근하지 않는 시간(t2) 동안에, 제1 메모리(20)에 기록된 데이터는 제2 메모리(22)로 고속으로 복사된다(도 5의 S 20). 제2 메모리(22)에 기록된 그래픽 데이터는, 디스플레이 장치(16)의 출력 타이밍(도 5의 S 40)에 상응하는 시간 간격(t3) 동안, 제2 메모리(22)로부터 읽혀져 디스플레이 장치(16)에 표시된다(도 5의 S 30). 여기서, 도 5 및 7에 도시된 바와 같이, 제1 메모리(20)에서 제2 메모리(22)로 그래픽 데이터를 복사하는 과정(S 20)이 수행되는 시간(t2)과 제어부(30)가 제2 메모리(22)로부터 그래픽 데이터를 읽어, 디스플레이 장치(16)에 데이터를 표시하는 과정(S 30)이 시간(t3)은 서로 중복되지 않는다. 이는, 상기 제1 및 제2 메모리(20, 22)의 대역폭이 디스플레이 장치(16)의 대역폭보다 매우 크므로, 디스플레이 장치(16)의 타이밍(DE high)에 따라, 제2 메모리(22)의 그래픽 데이터를 읽어 디스플레이 장치(16)로 전달하고 남은 시간(t4) 동안, 제1 메모리(20)의 데이터를 제2 메모리(22)로 충분히 복사할 수 있다. 상기 제2 메모리(22)로부터 제어부(30)를 경유하여 디스플레이 장치(16)로 출력되는 그래픽 데이터는, FIFO(First In First Out) 방식으로 제어부(30)로 입력되고, 제어부(30)로부터 출력될 수 있다.
도 8은 본 발명의 다른 실시예에 따른 그래픽 데이터 출력 장치의 구성을 보여주는 블록도이다. 도 8에 도시된 그래픽 데이터 출력 장치는, 사물의 이미지를 촬영하여 얻은 영상 데이터를 제2 메모리(22)에 저장한 다음, 디스플레이 장치(16)의 화면에 표시하기 위한 카메라부(40)를 더욱 구비한 것으로 제외하고는, 도 4에 도시된 그래픽 데이터 출력 장치와 실질적으로 동일한 구성을 가진다. 상기 카메라부(40)는 하나 이상 설치될 수 있으며, 통상의 CMOS 이미지 센서, CCD 이미지 센서 등으로 구성될 수 있고, 제어부(30)의 카메라 제어부(camera controller)에 의하여 제어된다. 도 1에 도시된 종래의 그래픽 데이터 출력 장치에 있어서는, 카메라부(40)에서 얻어진 영상 데이터를 메모리(14)에 기록하기 위하여, 연산장치(12)의 메모리(14) 접속 시간을 감소시켜야 한다. 반면, 본 발명에 있어서는, 연산장치(12)에서 생성된 그래픽 데이터가 제2 메모리(22)에 기록되는 시간을 현저히 감소시킬 수 있으므로, 카메라부(40)에서 얻어진 영상 데이터를 제2 메모리(22)에 보다 용이하게 기록(저장)할 수 있다. 이와 같이 저장된 카메라부(40)의 영상 데이터와 연산장치(12)에서 생성된 그래픽 데이터를 통합하여 표시하면, 영상 화면 위에 메뉴 화면, 터치 선택 화면 등을 함께(중복) 표시하여, 사용 편의성을 더욱 향상시킬 수 있다.

Claims (4)

  1. 그래픽 데이터를 생성하는 연산장치;
    상기 연산장치에서 생성된 그래픽 데이터를 전달받아 임시로 저장하는 제1 메모리;
    상기 연산장치로부터 제1 메모리로 그래픽 데이터가 전달되지 않는 동안, 상기 제1 메모리에 저장된 그래픽 데이터를 전달받아 저장하는 제2 메모리;
    그래픽 데이터가 화면에 출력되는 소정 시간 간격 동안, 상기 제2 메모리로부터 그래픽 데이터를 전달받아, 화면에 표시하는 디스플레이 장치; 및
    상기 디스플레이 장치가 제2 메모리로부터 그래픽 데이터를 전달받지 않는 시간 동안, 상기 제1 메모리에 저장된 그래픽 데이터가 상기 제2 메모리로 전달되도록, 상기 제1 및 제2 메모리를 제어하는 제어부를 포함하는 그래픽 데이터 출력 장치.
  2. 청구항 1에 있어서, 상기 제1 및 제2 메모리는 1 GByte/s 이상의 속도로 데이터를 복사하는 DDR3 메모리인 것인, 그래픽 데이터 출력 장치.
  3. 청구항 1에 있어서, 사물의 이미지를 촬영하여 영상 데이터를 얻는 카메라부를 더욱 포함하며, 상기 카메라부에서 얻은 영상 데이터는 상기 제2 메모리에 저장되고, 상기 그래픽 데이터와 함께 상기 디스플레이 장치의 화면에 표시되는 것인, 그래픽 데이터 출력 장치.
  4. 연산장치에서 생성된 그래픽 데이터를 소정의 시간(t1) 간격으로 제1 메모리에 저장하는 단계;
    상기 연산장치가 제1 메모리에 접근하지 않는 시간(t2) 동안에, 상기 제1 메모리에 기록된 그래픽 데이터를 제2 메모리로 복사하는 단계; 및
    상기 제2 메모리에 기록된 그래픽 데이터를, 디스플레이 장치의 출력 타이밍에 상응하는 시간 간격(t3) 동안, 제2 메모리로부터 읽고, 디스플레이 장치에 표시하는 단계를 포함하며,
    상기 제1 메모리에서 제2 메모리로 그래픽 데이터를 복사하는 시간(t2)과 상기 제2 메모리로부터 그래픽 데이터를 읽어, 디스플레이 장치에 표시하는 시간(t3) 은 서로 중복되지 않는 것인, 그래픽 데이터 출력 방법.
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JP4331488B2 (ja) 2003-02-20 2009-09-16 パナソニック株式会社 集積回路及びそれを用いた電子機器
KR100596982B1 (ko) * 2004-12-15 2006-07-05 삼성전자주식회사 이중 계층 버스 구조, 이중 계층 버스 구조를 가진 시스템온 칩 시스템 및 시스템 온 칩 시스템의 버스 액세스 방법
KR100941029B1 (ko) * 2008-02-27 2010-02-05 에이치기술(주) 그래픽 가속기 및 그래픽 가속 방법

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