KR20130093485A - 마이크로스케일 피쳐에서의 시드층 증착 - Google Patents

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요하네스 치우
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Abstract

본 발명은, 작업편의 실질적으로 편평한 표면안으로 제작된 마이크로스케일 구멍 피쳐의 내부 표면을 코팅하는 방법 및 시스템에 관한 것이다. 본 방법은, 실질적으로 균일하며 실질적으로 표면 반응 제한 공정에 의하여 도포된 배리어 금속 코팅을 작업편에 제공하는 단계를 포함한다. 작업편은, 그 편평한 표면 상에, 배리어 금속 코팅에 고정되고, 작업편 상에 위치된 마이크로스케일 피쳐에 실질적으로 균일한 전기 도전성 성능을 제공하도록 배치된 두꺼운 금속층의 코팅을 갖는다. 전기적 접촉 경로가 작업편의 주위에서 전기적 도전성 코팅에 제공된다. 작업편은 금속 이온의 화학적 배스에 침지되어, 마이크로스케일 피쳐의 내부 표면과 완전히 접촉한다. 작업편의 주위에 전위가 인가되어, 하나의 단계에서 금속 이온이 모든 표면에 증착된다.

Description

마이크로스케일 피쳐에서의 시드층 증착{SEED LAYER DEPOSITION IN MICROSCALE FEATURES}
개시된 실시예는 일반적으로, 작업편을 유체 처리하기 위한 방법 및 장치에 관한 것이고, 보다 자세하게는 고저항률 금속막으로 코팅된 작업편의 표면에서 마이크로스케일(microscale) 리세스(recess)에 금속을 증착시키는 방법 및 장치에 관한 것이고, 보다 자세하게는 상기 표면이 배리어 금속으로 코팅된 후, 관통 실리콘 비아(through-silicon-via, TSV) 피쳐의 내부 표면을 구리로 코팅하는 방법 및 장치에 관한 것이다.
관통 실리콘 비아(TSV) 구조는 최근, 3차원(3D) 전자 집적 장치를 생산하는 방법으로서 개발되어 왔다. 이들 TSV 구조는, 실리콘 또는 다른 기판 재료로 미소 구멍 내에 금속 플러그를 형성하는 단계를 포함하며, 통상적인 구멍 크기는, 약 1 미크론 내지 30 미크론의 직경과, 10 미크론 내지 250 미크론의 깊이를 가질 수도 있다. TSV 구조를 제조하기 위하여, 구멍은 우선, 실리콘 또는 기판 재료안으로 에칭되고, 구멍(들)은, 절연 재료, 예컨대 이산화규소로 코팅된 후, 예컨대 티타늄, 탄탈, 또는 이들의 질화물, 티타늄 질화물 또는 탄탈 질화물과 같은 배리어 금속으로 덮이고, 그 후 구멍은 도전성 재료, 예컨대 구리로 충전된다. TSV를 구리로 충전하는 종래 수단은, 전기 도금에 의하여, 구멍의 바닥 근처에 우선적으로 구리를 증착하게 하고, 비아 내부에, 그 후 실리콘 기판의 편평판 표면, 또는 필드 상에 구리를 더 증착하게 하는 다양한 수단 중 하나를 사용하는 전기 도금을 이용하는 것이며, 이것은 공지된 바텀즈 업(bottoms-up) 구리 다마신 충전 전기 도금 공정법이다. 이 종래 방법을 가능하게 하기 위하여, 전기 도금된 막을 성장시키기 위하여, 통상적으로 시드(seed)층은 전기 도금 충전 단계 재료와 동일한 재료, 통상적으로 양쪽 모두 구리이고, 구리 도금 시드층은 통상적으로 물리 기상 증착(physical vapor deposition, PVD)으로 형성되는 것인 도금 시드층을 형성하는 것이 필수적이다. 고 아스펙트비의 TSV 구조(다마신 구조와 비교하여)의 경우에 PVD 금속층을 사용하는 종래 방법에서의 문제점은, 물리 기상 증착된 금속이 TSV 구멍의 내부 표면을 코팅한다고 해도 거의 없고, 따라서 불완전하고 부적절한 배리어와 시드 금속층이 이들 영역에 형성된다는 것이다. PVD의 벌리스틱 트랜스포트(ballistic transport) 성질로 인하여, TSV의 직경에 대한 깊이(즉, 아스펙트) 비가 증가함에 따라 이러한 PVD의 단점이 증가하며, 이에 대해서는 종래 기술을 참조하여 이하에 보다 상세히 논의될 것이다.
3차원 IC 제조의 상업적인 이점 및 신뢰성의 이점을 달성하기 위하여, 직경에 대한 깊이의 높은 비를 갖는 TSV 구멍을 제조하는 것이 유리하며, 10 이상의 아스펙트비가 유리하다. 금속층을 고 아스펙트 비의 TSV 피쳐로 통상적으로 증착하는 다른 수단은, 원자층 증착(atomic layer deposition, ALD) 또는 화학적 기상 증착(chemical vapor deposition, CVD)이다. ALD는, 표면의 마이크로스케일 기하 구조에 사실상 독립적인 일련의 표면 제한 반응(surface limited reaction)을 통하여 금속막을 하나의 원자층 위에 다른 원자층으로 차례로 증착시키고, 따라서 TSV 내부 피쳐를 금속층으로 코팅시키는, 기술적으로 이상적인 수단을 제공하나, ALD 공정은 느리며, 따라서 대량 생산의 TSV 적용에 대해서는 상업적으로 상당히 비경제적이다. CVD는 공지되어 있으며, TiN, TaN, 또는 W 배리어 금속을 고 아스펙트비의 구멍으로 증착시키는, 상업적으로 경제적인 수단이나, 금속-유기 전구체 재료의 불안정성 및 비용으로 인하여, 구리 또는 다른 시드층 금속에 대하여 비경제적인 것으로 알려져 왔다. 전기 화학 증착(electrochemical depositin, ECD) 및 무전해 금속 증착과 같은 종래의 습식 공정 또한, 마이크로스케일 구조의 상업적 제조시 문제가 있는 것으로 알려져 왔다. 무전해 금속 증착의 경우, TSV 내부 표면 상에 유체 전달 반응물(fluid borne reactant)과 촉매종의 반응에 의하여 화학 포텐셜(chemical potential)이 생성될 수도 있다. 무전해 금속 증착은, 배리어 금속과 시드 금속 반응물 간의 반응 전위(reaction potential)를 설정하기 위하여 일련의 화학적 전처리(pre-treatment)를 요하고, 전처리의 화학 성분 및 증착 화학 배스(bath)가 엄격하게 제어되어야 하며, 이 모든 것이 무전해 금속 공정을 작동하는 데 비용이 많이 들고 어렵게 만들 수 있다. 다른 종래의 습식 공정법인 종래의 ECD는, 또한 생산 가치를 없게 하는 다른 단점을 갖는다. 예컨대, 고 저항 배리어 금속, 예컨대 10 ohms/square 내지 100 ohms/square의 저항을 갖는 TiN으로 코팅된 기판의 TSV 피쳐의 내부 표면 상에 시드 금속을 증착하기 위하여 ECD용 종래 수단을 사용하는 데 현저하게 어려운 점은, 기판 주위(perimeter)로부터 기판 중심으로 전류가 흐를 때 배리어 금속 내에 발생하는 큰 반경 방향의 전위의 강하이며, 이 큰 전위 강하는, 기판의 에지와 중심 영역 사이의 사용 가능한 구동 전위에서의 바람직하지 않은 차이를 유발한다. 기판으로의 전기 접촉은 기판 에지에서 형성되고, 회로는 배리어 금속을 통하여 전기 화학 배스로까지 완성된다. 그 결과, 고 저항 금속층이 기판의 에지로부터 중심으로 현저한 전압 강하를 유발시킨다. 종래의 ECD의 이러한 단점을 극복하는 종래의 수단은, 미국 특허 공개 제2005/0199502호, 미국 출원 번호 제11/123,117호의 안드리카코스(Andricacos)에 의하여 제시되었으며, 이 방법은, 구리 시드 금속 상에 추가적인 증착을 방지하기 위하여 화학적 첨가물을 사용함으로써 기판 에지로부터 기판 중심까지 증착 프론트(deposition front)가 진행하도록 하여, 전진하는(advancing) 전기 도전층으로서 증착된 구리를 사용하면서, 배리어 금속의 덮이지 않은 영역 상에 우선 증착을 발생시킨다. 이 방법에서 잠재적인 문제점은, 배리어 금속과 구리 금속 표면 간의 충분한 핵형성 전위차를 생성시키기 위하여 적절한 범위에 화학적 첨가물 농도를 조절하는 것이다. 따라서, 종래 방법 및 장치는 TSV 구조의 제조에 부적합한 것으로 증명되었다.
상술된 기술의 이점은, 추가적인 이점과 함께, 첨부된 도면과 함께 다음의 상세한 설명을 참조하여 더욱 잘 이해될 수도 있다. 도면에서, 유사한 도면 부호는 일반적으로 상이한 도면들 전체에 걸쳐 동일한 부분을 참조한다. 도면은, 반드시 치수대로 도시되지 않았으며, 그 대신, 대체로 기술의 원리를 설명할 때 강조를 두었다.
도 1a 내지 도 1c는 종래 방식의 제조의 상이한 단계들에서의 마이크로스케일 피쳐의 단면도를 도시한다.
도 2는 웨이퍼 또는 작업편 상의 위치의 함수에 대한 정규화된 증착 과전압을 도시한다.
도 3은 본 개시된 실시예의 단면도를 도시한다.
도 4는 본 개시된 실시예의 흐름도이다.
도 5는 본 개시된 실시예에서 사용하는데 적합한 전기 도금 공정 셀의 개략도이다.
도 6은 저항을 변화시킨 TiN 배리어 상에 바로 도금된 Cu의 저항 프로파일을 도시하며, 전체적인 균일성이 제어하기 어려울 뿐만 아니라, 배리어 저항이 높을 수록 점차 악화되는 중심 에지 차이도 항상 있다.
도 7은 배어(bare) 배리어 웨이퍼 상에 도금된 Cu의 테이프 풀 테스트(tape pull test)의 결과를 도시하는 사진이며, 테이프 풀 테스트는, 종래 수단의 중심에서 에지까지 과전압을 변화시키는 것을 고려하여 부착성을 체크하기 위하여 적용되었다(이 경우, 전체 웨이퍼가 아닌, 중심 영역 또는 웨이퍼 에지 영역 중 하나에서 웨이퍼의 부분만이 양호한 부착성을 위하여 최적화될 수 있다).
도 8a는 도전성 Cu PVD층을 갖지 않고 충전된 비아를 도시하는 사진이고(핵형성은 비아 바닥에 도달하지 않는다), 도 8b는 예시적인 실시예들에 따른 시스템 및 공정 흐름을 사용하여 충전된 비아의 결과를 도시하는 다른 사진이며, 이 경우, 개시된 실시예에 따라 생성된, 도전성 Cu PVD 층의 사용으로부터, 양호한 Cu 핵형성이 솔리드 충전(solid fill)으로부터 명백히 존재한다는 곳이 비아 전체를 통하여 관찰될 수 있다.
본 발명은 도면에 도시된 실시예를 참조하여 설명될 것이지만, 본 발명은 실시예들의 많은 다른 형태로 구현될 수 있다는 것이 이해되어야 한다. 또한, 요소 또는 재료의 임의의 적합한 크기, 형상 또는 형태가 사용될 수 있다.
습식 공정은, 이 피쳐 규모에서 유체 전달이 주로 확산을 통하고, 따라서 PVD보다 고 아스펙트비 기하 구조에 의하여 상당히 덜 제약받기 때문에, TSV 구조의 내부 표면으로 반응물을 전달하기 위한 매력적인 수단을 제공한다. TSV 구조의 습식 공정을 달성하기 위하여, 내부 TSV 표면을 완전히 적시기 위한 수단을 제공하는 것이 바람직하고, 다시 말하면 배리어 금속/배리어 금속과의 공기 계면/유체 계면을 대체하기 위한 수단을 제공하는 것이며, 이 방법 및 장치에 대한 이점있는 실시예는 케이글러(Keigler)에 의한 미국 특허 출원 제61/151,385호에 설명되어 있고, 여기서 그 전체가 참조용으로 사용되었다. 유체가 내부 TSV 표면의 모든 요소들과 완전히 접촉한 후, 확산 전달을 통하여 반응물을 이들 면에 전달할 수 있다. 또한 적합한 전기 구동 전위를 제공함으로써, 전기 화학 반응을 유발시킬 수 있고, 유체에서의 반응물을 TSV 내부 표면 상의 금속 증착층 금속으로 변형시킬 수 있다. 그러나, 이미 주목된 바와 같이, 고저항 배리어 금속(예컨대, 약 10 ohms/square 내지 100 ohms/square의 저항률을 갖는 TiN)으로 코팅된 기판의 TSV 피쳐의 내부 표면 상에 시드 금속을 증착하기 위한 종래의 ECD를 사용하는 것의 큰 어려움은, 기판 주위로부터 기판 중심으로 전류가 흐를 때 배리어 금속 내에 발생하는 큰 방사 방향의 전위 강하이다. 이 큰 전위 강하는, 기판의 에지와 중심 영역 사이의 사용 가능한 구동 전위에서의 바람직하지 않은 차이를 유발시킨다. 본 개시된 실시예들은, 이하에 더욱 상술된 것인 바와 같이, 종래의 증착 수단의 문제점들을 극복하여, 적합한 금속의 전착이 도금 시드층을 국부적으로 형성하게 하도록, 적합한 전위를 TSV 내부 표면 상에 국부적으로 제공한다.
TSV 구조의 후속 충전을 위하여 사용되는 시드 또는 도전성 층의 바람직한 특성은, 이하에 더 설명되는 바와 같이, 상기 층이 기판의 평편한 표면에 충분히 잘 부착되어, TSV 충전 공정 동안 평편한 표면 상에 형성되고, TSV 충전 단계 후 통상적으로 행해지는 화학적 기계 연마의 기계적 응력을 견뎌야 하는, 비교적 두꺼운 1 미크론 내지 5 미크론의 구리층의 인가된 응력을 견디는 것이다. 전착된 금속막의 부착성은, 도금 화학 특성은 물론, 국부 증착 과전압에 의존하는 핵형성 밀도에 강하게 의존한다. "다이렉트 온 배리어(direct on barrier)" 또는 "시드층 보수(seed layer repair)" 전착을 위한 종래 방법(예컨대, 미국 특허 제7,247,223호에 개시된 바와 같이)은, 기판에 걸쳐 최소한의 과전압 변화를 제공하기 위한 전착용의 비싸고 복잡한 장비를 포함하고, 충전 단계 전에 부착성을 향상시키기 위하여 시드층 전착 후에 어닐링 단계를 요할 수도 있다. 종래 방법과는 대조적으로, 예시적인 실시예는, 이하 더욱 상세히 설명되는 바와 같이, 어닐링 단계에 의존하지 않고 시드층의 신뢰성있는 부착성을 제공하고, 기판 상의 모든 TSV 간에 반복 가능한 부착성 및 그레인 구조를 달성하기 위하여 기판에 걸쳐 보다 양호한 과전압 균일성을 제공하는 경제적인 방법을 제공한다.
예시적인 실시예에서, 다양한 태양에서 이하에 설명되는 바와 같이, 작업편(들)의 표면 상의 관통 실리콘 비아 피쳐의 내부 표면에서의 금속 시드층의 형성에 의하여 하나 이상의 작업편을 처리하기 위한 방법, 시스템 및 구성 요소를 제공한다. 작업편은 평면적이거나 실질적으로 평면적일 수 있고, 박형이거나 초박형(ultra-thin)일 수 있다. 적합한 작업편은, 반도체 웨이퍼, 실리콘 작업편, 배선 기판(interconnection substrate), 및 인쇄 회로 기판을 포함하나, 여기에 한정되는 것은 아니다.
우선, 공지된 에칭 공정에 의하여 마이크로스케일 구멍이 작업편에 형성되고, 작업편에 적합한 절연 및 배리어 막이 양쪽 모두 마이크로스케일 비아의 내부 표면은 물론 편평한 표면 상에 도포되고, 특히 200 옹스트롱 내지 500 옹스트롱 두께의 텅스텐, 티타늄 질화물 또는 탄탈 질화물 배리어층이 화학적 기상 증착으로 도포되고, 이 배리어 막은 10 ohms/square 내지 200 ohms/square의 표면 도전성을 기판에 제공한다. 개시된 실시예는, 이 때에 두께가 200 옹스트롱 내지 500 옹스트롱의 범위인 티타늄과 같은 부착 촉진막과, 그 다음에 두께가 1000 옹스트롱 내지 3000 옹스트롱의 범위인 구리와 같은 실질적으로 도전층 막의 조합층(예컨대, 두꺼운 층이라고 칭할 수도 있다)을 물리적 기상 증착(PVD)으로 도포함으로써, 복수의 마이크로스케일 비아 피쳐를 웨이퍼의 주위에 전기적으로 접속하는 수단을 제공한다. 예시적인 실시예에서, PVD 공정은, 마이크로스케일 비아 구조 내에 실질적인 또는 뚜렷한 시드 금속 증착을 유발하지 않을 수도 있다. 그러나, PVD 공정은 Ti/Cu 층과 기판의 편평한 표면 간의 신뢰성있는 부착성을 제공하고, 따라서 도전층을 배리어층과 기판 표면에 정착시킨다. 이러한 양호하게 부착된 실질적으로 도전성인 Ti/Cu 층은, 모든 마이크로스케일 비아의 내부 표면에 전위를 인가하기 위한 경로를 제공한다.
마이크로스케일 비아를 갖는 기판은, 상기 마이크로스케일 비아 내의 금속 표면 계면에 대한 공기의 완전한 제거 및 금속 표면 계면에 대한 유체로의 교체를 보증하기 위한 수단을 사용하여 처리 유체에 침지될 수도 있으며, 예컨대 여기서 그 전체가 참조용을 사용된, 케이글러에 의한 미국 특허 출원 제61/151,385호에 개시된 바와 같은 진공 프리웨팅(pre-wet) 방법을 사용하는 것에 의한다. 유체는 탈이온화될 수도 있고, 공기가 제거된 물일 수도 있고, 0.5 중량% 불산을 함유하는 물일 수도 있다. 웨팅 유체는 제거될 수도 있고, 구리 전기 도금액으로 교체될 수도 있다. 이는, 실질적으로 무산소 환경 내에 웨이퍼를 유지하는 동안 달성될 수도 있다. 이는, 예컨대 질소와 같은 무산소 가스를 사용하여 진공 프리웨팅 용기로부터 유체를 밀고, 질소를 쏟아 내어 진공 환경을 재개하여 새로운 유체로 대신함으로써 달성될 수도 있다. 이 때, 마이크로스케일 비아는 구리 전기 도금액을 포함하고 있다. 마이크로스케일 비아의 측벽의 최상부는, 웨이퍼 표면에 실질적으로 평행하게 배치된 애노드(anode)와 전력 공급장치에 접속된 PVD Ti/Cu 도전층을 통하여 웨이퍼 주위에 전기적으로 접속될 수도 있다. 마이너스 전위의 일련의 짧은 펄스가, 배선된 마이크로스케일 비아 어레이와 애노드 사이에 인가될 수도 있다. 각 펄스의 기간은, 웨이퍼 표면 계면에 바로 인접한 구리 이온을 전착하게 하고, 마이크로스케일 비아 내에서, 구리는 금속 배리어 표면 상에 및 편평한 필드 영역 상에 증착하고, 구리는 PVD 구리 표면 상에 증착한다. 벌크 용액으로부터 구리 이온의 확산을 허용하고, 근처의 표면 영역으로부터 제거된 것들을 대신하기 위하여 펄스 간에 지연이 제공될 수도 있다. 예를 통하여, 임의의 다른 적합한 오프/온 사이클 비가 사용될 수도 있어도, 오프/온 시간 간의 약 2:10의 비가 유리한 것으로 알려졌다. 본 개시된 실시예는, 예컨대 종래의 초박형 불연속 PVD 구리 시드층보다, 비교적 두껍고, 실질적으로 균일하며 도전성인 PVD 구리층이라고 칭할 수도 있는 것을 사용함으로써, 종래 수단의 문제점을 극복한다. 이 실질적으로 균일하고 연속적인 도전층은 실질적으로 모든 마이크로스케일 비아(및 보다 구체적으로는, 비아 측벽의 최상부)를 상호 연결시킬 수도 있다. 구리는, 예시적인 실시예에서, 마이크로스케일 비아의 벽 상에 노출된 배리어 금속 상에 바로 증착될 수도 있고, 이는, 얇은 PVD 구리층을 보수할 때 또는 전체 웨이퍼 표면을 덮는 배리어 금속 상에 구리를 바로 증착할 때 종래 수단에 의하여 발생되는 문제점을 제거한다. 본 개시된 실시예는, 고저항성 기판 상으로의 전착의 종래 수단(초박형 시드층을 사용하여)에 의하여 발생되는 문제점과, 비용이 드는 이온화된 PVD 증착 설비의 필요성을 또한 없애고, 기판 상의 모든 비아 간에 보이드(void)가 없는 충전을 달성하는 것에 대한 불확실성을 최소화시킨다.
이제 더욱 상세하게는, 본 개시된 실시예는, 작업편 상의 복수의 마이크로스케일 구멍의 고 저항률 배리어층의 내부 표면 상에 전기 도금 시드층을 생성하는 신규한 시스템 및 방법을 제공한다. 특히, 본 예시적인 실시예의 시스템 및 방법은, 고 아스펙트비의 관통 실리콘 비아(TSV) 내의 시드층을 제공한 후, TSV를 구리로 전기 충전한다. 본 개시된 실시예는, 종래 방법이 고 저항률 배리어층 상에 바로 증착하는 것을 이용하거나, 또는 고 저항률 배리어층의 정상 상에 초박형 금속 시드층을 이용하기 때문에, 고 저항률 기판 상의 증착을 포함하고, 따라서 다수의 애노드를 채용하는 종래 전기 도금 셀을 사용하는 것을 요하는 종래 방법의 한계를 회피한다.
여기서 참조용으로 그 전체가 사용된 미국 특허 제7,115,196호에 의하여 개시된 바와 같은 종래 기술의 방법은, TSV와 같은 마이크로스케일 피쳐의 단면도를 도시하는 도 1a를 참조하여 여기서 간단히 설명한다. 복수의 구멍(150)이 기판(140)에서 에칭되고, 다음, 상기 기판과 구멍은 절연막(미도시)으로 코팅된 후, 고 저항률 배리어 금속층(152)으로 코팅될 수도 있고, 이 코팅은 플라즈마 기상 증착(PVD)과 같은 기상 증착 공정에 의하여 또는 화학적 기상 증착(CVD)에 의하여 증착될 수도 있다. 배리어 금속층의 종래의 목적은, TSV의 내부로부터 기판(140)으로의 금속 원자, 통상적으로는 구리 원자의 확산을 방지하기 위한 것이다. 다음, 초박형 금속 시드층(154)이 상기 배리어층(152)의 정상 상에 증착된다. 이것은, 무전해 니켈 증착과 같은 화학적 반응을 사용하여 증착될 수도 있고, 또는 배리어층을 증착하기 위하여 사용된 동일한 기계에서 플라즈마 기상 증착(PVD)을 사용하여 증착될 수도 있다. 마지막으로, 종래 기술은 통상적으로, 그 전체가 참조용으로 여기서 사용된 미국 특허 제7,115,196호에 설명된 것과 같은 장치인, 초박형 금속 시드층을 강화시키는 목적의 복잡한 전착 장치를 사용하는 것을 포함한다. 이러한 장치를 사용하여, 종래 기술은 초박형 시드층에 시드층 금속을 더 추가하여, 후속의 전착 공정 단계 동안 금속, 통상적으로는 구리(158)를 충전하는 양호한 전착을 제공하는 데 충분히 연속적이다.
이제, 도 1b를 참조하여, 기판(102)안으로 에칭된 마이크로스케일 피쳐(100)가 500 옹스트롱 내지 2000 옹스트롱의 폭 또는 직경(104)과, 5000 옹스트롱 내지 30,000 옹스트롱의 깊이(106)의 치수를 갖는 구리 다마신 구조가 도시되어 있다. 300mm 실리콘 기판에 걸쳐 현저한 전위차 변화를 회피하기 위하여, 적어도 약 1000 옹스트롱의 구리 시드층 두께(그러나, 두께가 약 5000 옹스트롱에 달할 수 도 있는)가, 약 0.20 ohms/square 내지 0.04 ohms/square의 시트 저항률에 대응하여 채용될 수도 있다. 도 1b에 도시된 바와 같이, PVD를 사용하여 2000 옹스트롱 폭의 피쳐로 증착된 1000 옹스트롱 시드층(122)은, 마이크로스케일 피쳐의 전체 내부 표면을 따라 시드층이 덮기 전에, 구멍이 "핀치 오프(pinched-off)"되도록 할 것이다. 이제 도 1c를 참조하고, 이들 형태의 응용에 대하여, 두께가 단지 100 옹스트롱 내지 250 옹스트롱일 수도 있는 "초박형" 시드층(102)이 증착될 수도 있다. 구현될 수도 있는 바와 같이, 이러한 얇은 시드층은 4 ohms/square의 범위의 저항률을 갖는다. 여기서 그 전체가 참조용으로 사용된 비릭켄(Vereecken)에 의한 미국 특허 출원 제11/050,899호에 설명되고, 도 2의 곡선(300)에 도시된 바와 같이, 기판 저항률의 이 레벨은, 웨이퍼 주위로부터 웨이퍼 중심까지 증착 과전압에서 100배 감소만큼, 웨이퍼 주위로부터 웨이퍼 중심 간에 증착 과전압에서의 실질적인 차이를 발생시킨다. 도 7은, 짙게 한 TiN 배리어 웨이퍼 상에 도금된 이러한 Cu의 테이프 테스트의 결과를 나타내는 사진이다. 도 7로부터 인식될 수도 있는 바와 같이, 시스템은 양호한 중심 또는 에지 부착성을 유지하도록 조정될 수도 있다. 그렇지 않으면, 도금 기구 기하 구조가 변형되어, 공간적으로 불균일한 과전압을 보상하기 위하여 불균일하게 인가된 전기장을 제공할 수도 있으며, 예컨대 모두 그 전체가 여기서 참조용으로 사용된 우드러프(Woodruff)에 의한 미국 특허 제6,497,801호 및 메이어(Mayer)에 의한 미국 특허 제6,773,571호에 설명된 바와 같은 다수의 애노드 세그먼트와 같은 수단에 의하거나, 또는 에바라(Ebara) 코포레이션의 "EREX" 시스템과 같은 애노드와 기판 간의 고저항성의 다공성판을 배치하는 것과 같은 수단에 의한다. 증착 과전압은, 주로, 증착 핵형성 밀도에의 과전압의 영향으로 인하여, 증착된 막의 부착성에 강하게 영향을 미친다. 특정 시트 저항 웨이퍼에 대하여 균일한 증착이 달성될 수 있는 경우에는, 배리어 저항이 변할 때, 이 균일한 증착은 재조정될 필요가 있을 수도 있다. 도 6은 2개의 상이한 배리어 저항에 적용된 동일한 공정을 도시한다.
다시 도 2를 참조하여, 곡선(302)는 본 개시된 실시예의 증착 과전압을 도시하고, 기판의 편평한 표면에 비교적 두꺼운 도전성 금속 코팅을 도포하는 방법에 의하여 실질적으로 균일한 과전압이 제공되는 것을 나타낸다. 또 도 3을 참조하여, 본 개시된 실시예는, 예컨대 약 1 미크론 내지 10 미크론(약 10,000 옹스트롱 내지 100,000 옹스트롱)의 직경 또는 폭(210)과, 약 10 미크론 내지 100 미크론(약 100,000 옹스트롱 내지 1,000,000 옹스트롱)의 깊이(212)의 범위인 구멍을 갖는 기판(201)안으로 제조된 마이크로스케일 피쳐 구멍(200)으로서 단면도로 도시되어 있으며, 예시적인 마이크로스케일 피쳐는 5 미크론(50,000 옹스트롱)의 직경과, 50 미크론 내지 75 미크론(500,000 옹스트롱 내지 750,000 옹스트롱)의 깊이를 갖는 원형이다. 인식될 수도 있는 바와 같이, 도 3에 도시된 마이크로스케일 피쳐(200)는 대표적인 것이며, 피쳐(200)와 유사한 피쳐가 기판(201) 상의 원하는 곳에 위치될 수도 있다. 기판은, 마이크로스케일 피쳐와 함께, 마이크로스케일 기하 구조에 실질적으로 독립적인 커버리지(coverage)를 제공하는 공정에 의하여 절연막(미도시)으로 코팅될 수도 있고, 그 후 금속 배리어 막(202)으로 코팅될 수도 있으며, 예시적인 공정은, 티타늄 질화물, 탄탈 질화물, 루테늄 또는 텅스텐의 화학적 기상 증착(CVD), 또는 니켈의 무전해 화학적 증착이며, 상기 배리어막은, 예컨대 약 1 ohms/square 내지 200 ohms/square의 전기 저항률을 갖고, 예시적인 공정은 약 5 ohms/square 내지 50 ohms/square 이다.
예시적인 실시예는, 이하에 더 설명될 것인 바와 같이, 예컨대 약 0.1 미크론 내지 0.5 미크론(1000 옹스트롱 내지 5000 옹스트롱) 두께의 범위의 구리의 물리적 기상 증착(PVD)을 사용하여, 양호하게 부착되며 전기적으로 도전성인 코팅(205)의 증착을 제공한다. PVD 구리층은, 배리어로의 구리의 부착성을 저하시킬 것인, 배리어 상의 산화물 성장을 유발하지 않고, CVD 챔버로부터 PVD 챔버로 기판을 이동시킬 수 있으면, CVD 배리어와 동일한 기계(미도시)에서 증착될 수도 있다. 다른 실시예에서, 배리어층으로부터 산화물을 제거하기 위하여 플라즈마 전세정(pre-clean) 에칭의 알려진 방법을 사용하고, 배리어 및 접속층이 각 다른 적합한 두께를 가질 수도 있어도, PVD 스퍼터링된 부착층 다음에 두꺼운 PVD 스퍼터링된 구리층(예컨대, 티타늄이 약 1000 옹스트롱이며, 구리가 약 2000 옹스트롱인 실시예에서)을 제공하는 별도의 기계에서 PVD 구리층이 증착될 수도 있다. 도 3에 도시된 바와 같이, PVD 도전층(205)은 실질적으로 균일하고 연속적이며, 고 아스펙트비(예컨대, AR > 5)의 마이크로스케일 피쳐(200)의 내부 표면을 실질적으로 또는 뚜렷하게 코팅하지 않는다. 예시적인 실시예에서, 마이크로스케일 피쳐(200)는 약 5 내지 15의 직경에 대한 깊이 아스펙트비를 가질 수도 있다. 종래의 이온화 PVD 시스템은 아스펙트비 10 까지 마이크로스케일 피쳐의 내부 표면을 코팅할 수 있으나, 이들 종래 시스템은 작동하는 데 상당히 고가인 것이 주목된다. 대조하여, 예시적인 실시예는 이온화 PVD법에 대한 경제적인 대안물을 제공할 수도 있고, 실질적으로 10보다 큰 아스펙트비를 갖는 마이크로스케일 피쳐를 포함하도록 효과적으로 동작할 수도 있다.
이제, 도 4를 참조하여, 마이크로스케일 피쳐 각각에 인가된 증착 과전압의 마이크로스케일 균일성을 제공하는 도전층에 의하여, 부착 시드층(207)(또한 도 3 참조)의 전착을 달성하기 위하여, 여기에 개시된 예시적인 실시예에 따른 방법을 그래픽으로 설명하는 흐름도가 도시되어 있다. 따라서, 기판의 중심에서의 피쳐(200)에는 기판 주위에서의 피쳐(200)에의 유사한 과전압이 공급된다. 이것은, NEXX Systems Incorporated로부터의 "Stratus"와 같은 시판되는 단일 애노드 전기 도금 장치로 달성될 수도 있다. 도 5는 도 4의 차트에 도시된 공정의 적어도 일부를 달성시키는 예시적인 장치의 개략적인 단면도이다. 본 실시예는, 예컨대 2면 작업편 홀더(들)(5018)에 의하여 유지된 2개의 작업편을 동시에 처리하도록 사용될 수 있고, 다른 실시예에서는 본 장치는 단일 작업편을 처리하도록 구성될 수도 있다. 일반적으로, 장치는, 측벽(5224)과 단부벽(5226)을 포함하는 하우징(5200')을 가질 수도 있고, 교반 부재들(5204a, 5204b)(예컨대, 시어 플레이트(shear plate)), 플레이트(5208)와 애노드(5212)의 상대적인 위치가 도시되어 있다. 이들 요소들 또는 거리는 일정한 비율로 도시된 것이 아니다. 부재들(5204a, 5204b)은 2개의 구별된 구조로서 도시되었으나, 이들은 단일 조립체를 형성할 수 있다. 유사한 장치가 2010년 9월 2일 출원된 미국 특허 출원 제12/702,860호에 개시되어 있으며, 여기서 그 전체가 참조용으로 사용된다.
나타낸 실시예에서, 유체는 하우징(5200')의 바닥벽에서 적어도 하나의 포트(5228)를 통하여 하우징(5200')으로 들어간다. 포트(5228)는, 일부 실시예에서, 하우징(5200')의 바닥벽(5230)의 중앙부에 위치될 수 있다. 일 실시예에서, 포트(5228)는 측벽(5224)의 바닥부에 위치될 수 있다. 유체는 하나 이상의 작업편의 표면들을 따라 위로 흐른다. 유체는 작업편 홀더(5018)와 각 부재(5204, 5204a, 5204b) 사이, 또는 작업편 홀더(5018)과 플레이트(5208) 사이에 흐를 수 있다. 다양한 실시예들에서, 유체는 하우징의 상부를 통하고 측벽(5224)의 정상부를 통하여 또는 단부벽(5226)의 정상부를 통하여 하우징(5200')을 빠져 나간다. 화살표는 유체의 일반적인 방향을 도시한다.
예시적인 실시예에서, 애노드(5212)는 하우징(5200')의 외부벽을 형성할 수도 있다. 일 실시예에서, 애노드(5212)는, 하우징(5200')의 외부벽을 형성하는 애노드 조립체의 구성 요소일 수 있다. 다양한 실시예에서, 하우징(5200')은 외부벽을 가지고, 애노드(5212) 또는 애노드 조립체 중 하나는 벽에 착탈 가능하게 부착되거나, 벽으로부터 떨어져 있다.
예시적인 실시예에서, 애노드(5212)는 구리 디스크일 수도 있다. 일 실시예에서, 애노드(5212)의 노출된 표면 면적은 약 300 cm2이다. 일 실시예에서, 애노드(5212)는 전착(또는 구리 또는 땜납 증착과 같은 다른 유체 공정) 동안 소비된다. 애노드(5212)의 다른 특징은, 제거될 수 있고, 쉽게 대체될 수 있어, 생산 손실 시간을 최소화시킨다는 것이다.
인식될 수 있는 바와 같이, 애노드(5212)를 사용하는 예시적인 실시예에서, 작업편 표면은 캐소드로서 작용한다. 다시 도 4를 참조하여, 예시적인 실시예에서, 도 4의 블록(401)에 나타낸 바와 같이 작업편(201)안으로 높은 시트 비(sheet ratio) 구멍(TSV)의 에칭은 외부에서 또는 전기 도금 장치에서 작업편의 배치 전에 수행될 수도 있다는 것이 이해될 수도 있다. 유사하게는, 도 4의 블록들(402~403)에 각각 나타낸 배리어층(202)과 두꺼운 도전층(205)의 이미 설명된 증착은, 외부에서 또는 전기 도금 장치에 작업편의 배치 전에 수행될 수도 있다. 상술된 바와 같이 그리고 도 3에 가장 잘 도시된 바와 같이, 작업편 표면 상에 증착된 두꺼운 도전층(205)은, 도전층(205)이 증착된 작업편의 표면에 걸쳐 실질적으로 두께가 균일하다. 도전층(205)은 또한, 증착되는 곳에서 실질적으로 연속적이고, 도전층을 간섭하는 뚜렷한 보이드 또는 불연속이 없다(예컨대, 증착된 도전층(205)의 어떠한 뚜렷한 부분도 도전층의 다른 부분으로부터 격리되어 있지 않다). 도 3에 가장 잘 도시된 바와 같이, 예시적인 실시예에서, 최상부 개구부에서, 구멍 내부벽 표면의 미소 부분(코팅 두께 자체에 필적할 만한 규모)에 대하여, 구멍 벽 표면은 도전층으로 코팅되어 있지 않다(뚜렷한 도전층 증착을 갖지 않는다). 도 4의 블록(404)에서, 부착 시드 또는 마감층(207)의 전착은, 작업편 표면을 완전히 코팅하는, 도 5에 도시된 전착 장치로 상술된 바와 같이 수행될 수도 있고, 어떤 뚜렷한 코팅 또는 Cu PVD 도전층의 증착이 없는 TSV(들) 내부 벽의 코팅을 포함한다. 상술된 바와 같이, 시드 또는 마감층(207)이 도 4의 블록(404)에 대하여, TSV의 내부 벽 상의 배리어층(202)에 바로 코팅된다. 예시적인 실시예에서, 마감 또는 시드층(207)은, 실질적으로 하나의 (증착)단계에서 시드층의 바람직한 최종 두께로 형성될 수도 있다(시드층이 증착되고 있는 표면으로부터). 도 3에 도시된 바와 같이, 마감층(207)은, 도 4의 블록(405)에서, 충전 공정이 적용될 수도 있는 마감 표면을 제공하는 하나의 층이다. 인식될 수 있는 바와 같이, 도 5에 도시된 예시적인 실시예에서의 장치는 또한, 상술된 구성 요소에 접속되며, 장치를 동작시키도록 적응된 적합한 제어기(미도시)를 포함할 수 있고, 여기에 설명되고 도 4에 도시된 공정의 대응하는 부분을 달성할 수도 있다.
이미 상술된 바와 같이, 예시적인 실시예에서, 두꺼운 구리층은 기판의 고저항성 특징을 제거하며, 만약 그렇지 않다면, 기판의 "다이렉트 온 배리어(direct on barrier)" 또는 "초박형 시드층" 형태 중 하나에 대하여 존재할 것이며, 작업편 전체에 걸쳐 위치된 모든 마이크로스케일 피쳐에 실질적으로 균일한 전기적 도전성 성능을 제공한다. 따라서, "스트라이크(strike)" 공정으로 칭할 수도 있는 방법을 사용할 수 있으며, 이 방법에서, 이온의 화학적 배스 희석의 사용이 고전기 과전압의 인가와 조합되어 조밀한 핵형성을 생성하고, 이로써 부착성 증착을 제공한다. "스트라이크" 배스의 적합한 예는 미국 특허 제3,684,666호에 쇼우(Shaw)에 의하여 개시되었으며, 여기서 그 전체가 참조용으로 사용되었다. 예시적인 실시예에서, 스트라이크 공정은, 4 amperes/decimeter의 전류 밀도에서 동작하는 NaOH를 첨가하여 약 11.6으로 pH가 조정되며, 시트르산의 약 96 grams/liter와, CuCO3Cu(OH)2의 20 grams/liter를 포함하는 알칼리 용액을 사용할 수도 있다. 또한 도 8a 내지 8b를 참조하면, Cu PVD 도전층을 갖는/갖지 않는 실제 도금된 비아의 단면의 광학 화상이 도시되어 있다. 샘플은, 비아의 Cu 배리어 계면을 웨이퍼에 노출하도록 갈라졌다. 좌측 도 8a의 화상은, 여기서 설명된 바와 같은 예시적인 실시예에 따라 Cu PVD 도전층의 첨가를 포함하는 우측 도 8b에 대하여, TiN 배리어만에의 유사한 공정을 도시한다. 도시된 바와 같이, 도금된 Cu는 도 8a의 비아 바닥으로의 모든 경로에 도달하지 못한다. 테이프 풀 절차를 사용하는 부착성 테스트는, 도 8a의 샘플이 쉽게 벗겨질 수 있는 반면, 도 8b의 샘플은 이러한 문제점을 갖지 않는다는 것을 알려준다.
개시된 실시예는, 종래 기술, 예컨대 미국 특허 제7,115,196호 시드층 강화 방법 및 장치에 비하여 중요한 이점을 제공하며, 이는, 본 실시예가 경제적인 제조 공정을 용이하게 하는 와이드 공정 동작 윈도우를 제공하기 때문이다. 또한, 도 6을 참조하면, 미국 특허 제7,115,196호에 개시된 것과 유사한 멀티존 애노드 전기 도금 구성을 사용하는 종래 방식으로 고저항 기판 상에 바로 도금된 구리막의 두께 프로파일을 도시하고 있다. 애노드 존 제어없이 달성된 것보다 두께 균일성이 양호하지만, 또한 핵형성과 구리막의 후속 부착에서의 변동을 나타내는 금속 두께 변동이 있다. 이미 주목된 바와 같이, 도 7은, 부착성에 대하여 테스트하기 위한 테이프 풀 테스트를 행한 후의 배리어 상에 바로 통상적으로 도금된 Cu 웨이퍼를 도시한다. 도시된 바와 같이, 애노드 존 제어를 채용하는 종래 시스템에서, 일정하고 균일한 부착성 도금은 달성하기 어려워, 적합한 부착성을 제공한 조건 하에서 중심 또는 에지 영역 중 하나가 증착된다(도시된 바와 같이 기판의 다른 부분은 낮은 부착성 조건으로 증착되었다). 예시적인 실시예는, 관통 실리콘 비아 자체의 기하 구조의 규모에 대하여 배리어 상의 구리의 부착성 및 핵형성의 요구되는 제어를 제한함으로써, 이러한 문제점을 회피한다. 다시 말하면, 개시된 실시예는, 통상적인 실리콘 기판의 300 nm 표면에 걸친 전위를 제어하는 것에서부터, 0.1 mm 깊이의 마이크로스케일 피쳐의 깊이에 걸친 전위를 제어하는 것까지 문제점을 저감하여, 수 자리수만큼의 문제점을 단순화시킨다.
하나의 마감층 또는 시드층(207)이 마이크로스케일 피쳐 내에 충분한 두께, 예컨대 약 200 옹스트롱 내지 500 옹스트롱의 최소 두께로 증착된 후, 기판은 전기 도금 배스의 종래 "바텀 업" 형태, 예컨대 Enthone Incorporated에 의한 DVF200 로 이송될 수도 있다(도 4의 블록 405). 구리가 당업자에게 공지된 방법에 의하여 마이크로스케일 피쳐에 전기 화학적으로 충전된다. 예시적인 실시예에서, 작업편은, 시드층 증착과 후속 충전 증착 사이에 어닐링되지 않을 수도 있고, 이것은 유리하게도, 본 개시된 실시예는, PVD 적용된 도전층의 공지된 부착 특성으로 인하여, 기판의 편평한 표면 상의 시드와 배리어 간에 신뢰성있는 부착성을 보증하기 때문이다. TSV 내의 표면 상의 시드층과 배리어 간의 부착성은, 예컨대 TSV 충전 후 어닐링 동안 향상될 수도 있다. 기판 팽창에 대한 마이크로스케일 피쳐 구멍 내의 구리의 열 팽창에 의하여 계면에 걸쳐 생성된 압축 응력은, 마이크로스트라이크 적용된 구리와 배리어 재료 간의 부착성을 향상시키도록 작용한다(예컨대, 기판은 18 ppm/C인 구리의 열 팽창 계수와 비교하여, 약 4 ppm/C의 열 팽창 계수를 갖는 실리콘일 수도 있다).
예시적인 실시예(들)에서, 스트라이크 배스 동안 마이크로스케일 피쳐 내의 시드층 증착의 부착성과 그레인 구조는, 증착 전위를 펄스 단위로 인가함으로써 영향을 받을 수도 있다. 구체적으로는, 플러스 전압이 10 밀리초 내지 100 밀리초 동안 기판 또는 캐소드에 인가되고, 이후 20 밀리초 내지 1000 밀리초 동안 전압이 인가되지 않는 오프 기간이 따른다. 예컨대, 오프/온 기간비는 약 2:10일 수도 있고, 보다 구체적으로는, 1:4의 오프/온 기간비가 사용될 수도 있다. 예시적인 실시예(들)에서, 연속적인 Cu 층이 비아의 바닥으로의 모든 경로에 형성되면, 전류는 Cu 층의 그레인 구조를 최적화하기 위하여 감소되어, 다음 단계에서 전착된 Cu 충전 재료의 미세한 그레인 구조의 성장을 지원한다.
일 실시예에서, 작업편의 실질적으로 편평한 표면안으로 제작된 마이크로스케일 구멍 피쳐의 내부 표면을 코팅하는 방법을 제공한다. 본 방법은, 작업편의 편평한 표면 및 마이스로스케일 구멍 피쳐의 내부 표면 모두에 따라 실질적으로 연속적이고 균일한 배리어 금속 코팅을 작업편에 제공하는 단계로서, 상기 배리어 금속 코팅은 실질적으로 표면 반응 제한 공정에 의하여 도포되는 것인 상기 단계와, 작업편의 편평한 표면 상에, 배리어 금속 코팅에 고정되며 작업편 전체에 걸쳐 위치된 마이크로스케일 피쳐에 실질적으로 균일한 전기적 도전성 성능을 제공하도록 배치된 두꺼운 금속층의 코팅을 작업편에 제공하는 단계; 작업편의 주위에서 전기적으로 도전성 코팅으로의 전기적 접촉 경로를 제공하는 단계; 화학적 배스에 작업편을 침지시켜, 상기 화학적 배스가 마이크로스케일 구멍 피쳐의 내부 표면에 완전히 접촉하도록 하는 단계로서, 상기 화학적 배스는 전착에 적합한 금속 이온을 포함하는 것인 상기 단계; 및 하나의 전착 단계에서 미리 결정된 마감 코팅을 형성하는 마이크로스케일 구멍 피쳐의 내부 표면을 포함하는 작업편의 모든 표면에 금속 이온의 전착을 행하도록 작업편의 주위에 전위를 인가하는 단계를 포함한다. 다른 실시예에서, 작업편에 마이크로스케일 구멍 구조를 제작하기 위한 반도체 작업편 처리 장치가 설명된다. 작업편은, 작업편의 마이크로스케일 구멍 구조의 편평한 표면과 내부 표면에 도포된 배리어막을 갖고, 배리어막 위에 배치되고 이 배리어막에 고정된 금속층을 갖는다. 본 장치는 작업편을 위한 처리 챔버를 정의하는 하우징을 갖는다. 본 챔버는, 유체를, 작업편의 각 마이크로스케일 구멍 구조의 편평한 표면 및 내부 표면과 처리 유체 간에 금속 표면 계면으로 형성하는, 처리 유체로 작업편을 프리웨팅하도록 구성된다. 애노드는 작업편의 전기 도금을 위한 챔버 내에 배치되고, 이 애노드는, 작업편에 걸쳐 실질적으로 균일한 전기 도금 과전압이 작업편과 애노드 사이에 발생되어, 작업편의 각 마이크로스케일 구멍 구조의 편평한 표면 및 내부 표면 상에 금속의 전착을 달성하여, 각 마이크로스케일 구멍 구조의 내부 표면이 하나의 코팅층인 마감 코팅을 갖도록, 배치된다.
상기 설명은 본 발명을 설명하는 것만으로 이해되어야 한다. 본 발명으로부터 벗어나지 않고 당업자에 의하여 다양한 대체물 및 변형물이 고안될 수 있다. 따라서, 본 발명은 첨부된 청구항의 범위 내에 있는 이러한 모든 대체물, 변형물 및 변화물을 포함하고자 한다.

Claims (22)

  1. 작업편의 실질적으로 편평한 표면안으로 제작된 마이크로스케일(microscale) 구멍 피쳐의 내부 표면을 코팅하는 방법으로서,
    작업편의 편평한 표면 및 마이크로스케일 구멍 피쳐의 내부 표면 모두에 따라 실질적으로 연속적이고 균일한 배리어 금속 코팅을 작업편에 제공하는 단계로서, 상기 배리어 금속 코팅은 실질적으로 표면 반응 제한 공정에 의하여 도포되는 것인 상기 배리어 금속 코팅을 작업편에 제공하는 단계;
    작업편의 편평한 표면 상에, 배리어 금속 코팅에 고정되며 작업편 전체에 걸쳐 위치된 마이크로스케일 피쳐에 실질적으로 균일한 전기적 도전성 능력을 제공하도록 배치된 두꺼운 금속층의 코팅을 작업편에 제공하는 단계;
    작업편의 주위에서 전기적 도전성 코팅으로의 전기적 접촉 경로를 제공하는 단계;
    전착(electrodeposition)에 적합한 금속 이온을 포함하는 화학적 배스에 작업편을 침지시켜, 상기 화학적 배스가 마이크로스케일 구멍 피쳐의 내부 표면에 완전히 접촉하도록 하는 단계; 및
    하나의 전착 단계에서 미리 결정된 마감 코팅을 형성하는 마이크로스케일 구멍 피쳐의 내부 표면을 포함하는 작업편의 모든 표면에 금속 이온의 전착을 행하도록 작업편의 주위에 전위를 인가하는 단계
    를 포함하는 마이크로스케일 구멍 피쳐의 내부 표면 코팅 방법.
  2. 제 1 항에 있어서, 상기 전기적 도전성 코팅은, 플라즈마 기상 증착(plasma vapor deposition, PVD)에 의하여 도포되는 것인 마이크로스케일 구멍 피쳐의 내부 표면 코팅 방법.
  3. 제 1 항에 있어서, 상기 전기적 도전성 코팅은, 마이크로스케일 피쳐의 내부 표면을 뚜렷하게 코팅하지 않는 것인 마이크로스케일 구멍 피쳐의 내부 표면 코팅 방법.
  4. 제 1 항에 있어서, 상기 전기적 도전성 코팅은, 두께가 약 2000 옹스트롱 내지 5000 옹스트롱의 구리층인 것인 마이크로스케일 구멍 피쳐의 내부 표면 코팅 방법.
  5. 제 1 항에 있어서, 상기 전기적 도전성 코팅은, 약 5000 옹스트롱 두께의 구리층인 것인 마이크로스케일 구멍 피쳐의 내부 표면 코팅 방법.
  6. 제 1 항에 있어서, 상기 전기적 도전성 코팅은, 약 3000 옹스트롱 두께의 구리층인 것인 마이크로스케일 구멍 피쳐의 내부 표면 코팅 방법.
  7. 제 1 항에 있어서, 상기 배리어 금속 코팅은, 약 500 옹스트롱 내지 2000 옹스트롱 두께의 티타늄 또는 티타늄-텅스텐 부착층인 것인 마이크로스케일 구멍 피쳐의 내부 표면 코팅 방법.
  8. 제 1 항에 있어서, 상기 배리어 금속 코팅은, 약 1000 옹스트롱 두께의 티타늄 또는 티타늄-텅스텐 부착층인 것인 마이크로스케일 구멍 피쳐의 내부 표면 코팅 방법.
  9. 제 1 항에 있어서, 상기 마이크로스케일 구멍 피쳐는, 깊이가 약 10 미크론 내지 250 미크론이며, 폭(across) 약 1 미크론 내지 20 미크론의 구멍인 것인 마이크로스케일 구멍 피쳐의 내부 표면 코팅 방법.
  10. 제 1 항에 있어서, 상기 마이크로스케일 구멍 피쳐는, 깊이가 약 50 미크론이며, 직경이 약 5 미크론인 실질적으로 원형인 구멍인 것인 마이크로스케일 구멍 피쳐의 내부 표면 코팅 방법.
  11. 제 1 항에 있어서, 상기 마이크로스케일 구멍 피쳐는, 깊이가 약 10 미크론 내지 250 미크론이며, 폭(across) 약 1 미크론 내지 20 미크론의 비원형 구멍인 것인 마이크로스케일 구멍 피쳐의 내부 표면 코팅 방법.
  12. 제 1 항에 있어서, 상기 배리어 금속 코팅은, 티타늄 질화물, 탄탈 질화물, 텅스텐, 니켈, 티타늄, 탄탈, 또는 이들 금속의 조합인 것인 마이크로스케일 구멍 피쳐의 내부 표면 코팅 방법.
  13. 제 1 항에 있어서, 상기 배리어 금속 코팅은, 기상 공정으로 증착되는 것인 마이크로스케일 구멍 피쳐의 내부 표면 코팅 방법.
  14. 제 1 항에 있어서, 상기 배리어 금속 코팅은, 습식 화학적 공정으로 증착되는 것인 마이크로스케일 구멍 피쳐의 내부 표면 코팅 방법.
  15. 제 1 항에 있어서, 증착을 위한 전위의 인가는 시간 주기적이며, 약 50 밀리초 동안 전위를 인가하고, 약 100 밀리초 동안 전위를 인가하지 않는 것인 마이크로스케일 구멍 피쳐의 내부 표면 코팅 방법.
  16. 작업편에 마이크로스케일 구멍 구조를 제작하기 위한 반도체 작업편 처리 장치로서, 상기 작업편은, 작업편의 마이크로스케일 구멍 구조의 내부 표면과 편평한 표면에 도포된 배리어막을 갖고, 배리어막 위에 배치되고 이 배리어막에 고정된 금속층을 갖고, 상기 장치는,
    작업편을 위한 처리 챔버를 정의하는 하우징으로서, 상기 챔버는, 상기 작업편을 처리 유체로 프리웨팅(prewetting)하여, 작업편의 각 마이크로스케일 구멍 구조의 내부 표면 및 편평한 표면과 처리 유체 간의 금속 표면 계면에 유체를 형성하도록 구성되는 것인 상기 하우징;
    상기 작업편의 전기 도금을 위한 챔버 내에 배치된 애노드로서, 상기 애노드는, 작업편에 걸쳐 실질적으로 균일한 전기 도금 과전압이 작업편과 애노드 사이에 발생되어, 작업편의 각 마이크로스케일 구멍 구조의 편평한 표면 및 내부 표면 상에 전착 유체로부터 금속의 전착을 달성하여, 각 마이크로스케일 구멍 구조의 내부 표면이 하나의 코팅층인 마감 코팅을 갖도록, 배치되는 것인 상기 애노드
    를 포함하는 반도체 작업편 처리 장치.
  17. 제 16 항에 있어서, 상기 배리어막은, 티타늄 질화물, 탄탈 질화물, 텅스텐, 니켈, 티타늄, 탄탈, 또는 이들 금속의 조합인 것인 반도체 작업편 처리 장치.
  18. 제 16 항에 있어서, 상기 금속층은 물리적 기상 증착에 의하여 작업편 상에 형성된 두꺼운 금속층인 것인 반도체 작업편 처리 장치.
  19. 제 16 항에 있어서, 상기 프리웨팅은 진공 프리웨팅인 것인 반도체 작업편 처리 장치.
  20. 제 16 항에 있어서, 상기 전착 유체는 구리 전기 도금액을 포함하는 것인 반도체 작업편 처리 장치.
  21. 제 16 항에 있어서, 상기 작업편을 에너자이징(energizing)하기 위하여 챔버내에 상기 작업편에 연결 가능한 에너지원을 더 포함하고, 상기 에너지원에 연결되고, 상기 작업편과 상기 애노드 사이에 실질적으로 균일한 과전압을 생성하기 위한 제어기를 더 포함하는 반도체 작업편 처리 장치.
  22. 제 16 항에 있어서, 상기 애노드는 상기 챔버에 유지된 상기 작업편에 실질적으로 평행한 것인 반도체 작업편 처리 장치.
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