KR20130087936A - 메모리 장치, 메모리 시스템 및 이의 프로그램 방법 - Google Patents

메모리 장치, 메모리 시스템 및 이의 프로그램 방법 Download PDF

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KR20130087936A
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삼성전자주식회사
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Abstract

메모리 장치, 메모리 시스템 및 이의 프로그램 방법이 개시된다. 본 발명의 실시예에 따른 메모리 시스템은, 제1 타입 데이터에 대해 제1 타입 오프셋 정보를 설정하고, 제2 타입 데이터에 제2 타입 오프셋 정보를 설정하는 메모리 컨트롤러; 및 상기 제1 타입 오프셋 정보를 수신하여 제1 속도로 리드(read) 되는 제1 타입 페이지에 상기 제1 타입 데이터를 프로그램 하고, 상기 제2 타입 오프셋 정보를 수신하여 제2 속도로 리드 되는 제2 타입 페이지에 상기 제2 타입 데이터를 프로그램 하는 메모리 장치를 구비한다.

Description

메모리 장치, 메모리 시스템 및 이의 프로그램 방법 {Memory device, memory system and program method of the same}
본 발명은 메모리 장치, 메모리 시스템 및 이의 프로그램 방법에 관한 것으로, 특히 장치 또는 시스템의 성능을 향상시킬 수 있는 메모리 장치, 메모리 시스템 및 이의 프로그램 방법에 관한 것이다.
메모리 장치의 소형화 및 고집적화에 따라, 메모리 장치로부터의 데이터 리드 속도가 메모리 장치 또는 메모리 시스템의 성능에 많은 영향을 끼친다.
본 발명이 이루고자 하는 기술적 과제는 장치 또는 시스템의 성능을 향상시킬 수 있는 메모리 장치, 메모리 시스템 및 이의 프로그램 방법을 제공하는 것에 있다.
본 발명의 실시예에 따른 메모리 장치는 메모리 시스템은, 제1 타입 데이터에 대해 제1 타입 오프셋 정보를 설정하고, 제2 타입 데이터에 제2 타입 오프셋 정보를 설정하는 메모리 컨트롤러; 및 상기 제1 타입 오프셋 정보를 수신하여 제1 속도로 리드(read) 되는 제1 타입 페이지에 상기 제1 타입 데이터를 프로그램 하고, 상기 제2 타입 오프셋 정보를 수신하여 제2 속도로 리드 되는 제2 타입 페이지에 상기 제2 타입 데이터를 프로그램 하는 메모리 장치를 구비한다.
상기 제1 타입 데이터는 상기 메모리 장치로의 액세스가 빈번한 데이터일 수 있다.
상기 제1 속도는 상기 제2 속도보다 빠를 수 있다.
상기 제1 타입 페이지를 리드 하기 위한 리드 횟수가, 상기 제2 타입 페이지를 리드 하기 위한 리드 횟수보다 적을 수 있다.
상기 메모리 장치는 다수의 블록들을 포함하고, 상기 제1 타입 페이지 및 상기 제2 타입 페이지는 상기 다수의 블록들 중 서로 다른 블록에 포함될 수 있다.
상기 메모리 장치는 다수의 블록들을 포함하고, 상기 제1 타입 페이지 및 상기 제2 타입 페이지는 상기 다수의 블록들 중 동일한 블록에 포함될 수 있다.
상기 메모리 컨트롤러는 요청되는 데이터의 액세스 빈도를 카운트하는 카운터를 포함하고, 상기 카운터의 카운팅 결과에 따라 상기 데이터를 상기 제1 타입 데이터 및 상기 제2 타입 데이터로 분류할 수 있다.
상기 메모리 장치는 멀티-레벨 셀 낸드 플래시 메모리일 수 있다.
상기 제1 타입 페이지는 한 비트의 데이터가 프로그램 되는 페이지이고, 상기 제2 타입 페이지는 적어도 2 비트의 데이터가 프로그램 되는 페이지일 수 있다.
상기 메모리 시스템은 솔리드 스테이트 드라이브(SSD: Solid State Drive)일 수 있다.
본 발명의 실시예에 따른 멀티-레벨 셀 낸드 플래시 메모리 장치의 프로그램 방법은, 제1 타입 오프셋 정보를 수신하여, 제1 타입 데이터를, 제1 속도로 리드(read) 되는 제1 타입 페이지에 프로그램 하는 단계; 및 제2 타입 오프셋 정보를 수신하여, 제2 타입 데이터를, 제2 속도로 리드 되는 제2 타입 페이지에 프로그램 하는 단계를 구비한다.
상기 낸드 플래시 메모리 장치는 솔리드 스테이트 드라이브(SSD: Solid State Drive)에 포함되고, 상기 제1 타입 오프셋 정보 및 상기 제2 타입 오프셋 정보는, 상기 솔리드 스테이트 드라이브에 포함되는 메모리 컨트롤러로부터 전송될 수 있다.
본 발명의 실시예에 따른 메모리 장치, 메모리 시스템 및 이의 프로그램 방법에 의하면, 데이터의 속성으로 분류된 제1 타입 데이터 및 제2 타입 데이터를, 상기와 같은 상이한 속성의 페이지 중 대응되는 페이지에 프로그램 함으로써, 메모리 장치 또는 메모리 시스템의 전체적인 성능을 향상시키고, 지연(latency)를 줄일 수 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 2는 도 1의 메모리 컨트롤러의 예를 나타내는 도면이다.
도 3은 도 2의 펌웨어(firmware)를 개념적으로 나타내는 도면이다.
도 4는 도 1의 메모리 장치에 포함되는 메모리 셀 어레이의 구조의 예를 나타내는 도면이다.
도 5는 도 4의 블록의 예를 나타내는 도면이다.
도 6은 도 1의 메모리 장치의 종류에 따른 프로그램 상태를 나타내는 도면이다.
도 7은 도 1의 메모리 장치의 워드라인과 페이지와의 관계의 예를 나타내는 표이다.
도 8 및 도 9는 각각, 본 발명의 실시예에 따른 메모리 장치에서의 프로그램 동작을 설명하기 위한 구조 및 방법을 나타내는 도면이다.
도 10은 도 1 또는 도 8의 메모리 장치에서 데이터가 프로그램 되는 예를 나타내는 도면이다.
도 11은 도 1의 메모리 장치에서 데이터의 속성에 따라 서로 다른 블록에 프로그램 되는 예를 나타내는 도면이다.
도 12 및 도 13은 도 1 또는 도 8의 메모리 장치에서 데이터가 프로그램 되는 다른 예를 나타내는 도면이다.
도 14는 도 1의 메모리 컨트롤러가 데이터를 속성에 따라 분류할 수 있기 위한 구조의 예를 나타내는 도면이다.
도 15는 본 발명의 실시예에 따른 컴퓨터 장치를 나타내는 도면이다.
도 16은 본 발명의 실시예에 따른 서버 시스템 및 네트워크 시스템을 나타내는 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 “포함한다(comprise)” 및/또는 “포함하는(comprising)”은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다. 본 명세서에서 사용된 바와 같이, 용어 “및/또는”은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역 및/또는 부위들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부위들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열의 의미하지 않으며, 하나의 부재, 영역 또는 부위를 다른 부재, 영역 또는 부위와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역 또는 부위는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역 또는 부위를 지칭할 수 있다.
이하, 본 발명의 실시예들은 본 발명의 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(MSYS)은, 메모리 컨트롤러(Ctrl) 및 메모리 장치(MEM)를 구비한다. 메모리 컨트롤러(Ctrl)는 제1 타입 데이터(HDTA)에 대해 제1 타입 오프셋 정보(OFS1t)를 설정하고, 제2 타입 데이터(CDTA)에 대해 제2 타입 오프셋 정보(OFS2t)를 설정한다.
제1 타입 데이터(HDTA)는 메모리 장치(MEM)로의 액세스가 빈번한 데이터일 수 있다. 상기의 의미에 따라, 제1 타입 데이터(HDTA) 및 제2 타입 데이터(CDTA)는 각각 핫 데이터(hot data) 및 콜드 데이터(cold data)라 명명될 수 있다.
예를 들어, 제1 타입 데이터(HDTA)는 메모리 장치(MEM)에 대한 메타 데이터(meta data)일 수 있다. 제2 타입 데이터(CDTA)는 제1 타입 데이터(HDTA)에 비해 상대적으로 액세스가 빈번하지 아니한 데이터일 수 있다. 예를 들어, 제2 타입 데이터(CDTA)는 유저 데이터(user data)일 수 있다. 다만, 본 발명의 실시예에 따른 제1 타입 데이터(HDTA) 및 제2 타입 데이터(CDTA)가 각각 메타 데이터 및 유저 데이터로 한정되는 것은 아니다. 또한, 액세스 빈도와 무관하게, 본 발명의 실시예에 따른 제1 타입 데이터(HDTA)는 상대적으로 빠른 리드 시간 또는 빠른 프로그램 시간이 요구되는 데이터이고, 제2 타입 데이터(CDTA)는 상대적으로 빠른 리드 시간 또는 빠른 프로그램 시간이 요구되지 아니하는 데이터 일 수 있다. 제1 타입 오프셋 정보(OFS1t) 및 제2 타입 오프셋 정보(OFS2t)는 각각, 후술되는 바와 같이, 메모리 장치(MEM)에 데이터가 프로그램 되는 영역의 속성에 대한 정보를 포함한다. 이에 대한 자세한 설명은 후술된다.
계속해서 도 1을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(MSYS)은 솔리드 스테이트 드라이브(SSD: Solid State Drive)일 수 있다. 이 경우, 메모리 컨트롤러(Ctrl)는 도 2와 같은 구조를 포함할 수 있다. 다만, 본 발명의 실시예에 따른 메모리 시스템(MSYS)은 솔리드 스테이트 드라이브(SSD)에 한정되는 것은 아니고, SD(Secure Digital) 카드 및 eMMC(embedded MultiMedia Card) 등일 수 있다.
도 2는 도 1의 메모리 컨트롤러의 예를 나타내는 도면이다.
도 2를 참조하면, 본 발명의 실시예에 따른 메모리 컨트롤러(Ctrl)는 호스트 인터페이스부(213), 메모리 인터페이스부(215), SRAM(212), 버퍼부(214) 및 프로세서(211)가 버스(216)로 연결될 수 있다. 호스트 인터페이스부(213)는 외부의 호스트 장치(HOST)와의 인터페이스를 제공한다.
예를 들어, 호스트 인터페이스부(213)는 SATA 또는 SAS 프로토콜의 인터페이스를 제공할 수 있다. 다만, 이에 한정되는 것은 아니다. 호스트 인터페이스부(213)는 SATA 또는 SAS 프로토콜 이외에, USB(Universal Serial Bus), MMC(Man Machine Communication), <= 프로토콜 이름 확인했는데 맞습니다. PCI-E(Peripheral Component Interconnect-Express), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Device Interface), 그리고 IDE(Intelligent Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜로, 호스트 장치(HOST)와의 인터페이스를 제공할 수 있다.
메모리 인터페이스부(215)는 호스트 장치(HOST)로부터 요청된 데이터를 프로그램 하거나 리드 하기 위해, 메모리 장치(MEM)와의 인터페이스를 제공할 수 있다. 예를 들어, 호스트 장치(HOST)로부터 전송되는 논리 블록 어드레스(Logical Block Address)가, 플래시 메모리인 메모리 장치(MEM)의 페이지에 대한 물리 어드레스로 변환된 결과를, 메모리 장치(MEM)에 제공할 수 있다.
이러한 호스트 장치(HOST)와 메모리 장치(MEM) 사이의 동작은 프로세서(211)의 제어에 의해, SRAM에 포함된 펌웨어(firmware)에 의해 수행될 수 있다. 예를 들어, 본 발명의 실시예에 따른 펌웨어는 도 3과 같이, 호스트 인터페이스 레이어(HIL)와 플래시 변환 레이어(FTL)를 포함할 수 있다. 호스트 인터페이스 레이어(HIL)는 호스트 장치(HOST)로부터 수신되는 명령을 처리한다. 플래시 변환 레이어(FTL)는 호스트 인터페이스 레이어(HIL)에서 처리된 명령에 따라, 호스트 장치(HOST)로부터 수신된 어드레스와 메모리 장치(MEM)의 물리적 어드레스를 맵핑하기 위한 제어 내지 리소스 할당을 수행할 수 있다. 상기와 같은 맵핑 동작 등에 요구되는 데이터의 버퍼링을 수행하는 버퍼부(214)는 DRAM으로 구현될 수 있다.
본 발명의 실시예에 따른 메모리 시스템(MSYS)의 메모리 장치(MEM)는 도 4에 도시되는 구조의 메모리 셀 어레이(MA)를 포함할 수 있다. 메모리 셀 어레이(MA)는 a(a는 2 이상의 정수)개의 블록들(BLK0~BLKa-1)을 구비하고, 각 블록들(BLK0~BLKa-1)은 b(b는 2 이상의 정수)개의 페이지들(PAG0~PAGb-1)을 구비하며, 각 페이지들(PAG0~PAGb-1)은 c(c는 2 이상의 정수)개의 섹터들(SEC0~SECc-1)을 포함할 수 있다. 도 4에서는 도시의 편의를 위해, 블록 BLK0에 대하여만 페이지들(PAG0~PAGb-1) 및 섹터들(SEC0~SECc-1)을 도시하였으나, 다른 블록들(BLK1~BLKa-1)도 블록 BLK0와 동일한 구조를 가질 수 있다.
그리고, 본 발명의 실시예에 따른 메모리 셀 어레이(MA)가 전술한 바와 같이 낸드 플래시(NAND flash) 메모리의 메모리 셀 어레이인 경우, 도 4의 블록들(BLK0~BLKa-1)은 각각, 도 5와 같은 예로 구비될 수 있다. 도 5를 참조하면, 각 블록들(BLK0~BLKa-1)은 비트 라인(BL0~BLd-1) 방향으로, e개의 메모리 셀(MCEL)들이 직렬로 연결되는 d(d는 2 이상의 정수)개의 스트링(STR)들로 구비될 수 있다. 각 스트링(STR)은 또한, 각각 직렬로 연결되는 메모리 셀(MCEL)들의 양 끝에 연결되는, 드레인(drain) 선택 트랜지스터(Str1) 및 소스(source) 선택 트랜지스터(Str2)를 포함할 수 있다.
도 5와 같은 구조를 갖는 낸드 플래시 메모리 장치는 블록 단위로 이레이즈가 수행되고, 각 워드 라인(WL0~WLe-1)에 대응되는 페이지단위로 프로그램을 수행한다. 도 1의 메모리 장치(MEM)는 이상에서 설명된 메모리 셀 어레이(MA)와 동일한 구조로 동일한 동작을 수행하는 복수개의 메모리 셀 어레이들이 구비될 수도 있다.
도 5의 각 워드라인에는 하나 또는 둘 이상의 페이지가 설정될 수 있다. 다시 말해, 각 워드라인에 하나 또는 둘 이상의 페이지가 프로그램 될 수 있다. 예를 들어, 본 발명의 실시예에 따른 메모리 장치(MEM)가 도 6의 (a)와 같이 각각의 메모리 셀에 대해 하나의 비트를 프로그램 할 수 있는 싱글-레벨 셀(SLC: Single-Level Cell) 낸드 플래시 메모리 장치인 경우, 각 워드라인마다 하나의 페이지가 설정될 수 있다. 또는 본 발명의 실시예에 따른 메모리 장치(MEM)가 도 6의 (b) 또는 도 6의 (c)와 같이 각각의 메모리 셀에 대해 두 개 이상의 비트들을 프로그램 할 수 있는 멀티-레벨 셀(MLC: Multi-Level Cell) 낸드 플래시 메모리 장치인 경우, 각 워드라인마다 두 개 이상의 페이지가 설정될 수 있다. 다만, 멀티-레벨 셀 낸드 플래시 메모리의 경우, 도 4와 같이 메모리 셀 어레이(MA)에 포함되는 다수의 블록들 중 적어도 하나의 블록을 싱글-레벨 셀(SLC) 블록으로 설정할 수는 있다.
도 7은 본 발명의 실시예에 따른 메모리 장치의 각 워드라인에 대한 페이지 설정의 예를 나타내는 표이다.
도 1, 도 5 및 도 7을 참조하면, 본 발명의 실시예에 따른 메모리 장치(MEM)는 2 비트 멀티-레벨 셀 낸드 플래시 장치일 수 있다. 이 경우, 본 발명의 실시예에 따른 메모리 장치(MEM)의 워드라인 0(WL0)에 대해 페이지 a(PAGa)와 페이지 a'(PAGa')가 설정(공유)되고, 워드라인 1(WL1)에 대해 페이지 b(PAGb)와 페이지 b'(PAGb')가 설정(공유)되며, 워드라인 2(WL2)에 대해 페이지 c(PAGc)와 페이지 c'(PAGc')가 설정(공유)될 수 있다.
도 7의 예에서, a, b 및 c는 연속하거나 연속하지 아니하는 0 또는 자연수일 수 있다. 예를 들어, a는 0, b는 1, c는 2일 수 있다. 또한, 도 7의 예에서, a, b 및 c는 서로 배수 관계로 설정될 수 있다. 예를 들어, a는 1, b는 3, c는 6일 수 있다. 또는, 도 7의 예에서, a', b' 및 c'는 각각, a, b 및 c에 연속하거나 연속하지 아니할 수 있으며, a, b 및 c와 배수 관계로 설정될 수 있다. 예를 들어, a가 1일 때 a'는 2이거나, a가 1이고 b가 3일 때 a'는 2이고 b는 6일 수 있다. 워드라인 e-1(WLe-1)까지 같은 방식으로 페이지 d(PAGd)와 페이지 d'(PAGd')가 설정될 수 있다.
도 7과 같이, 2 비트 멀티-레벨 셀 낸드 플래시 장치에서 각 워드라인에 대해 두 개의 페이지가 설정되는 경우, 동일한 워드라인을 공유하는 두 개의 페이지에 대한 리드 속도는 상이할 수 있다. 동일한 워드라인을 공유하는 두 개의 페이지에 대한 리드 속도의 차이는, 각 페이지를 리드 하기 위해 요구되는 리드 횟수의 차이에 기인할 수 있다.
예를 들어, 2 비트 멀티-레벨 셀 낸드 플래시 장치에서 각 워드라인은, 도 6의 (b)의 프로그램 상태 P1 및 프로그램 상태 P2 사이의 전압 레벨을 갖는 리드 전압으로 리드 되는 LSB(Least Significant Bit) 페이지와, 도 6의 (b)의 이레이즈 상태 E 및 프로그램 상태 P1 사이의 전압 레벨을 갖는 리드 전압 및 프로그램 상태 P2 및 프로그램 상태 P3 사이의 전압 레벨을 갖는 리드 전압으로 리드 되는 MSB(Most Significant Bit) 페이지가 공유될 수 있다.
예를 들어, 도 7의 워드라인 0(WLO)은 LSB 페이지(PAGa) 및 MSB 페이지(PAGa')에 의해 공유되고, 워드라인 1(WL1)은 LSB 페이지(PAGb) 및 MSB 페이지(PAGb')에 의해 공유되며, 워드라인 2(WL2)은 LSB 페이지(PAGc) 및 MSB 페이지(PAGc')에 의해 공유될 수 있다. 마찬가지로, 워드라인 e-1(WLe-1)은 LSB 페이지(PAGd) 및 MSB 페이지(PAGd')에 의해 공유될 수 있다.
상기 예에서, LSB 페이지를 리드 함에 있어 하나의 리드 전압만이 요구되는 반면, MSB 페이지를 리드 하기 위해서는 두 개의 리드 전압들이 요구된다. 이 경우, LSB 페이지를 리드 하기 위해서는 단지 1회의 리드 동작만이 요구되는 반면, MSB 페이지를 리드 하기 위해서는 2회의 리드 동작이 요구된다. 이 경우, LSB 페이지 및 MSB 페이지를 리드 하는데 소요되는 리드 속도가 상이할 수 있다.
본 발명의 실시예에 따른 메모리 시스템은, 데이터의 속성으로 분류된 제1 타입 데이터 및 제2 타입 데이터를, 상기와 같은 상이한 속성의 페이지 중 대응되는 페이지에 프로그램 함으로써, 메모리 장치 또는 메모리 시스템의 전체적인 리드 성능을 향상시키고, 지연(latency)를 줄일 수 있다. 이를 위한 본 발명의 실시예에 따른 메모리 장치의 구조 및 동작에 대해 좀더 자세히 설명한다.
도 8 및 도 9는 각각, 본 발명의 실시예에 따른 메모리 장치의 구조 및 이의 프로그램 방법을 나타내는 도면이다.
도 8 및 도 9를 참조하면, 도 8의 메모리 장치(MEM)는 오프셋 정보(OFS_Inf)에 따라 데이터(DTA)를 메모리 셀 어레이(MA)의 대응되는 저장 영역으로 프로그램 되도록 제어하는 컨트롤 로직(CL)을 포함한다. 오프셋 정보(OFS_Inf)는 제1 타입 오프셋 정보(OFS1t) 및 제2 타입 오프셋 정보(OFS2t)를 포함할 수 있다. 데이터(DTA)는 제1 타입 데이터(HDTA) 및 제2 타입 데이터(CDTA)를 포함할 수 있다.
본 발명의 실시예에 따른 메모리 장치(MEM)는 도 1에서 설명된 메모리 장치(MEM)와 같이, 제1 타입 오프셋 정보(OFS1t)를 수신하여 제1 타입 데이터(HDTA)를 제1 타입 페이지(PAG1t)에 프로그램 하는 S920 단계 및 제2 타입 오프셋 정보(OFS2t)를 수신하여 제2 타입 데이터(CDTA)를 제2 타입 페이지(PAG2t)에 프로그램 하는 S940 단계로 프로그램을 수행한다. 도 8의 메모리 장치(MEM)가 도 1과 같이 메모리 시스템(MSYS) 또는 도 2와 같은 솔리드 스테이트 드라이브(SSD)에 포함된다면, 제1 타입 오프셋 정보(OFS1t) 및 제2 타입 오프셋 정보(OFS2t)는 메모리 컨트롤러(Ctrl)로부터 전송될 수 있다.
제1 타입 오프셋 정보(OFS1t)는 프로그램 하고자 하는 데이터가 프로그램 될 페이지가, 제1 속도로 리드되는 제1 타입 페이지(PAG1t)임을 나타낼 수 있다. 마찬가지로, 제2 타입 오프셋 정보(OFS2t)는 프로그램 하고자 하는 데이터가 프로그램 될 페이지가, 제2 속도로 리드되는 제2 타입 페이지(PAG2t)임을 나타낼 수 있다.
전술된 도 7의 예의 경우, 본 발명의 실시예에 따른 메모리 장치(MEM)는 도 10과 같이, 제1 타입 페이지(PAG1t)인 LSB 페이지에 제1 타입 데이터(HDTA)를 프로그램 하고, 제2 타입 페이지(PAG2t)인 MSB 페이지에 제2 타입 데이터(CDTA)를 프로그램 할 수 있다. <= 도 7의 예에서 제1 타입 페이지와 제2 타입 페이지의 예를 설명한 것으로, 이에 한정되는 것은 아닙니다. 속도 차이가 나는 페이지의 예를 들을 필요가 있어 수정하지 않았음을 참고하여 주시기 바랍니다. 도 10에서 제1 타입 페이지(PAG1t) 및 제2 타입 페이지(PAG2t)가 분리된 것으로 도시하고 있으나, 이는 단지 제1 타입 페이지(PAG1t) 및 제2 타입 페이지(PAG2t)를 구분하기 위함에 불과하다.
상기의 예의 경우, 제1 속도는 제2 속도보다 빠를 수 있다. 전술한 바와 같이, 제1 타입 페이지(PAG1t)와 제2 타입 페이지(PAG2t) 사이의 리드 속도의 차이는, 요구되는 리드 횟수에 관련될 수 있다. 예를 들어, 해당 페이지의 데이터를 리드 하기 위해 요구되는 리드 횟수가 상대적으로 적은 경우 해당 페이지에 대한 리드 속도는 상대적으로 빠를 수 있고, 리드 횟수가 상대적으로 많은 경우 해당 페이지에 대한 리드 속도는 상대적으로 느릴 수 있다. 예를 들어, 제1 타입 페이지(PAG1t)를 리드 하기 위한 리드 횟수가, 제2 타입 페이지(PAG2t)를 리드 하기 위한 리드 횟수보다 적어 제1 타입 페이지(PAG1t)를 리드 하는데 소요되는 시간이 짧을 수 있다. 따라서, 예를 들어, LSB 페이지를 리드 하는데 1회의 리드 동작만이 요구되는 반면, 2 비트 MLC에서 MSB 페이지를 리드 하는데 2회의 리드 동작이 요구되므로, LSB 페이지의 리드 속도가 MSB 페이지보다 빠를 수 있다.
이와 같은 본 발명의 실시예에 따른 메모리 장치에 의하면, 액세스 속도가 빈번한 데이터를 리드 속도가 빠른 페이지에 저장함으로써, 장치의 리드 성능 향상 및 그에 따른 장치의 전반적인 성능을 향상시킬 수 있다.
다시 도 8을 참조하면, 제1 타입 데이터(HDTA)가 프로그램 되는 제1 타입 페이지(PAG1t)와 제2 타입 데이터(CDTA)가 프로그램 되는 제2 타입 페이지(PAG2t)가 동일한 블록에 포함될 수 있다. 도 8은 제1 타입 데이터(HDTA) 및 제2 타입 데이터(CDTA)가 동일한 블록의 서로 다른 페이지에 프로그램 되는 예를 도시하였다. 그러나, 이에 한정되는 것은 아니다.
본 발명의 실시예에 따른 메모리 장치(MEM)는 도 11과 같이, 제1 타입 데이터(HDTA)는 메모리 셀 어레이(MA)에 포함되는 다수의 블록들(BLK0~BLKe-1) 중 임의의 블록(BLK0)에 프로그램 하고, 제2 타입 데이터(CDTA)는 다른 제1 타입 데이터(HDTA)가 프로그램 된 블록과 상이한 블록에 프로그램 할 수 있다. 도 11은 특히, 제1 타입 데이터(HDTA)를 싱글-레벨 셀 블록에 포함되는 제1 타입 페이지에 프로그램 하고, 제2 타입 데이터(CDTA)는 멀티-레벨 셀 블록들(BLK1~BLKa-1)에 프로그램 하는 예를 도시한다. 본 발명의 실시예에 따른 메모리 장치(MEM)는 도 11의 싱글-레벨 셀 블록의 개수 및 위치로 한정되는 것은 아니다.
이상에서는 2 비트 멀티-레벨 셀 플래시 메모리 장치의 예에 대하여 설명하였다. 다만, 이에 한정되는 것은 아니다. 본 발명의 실시예에 따른 메모리 장치(MEM)는 3 비트 이상의 멀티-레벨 셀 낸드 플래시 메모리 장치일 수도 있다.
본 발명의 실시예에 따른 메모리 장치(MEM)가 3 비트 이상의 멀티-레벨 셀 낸드 플래시 메모리 장치인 경우, 도 12에 도시되는 바와 같이, 각 워드라인마다 3개의 페이지가 공유될 수 있다. 예를 들어, 본 발명의 실시예에 따른 메모리 장치(MEM)의 워드라인 0(WL0)에 대해 페이지 a(PAGa), 페이지 a'(PAGa') 및 페이지 a"(PAGa")가 설정되고, 워드라인 1(WL1)에 대해 페이지 b(PAGb), 페이지 b'(PAGb') 및 페이지 b"(PAGb")가 설정되며, 워드라인 2(WL2)에 대해 페이지 c(PAGc), 페이지 c'(PAGc') 및 페이지 c"(PAGc")가 설정될 수 있다. 워드라인 e-1(WLe-1)까지 같은 방식으로 페이지 d(PAGd), 페이지 d(PAGd) 및 페이지 d(PAGd)가 설정될 수 있다.
3 비트 멀티-레벨 셀 플래시 메모리 장치의 경우, 각 워드라인에 공유되는 3개의 페이지는 각각, 도 6의 (c)의 프로그램 상태 P3 및 프로그램 상태 P4 사이의 전압 레벨을 갖는 리드 전압으로 리드 되는 LSB 페이지, 도 6의 (C)의 프로그램 상태 P1 및 프로그램 상태 P2 사이의 전압 레벨을 갖는 리드 전압 및 프로그램 상태 P5 및 프로그램 상태 P6 사이의 전압 레벨을 갖는 리드 전압으로 리드 되는 CSB 페이지, 도 6의 (C)의 프로그램 상태 P1 및 프로그램 상태 P2 사이의 전압 레벨을 갖는 리드 전압 및 프로그램 상태 P5 및 프로그램 상태 P6 사이의 전압 레벨을 갖는 리드 전압으로 리드 되는 MSB(Most Significant Bit) 페이지일 수 있다. 예를 들어, 도 12의 워드라인 0(WLO)은 LSB 페이지(PAGa), CSB 페이지(PAGa') 및 MSB 페이지(PAGa")에 의해 공유되고, 워드라인 1(WL1)은 LSB 페이지(PAGb), CSB 페이지(PAGb') 및 MSB 페이지(PAGb")에 의해 공유되며, 워드라인 2(WL2)은 LSB 페이지(PAGc), CSB 페이지(PAGc') 및 MSB 페이지(PAGc")에 의해 공유될 수 있다. 마찬가지로, 워드라인 e-1(WLe-1)은 LSB 페이지(PAGd), CSB 페이지(PAGd') 및 MSB 페이지(PAGd")에 의해 공유될 수 있다.
상기 예의 경우, 도 13에 도시되는 바와 같이, 메모리 장치(MEM)의 LSB 페이지가 제1 타입 페이지(PAG1t)이고, CSB 페이지 및 MSB 페이지가 제2 타입 페이지(PAG2t)일 수 있다.
도 14는 도 1의 메모리 컨트롤러가 데이터를 속성에 따라 분류할 수 있기 위한 구조의 예를 나타내는 도면이다. 다만, 각 프로그램 상태 및 페이지 설정은 낸드 플래시 메모리의 설계에 따라 달리 구현될 수 있다.
도 1 및 도 14를 참조하면, 도 1의 메모리 컨트롤러(Ctrl)는 예를 들어, 호스트(미도시)로부터 요청되는 데이터(DTA)의 액세스 빈도를 카운트하는 카운터(CNT)를 포함할 수 있다. 메모리 컨트롤러(Ctrl)는 데이터(DTA)의 속성을 나타내는 카운터(CNT)의 카운팅 결과(CNT_Inf)에 따라 데이터(DTA)를 제1 타입 페이지(PAG1t) 및 제2 타입 페이지(PAG2t) 중 어느 페이지에 할당할지를 나타내는 제1 타입 오프셋 정보(OFS1t) 및 제2 타입 오프셋 정보(OFS2t)를 생성하는 오프셋 설정부(OFU)를 더 포함할 수 있다.
도 15는 본 발명의 실시예에 따른 컴퓨터 시스템을 나타내는 도면이다.
도 15를 참조하면, 본 발명의 실시예에 따른 컴퓨터 시스템(CSYS)은 버스(BUS)에 전기적으로 연결된 프로세서(CPU), 사용자 인터페이스(UI) 및 메모리 시스템(MSYS)을 구비한다. 메모리 시스템(MSYS)은 도 1의 메모리 시스템(MSYS)일 수 있다. 그리고, 메모리 시스템(MSYS)에 포함되는 메모리 장치(MEM)는 도 1 또는 도 8의 메모리 장치(MEM)일 수 있다. 따라서, 본 발명의 실시예에 따른 컴퓨터 시스템(CSYS)에 의하면, 메모리 장치에 대한 데이터 리드 속도를 함으로써, 시스템의 성능을 향상시킬 수 있다.
본 발명의 실시예에 따른 컴퓨터 시스템(CSYS)는 파워 공급 장치(PS)를 더 구비할 수 있다. 또한, 본 발명의 실시예에 따른 컴퓨터 시스템(CSYS)은 프로세서(CPU)와 메모리 시스템(MSYS) 사이의 데이터 송수신을 위한 휘발성 메모리 장치(예를 들어, RAM)를 더 구비할 수 있다.
본 발명의 실시예에 따른 컴퓨터 시스템(CSYS)이 모바일 장치인 경우, 컴퓨터 시스템의 동작 전압을 공급하기 위한 배터리 및 베이스밴드 칩셋(baseband chipset)과 같은 모뎀이 추가적으로 제공될 수 있다. 또한, 본 발명의 실시예에 따른 컴퓨터 시스템(CSYS)에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명한 사항인 바, 더 자세한 설명은 생략한다.
도 16은 본 발명의 실시예에 따른 서버 시스템 및 네트워크 시스템을 나타내는 도면이다.
도 16을 참조하면, 본 발명의 실시예에 따른 네트워크 시스템(NSYS)은 네트워크를 통해 연결되는 서버 시스템(SV_SYS) 및 다수의 단말들(TEM1~TEMn)을 포함할 수 있다. 본 발명의 실시예에 따른 서버 시스템(SV_SYS)은 네트워크에 연결되는 다수의 단말들(TEM1~TEMn)로부터 수신되는 요청을 처리하는 서버(SERVER) 및 단말들(TEM1~TEMn)로부터 수신되는 요청에 대응되는 데이터를 저장하는 SSD를 포함하는 구비할 수 있다. 이때, 도 16의 SSD는 도 2의 메모리 컨트롤러(Ctrl)를 구비하는 도 1의 메모리 시스템(MSYS)일 수 있다. 따라서, 본 발명의 실시예에 따른 네트워크 시스템(NSYS) 및 서버 시스템(SV_SYS)에 의하면, SSD에 대한 데이터 리드의 속도를 향상시킴으로써, 시스템의 성능을 향상시킬 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
예를 들어, 이상에서는 제1 타입 페이지와 제2 타입 페이지가 리드 속도의 차이를 갖는 것에 근거한 본 발명의 실시예가 설명되었다. 그런데, 이상에서 설명한 리드 속도의 차이가 존재하는 경우, 제1 타입 페이지 및 제2 타입 페이지로의 프로그램 속도 또한, 리드 속도의 차이에 대응되는 차이를 가질 수 있다. 예를 들어, 도 6의 (b)와 같은 2 비트 멀티-레벨 셀 플래시 장치에서 MSB 페이지를 프로그램 하기 위해서는, LSB 페이지를 프로그램 하는 경우보다 요구되는 프로그램 횟수가 많다. 따라서, 리드 속도의 차이에 대응되어, LSB 페이지와 MSB 페이지 사이의 속도의 차이도 존재할 수 있다.
그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 제1 타입 데이터에 대해 제1 타입 오프셋 정보를 설정하고, 제2 타입 데이터에 제2 타입 오프셋 정보를 설정하는 메모리 컨트롤러; 및
    상기 제1 타입 오프셋 정보를 수신하여 제1 속도로 리드(read) 되는 제1 타입 페이지에 상기 제1 타입 데이터를 프로그램 하고, 상기 제2 타입 오프셋 정보를 수신하여 제2 속도로 리드 되는 제2 타입 페이지에 상기 제2 타입 데이터를 프로그램 하는 메모리 장치를 구비하는 것을 특징으로 하는 메모리 시스템.
  2. 제1 항에 있어서,
    상기 제1 타입 데이터는 상기 메모리 장치로의 액세스가 빈번한 데이터인 것을 특징으로 하는 메모리 시스템.
  3. 제1 항에 있어서,
    상기 제1 타입 데이터는 빠른 프로그램 시간 또는 빠른 리드 시간이 요구되는 데이터인 것을 특징으로 하는 메모리 시스템.
  4. 제1 항에 있어서,
    상기 제1 속도는 상기 제2 속도보다 빠른 것을 특징으로 하는 메모리 시스템.
  5. 제1 항에 있어서,
    상기 제1 타입 페이지를 리드 하기 위해 요구되는 리드 횟수가, 상기 제2 타입 페이지를 리드 하기 위해 요구되는 리드 횟수보다 적어, 상기 제1 타입 페이지를 리드 하는데 소요되는 시간이 상기 제2 타입 페이지를 리드 하는데 소요되는 시간보다 짧은 것을 특징으로 하는 메모리 시스템.
  6. 제1 항에 있어서,
    상기 메모리 장치는 다수의 블록들을 포함하고,
    상기 제1 타입 페이지 및 상기 제2 타입 페이지는 상기 다수의 블록들 중 서로 다른 블록에 포함되는 것을 특징으로 하는 메모리 시스템.
  7. 제1 항에 있어서,
    상기 메모리 장치는 다수의 블록들을 포함하고,
    상기 제1 타입 페이지 및 상기 제2 타입 페이지는 상기 다수의 블록들 중 동일한 블록에 포함되는 것을 특징으로 하는 메모리 시스템.
  8. 제1 항에 있어서,
    상기 메모리 컨트롤러는 요청되는 데이터의 액세스 빈도를 카운트하는 카운터를 포함하고,
    상기 카운터의 카운팅 결과에 따라 상기 데이터를 상기 제1 타입 데이터 및 상기 제2 타입 데이터로 분류하는 것을 특징으로 하는 메모리 시스템.
  9. 제1 항에 있어서,
    상기 메모리 장치는 멀티-레벨 셀 낸드 플래시 메모리이고,
    상기 메모리 시스템은 솔리드 스테이트 드라이브(SSD: Solid State Drive)인 것을 특징으로 하는 메모리 시스템.
  10. 제1 항에 있어서,
    상기 제1 속도 및 상기 제2 속도는 각각, 상기 제1 타입 페이지 및 상기 제2 타입 페이지에 대한 프로그램에 소요되는 시간과 대응되는 것을 특징으로 하는 메모리 시스템.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170111193A (ko) * 2016-03-25 2017-10-12 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102068519B1 (ko) * 2013-07-01 2020-01-21 삼성전자주식회사 저장 장치, 그것의 쓰기 방법 및 읽기 방법
US9824004B2 (en) 2013-10-04 2017-11-21 Micron Technology, Inc. Methods and apparatuses for requesting ready status information from a memory
US10108372B2 (en) 2014-01-27 2018-10-23 Micron Technology, Inc. Methods and apparatuses for executing a plurality of queued tasks in a memory
US9454310B2 (en) 2014-02-14 2016-09-27 Micron Technology, Inc. Command queuing
KR20210039185A (ko) * 2019-10-01 2021-04-09 에스케이하이닉스 주식회사 메모리 시스템에서 멀티 스트림 동작을 제공하는 방법 및 장치

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7518914B2 (en) * 2006-08-07 2009-04-14 Micron Technology, Inc. Non-volatile memory device with both single and multiple level cells
KR100809320B1 (ko) * 2006-09-27 2008-03-05 삼성전자주식회사 이종 셀 타입을 지원하는 비휘발성 메모리를 위한 맵핑정보 관리 장치 및 방법
KR100771521B1 (ko) * 2006-10-30 2007-10-30 삼성전자주식회사 멀티 레벨 셀을 포함하는 플래시 메모리 장치 및 그것의데이터 쓰기 방법
US7975192B2 (en) * 2006-10-30 2011-07-05 Anobit Technologies Ltd. Reading memory cells using multiple thresholds
US7877571B2 (en) * 2007-11-20 2011-01-25 Qualcomm, Incorporated System and method of determining an address of an element within a table
US20090319721A1 (en) * 2008-06-19 2009-12-24 Silicon Motion, Inc. Flash memory apparatus and method for operating the same
US8402243B2 (en) * 2010-02-25 2013-03-19 Apple Inc. Dynamically allocating number of bits per cell for memory locations of a non-volatile memory
US8301828B2 (en) * 2010-06-02 2012-10-30 Conexant Systems, Inc. Systems and methods for reliable multi-level cell flash storage

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170111193A (ko) * 2016-03-25 2017-10-12 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법

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