KR20130085672A - 메모리 컨트롤러 및 이를 포함하는 시스템의 동작 방법 - Google Patents

메모리 컨트롤러 및 이를 포함하는 시스템의 동작 방법 Download PDF

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Abstract

메모리 컨트롤러의 동작 방법이 개시된다. 복수의 메모리들을 제어하기 위한 상기 메모리 컨트롤러의 동작 방법은 인-오더(in-order) 리드 요청에 기초하여 상기 복수의 메모리들 중 적어도 두 개의 메모리들 각각을 리드 액세스해야 하는지 여부를 판단하고, 판단 결과에 따라 제1지시 신호를 생성하는 단계, 상기 인-오더 리드 요청에 응답하여, 리드 액세스 된 복수의 메모리들 각각으로부터 리드 요청된 데이터를 리드하는 단계, 및 리드 된 각 데이터와 상기 제1지시 신호를 시스템 버스로 전송하는 단계를 포함한다.

Description

메모리 컨트롤러 및 이를 포함하는 시스템의 동작 방법{METHOD FOR OPERATING MEMORY CONTROLLER, AND SYSTEM INCLUDING THE SAME}
본 발명의 개념에 따른 실시 예는 메모리 컨트롤러 및 이를 포함하는 시스템의 동작 방법에 관한 것으로, 특히 인-오더(in-order) 리드 요청에 따라 리드 된 각 데이터의 리오더링(reordering)을 마스터 아이피(master intellectual property(master IP))에서 수행함으로써 메모리 컨트롤러에서의 데이터 병목 현상을 막기 위한 방법들에 관한 것이다.
주기억장치의 기억매체로써 대부분 반도체 메모리 장치(memory device)가 사용된다. 상기 반도체 메모리 장치에는 롬(read only memory(ROM))과 램(random access memory(RAM))이 있다.
ROM은 리드만 가능한 기억장치이며, 전원 공급이 중단되더라도 기록된 데이터가 지워지지 않는다. 상기 ROM의 종류로는 마스크 ROM(mask ROM), PROM(programmable ROM), 및 EPROM(erasable programmable ROM) 등이 있다.
RAM은 상기 RAM에 기록된 데이터를 사용자가 변경할 수 있고, 프로그램(program)이나 데이터(data)를 저장할 수 있다. 전원 공급이 중단되면 상기 RAM에 기록된 데이터는 모두 지워진다.
RAM에는 SRAM(static RAM)과 DRAM(dynamic RAM)이 있다. SRAM은 전원이 공급되는 동안 기록된 데이터가 유지되며, DRAM은 데이터를 주기적으로 리프래쉬(refresh)해야 상기 데이터가 유지된다.
주기억장치로는 대체로 DRAM이 사용된다. 최근 여러 가지 기능을 수행하기 위한 동작들이 하나의 시스템에서 처리됨에 따라, 상기 시스템의 대역폭(bandwidth)에 대한 요구가 증가하고 있다.
이러한 요구에 따라 DRAM은 멀티 채널(multi-channel)로 사용되고 있으며, 멀티 채널 DRAM 시스템을 효과적으로 활용하기 위하여 인터리빙(interleaving) 방식이 사용된다.
인터리빙 방식은 복수의 메모리들, 예컨대 복수의 DRAM들에 연속된 어드레스를 지정함으로써 상기 복수의 DRAM들이 논리적으로 하나의 영역으로 인식되도록 하는 방식이다.
상기 인터리빙 방식은 메모리, 예컨대 DRAM 자체의 처리 속도를 고속화하지 않고도 대역폭을 늘리는 효과를 얻을 수 있는 장점이 있다.
본 발명이 이루고자 하는 기술적인 과제는 인-오더 리드 요청에 따라 리드 된 각 데이터의 리오더링을 마스터 아이피에서 수행함으로써 데이터 병목 현상을 막을 수 있는 메모리 컨트롤러, 이를 포함하는 시스템, 및 이들 각각의 동작 방법을 제공하는 것이다.
본 발명의 실시 예에 따른 복수의 메모리들을 제어하기 위한 메모리 컨트롤러의 동작 방법은 인-오더(in-order) 리드 요청에 기초하여 상기 복수의 메모리들 중 적어도 두 개의 메모리들 각각을 리드 액세스해야 하는지 여부를 판단하고, 판단 결과에 따라 제1지시 신호를 생성하는 단계, 상기 인-오더 리드 요청에 응답하여, 리드 액세스 된 복수의 메모리들 각각으로부터 리드 요청된 데이터를 리드하는 단계, 및 리드 된 각 데이터와 상기 제1지시 신호를 시스템 버스로 전송하는 단계를 포함할 수 있다.
실시 예에 따라, 상기 메모리 컨트롤러는 인터리빙(interleaving) 방식으로 상기 복수의 메모리들을 제어하는 메모리 컨트롤러의 동작 방법.
실시 예에 따라, 상기 인-오더 리드 요청에 기초하여 상기 리드 요청된 데이터의 순서를 나타내는 제2지시 신호를 생성하는 단계를 더 포함하고, 상기 전송하는 단계는, 상기 리드 된 각 데이터, 상기 제1지시 신호, 및 상기 제2지시 신호를 상기 시스템 버스로 전송할 수 있다.
실시 예에 따라, 상기 제1지시 신호와 상기 제2지시 신호에 기초하여 상기 리드 된 각 데이터의 리오더링(reordering)이 필요한지 여부를 나타내는 제3지시 신호를 생성하는 단계를 더 포함하고, 상기 전송하는 단계는, 상기 리드 된 각 데이터 및 상기 제3지시 신호를 상기 시스템 버스로 전송할 수 있다.
실시 예에 따라, 상기 복수의 메모리들 각각은 DRAM일 수 있다.
본 발명의 실시 예에 따른 복수의 메모리들을 제어하기 위한 메모리 컨트롤러와 복수의 마스터 아이피들(master IPs)을 포함하는 시스템의 동작 방법은 인-오더(in-order) 리드 요청에 기초하여 상기 복수의 메모리들 중 적어도 두 개의 메모리들 각각을 리드 액세스해야 하는지 여부를 판단하고, 판단 결과에 따라 제1지시 신호를 생성하는 단계, 상기 인-오더 리드 요청에 응답하여, 리드 액세스 된 복수의 메모리들 각각으로부터 리드 요청된 데이터를 리드하는 단계, 상기 인-오더 리드 요청에 기초하여 상기 리드 요청된 데이터의 순서에 관한 정보를 포함하는 제2지시 신호를 생성하는 단계, 및 상기 제1지시 신호와 상기 제2지시 신호에 기초하여 상기 리드 된 각 데이터의 리오더링이 필요한지 여부를 판단하고, 판단 결과에 따라 상기 리드 된 각 데이터를 리오더링하는 단계를 포함하고, 상기 리오더링하는 단계는, 상기 복수의 마스터 아이피들 중에서 적어도 어느 하나에서 수행될 수 있다.
실시 예에 따라, 상기 메모리 컨트롤러는 인터리빙 방식으로 상기 복수의 메모리들을 제어할 수 있다.
실시 예에 따라, 상기 제2지시 신호를 생성하는 단계는, 상기 복수의 마스터 아이피들 중에서 적어도 어느 하나에서 수행될 수 있다.
실시 예에 따라, 상기 리오더링하는 단계는, 데이터 FIFO(first in first out)를 이용하여 리오더링할 수 있다.
실시 예에 따라, 상기 복수의 메모리들 각각은 DRAM일 수 있다.
본 발명의 실시 예에 따른 방법들은 인-오더 리드 요청에 따라 리드 된 각 데이터의 리오더링을 마스터 아이피에서 수행함으로써 메모리 컨트롤러에서의 데이터 병목 현상을 막을 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 일 실시 예에 따른 데이터 처리 시스템의 블록도이다.
도 2는 도 1에 도시된 시스템 버스, 메모리 컨트롤러, 제1메모리, 및 제2메모리의 블록도이다.
도 3은 도 2에 도시된 트랜잭션 큐의 블록도이다.
도 4는 도 1에 도시된 마스터 아이피의 블록도이다.
도 5는 본 발명의 실시 예에 따른 인-오더 리드 요청의 처리 방법을 설명하기 위한 도면이다.
도 6은 도 5에 도시된 인-오더 리드 요청의 처리 방법의 비교 예를 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법의 흐름도이다.
도 8은 본 발명의 다른 실시 예에 따른 메모리 컨트롤러의 동작 방법의 흐름도이다.
도 9는 본 발명의 또 다른 실시 예에 따른 메모리 컨트롤러의 동작 방법의 흐름도이다.
도 10은 본 발명의 일 실시 예에 따른 시스템의 동작 방법의 흐름도이다.
도 11은 도 1에 도시된 마스터 아이피, 메모리 컨트롤러, 제1메모리, 및 제2메모리를 포함하는 다이 패키지의 절단 정면도(cross-sectional view)이다.
도 12는 도 1에 도시된 데이터 처리 시스템을 포함하는 시스템의 일 실시 예를 나타내는 블락도이다.
도 13은 도 1에 도시된 데이터 처리 시스템을 포함하는 시스템의 다른 실시 예를 나타내는 블락도이다.
도 14는 도 1에 도시된 데이터 처리 시스템을 포함하는 시스템의 또 다른 실시 예를 나타내는 블락도이다.
도 15는 도 1에 도시된 데이터 처리 시스템을 포함하는 시스템의 또 다른 실시 예를 나타내는 블락도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
본 명세서에서 모듈(module)이라 함은 본 발명의 실시 예에 따른 인증 방법을 수행하기 위한 하드웨어 또는 상기 하드웨어를 구동할 수 있는 소프트웨어의 기능적 또는 구조적 결합을 의미할 수 있다. 따라서 상기 모듈은 프로그램 코드와 상기 프로그램 코드를 수행할 수 있는 하드웨어 리소스(resource)의 논리적 단위 또는 집합을 의미할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 데이터 처리 시스템의 블록도이다.
도 1을 참조하면, 데이터 처리 시스템(10)은 복수의 마스터 아이피들(20-1 내지 20-4), 시스템 버스(system bus; 25), 메모리 컨트롤러(30), 제1메모리(40-1), 및 제2메모리(40-2)를 포함한다.
도 1에서는 설명의 편의를 위하여 4개의 마스터 아이피들(20-1 내지 20-4)과 2개의 메모리들(40-1과 40-2)을 도시하였으나, 본 발명의 개념이 마스터 아이피의 개수와 메모리의 개수에 한정되는 것은 아니다.
실시 예에 따라 복수의 마스터 아이피들(20-1 내지 20-4) 각각은 중앙 처리 장치(central processing unit(CPU)), 코덱(codec), 비디오 스케일러(video scaler), 또는 오디오 DSP(audio digital signal processing(audio DSP)) 등으로 구현될 수 있으며, 이에 한정되지 않는다.
복수의 마스터 아이피들(20-1 내지 20-4) 각각은 복수의 메모리들(40-1 및 40-2) 각각에 저장된 데이터를 리드(read)하기 위한 리드 요청을 발생시킬 수 있다.
실시 예에 따라 복수의 마스터 아이피들(20-1 내지 20-4) 각각은 복수의 메모리들(40-1 및 40-2) 각각에 저장된 데이터를 순서에 따라 리드하기 위한 인-오더(in-order) 리드 요청을 발생시킬 수 있다.
상기 인-오더 리드 요청은 리드 커맨드(command), 어드레스(address), 리드하고자 하는 데이터의 크기, 및/또는 리드하고자 하는 데이터의 순서에 관한 정보등을 포함할 수 있다.
복수의 마스터 아이피들(20-1 내지 20-4)과 메모리 컨트롤러(30)는 시스템 버스(25)를 통하여 서로 통신할 수 있다.
메모리 컨트롤러(30)는 복수의 마스터 아이피들(20-1 내지 20-4) 각각으로 부터 전송된 리드 요청, 예컨대 인-오더 리드 요청에 기초하여 복수의 메모리들(40-1 및 40-2) 각각에 저장된 데이터를 리드 할 수 있다.
실시 예에 따라 메모리 컨트롤러(30)는 인터리빙(interleaving) 방식으로 복수의 메모리들(40-1과 40-2)을 제어할 수 있다.
복수의 메모리들(40-1과 40-2) 각각은 복수의 마스터 아이피들(20-1 내지 20-4) 각각의 동작에 필요한 데이터를 저장할 수 있다.
실시 예에 따라 복수의 메모리들(40-1과 40-2) 각각은 DRAM(dynamic random access memory), SRAM(static random access memory), T-RAM(thyristor RAM), Z-RAM(zero capacitor RAM), 또는 TTRAM (twin transistor RAM)과 같은 휘발성 메모리로 구현될 수 있다.
다른 실시 예에 따라 복수의 메모리들(40-1과 40-2) 각각은 EEPROM(electrically erasable programmable read-only memory), 플래시(flash) 메모리, MRAM(magnetic RAM), 스핀전달토크 MRAM (spin-transfer torque MRAM), conductive bridging RAM(CBRAM), FeRAM (ferroelectric RAM), PRAM(phase change RAM), 저항 메모리(resistive RAM: RRAM 또는 ReRAM), 나노튜브 RRAM(nanotube RRAM), 폴리머 RAM(polymer RAM: PoRAM), 나노 부유 게이트 메모리(nano floating gate memory: NFGM), 홀로그래픽 메모리 (holographic memory), 분자 전자 메모리 소자(molecular electronics memory device), 또는 절연 저항 변화 메모리(insulator resistance change memory)와 같은 불휘발성 메모리로 구현될 수 있다.
도 2는 도 1에 도시된 시스템 버스, 메모리 컨트롤러, 제1메모리, 및 제2메모리의 블록도이다.
도 1과 도 2를 참조하면, 메모리 컨트롤러(30)는 트랜잭션 큐(transaction queue;32), 제1서브 메모리 컨트롤러(34), 제2서브 메모리 컨트롤러(36), 및 리드 데이터 큐(read data queue;38)를 포함한다.
트랜잭션 큐(32)는 복수의 마스터 아이피들(20-1 내지 20-4) 각각으로부터 수신된 리드 요청에 기초하여 어떤 메모리를 액세스할지를 판단하고, 판단 결과에 따라 제1서브 메모리 컨트롤러(34) 및/또는 제2서브 메모리 컨트롤러(36)가 복수의 메모리들(40-1과 40-2) 각각을 액세스하도록 할 수 있다.
실시 예에 따라 트랜잭션 큐(32)는 복수의 마스터 아이피들(20-1 내지 20-4)각각으로부터 수신된 인-오더 리드 요청에 기초하여 두 개 이상의 메모리를 액세스해야 하는지 여부를 판단하고, 판단 결과에 따라 제1지시 신호를 생성할 수 있다.
실시 예에 따라 트랜잭션 큐(32)는 복수의 마스터 아이피들(20-1 내지 20-4)각각으로부터 수신된 인-오더 리드 요청에 기초하여 리드 요청된 데이터의 순서를 나타내는 제2지시 신호를 생성할 수 있다.
실시 예에 따라 트랜잭션 큐(32)는 상기 제1지시 신호 및/또는 상기 제2지시 신호를 리드 데이터 큐(38)로 전송할 수 있다.
제1서브 메모리 컨트롤러(34)는 트랜잭션 큐(32)의 제어에 따라 제1메모리(40-1)를 액세스, 예컨대 리드 액세스를 할 수 있다. 이 경우 제1서브 메모리 컨트롤러(34)는 제1메모리(40-1)로부터 리드 된 데이터를 리드 데이터 큐(38)로 전송할 수 있다.
제2서브 메모리 컨트롤러(36)는 트랜잭션 큐(32)의 제어에 따라 제2메모리(40-2)를 액세스, 예컨대 리드 액세스를 할 수 있다. 이 경우 제2서브 메모리 컨트롤러(36)는 제2메모리(40-2)로부터 리드 된 데이터를 리드 데이터 큐(38)로 전송할 수 있다.
리드 데이터 큐(38)는 복수의 메모리들(40-1) 각각으로부터 리드 된 데이터를 제1서브 메모리 컨트롤러(34) 및/또는 제2서브 메모리 컨트롤러(36)로부터 수신하여 버퍼링(buffering)하고, 버퍼링 된 데이터를 시스템 버스(25)로 출력할 수 있다.
실시 예에 따라 리드 데이터 큐(38)는 복수의 메모리들(40-1) 각각으로부터 리드 된 데이터와 트랜잭션 큐(32)로부터 전송된 제1지시 신호 및/또는 제2지시 신호를 시스템 버스(25)로 출력할 수 있다.
실시 예에 따라 리드 데이터 큐(38)는 트랜잭션 큐(32)로부터 전송된 제1지시 신호 및 제2지시 신호에 기초하여 복수의 메모리들(40-1) 각각으로부터 리드 된 데이터의 리오더링(reordering)이 필요한지 여부를 나타내는 제3지시 신호를 생성할 수 있다. 이 경우 리드 데이터 큐(38)는 복수의 메모리들(40-1) 각각으로부터 리드 된 데이터와 상기 제3지시 신호를 시스템 버스(25)로 출력할 수 있다.
도 3은 도 2에 도시된 트랜잭션 큐의 블록도이다.
도 1 내지 도 3을 참조하면, 트랜잭션 큐(32)는 지시 신호 생성 모듈(indication signal generating module; 50)과 트랜잭션 인터널 큐(transaction internal queue;52)를 포함한다.
지시 신호 생성 모듈(50)은 복수의 마스터 아이피들(20-1 내지 20-4)로부터 시스템 버스(25)를 통하여 리드 요청, 예컨대 인-오더 리드 요청을 수신할 수 있다.
지시 신호 생성 모듈(50)은 리드 요청, 예컨대 인-오더 리드 요청에 기초하여 메모리 컨트롤러(30)가 두 개 이상의 메모리를 액세스해야 하는지 여부를 판단하고, 판단 결과에 따라 제1지시 신호를 생성할 수 있다.
실시 예에 따라 지시 신호 생성 모듈(50)은 리드 요청, 예컨대 인-오더 리드 요청에 기초하여 리드 요청된 데이터의 순서를 나타내는 제2지시 신호를 추가적으로 생성할 수 있다.
실시 예에 따라 지시 신호 생성 모듈(50)은 리드 요청, 예컨대 인-오더 리드 요청과 상기 제1지시 신호 및/또는 제2지시 신호를 트랜잭션 인터널 큐(52)로 전송할 수 있다.
트랜잭션 인터널 큐(52)는 지시 신호 생성 모듈(50)로부터 전송된 제1지시 신호 및/또는 제2지시 신호를 리드 데이터 큐(38)로 전송할 수 있다.
트랜잭션 인터널 큐(52)는 지시 신호 생성 모듈(50)로부터 전송된 리드 요청, 예컨대 인-오더 리드 요청에 기초하여 어떤 메모리를 액세스할지를 판단하고, 판단 결과에 따라 제1서브 메모리 컨트롤러(34) 및/또는 제2서브 메모리 컨트롤러(36)가 복수의 메모리들(40-1과 40-2) 각각을 액세스하도록 할 수 있다.
설명의 편의를 위해 트랜잭션 인터널 큐(52)는 리드 요청, 예컨대 인-오더 리드 요청을 지시 신호 생성 모듈(50)로부터 수신하는 것으로 도시하였으나, 실시 예에 따라 트랜잭션 인터널 큐(52)는 리드 요청, 예컨대 인-오더 리드 요청을 시스템 버스(25)로부터 직접 수신할 수도 있다.
도 4는 도 1에 도시된 마스터 아이피의 블록도이다.
도 1, 도 3, 및 도 4를 참조하면, 마스터 아이피(20-1)는 프로세서(processor; 60) 및 리오더링 모듈(reordering module;64)을 포함한다. 실시 예에 따라 마스터 아이피(20-1)는 지시 신호 생성 모듈(50')와 마스터 아이피 인터널 큐(62)를 더 포함할 수 있다.
도 4에서는 설명의 편의를 위하여 마스터 아이피(20-1)의 경우를 도시하였으나 다른 마스터 아이피들(20-2 내지 20-3) 각각도 실질적으로 동일한 구조를 가질 수 있다.
도 4의 지시 신호 생성 모듈(50')은 배치 및 접속 관계를 제외하면 도 3의 지시 신호 생성 모듈(50)과 실질적으로 동일하다.
프로세서(60)는 마스터 아이피(20-1)의 전반적인 동작을 제어할 수 있다. 실시 예에 따라 프로세서(60)는 지시 신호 생성 모듈(50')로 리드 요청, 예컨대 인-오더 리드 요청을 전송할 수 있다.
지시 신호 생성 모듈(50')은 리드 요청, 예컨대 인-오더 리드 요청에 기초하여 리드 요청된 데이터의 순서를 나타내는 제2지시 신호를 생성할 수 있다.
실시 예에 따라 마스터 아이피 인터널 큐(62)는 지시 신호 생성 모듈(50')로부터 상기 제2지시 신호를 수신하고, 수신된 제2지시 신호를 버퍼링하여 버퍼링 된 제2지시 신호를 리오더링 모듈(64)로 전송할 수 있다.
리오더링 모듈(64)는 시스템 버스(25)로부터 제1지시 신호 및 복수의 메모리들(40-1과 40-2) 각각으로부터 리드 된 데이터를 수신하고, 마스터 아이피 인터널 큐(62)로부터 제2지시 신호를 수신할 수 있다.
이 경우 리오더링 모듈(64)은 상기 제1지시 신호 및 상기 제2지시 신호에 기초하여 복수의 메모리들(40-1과 40-2) 각각으로부터 리드 된 데이터의 리오더링이 필요한지 여부를 판단하고, 판단 결과에 따라 리오더링 동작을 수행할 수 있다.
실시 예에 따라 상기 리오더링 동작은 데이터 FIFO(first in first out)를 이용하여 수행될 수 있다.
실시 예에 따라 리오더링 모듈(64)는 시스템 버스(25)로부터 제1지시 신호, 제2지시 신호, 및 복수의 메모리들(40-1과 40-2) 각각으로부터 리드 된 데이터를 수신할 수 있다.
이 경우 마스터 아이피(20-1)는 지시 신호 생성 모듈(50')과 마스터 아이피 인터널 큐(62)를 포함하지 않을 수 있다.
다른 실시 예에 따라 리오더링 모듈(64)는 시스템 버스(25)로부터 제3지시 신호 및 복수의 메모리들(40-1과 40-2) 각각으로부터 리드 된 데이터를 수신할 수 있다.
이 경우 마스터 아이피(20-1)는 지시 신호 생성 모듈(50')과 마스터 아이피 인터널 큐(62)를 포함하지 않을 수 있다. 또한 리오더링 모듈(64)은 상기 제3지시 신호에 따라 리오더링 동작을 수행할지 여부를 결정할 수 있다.
도 5는 본 발명의 실시 예에 따른 인-오더 리드 요청의 처리 방법을 설명하기 위한 도면이다.
이하에서는 설명의 편의를 위하여 마스터 아이피(20-1)가 데이터(A 내지 F)에 대해서 인-오더 리드 요청을 하고, 마스터 아이피(20-2)가 데이터(1 내지 3)에 대해서 인-오더 리드 요청을 한 것으로 가정한다.
또한 마스터 아이피(20-1)의 인-오더 리드 요청과 마스터 아이피(20-2)의 인-오더 리드 요청은 독립적(independent)인 것으로 가정한다.
도 1, 도 2, 및 도 5를 참조하면, 제1리드 데이터(RDATA1)는 제1메모리(40-1)로부터 리드된 데이터이고, 제2리드 데이터(RDATA2)는 제2메모리(40-2)로부터 리드된 데이터이다.
제1전송 데이터(TDATA1)는 리드 데이터 큐(38)로부터 시스템 버스(25)를 통하여 마스터 아이피(20-1) 전송되는 데이터이고, 제2전송 데이터(TDATA2)는 리드 데이터 큐(38)로부터 시스템 버스(25)를 통하여 마스터 아이피(20-2) 전송되는 데이터이다.
실시 예에 따라 제1전송 데이터(TDATA1)와 제2전송 데이터(TDATA2) 각각은 서로 다른 데이터 경로(data path)를 통하여 리드 데이터 큐(38)로부터 시스템 버스(25)로 전송될 수 있다.
딜레이(DELAY1)는 제2메모리(40-2)의 특성에 따라 리드 동작 동안에 발생 된 의도하지 않은 딜레이를 나타내고, 딜레이(DELAY3)는 마스터 아이피(20-2)가 인-오더 리드 요청을 한 때로부터 제2전송 데이터(TDATA2)가 리드 데이터 큐(38)로부터 시스템 버스(25)로 전송될 때까지의 딜레이를 나타낸다.
도 5에서 데이터(A 내지 F)는 순차적으로 리드 되어야 한다. 하지만 딜레이(DELAY1)에 의해서 데이터(A 내지 C)가 데이터(D 내지 F)보다 더 늦게 리드 되었다.
본 발명의 실시 예에 따른 인-오더 리드 요청의 처리 방법에서는 메모리 컨트롤러(30)가 데이터(A 내지 F) 및 데이터(1 내지 3)의 리오더링을 수행하지 않는다.
예컨대, 메모리 컨트롤러(30)는 데이터(A 내지 C)가 리드 될 때까지 데이터 (D 내지 F) 및 데이터(1 내지 3)을 리드 데이터 큐(38)에 저장하지 않을 수 있다.
이 경우 데이터(D 내지 F)가 먼저 트랜잭션 큐(32)에서 생성된 제1지시 신호 및/또는 제2지시 신호와 함께 시스템 버스(25)를 통하여 마스터 아이피(20-1)로 전송되고, 그 이후에 리드 된 데이터(A 내지 C)가 시스템 버스(25)를 통하여 마스터 아이피(20-1)로 전송될 수 있다.
데이터(1 내지 3)은 제1지시 신호 및/또는 제2지시 신호와 함께 시스템 버스(25)를 통하여 마스터 아이피(20-2)로 전송될 수 있다.
실시 예에 따라 데이터(D 내지 F)가 먼저 시스템 버스(25)를 통하여 마스터 아이피(20-1)로 전송되고, 트랜잭션 큐(32)에서 생성된 제1지시 신호 및/또는 제2지시 신호는 그 이후에 리드 된 데이터(A 내지 C)와 함께 시스템 버스(25)를 통하여 마스터 아이피(20-1)로 전송될 수 있다.
다른 실시 예에 따라 데이터(D 내지 F)는 트랜잭션 큐(32)에서 생성된 제1지시 신호 및/또는 제2지시 신호와 함께 시스템 버스(25)를 통하여 마스터 아이피(20-1)로 전송되고, 그 이후에 리드 된 데이터(A 내지 C)도 상기 제1지시 신호 및/또는 상기 제2지시 신호와 함께 시스템 버스(25)를 통하여 마스터 아이피(20-1)로 전송될 수 있다.
도 6은 도 5에 도시된 인-오더 리드 요청의 처리 방법의 비교 예를 설명하기 위한 도면이다.
도 1, 도 2, 도 5, 및 도 6을 참조하면, 도 6은 본 발명의 실시 예에 따른 인-오더 리드 요청의 처리 방법과의 비교 예로서 메모리 컨트롤러(30)에서 리오더링을 하는 경우의 인-오더 리드 요청의 처리 방법이 나타나 있다.
도 6에서 데이터(A 내지 F)는 순차적으로 리드 되어야 한다. 하지만 딜레이(DELAY1)에 의해서 데이터(A 내지 C)가 데이터(D 내지 F)보다 늦게 리드 되었다.
메모리 컨트롤러(30)가 데이터(A 내지 F) 및 데이터(1 내지 3)의 리오더링을 수행하는 경우, 데이터(D 내지 F)는 데이터(A 내지 C) 보다 먼저 리드 되었지만 리오더링을 위하여 데이터(A 내지 C)가 리드 될 때까지 리드 데이터 큐(38)에 저장되어 있어야 한다.
이로 인하여 제1전송 데이터(TDATA1') 전체가 딜레이(DELAY2)를 갖게 된다. 또한 데이터(1 내지 3)의 경우에도 본 발명의 실시 예에 따른 인-오더 리드 요청의 처리 방법에서의 딜레이(DELAY3)보다 긴 딜레이(DELAY3')를 가질 수 있다.
도 5에서 본 발명의 실시 예에 따른 인-오더 리드 요청의 처리 방법과 도 6의 비교 예를 비교하면, 본 발명의 실시 예에 따른 인-오더 리드 요청의 처리 방법의 경우 데이터(D 내지 F)의 딜레이와 데이터(1 내지 3)의 딜레이를 줄일 수 있다.
도 7은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법의 흐름도이다.
도 1, 도 2, 도 3, 및 도 7을 참조하면, 트랜잭션 큐(32)에 포함된 지시 신호 생성 모듈(50)은 복수의 마스터 아이피들(20-1 내지 20-4)로부터 수신된 인-오더 리드 요청에 기초하여 두 개 이상의 메모리를 액세스해야 하는지 여부를 판단하고, 판단 결과에 따라 지시 신호, 예컨대 제1지시 신호를 생성할 수 있다(S10).
메모리 컨트롤러(30)는 복수의 마스터 아이피들(20-1 내지 20-4) 각각으로 부터 전송된 리드 요청에 기초하여 복수의 메모리들(40-1 및 40-2) 각각에 저장된 데이터를 리드 할 수 있다(S12).
메모리 컨트롤러(30)는 리드 된 각 데이터와 상기 지시 신호, 예컨대 제1지시 신호를 시스템 버스(25)로 전송할 수 있다(S14).
도 8은 본 발명의 다른 실시 예에 따른 메모리 컨트롤러의 동작 방법의 흐름도이다.
도 1, 도 2, 도 3, 및 도 8을 참조하면, 트랜잭션 큐(32)에 포함된 지시 신호 생성 모듈(50)은 리드 요청, 예컨대 인-오더 리드 요청에 기초하여 두 개 이상의 메모리를 액세스해야 하는지 여부를 판단하고, 판단 결과에 따라 제1지시 신호를 생성할 수 있다(S20).
트랜잭션 큐(32)에 포함된 지시 신호 생성 모듈(50)은 리드 요청, 예컨대 인-오더 리드 요청에 기초하여 리드 요청된 데이터의 순서를 나타내는 제2지시 신호를 추가적으로 생성할 수 있다(S20).
메모리 컨트롤러(30)는 복수의 마스터 아이피들(20-1 내지 20-4) 각각으로 부터 전송된 리드 요청에 기초하여 복수의 메모리들(40-1 및 40-2) 각각에 저장된 데이터를 리드 할 수 있다(S22).
메모리 컨트롤러(30)는 리드 된 각 데이터, 제1지시 신호, 및 제2지시 신호를 시스템 버스(25)로 전송할 수 있다(S24).
도 9은 본 발명의 또 다른 실시 예에 따른 메모리 컨트롤러의 동작 방법의 흐름도이다.
도 1, 도 2, 도 3, 도 8 및 도 9를 참조하면, S30 단계와 S34 단계 각각은 도 8의 S20 단계와 S22 단계 각각과 실질적으로 동일하므로, 이에 대한 설명은 생략한다.
메모리 컨트롤러(30)에 포함된 리드 데이터 큐(38)는 제1지시 신호 및 제2지시 신호에 기초하여 복수의 메모리들(40-1)로부터 리드 된 데이터의 리오더링이 필요한지 여부를 나타내는 제3지시 신호를 생성할 수 있다(S32).
메모리 컨트롤러(30)는 리드 된 각 데이터 및 제3지시 신호를 시스템 버스(25)로 전송할 수 있다(S36).
도 10은 본 발명의 일 실시 예에 따른 시스템의 동작 방법의 흐름도이다.
도 1 내지 도 4, 도 8, 및 도 10을 참조하면, S40 단계와 S42 단계 각각은 도 8의 S20 단계와 S22 단계 각각과 실질적으로 동일하므로, 이에 대한 설명은 생략한다.
마스터 아이피(20-1)에 포함된 리오더링 모듈(64)은 제1지시 신호 및 제2지시 신호에 기초하여 복수의 메모리들(40-1과 40-2) 각각으로부터 리드 된 데이터의 리오더링이 필요한지 여부를 판단할 수 있다(S44).
예컨대 메모리 컨트롤러(30)가 두 개 이상의 메모리를 액세스해야 하는지 여부를 나타내는 제1지시 신호에 기초하여, 메모리 컨트롤러(30)가 한 개의 메모리를 액세스해야하는 경우에는 리드 된 각 데이터의 리오더링이 필요 없다고 판단할 수 있다.
예컨대 상기 제1지시 신호와 리드 요청된 데이터의 순서를 나타내는 제2지시 신호에 기초하여, 메모리 컨트롤러(30)가 두 개 이상의 메모리를 액세스해야하고, 리드 요청된 데이터의 순서와 리드 된 각 데이터의 순서가 같은 경우에는 상기 리드 된 각 데이터의 리오더링이 필요 없다고 판단할 수 있다.
예컨대 상기 제1지시 신호와 상기 제2지시 신호에 기초하여, 메모리 컨트롤러(30)가 두 개 이상의 메모리를 액세스해야하고, 리드 요청된 데이터의 순서와 리드 된 각 데이터의 순서가 다른 경우에는 상기 리드 된 각 데이터의 리오더링이 필요하다고 판단할 수 있다.
마스터 아이피(20-1)에 포함된 리오더링 모듈(64)은 판단 결과에 따라 리오더링이 필요한 경우, 리드 된 각 데이터의 리오더링 동작을 수행할 수 있다(S46).
마스터 아이피(20-1)에 포함된 리오더링 모듈(64)은 판단 결과에 따라 리오더링이 필요하지 않은 경우, 리드 된 각 데이터의 리오더링 동작을 수행하지 않고 리드 된 각 데이터를 프로세서(60)로 바이패스(bypass)할 수 있다(S48).
실시 예에 따라 제2지시 신호는 마스터 아이피(예컨대, 20-1)에 포함된 지시 신호 생성 모듈(50')에서 생성될 수 있다.
실시 예에 따라 마스터 아이피(예컨대, 20-1)는 메모리 컨트롤러(30)로부터 리드 된 데이터의 리오더링(reordering)이 필요한지 여부를 나타내는 제3지시 신호와 리드 된 각 데이터를 수신하고, 리오더링 모듈(64)은 상기 제3지시 신호에 따라 리오더링 동작을 수행할 수 있다.
예컨대, 제3지시 신호의 로직 레벨(logic level)이 하이(high)인 경우 리오더링 동작을 수행하고, 제3지시 신호의 로직 레벨이 로우(low)인 경우 리오더링 동작을 수행하지 않을 수 있다.
실시 예에 따라 상기 리오더링 동작은 데이터 FIFO(first in first out)을 이용하여 수행될 수 있다.
도 11은 도 1에 도시된 마스터 아이피, 메모리 컨트롤러, 제1메모리, 및 제2메모리를 포함하는 다이 패키지의 절단 정면도(cross-sectional view)이다.
도 1과 도 11을 참조하면, 다이 패키지(die package; 100)는 복수의 마스터 아이피들(20-1 내지 20-4), 메모리 컨트롤러(30), 패키지 기판(package substrate; 120), 복수의 솔더 볼들(solder balls; 121), 인터포저(interposer; 130), 복수의 범프들(bumps; 139), 복수의 마이크로점프들(141), 제1다이(150), 제1마이크로범프들(151), 제2다이(160), 및 제2마이크로 범프들(161)을 포함한다.
실시 예에 따라 패키지 기판(120)은 인쇄 회로 기판(printed circuit board(PCB))이라고 호칭될 수 있다. 복수의 솔더 볼들(121)은 패키지 기판(120)을 시스템 보드(미도시) 또는 외부 장치에 접속하는데 사용될 수 있다.
인터포저(130)는 패키지 기판(120) 위에 마운트(mount)될 수 있다.
복수의 범프들(139)은 인터포저(130)를 패키지 기판(120)에 접속하는데 사용될 수 있다.
실시 예에 따라 인터포저(130)는 실리콘(silicon) 인터포저라고 호칭될 수 있다.
복수의 마스터 아이피들(20-1 내지 20-4), 메모리 컨트롤러(30), 및 제1다이(150)는 인터포저(130) 위에 마운트(mount)될 수 있다.
설명의 편의를 위하여 복수의 마스터 아이피들(20-1 내지 20-4)과 메모리 컨트롤러(30)가 인터포저(130) 위에 함께 마운트되는 것으로 도시하였으나, 실시 예에 따라 복수의 마스터 아이피들(20-1 내지 20-4) 각각과 메모리 컨트롤러(30)는 따로 인터포저(130) 위에 마운트 될 수 있다.
설명의 편의를 위하여 4개의 마스터 아이피들(20-1 내지 20-4) 각각이 인터포저(130) 위에 마운트 되는 것으로 도시하였으나, 마스터 아이피의 개수는 달라질 수 있다.
복수의 마스터 아이피들(20-1 내지 20-4) 각각과 메모리 컨트롤러(30)는 복수의 마이크로범프들(microbumps; 141)을 통해 인터포저(130)와 접속될 수 있다.
실시 예에 따라 복수의 마스터 아이피들(20-1 내지 20-4) 각각은 프로그램의 명령들을 수행하는 CPU(central processing unit)일 수 있다.
실시 예에 따라 복수의 마스터 아이피들(20-1 내지 20-4) 각각은 디스플레이(미도시)의 출력을 위한 이미지 데이터를 가속시키는 GPU(graphic processing unit)일 수 있다.
제1다이(150)와 제2다이(160) 각각은 제1마이크로범프들(151)과 제2마이크로 범프들(161) 각각을 통해 인터포저(130)와 접속될 수 있다.
제2다이(160)는 패키지 기판(120)과 인터포저(130) 사이에 접속될 수 있다. 제1다이(150)와 제2다이(160)는 일렬(in-line)로 구현될 수 있다.
제1다이(150)와 제2다이(160) 각각은 칩 또는 집적 회로(integrated circuit(IC))라고 불릴 수 있다.
실시 예에 따라 제1다이(150)와 제2다이(160) 각각은 제1메모리(40-1) 또는 제2메모리(40-2)일 수 있다.
복수의 마스터 아이피들(20-1 내지 20-4) 각각은 제1다이(150) 또는 제2다이(160)에서 출력되는 데이터를 리드하여 다른 명령(예컨대, 산술 명령)을 수행할 수 있다.
실시 예에 따라 다이 패키지(100)는 복수의 마스터 아이피들(20-1 내지 20-4)을 포함하지 않고 메모리 컨트롤러(30) 만을 포함할 수 있다.
실시 예에 따라 제1다이(150)와 제2다이(160) 각각은 DRAM(dynamic random access memory), SRAM(static random access memory), T-RAM(thyristor RAM), Z-RAM(zero capacitor RAM), 또는 TTRAM (Twin Transistor RAM)과 같은 휘발성 메모리 장치일 수 있다.
다른 실시 예에 따라 제1다이(150)와 제2다이(160) 각각은 EEPROM(electrically erasable programmable read-only memory), 플래시(flash) 메모리, MRAM(magnetic RAM), 스핀전달토크 MRAM (spin-transfer torque MRAM), conductive bridging RAM(CBRAM), FeRAM (ferroelectric RAM), PRAM(phase change RAM), 저항 메모리(resistive RAM: RRAM 또는 ReRAM), 나노튜브 RRAM(nanotube RRAM), 폴리머 RAM(polymer RAM: PoRAM), 나노 부유 게이트 메모리(nano floating gate memory: NFGM), 홀로그래픽 메모리 (holographic memory), 분자 전자 메모리 소자(molecular electronics memory device), 또는 절연 저항 변화 메모리(insulator resistance change memory)와 같은 불휘발성 메모리 장치일 수 있다.
도 12는 도 1에 도시된 데이터 처리 시스템을 포함하는 시스템의 일 실시 예를 나타내는 블락도이다.
도 1, 도 11, 및 도 12를 참조하면, 시스템(400)은 이동 전화기(cellular phone), 스마트폰 (smart phone), 또는 태블릿(tablet) PC와 같은 휴대용 장치(portable device)로서 구현될 수 있다. 시스템(400)은 데이터 처리 시스템(10), 디스플레이(display; 420), 무선 송수신기(radio transceiver; 430), 및 입력 장치(440)를 포함한다.
실시 예에 따라 데이터 처리 시스템(10)은 다이 패키지(100)로 구현될 수 있으며, 이 경우 다이 패키지(100)는 시스템 보드(미도시) 위에 마운트될 수 있다.
디스플레이(420)는 복수의 마스터 아이피들(20-1 내지 20-4) 각각의 제어에 따라 제1메모리(40-1) 또는 제2메모리(40-2)에 저장된 데이터를 디스플레이할 수 있다.
무선 송수신기(430)는 안테나(ANT)를 통하여 무선 신호를 주거나 받을 수 있다. 예컨대, 무선 송수신기(430)는 안테나(ANT)를 통하여 수신된 무선 신호를 복수의 마스터 아이피들(20-1 내지 20-4) 각각이 처리할 수 있는 신호로 변환할 수 있다.
무선 송수신기(430)는 복수의 마스터 아이피들(20-1 내지 20-4) 각각으로부터 출력된 신호를 무선 신호로 변환하고 변환된 무선 신호를 안테나(ANT)를 통하여 외부로 출력할 수 있다.
입력 장치(440)는 복수의 마스터 아이피들(20-1 내지 20-4) 각각의 동작을 제어하기 위한 제어 신호 또는 복수의 마스터 아이피들(20-1 내지 20-4) 각각에 의하여 처리될 데이터를 입력할 수 있는 장치, 예컨대 터치 패드 (touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
도 13는 도 1에 도시된 데이터 처리 시스템을 포함하는 시스템의 다른 실시 예를 나타내는 블락도이다.
도 11과 도 13을 참조하면, 시스템(500)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
시스템(500)은 시스템(500)의 전반적인 동작을 제어하기 위한 데이터 처리 시스템(10), 입력 장치(520), 및 디스플레이(530)을 포함한다.
실시 예에 따라 데이터 처리 시스템은 다이 패키지(100)로 구현될 수 있으며, 이 경우 다이 패키지(100)는 시스템 보드(미도시) 위에 마운트될 수 있다.
실시 예에 따라, 입력 장치(520)는 터치 패드(touch pad) 또는 컴퓨터 마우스 (computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
디스플레이(530)는 다이 패키지(100)에 포함된 복수의 마스터 아이피들(20-1 내지 20-4) 각각의 제어 하에서 입력 장치(520)에 의하여 발생한 입력 신호에 따라 제1메모리(40-1) 및/또는 제2메모리(40-2)에 저장된 데이터를 디스플레이할 수 있다.
도 14는 도 1에 도시된 데이터 처리 시스템을 포함하는 시스템의 또 다른 실시 예를 나타내는 블락도이다.
도 11과 도 14를을 참조하면, 시스템(600)은 메모리 카드 (memory card) 또는 스마트 카드(smart card)로 구현될 수 있다.
시스템(600)은 데이터 처리 시스템(10)과 카드 인터페이스(610)를 포함한다.시스템(600)에 포함된 데이터 처리 시스템(10)은 복수의 마스터 아이피들(20-1 내지 20-4)을 포함하지 않을 수 있다.
실시 예에 따라 데이터 처리 시스템(10)은 다이 패키지(100)로 구현될 수 있으며, 이 경우 다이 패키지(100)는 시스템 보드(미도시) 위에 마운트될 수 있다.
데이터 처리 시스템(10)에 포함된 메모리 컨트롤러(30)는 제1메모리(40-1) 및/또는 제2메모리(40-2)와 카드 인터페이스(620) 사이에서 데이터의 교환을 제어할 수 있다.
실시 예에 따라, 카드 인터페이스(620)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(620)는 호스트(HOST)의 프로토콜에 따라 호스트(HOST)와 데이터 처리 시스템(10)에 포함된 제1메모리(40-1) 및/또는 제2메모리(40-2) 사이에서 데이터 교환을 인터페이싱할 수 있다.
시스템(600)은 컴퓨터, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(HOST)와 접속될 수 있다.
도 15는 도 1에 도시된 데이터 처리 시스템을 포함하는 시스템의 또 다른 실시 예를 나타내는 블락도이다.
도 11과 도 15를 참조하면, 시스템(700)은 디지털 카메라 또는 디지털 카메라가 부착된 이동 장치(portable device)로 구현될 수 있다.
시스템(700)은 시스템(700)의 전반적인 동작을 제어하는 데이터 처리 시스템(10), 이미지 센서(image sensor; 720), 및 디스플레이(730)를 포함한다.
실시 예에 따라 데이터 처리 시스템(10)은 다이 패키지(710)로 구현될 수 있으며, 이 경우 다이 패키지(710)는 시스템 보드(미도시) 위에 마운트될 수 있다.
이미지 센서(720)는 광학 이미지를 디지털 신호로 변환할 수 있다.
변환된 디지털 신호는 데이터 처리 시스템(10)에 포함된 복수의 마스터 아이피들(20-1 내지 20-4) 각각의 제어 하에 제1메모리(40-1) 및/또는 제2메모리(40-2)에 저장되거나 또는 디스플레이(730)를 통하여 디스플레이될 수 있다.
또한, 제1메모리(40-1) 및/또는 제2메모리(40-2)에 저장된 디지털 신호는 복수의 마스터 아이피들(20-1 내지 20-4) 각각의 제어 하에 디스플레이(730)를 통하여 디스플레이될 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10 : 데이터 처리 시스템
20-1 내지 20-4 : 마스터 아이피
30 : 메모리 컨트롤러
32, 38, 52, 62 : 큐
34, 36 : 서브 메모리 컨트롤러
40-1, 40-2 : 메모리
100 : 다이 패키지

Claims (10)

  1. 복수의 메모리들을 제어하기 위한 메모리 컨트롤러의 동작 방법에 있어서,
    인-오더(in-order) 리드 요청에 기초하여 상기 복수의 메모리들 중 적어도 두 개의 메모리들 각각을 리드 액세스해야 하는지 여부를 판단하고, 판단 결과에 따라 제1지시 신호를 생성하는 단계;
    상기 인-오더 리드 요청에 응답하여, 리드 액세스 된 복수의 메모리들 각각으로부터 리드 요청된 데이터를 리드하는 단계; 및
    리드 된 각 데이터와 상기 제1지시 신호를 시스템 버스로 전송하는 단계를 포함하는 메모리 컨트롤러의 동작 방법.
  2. 제1항에 있어서, 상기 메모리 컨트롤러는 인터리빙(interleaving) 방식으로 상기 복수의 메모리들을 제어하는 메모리 컨트롤러의 동작 방법.
  3. 제1항에 있어서,
    상기 인-오더 리드 요청 기초하여 상기 리드 요청된 데이터의 순서를 나타내는 제2지시 신호를 생성하는 단계를 더 포함하고,
    상기 전송하는 단계는,
    상기 리드 된 각 데이터, 상기 제1지시 신호, 및 상기 제2지시 신호를 상기 시스템 버스로 전송하는 메모리 컨트롤러의 동작 방법.
  4. 제3항에 있어서,
    상기 제1지시 신호와 상기 제2지시 신호에 기초하여 상기 리드 된 각 데이터의 리오더링(reordering)이 필요한지 여부를 나타내는 제3지시 신호를 생성하는 단계를 더 포함하고,
    상기 전송하는 단계는,
    상기 리드 된 각 데이터 및 상기 제3지시 신호를 상기 시스템 버스로 전송하는 메모리 컨트롤러의 동작 방법.
  5. 제1항에 있어서, 상기 복수의 메모리들 각각은 DRAM인 메모리 컨트롤러의 동작 방법.
  6. 복수의 메모리들을 제어하기 위한 메모리 컨트롤러와 복수의 마스터 아이피들(master IPs)을 포함하는 시스템의 동작 방법에 있어서,
    인-오더(in-order) 리드 요청에 기초하여 상기 복수의 메모리들 중 적어도 두 개의 메모리들 각각을 리드 액세스해야 하는지 여부를 판단하고, 판단 결과에 따라 제1지시 신호를 생성하는 단계;
    상기 인-오더 리드 요청에 기초하여 상기 리드 요청된 데이터의 순서에 관한 정보를 포함하는 제2지시 신호를 생성하는 단계;
    상기 인-오더 리드 요청에 응답하여, 리드 액세스 된 복수의 메모리들 각각으로부터 리드 요청된 데이터를 리드하는 단계; 및
    상기 제1지시 신호와 상기 제2지시 신호에 기초하여 리드 된 각 데이터의 리오더링이 필요한지 여부를 판단하고, 판단 결과에 따라 상기 리드 된 각 데이터를 리오더링하는 단계를 포함하고,
    상기 리오더링하는 단계는,
    상기 복수의 마스터 아이피들 중에서 적어도 어느 하나에서 수행되는 시스템의 동작 방법.
  7. 제6항에 있어서, 상기 메모리 컨트롤러는 인터리빙 방식으로 상기 복수의 메모리들을 제어하는 시스템의 동작 방법.
  8. 제6항에 있어서, 상기 제2지시 신호를 생성하는 단계는,
    상기 복수의 마스터 아이피들 중에서 적어도 어느 하나에서 수행되는 시스템의 동작 방법.
  9. 제6항에 있어서, 상기 리오더링하는 단계는,
    데이터 FIFO(first in first out)를 이용하여 리오더링하는 시스템의 동작 방법.
  10. 제6항에 있어서, 상기 복수의 메모리들 각각은 DRAM인 시스템의 동작 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9323539B2 (en) * 2013-06-27 2016-04-26 Intel Corporation Constructing persistent file system from scattered persistent regions

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5751986A (en) * 1994-03-01 1998-05-12 Intel Corporation Computer system with self-consistent ordering mechanism
CA2145361C (en) * 1994-03-24 1999-09-07 Martin William Sotheran Buffer manager
US6918019B2 (en) * 2001-10-01 2005-07-12 Britestream Networks, Inc. Network and networking system for small discontiguous accesses to high-density memory devices
US8407433B2 (en) * 2007-06-25 2013-03-26 Sonics, Inc. Interconnect implementing internal controls
US7308526B2 (en) * 2004-06-02 2007-12-11 Intel Corporation Memory controller module having independent memory controllers for different memory types
KR101841173B1 (ko) * 2010-12-17 2018-03-23 삼성전자주식회사 리오더 버퍼를 이용한 메모리 인터리빙 장치 및 그 메모리 인터리빙 방법

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