KR20130073395A - 반도체 장치 - Google Patents
반도체 장치 Download PDFInfo
- Publication number
- KR20130073395A KR20130073395A KR1020110141218A KR20110141218A KR20130073395A KR 20130073395 A KR20130073395 A KR 20130073395A KR 1020110141218 A KR1020110141218 A KR 1020110141218A KR 20110141218 A KR20110141218 A KR 20110141218A KR 20130073395 A KR20130073395 A KR 20130073395A
- Authority
- KR
- South Korea
- Prior art keywords
- temperature
- voltage
- control pulse
- output control
- preliminary
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 33
- 230000004044 response Effects 0.000 claims abstract description 44
- 230000003111 delayed effect Effects 0.000 claims description 44
- 238000009529 body temperature measurement Methods 0.000 claims description 22
- 230000004913 activation Effects 0.000 claims description 19
- 238000000034 method Methods 0.000 claims 14
- 238000005516 engineering process Methods 0.000 description 8
- 230000015654 memory Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000001934 delay Effects 0.000 description 4
- 230000003321 amplification Effects 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 230000005669 field effect Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/109—Control signal input circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Logic Circuits (AREA)
Abstract
본 발명은 온도 측정 명령에 응답하여 온도 변화에 따라 전압 레벨 변화가 서로 다른 제 1 온도 전압 및 제 2 온도 전압을 생성하는 제 1 온도 전압 생성부, 및 상기 제 1 및 제 2 온도 전압의 레벨 차에 응답하여 제 1 온도 정보를 생성하는 제 1 온도 정보 판단부를 포함하는 제 1 구조체, 및 상기 제 1 구조체로부터 상기 제 1 및 제 2 온도 전압이 생성되고 소정 시간이 경과하면 온도 변화에 따라 전압 레벨 변화가 서로 다른 제 3 온도 전압 및 제 4 온도 전압을 생성하는 제 2 온도 전압 생성부, 및 상기 제 3 및 제 4 온도 전압의 레벨 차에 응답하여 제 2 온도 정보를 생성하는 제 2 온도 정보 판단부를 포함하는 제 2 구조체를 포함한다.
Description
본 발명은 반도체 장치에 관한 것으로서, 적층된 구조를 갖는 반도체 장치 내부의 온도 정보를 생성하는 회로에 관한 것이다.
트랜지스터로 구성된 반도체 장치는 온도의 영향을 많이 받게 된다. 그러므로, 반도체 장치는 내부 온도를 측정하여 반도체 장치의 동작(예를 들어, 메모리의 경우 리프레쉬 동작)을 제어하도록 구성된다.
이때, 정확한 온도 정보를 얻기 위하여 반도체 장치는 내부에 온도 정보 생성 회로를 구비한다.
반도체 장치는 예를 들어, 반도체 메모리 장치의 경우 메모리 용량을 늘리기 위해, 메모리가 적층된 형태를 이용하고 있다. 이와 같이, 메모리가 적층된 형태의 반도체 메모리 장치는 메모리 각 층마다 온도가 다르므로, 온도에 따른 동작 특성이 다르다. 그러므로, 메모리가 적층된 각 층의 정확한 온도 정보가 필요하다.
또한, 트랜지스터는 온도에 민감하게 반응하기 때문에 트랜지스터로 구성된 반도체 장치는 반도체 장치의 내부 온도를 정확히 측정하여, 측정된 온도 정보를 반도체 장치의 동작에 이용함으로써, 동작 오류를 줄일 수 있다.
<참고 인용 문헌: KR 공개 10200500825789>
본 발명은 적층된 구조체의 각 층에 대한 온도 정보를 얻을 수 있는 반도체 장치를 제공한다.
본 발명의 실시예에 따른 반도체 장치는 온도 측정 명령에 응답하여 온도 변화에 따라 전압 레벨 변화가 서로 다른 제 1 온도 전압 및 제 2 온도 전압을 생성하는 제 1 온도 전압 생성부, 및 상기 제 1 및 제 2 온도 전압의 레벨 차에 응답하여 제 1 온도 정보를 생성하는 제 1 온도 정보 판단부를 포함하는 제 1 구조체, 및 상기 제 1 구조체로부터 상기 제 1 및 제 2 온도 전압이 생성되고 소정 시간이 경과하면 온도 변화에 따라 전압 레벨 변화가 서로 다른 제 3 온도 전압 및 제 4 온도 전압을 생성하는 제 2 온도 전압 생성부, 및 상기 제 3 및 제 4 온도 전압의 레벨 차에 응답하여 제 2 온도 정보를 생성하는 제 2 온도 정보 판단부를 포함하는 제 2 구조체를 포함한다.
본 발명의 다른 실시예에 따른 반도체 장치는 적층된 제 1 구조체 및 제 2 구조체, 및 상기 제 1 및 제 2 구조체를 연결하는 관통 전극을 포함하는 반도체 장치로서, 온도 측정 명령이 입력되면 온도 변화에 따라 전압 레벨 변화가 서로 다른 제 1 온도 전압 및 제 2 온도 전압을 생성하는 상기 제 1 구조체, 및 상기 제 1 온도 전압 및 상기 제 2 온도 전압이 생성되고 소정 시간이 경과되면 온도 변화에 따라 전압 레벨 변화가 서로 다른 제 3 온도 전압 및 제 4 온도 전압을 생성하는 상기 제 2 구조체를 포함하며, 상기 제 1 구조체는 상기 제 1 및 제 2 온도 전압의 레벨 차에 응답하여 온도 정보를 생성하며, 상기 관통 전극으로 전달된 상기 제 3 및 제 4 온도 전압의 레벨 차에 응답하여 상기 온도 정보를 생성한다.
본 발명의 또 다른 실시예에 따른 반도체 장치는 온도 측정 명령에 응답하여 출력 제어 펄스를 생성하고, 온도 변화에 따라 전압 레벨 변화가 서로 다른 제 1 온도 전압 및 제 2 온도 전압을 상기 출력 제어 펄스에 응답하여 출력하는 제 1 온도 전압 생성부, 상기 제 1 및 제 2 온도 전압의 레벨 차에 따라 제 1 온도 정보를 생성하는 제 1 온도 정보 판단부, 상기 출력 제어 펄스를 지연시킨 지연 출력 제어 펄스에 응답하여 온도 변화에 따라 전압 레벨 변화가 서로 다른 제 3 온도 전압 및 제 4 온도 전압을 출력하는 제 2 온도 전압 생성부, 및 상기 제 3 및 제 4 온도 전압의 레벨 차에 따라 제 2 온도 정보를 생성하는 제 2 온도 정보 판단부를 포함한다.
본 발명에 따른 반도체 장치는 적층된 구조체의 각 층에 대한 온도 정보를 얻을 수 있어, 층 별로 온도에 대한 동작 특성 제어가 가능하게 한다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성도,
도 2는 도 1의 제 1 온도 전압 생성부의 구성도,
도 3은 도 1의 제 1 온도 정보 판단부의 구성도,
도 4는 본 발명의 다른 실시예에 따른 반도체 장치의 구성도,
도 5는 도 4의 제 1 온도 전압 생성부의 구성도이다.
도 2는 도 1의 제 1 온도 전압 생성부의 구성도,
도 3은 도 1의 제 1 온도 정보 판단부의 구성도,
도 4는 본 발명의 다른 실시예에 따른 반도체 장치의 구성도,
도 5는 도 4의 제 1 온도 전압 생성부의 구성도이다.
본 발명의 실시예에 따른 반도체 장치는 도 1에 도시된 바와 같이, 제 1 내지 제 3 구조체(100, 200, 300)를 포함한다. 이때, 상기 제 1 내지 제 3 구조체(100~300)는 적층된 형태이며, 관통 전극(400, 500)으로 서로 연결된다. 이와 같이, 구조체 즉, 칩(chip)에 작은 구멍을 뚫어 금속을 충전하여 관통 전극을 형성하는 기술은 적층된 복수의 칩을 접속하는 3차원 스택 패키지 기술이다. 예를 들어, 3차원 스택 패키지 기술 중에는 실리콘 관통 전극(through silicon via) 기술이 있다. 또한 상기 제 1 내지 제 3 구조체(100, 200, 300)는 각각 트랜지스터로 구성된 집적 회로를 포함한다.
상기 제 1 구조체(100)는 제 1 온도 전압 생성부(110), 및 제 1 온도 정보 판단부(120)를 포함한다.
상기 제 1 온도 전압 생성부(110)는 온도 측정 명령(CMD)에 응답하여 온도 변화에 따라 전압 레벨 변화가 서로 다른 제 1 온도 전압(Vt_1) 및 제 2 온도 전압(Vt_2)을 생성한다. 예를 들어, 상기 제 1 온도 전압 생성부(110)는 상기 온도 측정 명령(CMD)에 응답하여 출력 제어 펄스(out_ctrlp)를 생성하며, 상기 출력 제어 펄스(out_ctrlp)의 활성화 구간동안 상기 제 1 및 제 2 온도 전압(Vt_1, Vt_2)을 출력한다.
상기 제 1 온도 정보 판단부(120)는 상기 제 1 및 제 2 온도 전압(Vt_1, Vt_2)의 레벨 차에 응답하여 제 1 온도 정보(T_in1, T_in2)를 생성한다. 이때, 상기 제 1 온도 정보(T_in1, T_in2)는 제 1 온도 정보 신호(T_in1) 및 제 2 온도 정보 신호(T_in2)를 포함한다.
상기 제 2 구조체(200)는 제 2 온도 전압 생성부(210), 및 제 2 온도 정보 판단부(220)를 포함한다.
상기 제 2 온도 전압 생성부(210)는 상기 제 1 및 제 2 온도 전압(Vt_1, Vt_2)이 생성되고 소정 시간이 경과하면 온도 변화에 따라 전압 레벨 변화가 서로 다른 제 3 온도 전압(Vt_3) 및 제 4 온도 전압(Vt_4)을 생성한다. 예를 들어, 상기 제 2 온도 전압 생성부(210)는 상기 관통 전극(400)을 통해 입력된 상기 제 1 구조체(100)의 상기 출력 제어 펄스(out_ctrlp)를 클럭(CLK)에 동기시켜 제 1 지연 출력 제어 펄스(out_ctrlp_d1)를 생성한다. 또한 상기 제 2 온도 전압 생성부(210)는 상기 제 1 지연 출력 제어 펄스(out_ctrlp_d1)의 활성화 구간동안 상기 제 3 및 제 4 온도 전압(Vt_3, Vt_4)을 출력한다.
상기 제 2 온도 정보 판단부(220)는 상기 제 3 및 제 4 온도 전압(Vt_3, Vt_4)의 레벨 차에 응답하여 제 2 온도 정보(T_in3, T_in4)를 생성한다. 이때, 상기 제 2 온도 정보(T_in3, T_in4)는 제 3 온도 정보 신호(T_in3) 및 제 4 온도 정보 신호(T_in4)를 포함한다.
상기 제 3 구조체(300)는 제 3 온도 전압 생성부(310), 및 제 3 온도 정보 판단부(320)를 포함한다.
상기 제 3 온도 전압 생성부(310)는 상기 제 3 및 제 4 온도 전압(Vt_3, Vt_4)이 생성되고 소정 시간이 경과하면 온도 변화에 따라 전압 레벨 변화가 서로 다른 제 5 온도 전압(Vt_5) 및 제 6 온도 전압(Vt_6)을 생성한다. 예를 들어, 상기 제 3 온도 전압 생성부(310)는 상기 관통 전극(500)을 통해 입력된 상기 제 2 구조체(200)의 상기 제 1 지연 출력 제어 펄스(out_ctrlp_d1)를 상기 클럭(CLK)에 동기시켜 제 2 지연 출력 제어 펄스(out_ctrlp_d2, 미도시)를 생성한다. 또한 상기 제 3 온도 전압 생성부(310)는 상기 제 2 지연 출력 제어 펄스(out_ctrlp_d2)의 활성화 구간동안 상기 제 5 및 제 6 온도 전압(Vt_5, Vt_6)을 출력한다.
상기 제 3 온도 정보 판단부(320)는 상기 제 5 및 제 6 온도 전압(Vt_5, Vt_6)의 레벨 차에 응답하여 제 3 온도 정보(T_in5, T_in6)를 생성한다. 이때, 상기 제 3 온도 정보(T_in5, T_in6)는 제 5 온도 정보 신호(T_in5) 및 제 6 온도 정보 신호(T_in6)를 포함한다.
상기 제 1 온도 전압 생성부(110)는 상기 제 2 및 제 3 온도 전압 생성부(210, 310)와는 달리, 상기 온도 측정 명령(CMD)이 입력되면 예비 출력 제어 펄스(out_ctrlp_pre)를 생성하고, 상기 예비 출력 제어 펄스(out_ctrlp_pre)를 상기 클럭(CLK)에 동기시킨 상기 출력 제어 펄스(out_ctrlp)를 상기 관통 전극(400)을 통해 제 2 구조체(200)에 전달한다.
이러한 상기 제 1 온도 전압 생성부(110)는 도 2에 도시된 바와 같이, 제 1 예비 온도 전압 생성부(111), 펄스 생성부(112), 제 1 클럭 동기부(113), 및 제 1 전압 출력부(114)를 포함한다.
상기 제 1 예비 온도 전압 생성부(111)는 온도 변화에 따라 전압 레벨 변화가 서로 다른 제 1 예비 온도 전압(Vt_pre1), 및 제 2 예비 온도 전압(Vt_pre2)을 생성한다. 예를 들어, 상기 제 1 예비 온도 전압(Vt_pre1)은 온도가 증가할수록 전압 레벨이 높아지는 전압(Proportional To Absolute Temperature voltage, PTAT voltage)일 수 있다. 또한 상기 제 2 예비 온도 전압(Vt_pre2)은 온도가 증가할수록 전압 레벨이 낮아지는 전압(Complementary To Absolute Temperature voltage, CTAT voltage)일 수 있다. 또한 상기 제 1 예비 온도 전압(Vt_pre1)의 레벨 변화폭은 동일한 온도 변화에 대해 상기 제 2 예비 온도 전압(Vt_pre2)의 레벨 변화폭보다 크거나 작을 수 있다.
상기 제 1 예비 온도 전압 생성부(111)는 제 1 및 제 2 트랜지스터(N1, N2), 및 제 1 및 제 2 저항 소자(R1, R2)를 포함한다. 상기 제 1 트랜지스터(N1)는 게이트와 드레인이 연결된 노드에 외부 전압(VDD)을 인가 받는다. 상기 제 2 트랜지스터(N2)는 게이트와 드레인이 연결된 노드에 외부 전압(VDD)을 인가 받는다. 상기 제 1 저항 소자(R1)는 일단에 상기 제 1 트랜지스터(N1)의 소오스가 연결되고 타단에 접지단(VSS)이 연결된다. 상기 제 2 저항 소자(R2)는 일단에 상기 제 2 트랜지스터(N2)의 소오스가 연결되고 타단에 접지단(VSS)이 연결된다. 이때, 상기 제 1 트랜지스터(N1)의 게이트와 드레인이 연결된 노드에서 상기 제 1 예비 온도 전압(Vt_pre1)이 출력된다. 상기 제 2 트랜지스터(N2)의 게이트와 드레인이 연결된 노드에서 상기 제 2 예비 온도 전압(Vt_pre2)이 출력된다. 상기 제 1 및 제 2 트랜지스터(N1, N2)의 문턱 전압 또는 사이즈(size)를 서로 달리하여 온도 변화에 따라 관통 전류의 양이 서로 다르게 구성함으로써, 온도 변화에 따라 전압 레벨 변화가 서로 다른 상기 제 1 및 제 2 예비 온도 전압(Vt_pre1, Vt_pre2)을 생성할 수 있다. 상기 제 1 및 제 2 트랜지스터(N1, N2)는 FET(Field effect transistor) 또는 BJT(Bipolar junction transistor)일 수 있다.
상기 펄스 생성부(112)는 상기 온도 측정 명령(CMD)에 응답하여 상기 예비 출력 제어 펄스(out_ctrlp_pre)를 생성한다.
상기 펄스 생성부(112)는 제 1 내지 제 4 인버터(IV1~IV4), 및 낸드 게이트(ND1)를 포함한다. 상기 제 1 인버터(IV1)는 상기 온도 측정 명령(CMD)을 입력 받는다. 상기 제 2 인버터(IV2)는 상기 제 1 인버터(IV1)의 출력을 입력 받는다. 상기 제 3 인버터(IV3)는 상기 제 2 인버터(IV2)의 출력을 입력 받는다. 상기 낸드 게이트(ND1)는 상기 온도 측정 명령(CMD) 및 상기 제 3 인버터(IV3)의 출력을 입력 받는다. 상기 제 4 인버터(IV4)는 상기 낸드 게이트(ND1)의 출력을 입력 받아 상기 예비 출력 제어 펄스(out_ctrlp_pre)로서 출력한다.
상기 제 1 클럭 동기부(113)는 상기 예비 출력 제어 펄스(out_ctrlp_pre)를 상기 클럭(CLK)에 동기시켜 상기 출력 제어 펄스(out_ctrlp)로서 출력한다.
상기 제 1 클럭 동기부(113)는 제 1 플립플롭(FF1)을 포함한다. 상기 제 1 플립플립(FF1)은 상기 클럭(CLK) 및 상기 예비 출력 제어 펄스(out_ctrlp_pre)를 입력 받아 상기 출력 제어 펄스(out_ctrlp)를 출력한다.
상기 제 1 전압 출력부(114)는 상기 출력 제어 펄스(out_ctrlp)의 활성화 구간동안 상기 제 1 및 제 2 예비 온도 전압(Vt_pre1, Vt_pre2)을 상기 제 1 및 제 2 온도 전압(Vt_1, Vt_2)으로서 출력한다. 예를 들어 상기 제 1 전압 출력부(114)는 상기 출력 제어 펄스(out_ctrlp)가 하이 레벨로 활성화된 동안 상기 제 1 및 제 2 예비 온도 전압(Vt_pre1, Vt_pre2)을 상기 제 1 및 제 2 온도 전압(Vt_1, Vt_2)으로서 출력한다.
상기 제 1 전압 출력부(114)는 제 3 및 제 4 트랜지스터(N3, N4)를 포함한다. 상기 제 3 트랜지스터(N3)는 게이트에 상기 출력 제어 펄스(out_ctrlp)를 입력 받고 드레인에 상기 제 1 예비 온도 전압(Vt_pre1)을 입력 받고 소오스에서 상기 제 1 온도 전압(Vt_1)이 출력된다. 상기 제 4 트랜지스터(N4)는 게이트에 상기 출력 제어 펄스(out_ctrlp)를 입력 받고 드레인에 상기 제 2 예비 온도 전압(Vt_pre2)을 입력 받고 소오스에서 상기 제 2 온도 전압(Vt_2)이 출력된다.
상기 제 1 온도 정보 판단부(120)는 도 3에 도시된 바와 같이, 증폭부(121), 및 온도 정보 출력부(122)를 포함한다.
상기 증폭부(121)는 상기 제 1 및 제 2 온도 전압(Vt_1, Vt_2)의 전압 레벨을 증폭시켜 제 1 증폭 전압(V_amp1), 및 제 2 증폭 전압(V_amp2)을 생성한다. 예를 들어, 상기 증폭부(121)는 상기 제 1 및 제 2 온도 전압(Vt_1, Vt_2)의 전압 레벨을 증폭하여, 상기 제 1 및 제 2 온도 전압(Vt_1, Vt_2)의 전압 레벨 차보다 상기 제 1 및 제 2 증폭 전압(V_amp1, V_amp2)의 전압 레벨 차가 더 크게 한다.
상기 증폭부(121)는 제 5 내지 제 12 트랜지스터(N11~N14, P11~P14), 및 및 제 1 전류 소오스부(I_s1)를 포함한다. 상기 제 5 트랜지스터(N11)는 게이트에 상기 제 1 온도 전압(Vt_1)을 입력 받는다. 상기 제 6 트랜지스터(N12)는 게이트에 상기 제 2 온도 전압(Vt_2)을 입력 받는다. 상기 제 7 트랜지스터(N13)는 드레인에 상기 제 5 및 제 6 트랜지스터(N11, N12)의 소오스가 연결된 노드가 연결되고, 게이트에 제 1 바이어스 전압(bias1)을 인가 받는다. 상기 제 8 트랜지스터(N14)는 게이트에 제 2 바이어스 전압(bias2)을 인가 받고 드레인에 상기 제 7 트랜지스터(N13)의 소오스가 연결되며 소오스에 접지단(VSS)이 연결된다. 상기 제 9 트랜지스터(P11)는 소오스에 외부 전압(VDD)을 인가 받으며, 게이트와 드레인이 연결된 노드에 상기 제 5 트랜지스터(N11)의 드레인이 연결된다. 상기 제 10 트랜지스터(P12)는 게이트에 상기 제 9 트랜지스터(P11)의 게이트와 드레인이 연결된 노드가 연결되며 소오스에 상기 제 1 전류 소오스부(I_s1)의 전류를 입력 받아 드레인에 상기 제 1 증폭 전압(V_amp1)을 출력한다. 상기 제 11 트랜지스터(P13)는 게이트에 상기 제 6 트랜지스터(N12)의 드레인이 연결되고 소오스에 상기 제 1 전류 소오스부(I_s1)의 전류를 입력 받아 드레인에서 상기 제 2 증폭 전압(V_amp2)을 출력한다. 상기 제 12 트랜지스터(P14)는 게이트와 드레인이 연결된 노드가 상기 제 6 트랜지스터(N12)의 드레인이 연결되고 소오스에 외부 전압(VDD)을 인가 받는다. 상기 제 1 전류 소오스부(I_s1)은 외부 전압(VDD)을 인가 받아 상기 제 10 및 제 11 트랜지스터(P12, P13)의 소오스가 연결된 노드에 전류를 공급한다.
상기 온도 정보 출력부(122)는 제 2 및 제 3 전류 소오스부(I_s2, I_s3), 제 1 및 제 2 전류 싱크부(122-1, 122-2), 및 제 1 및 제 2 신호 출력부(122-3, 122-4)를 포함한다.
상기 제 2 전류 소오스부(I_s2)는 외부 전압(VDD)을 인가 받아 제 1 출력 노드(out_nodeA)에 전류를 제공한다.
상기 제 3 전류 소오스부(I_s3)는 외부 전압(VDD)을 인가 받아 제 2 출력 노드(out_nodeB)에 전류를 제공한다.
상기 제 1 전류 싱크부(122-1)는 상기 제 1 증폭 전압(V_amp1) 레벨에 응답하여 상기 제 1 출력 노드(out_nodeA)에서 접지단(VSS)으로 흐르는 전류의 양을 제어한다. 상기 제 1 전류 싱크부(122-1)는 제 13 및 제 14 트랜지스터(N15, N16)를 포함한다. 상기 제 13 트랜지스터(N15)는 게이트에 상기 제 1 바이어스 전압(bias1)을 인가 받고 드레인에 상기 제 1 출력 노드(out_nodeA)가 연결된다. 상기 제 14 트랜지스터(N16)는 게이트에 상기 제 2 바이어스 전압(bias2)을 인가 받고 드레인에 상기 제 13 트랜지스터(N15)의 소오스가 연결되며 소오스에 접지단(VSS)가 연결된다. 이때, 상기 제 1 증폭 전압(V_amp1)은 상기 제 13 트랜지스터(N15)의 소오스와 상기 제 14 트랜지스터(N16)의 드레인이 연결된 노드에 인가 된다.
상기 제 2 전류 싱크부(122-2)는 상기 제 2 증폭 전압(V_amp2) 레벨에 응답하여 상기 제 2 출력 노드(out_nodeB)에서 접지단(VSS)으로 흐르는 전류의 양을 제어한다. 상기 제 2 전류 싱크부(122-2)는 제 15 및 제 16 트랜지스터(N17, N18)를 포함한다. 상기 제 15 트랜지스터(N17)는 게이트에 상기 제 1 바이어스 전압(bias1)을 인가 받고 드레인에 상기 제 2 출력 노드(out_nodeB)가 연결된다. 상기 제 16 트랜지스터(N18)는 게이트에 상기 제 2 바이어스 전압(bias2)을 인가 받고 드레인에 상기 제 15 트랜지스터(N17)의 소오스가 연결되며 소오스에 접지단(VSS)이 연결된다. 이때, 상기 제 2 증폭 전압(V_amp2)은 상기 제 15 트랜지스터(N17)의 소오스와 상기 제 16 트랜지스터(N18)의 드레인이 연결된 노드에 인가 된다.
상기 제 1 신호 출력부(122-3)는 상기 제 1 출력 노드(out_nodeA)의 전압 레벨에 응답하여 상기 제 1 온도 정보 신호(T_in1)의 레벨을 결정한다.
상기 제 1 신호 출력부(122-3)는 제 5 인버터(IV11)를 포함한다. 상기 제 5 인버터(IV11)는 입력단에 상기 제 1 출력 노드(out_nodeA)가 연결되고 출력단에서 상기 제 1 온도 정보 신호(T_in1)가 출력된다. 상기 제 5 인버터(IV11)는 상기 제 1 출력 노드(out_nodeA)의 전압 레벨이 기설정된 전압 레벨 이상이면 로우 레벨의 상기 제 1 온도 정보 신호(T_in1)를 출력하고, 상기 제 1 출력 노드(out_nodeA)의 전압 레벨이 상기 기설정된 전압 레벨 이하이면 하이 레벨의 상기 제 1 온도 정보 신호(T_in1)를 출력한다.
상기 제 2 신호 출력부(122-4)는 제 6 인버터(IV12)를 포함한다. 상기 제 6 인버터(IV12)는 입력단에 상기 제 2 출력 노드(out_nodeB)가 연결되고 출력단에서 상기 제 2 온도 정보 신호(T_in2)가 출력된다 상기 제 6 인버터(IV12)는 상기 제 2 출력 노드(out_nodeB)의 전압 레벨이 기설정된 전압 레벨 이상이면 로우 레벨의 상기 제 2 온도 정보 신호(T_in2)를 출력하고, 상기 제 2 출력 노드(out_nodeB)의 전압 레벨이 상기 기설정된 전압 레벨 이하이면 하이 레벨의 상기 제 2 온도 정보 신호(T_in2)를 출력한다. 이때, 상기 제 5 인버터(IV11)의 기설정된 전압 레벨과 상기 제 6 인버터(IV12)의 기설정된 전압 레벨은 같을 수도 있고, 다를 수도 있다.
상기 제 2 온도 전압 생성부(210)는 도 4에 도시된 바와 같이, 제 2 예비 온도 전압 생성부(211), 제 2 클럭 동기부(212), 및 제 2 전압 출력부(213)를 포함한다.
상기 제 2 예비 온도 전압 생성부(211)는 온도 변화에 따라 전압 레벨 변화가 서로 다른 제 3 예비 온도 전압(Vt_pre3), 및 제 4 예비 온도 전압(Vt_pre4)을 생성한다.
상기 제 2 예비 온도 전압 생성부(211)는 온도 변화에 따라 전압 레벨 변화가 서로 다른 제 3 예비 온도 전압(Vt_pre3), 및 제 4 예비 온도 전압(Vt_pre4)을 생성한다. 예를 들어, 상기 제 3 예비 온도 전압(Vt_pre3)은 온도가 증가할수록 전압 레벨이 높아지는 전압(Proportional To Absolute Temperature voltage, PTAT voltage)일 수 있다. 또한 상기 제 4 예비 온도 전압(Vt_pre4)은 온도가 증가할수록 전압 레벨이 낮아지는 전압(Complementary To Absolute Temperature voltage, CTAT voltage)일 수 있다. 또한 상기 제 3 예비 온도 전압(Vt_pre3)의 레벨 변화폭은 동일한 온도 변화에 대해 상기 제 4 예비 온도 전압(Vt_pre4)의 레벨 변화폭보다 크거나 작을 수 있다.
상기 제 2 예비 온도 전압 생성부(211)는 제 17 및 제 18 트랜지스터(N21, N22), 및 제 3 및 제 4 저항 소자(R21, R22)를 포함한다. 상기 제 17 트랜지스터(N21)는 게이트와 드레인이 연결된 노드에 외부 전압(VDD)을 인가 받는다. 상기 제 18 트랜지스터(N22)는 게이트와 드레인이 연결된 노드에 외부 전압(VDD)을 인가 받는다. 상기 제 3 저항 소자(R21)는 일단에 상기 제 17 트랜지스터(N21)의 소오스가 연결되고 타단에 접지단(VSS)이 연결된다. 상기 제 4 저항 소자(R22)는 일단에 상기 제 18 트랜지스터(N22)의 소오스가 연결되고 타단에 접지단(VSS)이 연결된다. 이때, 상기 제 17 트랜지스터(N21)의 게이트와 드레인이 연결된 노드에서 상기 제 3 예비 온도 전압(Vt_pre3)이 출력된다. 상기 제 18 트랜지스터(N22)의 게이트와 드레인이 연결된 노드에서 상기 제 4 예비 온도 전압(Vt_pre4)이 출력된다. 상기 제 17 및 제 18 트랜지스터(N21, N22)의 문턱 전압 또는 사이즈(size)를 서로 달리하여 동일한 온도 변화에 따라 트랜지스터의 관통 전류의 양이 서로 달라지게 하므로써, 온도 변화에 따라 전압 레벨 변화가 서로 다른 상기 제 3 및 제 4 예비 온도 전압(Vt_pre3, Vt_pre4)을 생성할 수 있다. 상기 제 17 및 제 18 트랜지스터(N21, N22)는 FET(Field effect transistor) 또는 BJT(Bipolar junction transistor)일 수 있다.
상기 제 2 클럭 동기부(212)는 상기 제 1 구조체(100)로부터 상기 관통 전극(400)을 통해 전달받은 상기 출력 제어 펄스(out_ctrlp)를 상기 클럭(CLK)에 동기시켜 상기 제 1 지연 출력 제어 펄스(out_ctrlp_d1)로서 출력한다.
상기 제 2 클럭 동기부(212)는 제 2 플립플롭(FF21)을 포함한다. 상기 제 2 플립플립(FF21)은 상기 클럭(CLK) 및 상기 출력 제어 펄스(out_ctrlp)를 입력 받아 상기 제 2 지연 출력 제어 펄스(out_ctrlp_d1)를 출력한다.
상기 제 2 전압 출력부(213)는 상기 제 1 지연 출력 제어 펄스(out_ctrlp_d1)의 활성화 구간동안 상기 제 3 및 제 4 예비 온도 전압(Vt_pre3, Vt_pre4)을 상기 제 3 및 제 4 온도 전압(Vt_3, Vt_4)으로서 출력한다. 예를 들어 상기 제 2 전압 출력부(213)는 상기 제 1 지연 출력 제어 펄스(out_ctrlp_d1)가 하이 레벨로 활성화된 동안 상기 제 3 및 제 4 예비 온도 전압(Vt_pre3, Vt_pre4)을 상기 제 3 및 제 4 온도 전압(Vt_3, Vt_4)으로서 출력한다.
상기 제 2 전압 출력부(213)는 제 19 및 제 20 트랜지스터(N23, N24)를 포함한다. 상기 제 19 트랜지스터(N23)는 게이트에 상기 제 1 지연 출력 제어 펄스(out_ctrlp_d1)를 입력 받고 드레인에 상기 제 3 예비 온도 전압(Vt_pre3)을 입력 받고 소오스에서 상기 제 3 온도 전압(Vt_3)이 출력된다. 상기 제 20 트랜지스터(N24)는 게이트에 상기 제 1 지연 출력 제어 펄스(out_ctrlp_d1)를 입력 받고 드레인에 상기 제 4 예비 온도 전압(Vt_pre4)을 입력 받고 소오스에서 상기 제 4 온도 전압(Vt_4)이 출력한다.
상기 제 2 온도 정보 판단부(220)는 상기 제 3 및 제 4 온도 전압(Vt_3, Vt_4)의 레벨 차에 응답하여 상기 제 2 온도 정보(T_in3, T_in4)를 생성한다. 이때, 상기 제 2 온도 정보(T_in3, T_in4)는 제 3 온도 정보 신호(T_in3) 및 제 4 온도 정보 신호(T_in4)를 포함한다. 이때, 상기 제 2 온도 정보 판단부(220)는 도 1에 도시된 상기 제 1 온도 정보 판단부(120)와 그 구성이 동일하다. 다만, 입력 받는 신호와 출력하는 신호만 다를 뿐이다.
상기 제 3 온도 전압 생성부(310)는 온도 변화에 따라 전압 레벨 변화가 서로 다른 제 5 예비 온도 전압(Vt_pre5), 및 제 6 예비 온도 전압(Vt_pre6)을 생성한다. 예를 들어, 상기 제 5 예비 온도 전압(Vt_pre5)은 온도가 증가할수록 전압 레벨이 높아지는 전압(Proportional To Absolute Temperature voltage, PTAT voltage)일 수 있다. 또한 상기 제 6 예비 온도 전압(Vt_pre6)은 온도가 증가할수록 전압 레벨이 낮아지는 전압(Complementary To Absolute Temperature voltage, CTAT voltage)일 수 있다. 또한 상기 제 5 예비 온도 전압(Vt_pre5)의 레벨 변화폭은 동일한 온도 변화에 대해 상기 제 6 예비 온도 전압(Vt_pre6)의 레벨 변화폭보다 크거나 작을 수 있다. 이때, 상기 제 3 온도 전압 생성부(310)는 도1의 상기 제 2 온도 전압 생성부(210)와 그 구성이 동일하다. 다만, 입력 받는 신호와 출력하는 신호만 다를 뿐이다.
상기 제 3 온도 정보 판단부(320)는 상기 제 5 및 제 6 온도 전압(Vt_5, Vt_6)의 레벨 차에 응답하여 상기 제 3 온도 정보(T_in5, T_in6)를 생성한다. 이때, 상기 제 3 온도 정보(T_in5, T_in6)는 제 5 온도 정보 신호(T_in5) 및 제 6 온도 정보 신호(T_in6)를 포함한다. 이때, 상기 제 3 온도 정보 판단부(320)는 도 1에 도시된 상기 제 1 온도 정보 판단부(120)와 그 구성이 동일하다. 다만, 입력 받는 신호와 출력하는 신호만 다를 뿐이다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 장치는 다음과 같이 동작한다.
본 발명의 실시예는 도 1에 도시된 바와 같이, 제 1 내지 제 3 구조체(100, 200, 300)가 적층된 반도체 장치를 예로 하여 설명한다.
상기 제 1 구조체(100)에 온도 측정 명령(CMD)이 입력된다.
상기 제 1 구조체(100)의 제 1 온도 전압 생성부(110)는 상기 온도 측정 명령(CMD)이 입력되면 예비 출력 제어 펄스(out_ctrlp_pre)를 생성하고, 상기 예비 출력 제어 펄스(out_ctrlp_pre)를 클럭(CLK)에 동기시켜 출력 제어 펄스(out_ctrlp)로서 출력한다.
상기 제 1 온도 전압 생성부(110)는 온도에 따라 전압 레벨 변화가 서로 다른 제 1 및 제 2 예비 온도 전압(Vt_pre1, Vt_pre2)을 생성하다가, 상기 출력 제어 펄스(out_ctrlp)의 활성화 구간에서 상기 제 1 및 제 2 예비 온도 전압(Vt_pre1, Vt_pre2)을 제 1 및 제 2 온도 전압(Vt_1, Vt_2)으로서 출력한다.
제 1 온도 정보 판단부(120)는 상기 제 1 온도 전압 생성부(110)의 상기 제 1 및 제 2 온도 전압(Vt_1, Vt_2)을 입력받아 상기 제 1 및 제 2 온도 전압(Vt_1, Vt_2)의 레벨 차를 제 1 온도 정보(T_in1, T_in2)로서 출력한다.
상기 제 1 구조체(100)의 상기 제 1 온도 전압 생성부(110)에서 생성된 상기 출력 제어 펄스(out_ctrlp)는 관통 전극(400)을 통해 상기 제 2 구조체(200)에 전달된다.
상기 제 1 구조체(100)의 상기 출력 제어 펄스(out_ctrlp)를 입력 받은 상기 제 2 구조체(200)의 제 2 온도 전압 생성부(210)는 상기 출력 제어 펄스(out_ctrlp)를 상기 클럭(CLK)에 동기시켜 제 1 지연 출력 제어 펄스(out_ctrlp_d1)를 생성한다. 이때, 상기 제 1 지연 출력 제어 펄스(out_ctrlp_d1)는 소자들의 지연시간으로 지연된 상기 출력 제어 펄스(out_ctrlp)를 상기 클럭(CLK)에 동기시킨 신호이기 때문에, 상기 제 1 지연 출력 제어 펄스(out_ctrlp_d1)는 상기 출력 제어 펄스(out_ctrlp)를 상기 클럭(CLK)의 한 주기만큼 지연시킨 신호가 된다.
상기 제 2 온도 전압 생성부(210)는 온도에 따라 전압 레벨 변화가 서로 다른 제 3 및 제 4 예비 온도 전압(Vt_pre3, Vt_pre4)을 생성하다가, 상기 제 1 지연 출력 제어 펄스(out_ctrlp_d1)의 활성화 구간에서 상기 제 3 및 제 4 예비 온도 전압(Vt_pre3, Vt_pre4)을 제 3 및 제 4 온도 전압(Vt_3, Vt_4)으로서 출력한다.
제 2 온도 정보 판단부(220)는 상기 제 2 온도 전압 생성부(210)의 상기 제 3 및 제 4 온도 전압(Vt_3, Vt_4)을 입력 받아 상기 제 3 및 제 4 온도 전압(Vt_3, Vt_4)의 레벨 차를 제 2 온도 정보(T_in3, T_in4)로서 출력한다.
결국, 상기 제 2 온도 정보 판단부(220)는 상기 제 1 온도 정보 판단부(120)의 상기 제 1 온도 정보(T_in1, T_in2)보다 상기 클럭(CLK)의 한 주기 이후 상기 제 2 온도 정보(T_in3, T_in4)를 출력한다.
상기 제 2 구조체(200)의 상기 제 2 온도 전압 생성부(210)에서 생성된 상기 제 1 지연 출력 제어 펄스(out_ctrlp_d1)는 관통 전극(500)을 통해 상기 제 3 구조체(300)에 전달된다.
상기 제 2 구조체(200)의 상기 제 1 지연 출력 제어 펄스(out_ctrlp_d1)를 입력 받은 상기 제 3 구조체(300)의 제 3 온도 전압 생성부(310)는 상기 제 1 지연 출력 제어 펄스(out_ctrlp_d1)를 상기 클럭(CLK)에 동기시켜 제 2 지연 출력 제어 펄스(out_ctrlp_d2, 미도시)를 생성한다. 이때, 상기 제 2 지연 출력 제어 펄스(out_ctrlp_d2)는 소자들의 지연시간으로 지연된 상기 제 1 지연 출력 제어 펄스(out_ctrlp_d1)를 상기 클럭(CLK)에 동기시킨 신호이기 때문에, 상기 제 2 지연 출력 제어 펄스(out_ctrlp_d2)는 상기 제 1 지연 출력 제어 펄스(out_ctrlp_d1)를 상기 클럭(CLK)의 한 주기만큼 지연시킨 신호가 된다.
상기 제 3 온도 전압 생성부(310)는 온도에 따라 전압 레벨 변화가 서로 다른 제 5 및 제 6 예비 온도 전압(Vt_pre3, Vt_pre4, 미도시)을 생성하다가, 상기 제 2 지연 출력 제어 펄스(out_ctrlp_d2)의 활성화 구간에서 상기 제 5 및 제 6 예비 온도 전압(Vt_pre5, Vt_pre4)을 제 5 및 제 6 온도 전압(Vt_5, Vt_6)으로서 출력한다.
제 3 온도 정보 판단부(320)는 상기 제 3 온도 전압 생성부(310)의 상기 제 5 및 제 6 온도 전압(Vt_5, Vt_6)을 입력 받아 상기 제 5 및 제 6 온도 전압(Vt_5, Vt_6)의 레벨 차를 제 3 온도 정보(T_in5, T_in6)로서 출력한다.
결국, 상기 제 3 온도 정보 판단부(320)는 상기 제 2 온도 정보 판단부(220)의 상기 제 2 온도 정보(T_in3, T_in4)보다 상기 클럭(CLK)의 한 주기 이후 상기 제 3 온도 정보(T_in5, T_in6)를 출력한다.
상기와 같이, 본 발명의 실시예에 따른 반도체 장치는 복수의 구조체가 적층된 반도체 장치에서, 한번의 온도 측정 명령으로 각 층의 구조체에 대한 온도 정보를 연속적으로 얻을 수 있다.
본 발명의 다른 실시예에 따른 반도체 장치는 도 5에 도시된 바와 같이, 제 1 내지 제 3 구조체(100-1, 200-1, 300-1), 및 관통 전극들(401~406)을 포함한다. 이때, 상기 제 1 내지 제 3 구조체(100-1, 200-1, 300-1)는 적층된 형태이며, 관통 전극들(401~406)은 각 구조체들(100-1, 200-1, 300-1)을 서로 연결시킨다. 이와 같이, 구조체 즉, 칩(chip)에 작은 구멍을 뚫어 금속을 충전하여 관통 전극을 형성하는 기술은 적층된 복수의 칩을 접속하는 3차원 스택 패키지 기술이다. 예를 들어, 3차원 스택 패키지 기술 중에는 실리콘 관통 전극(through silicon via) 기술이 있다. 또한 상기 제 1 내지 제 3 구조체(100-1, 200-1, 300-1)는 각각 트랜지스터로 구성된 집적 회로를 포함한다.
상기 제 1 구조체(100-1)는 제 1 온도 전압 생성부(110-1) 및 온도 정보 판단부(120-1)를 포함한다. 상기 제 1 온도 전압 생성부(110-1)는 온도 측정 명령(CMD)이 입력되면 온도 변화에 따라 전압 레벨 변화가 서로 다른 제 1 온도 전압(Vt_1), 및 제 2 온도 전압(Vt_2)을 생성한다. 이때, 상기 제 1 온도 전압 생성부(110-1)는 상기 온도 측정 명령(CMD)에 응답하여 출력 제어 펄스(out_ctrlp)를 생성하며, 상기 출력 제어 펄스(out_ctrlp)의 활성화 구간동안 상기 제 1 및 제 2 온도 전압(Vt_1, Vt_2)은 출력된다. 또한, 상기 출력 제어 펄스(out_ctrlp)는 관통 전극(401)을 통해 상기 제 2 온도 전압 생성부(210-1)에 입력된다.
상기 제 2 구조체(200-1)는 제 2 온도 전압 생성부(210-1)를 포함한다. 상기 제 2 온도 전압 생성부(210-1)는 상기 제 1 및 제 2 온도 전압(Vt_1, Vt_2)이 생성되고 소정 시간이 경과되면 온도 변화에 따라 전압 레벨 변화가 서로 다른 제 3 온도 전압(Vt_3), 및 제 4 온도 전압(Vt_4)을 생성한다. 예를 들어, 상기 제 2 온도 전압 생성부(210-1)는 상기 제 1 온도 전압 생성부(110-1)의 상기 출력 제어 펄스(out_ctrlp)를 상기 클럭(CLK)의 한 주기만큼 지연시켜 제 1 지연 출력 제어 펄스(out_ctrlp_d1)를 생성한다. 상기 제 2 온도 전압 생성부(210-1)는 상기 제 1 지연 출력 제어 펄스(out_ctrlp_d1)의 활성화 구간동안 상기 제 3 및 제 4 온도 전압(Vt_3, Vt_4)을 출력한다. 상기 제 1 지연 출력 제어 펄스(out_ctrlp_d1)는 관통 전극(404)을 통해 상기 제 3 구조체(300-1)에 전달된다.
상기 제 3 구조체(300-1)는 제 3 온도 전압 생성부(310-1)를 포함한다. 상기 제 3 온도 전압 생성부(310-1)는 상기 제 3 및 제 4 온도 전압(Vt_3, Vt_4)이 생성되고 소정 시간이 경과하면 온도 변화에 따라 전압 레벨 변화가 서로 다른 제 5 온도 전압(Vt_5), 및 제 6 온도 전압(Vt_6)을 생성한다. 예를 들어, 상기 제 3 온도 전압 생성부(310-1)는 상기 제 2 온도 전압 생성부(210-1)의 상기 제 1 출력 제어 펄스(out_ctrlp_d1)를 상기 클럭(CLK)의 한 주기만큼 지연시켜 제 2 지연 출력 제어 펄스(out_ctrlp_d2, 미도시)를 생성한다. 상기 제 3 온도 전압 생성부(310-1)는 상기 제 2 지연 출력 제어 펄스(out_ctrlp_d2)의 활성화 구간동안 상기 제 5 및 제 6 온도 전압(Vt_5, Vt_6)을 출력한다.
상기 제 1 구조체(100-1)에 포함된 온도 정보 판단부(120-1)는 제 1 온도 전압 노드(Vt_nodeA) 및 제 2 온도 전압 노드(Vt_nodeB)의 전압 레벨 차에 응답하여 온도 정보(T_in1, T_in2)를 생성한다. 이때, 상기 제 1 및 제 2 온도 전압 노드(Vt_nodeA, Vt_nodeB)는 상기 제 1 내지 제 3 온도 전압 생성부(110-1, 210-1, 310-1)의 출력단과 상기 온도 정보 판단부(120-1)의 입력단이 공통 연결된 노드이다. 따라서, 상기 제 1 온도 전압 생성부(110-1)의 상기 제 1 및 제 2 온도 전압(Vt_1, Vt_2)은 상기 제 1 및 제 2 온도 전압 노드(Vt_nodeA, Vt_nodeB)를 통해 상기 온도 정보 판단부(120-1)에 전달된다. 상기 제 2 온도 전압 생성부(210-1)의 상기 제 3 및 제 4 온도 전압(Vt_3, Vt_4)은 상기 관통 전극(402, 403) 및 상기 제 1 및 제 2 온도 전압 노드(Vt_nodeA, Vt_nodeB)을 통해 상기 온도 정보 판단부(120-1)에 전달된다. 또한 상기 제 3 온도 전압 생성부(310-1)의 상기 제 5 및 제 6 온도 전압(Vt_5, Vt_6)은 상기 관통 전극(405, 406), 상기 제 2 구조체(200-1), 상기 관통 전극(402, 403), 및 상기 제 1 및 제 2 온도 전압 노드(Vt_nodeA, Vt_nodeB)을 통해 상기 온도 정보 판단부(120-1)에 전달된다.
상기 제 1 온도 전압 생성부(110-1)는 도 1 및 도 2에 도시된 제 1 온도 전압 생성부(110)와 동일하게 구성될 수 있다.
상기 온도 정보 판단부(120-1)는 도 1 및 도 3에 도시된 제 1 온도 정보 판단부(120)와 동일하게 구성될 수 있다.
상기 제 2 및 도 온도 전압 생성부(210-1, 310-1) 각각은 도 1 및 도 4에 도시된 상기 제 2 온도 전압 생성부(210)와 동일하게 구성될 수 있다.
이와 같이 구성된 본 발명의 다른 실시예에 따른 반도체 장치는 다음과 같이 동작한다.
온도 측정 명령(CMD)이 입력된다.
제 1 온도 전압 생성부(110-1)는 상기 온도 측정 명령(CMD)이 입력되면 출력 제어 펄스(out_ctrlp)를 생성한다.
상기 제 1 온도 전압 생성부(110-1)는 제 1 및 제 2 온도 전압(Vt_1, Vt_2)을 생성하고, 상기 출력 제어 펄스(out_ctrlp)의 활성화 구간동안 상기 제 1 및 제 2 온도 전압(Vt_1, Vt_2)을 온도 정보 판단부(120-1)에 출력한다.
상기 온도 정보 판단부(120-1)는 상기 제 1 및 제 2 온도 전압(Vt_1, Vt_2)의 레벨 차에 따라 온도 정보(T_in1, T_in2)를 생성한다.
상기 출력 제어 펄스(out_ctrlp)는 관통 전극(401)을 통해 제 2 구조체(200-1)의 제 2 온도 전압 생성부(210-1)에 전달된다.
상기 제 2 온도 전압 생성부(210-1)는 상기 출력 제어 펄스(out_ctrlp)를 지연시켜 제 1 지연 출력 제어 펄스(out_ctrlp_d1)를 생성한다.
상기 제 2 온도 전압 생성부(210-1)는 제 3 및 제 4 온도 전압(Vt_3, Vt_4)을 생성하고, 상기 제 1 지연 출력 제어 펄스(out_ctrlp_d1)의 활성화 구간동안 상기 제 3 및 제 4 온도 전압(Vt_3, Vt_4)을 출력한다. 상기 제 3 및 제 4 온도 전압(Vt_3, Vt_4)은 관통 전극(402, 403)을 통해 상기 제 1 구조체(100-1)의 온도 정보 판단부(120-1)에 전달된다. 상기 온도 정보 판단부(120-1)는 상기 제 3 및 제 4 온도 전압(Vt_3, Vt_4)의 전압 레벨 차에 따라 상기 온도 정보(T_in1, T_in2)을 생성한다.
상기 제 1 지연 출력 제어 펄스(out_ctrlp_d1)는 관통 전극(404)을 통해 제 3 구조체(300-1)의 제 3 온도 전압 생성부(310-1)에 전달된다.
상기 제 3 온도 전압 생성부(310-1)는 상기 제 1 지연 출력 제어 펄스(out_ctrlp_d1)를 지연시켜 제 2 지연 출력 제어 펄스(out_ctrlp_d2, 미도시)를 생성한다.
상기 제 3 온도 전압 생성부(310-1)는 제 5 및 제 6 온도 전압(Vt_5, Vt_6)을 생성하고, 상기 제 2 지연 출력 제어 펄스(out_ctrlp_d2)의 활성화 구간동안 상기 제 5 및 제 6 온도 전압(Vt_5, Vt_6)을 출력한다. 상기 제 5 및 제 6 온도 전압(Vt_5, Vt_6)은 관통 전극(405, 406, 402, 403)을 통해 상기 제 1 구조체(100-1)의 온도 정보 판단부(120-1)에 전달된다. 상기 온도 정보 판단부(120-1)는 상기 제 5 및 제 6 온도 전압(Vt_5, Vt_6)의 전압 레벨 차에 따라 상기 온도 정보(T_in1, T_in2)을 생성한다.
상기와 같이, 본 발명의 다른 실시예에 따른 반도체 장치는 온도 측정 명령이 입력되면 각 층의 구조체에서 온도에 따른 전압을 소정 시간을 두고 하나의 온도 정보 판단부에 입력시킨다. 따라서 각 구조체의 온도에 따른 전압 차에 응답하여 온도 정보를 생성하는 온도 정보 판단부가 각 구조체마다 포함되지 않으므로, 각 구조체의 면적 효율을 높일 수 있다. 또한, 온도에 따라 전압 레벨이 변하는 온도 전압을 각 층의 구조체마다 포함함으로써, 각 층 구조체의 온도를 정확히 측정할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
Claims (17)
- 온도 측정 명령에 응답하여 온도 변화에 따라 전압 레벨 변화가 서로 다른 제 1 온도 전압 및 제 2 온도 전압을 생성하는 제 1 온도 전압 생성부, 및 상기 제 1 및 제 2 온도 전압의 레벨 차에 응답하여 제 1 온도 정보를 생성하는 제 1 온도 정보 판단부를 포함하는 제 1 구조체; 및
상기 제 1 구조체로부터 상기 제 1 및 제 2 온도 전압이 생성되고 소정 시간이 경과하면 온도 변화에 따라 전압 레벨 변화가 서로 다른 제 3 온도 전압 및 제 4 온도 전압을 생성하는 제 2 온도 전압 생성부, 및 상기 제 3 및 제 4 온도 전압의 레벨 차에 응답하여 제 2 온도 정보를 생성하는 제 2 온도 정보 판단부를 포함하는 제 2 구조체를 포함하는 것을 특징으로 하는 반도체 장치. - 제 1 항에 있어서,
상기 제 1 및 제 2 구조체는 각각 집적 회로를 포함하며, 상기 제 1 및 제 2 구조체는 관통 전극으로 서로 연결된 것을 특징으로 하는 반도체 장치. - 제 2 항에 있어서,
상기 제 1 온도 전압 생성부는
상기 온도 측정 명령에 응답하여 출력 제어 펄스를 생성하며, 상기 출력 제어 펄스의 활성화 구간동안 상기 제 1 및 제 2 온도 전압을 출력하는 것을 특징으로 하는 반도체 장치. - 제 3 항에 있어서,
상기 제 1 온도 전압 생성부는
상기 온도 측정 명령이 입력되면 예비 출력 제어 펄스를 생성하고, 상기 예비 출력 제어 펄스를 클럭에 동기시킨 상기 출력 제어 펄스를 상기 관통 전극을 통해 상기 제 2 구조체에 전달하는 것을 특징으로 하는 반도체 장치. - 제 4 항에 있어서,
상기 제 1 온도 전압 생성부는
온도 변화에 따라 전압 레벨 변화가 서로 다른 제 1 예비 온도 전압, 및 제 2 예비 온도 전압을 생성하는 예비 온도 전압 생성부,
상기 온도 측정 명령에 응답하여 상기 예비 출력 제어 펄스를 생성하는 펄스 생성부,
상기 예비 출력 제어 펄스를 클럭에 동기시켜 상기 출력 제어 펄스로서 출력하는 클럭 동기부, 및
상기 출력 제어 펄스의 활성화 구간동안 상기 제 1 및 제 2 예비 온도 전압을 상기 제 1 및 제 2 온도 전압으로서 출력하는 전압 출력부를 포함하는 것을 특징으로 하는 반도체 장치. - 제 1 항에 있어서,
상기 제 1 온도 정보 판단부는
상기 제 1 및 제 2 온도 전압 레벨을 증폭시켜 제 1 증폭 전압과 제 2 증폭 전압을 생성하는 증폭부, 및
상기 제 1 및 제 2 증폭 전압에 응답하여 상기 제 1 온도 정보를 생성하는 온도 정보 출력부를 포함하는 반도체 장치. - 제 6 항에 있어서,
상기 제 1 온도 정보는 제 1 온도 정보 신호 및 제 2 온도 정보 신호를 포함하며,
상기 온도 정보 출력부는
제 1 출력 노드에 일정한 전류량을 공급하는 제 1 전류 소오스부,
상기 제 1 증폭 전압 레벨에 응답하여 상기 제 1 출력 노드에서 접지단으로 흐르는 전류의 양을 제어하는 제 1 전류 싱크부,
상기 제 1 출력 노드의 전압 레벨에 응답하여 상기 제 1 온도 정보 신호의 레벨을 결정하는 제 1 신호 출력부,
제 2 출력 노드에 상기 일정한 전류량을 공급하는 제 2 전류 소오스부,
상기 제 2 증폭 전압 레벨에 응답하여 상기 제 2 출력 노드에서 접지단으로 흐르는 전류의 양을 제어하는 제 2 전류 싱크부, 및
상기 제 2 출력 노드의 전압 레벨에 응답하여 상기 제 2 온도 정보 신호의 레벨을 결정하는 제 2 신호 출력부를 포함하는 반도체 장치. - 제 4 항에 있어서,
상기 제 2 온도 전압 생성부는
온도 변화에 따라 전압 레벨 변화가 서로 다른 제 1 예비 온도 전압 및 제 2 예비 온도 전압을 생성하는 예비 온도 전압 생성부,
상기 관통 전극을 통해 전달된 상기 출력 제어 펄스를 상기 클럭에 동기시켜 지연 출력 제어 펄스를 생성하는 클럭 동기부, 및
상기 지연 출력 제어 펄스의 활성화 구간동안 상기 제 1 및 제 2 예비 온도 전압을 상기 제 3 및 제 4 온도 전압으로서 출력하는 전압 출력부를 포함하는 것을 특징으로 하는 반도체 장치. - 적층된 제 1 구조체 및 제 2 구조체, 및 상기 제 1 및 제 2 구조체를 연결하는 관통 전극을 포함하는 반도체 장치로서,
온도 측정 명령이 입력되면 온도 변화에 따라 전압 레벨 변화가 서로 다른 제 1 온도 전압 및 제 2 온도 전압을 생성하는 상기 제 1 구조체; 및
상기 제 1 온도 전압 및 상기 제 2 온도 전압이 생성되고 소정 시간이 경과되면 온도 변화에 따라 전압 레벨 변화가 서로 다른 제 3 온도 전압 및 제 4 온도 전압을 생성하는 상기 제 2 구조체를 포함하며,
상기 제 1 구조체는 상기 제 1 및 제 2 온도 전압의 레벨 차에 응답하여 온도 정보를 생성하며, 상기 관통 전극으로 전달된 상기 제 3 및 제 4 온도 전압의 레벨 차에 응답하여 상기 온도 정보를 생성하는 것을 특징으로 하는 반도체 장치. - 제 9 항에 있어서,
상기 제 1 및 제 2 구조체는 각각 집적 회로를 포함하는 것을 특징으로 하는 반도체 장치. - 제 9 항에 있어서,
상기 제 1 구조체는
상기 온도 측정 명령에 응답하여 출력 제어 펄스를 생성하며, 상기 출력 제어 펄스의 활성화 구간동안 상기 제 1 및 제 2 온도 전압을 출력하는 제 1 온도 전압 생성부, 및
상기 제 1 및 제 2 온도 전압 레벨차에 응답하여 상기 온도 정보를 생성하는 온도 정보 판단부를 포함하는 것을 특징으로 하는 반도체 장치. - 제 11 항에 있어서,
상기 제 2 구조체는
상기 제 1 및 제 2 온도 전압이 출력된 이후 클럭의 설정된 주기가 경과되면 상기 제 3 및 제 4 온도 전압을 상기 관통 전극을 통해 상기 온도 판단부에 출력하는 제 2 온도 전압 생부를 포함하는 것을 특징으로 하는 반도체 장치. - 온도 측정 명령에 응답하여 출력 제어 펄스를 생성하고, 온도 변화에 따라 전압 레벨 변화가 서로 다른 제 1 온도 전압 및 제 2 온도 전압을 상기 출력 제어 펄스에 응답하여 출력하는 제 1 온도 전압 생성부;
상기 제 1 및 제 2 온도 전압의 레벨 차에 따라 제 1 온도 정보를 생성하는 제 1 온도 정보 판단부;
상기 출력 제어 펄스를 지연시킨 지연 출력 제어 펄스에 응답하여 온도 변화에 따라 전압 레벨 변화가 서로 다른 제 3 온도 전압 및 제 4 온도 전압을 출력하는 제 2 온도 전압 생성부; 및
상기 제 3 및 제 4 온도 전압의 레벨 차에 따라 제 2 온도 정보를 생성하는 제 2 온도 정보 판단부를 포함하는 반도체 장치. - 제 13 항에 있어서,
상기 제 1 온도 전압 생성부는
온도 변화에 따라 전압 레벨 변화가 서로 다른 제 1 예비 온도 전압 및 제 2 예비 온도 전압을 생성하는 예비 온도 전압 생성부,
상기 온도 측정 명령에 응답하여 예비 출력 제어 펄스를 생성하는 펄스 생성부,
상기 예비 출력 제어 펄스를 상기 클럭에 동기시켜 상기 출력 제어 펄스로서 출력하는 동기부, 및
상기 출력 제어 펄스의 활성화 구간동안 상기 제 1 및 제 2 예비 온도 전압을 상기 제 1 및 제 2 온도 전압으로서 출력하는 전압 출력부를 포함하는 것을 특징으로 하는 반도체 장치. - 제 13 항에 있어서,
상기 제 2 온도 전압 생성부는
온도 변화에 따라 전압 레벨 변화가 서로 다른 제 3 예비 온도 전압 및 제 4 예비 온도 전압을 생성하는 예비 온도 전압 생성부,
상기 출력 제어 펄스를 상기 클럭에 동기시켜 상기 지연 출력 제어 펄스로서 출력하는 동기부, 및
상기 지연 출력 제어 펄스의 활성화 구간동안 상기 제 3 및 제 4 예비 온도 전압을 상기 제 3 및 제 4 온도 전압으로서 출력하는 전압 출력부를 포함하는 것을 특징으로 하는 반도체 장치. - 제 13 항에 있어서,
상기 제 1 온도 정보 판단부는
상기 제 1 및 제 2 온도 전압의 레벨 차를 증폭시켜, 증폭된 전압 레벨 차에 따라 코드 값을 갖는 상기 제 1 온도 정보를 생성하는 것을 특징으로 하는 반도체 장치. - 제 13 항에 있어서,
상기 제 2 온도 정보 판단부는
상기 제 3 및 제 4 온도 전압의 레벨 차를 증폭시켜, 증폭된 전압 레벨 차에 따라 코드 값을 갖는 상기 제 2 온도 정보를 생성하는 것을 특징으로 하는 반도체 장치.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110141218A KR20130073395A (ko) | 2011-12-23 | 2011-12-23 | 반도체 장치 |
| US13/604,042 US20130162313A1 (en) | 2011-12-23 | 2012-09-05 | Semiconductor apparatus |
| US14/308,395 US9148057B2 (en) | 2011-03-03 | 2014-06-18 | Semiconductor apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110141218A KR20130073395A (ko) | 2011-12-23 | 2011-12-23 | 반도체 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20130073395A true KR20130073395A (ko) | 2013-07-03 |
Family
ID=48653912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020110141218A KR20130073395A (ko) | 2011-03-03 | 2011-12-23 | 반도체 장치 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20130162313A1 (ko) |
| KR (1) | KR20130073395A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9711487B2 (en) | 2015-04-08 | 2017-07-18 | Samsung Electronics Co., Ltd. | Method and device for controlling operation using temperature deviation in multi-chip package |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100564640B1 (ko) * | 2005-02-16 | 2006-03-28 | 삼성전자주식회사 | 온도측정기 동작지시신호 발생기 및 이를 구비하는 반도체메모리 장치 |
| US7891865B2 (en) * | 2006-05-03 | 2011-02-22 | International Business Machines Corporation | Structure for bolometric on-chip temperature sensor |
| KR100771884B1 (ko) * | 2006-09-11 | 2007-11-01 | 삼성전자주식회사 | 온도 변화에 따른 비선형 특성을 제거할 수 있는 온도 센싱회로 |
| KR100949271B1 (ko) * | 2008-09-05 | 2010-03-25 | 주식회사 하이닉스반도체 | 오토 셀프 리프레시에 적합한 온도 정보 감지 장치, 그를 갖는 집적회로 및 온도 정보 감지 방법 |
| KR101132795B1 (ko) * | 2010-02-25 | 2012-04-02 | 주식회사 하이닉스반도체 | 온도센서 |
| JP2012108087A (ja) * | 2010-10-28 | 2012-06-07 | Seiko Instruments Inc | 温度検知装置 |
-
2011
- 2011-12-23 KR KR1020110141218A patent/KR20130073395A/ko not_active Application Discontinuation
-
2012
- 2012-09-05 US US13/604,042 patent/US20130162313A1/en not_active Abandoned
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9711487B2 (en) | 2015-04-08 | 2017-07-18 | Samsung Electronics Co., Ltd. | Method and device for controlling operation using temperature deviation in multi-chip package |
| US10090281B2 (en) | 2015-04-08 | 2018-10-02 | Samsung Electronics Co., Ltd. | Method and device for controlling operation using temperature deviation in multi-chip package |
| US10593650B2 (en) | 2015-04-08 | 2020-03-17 | Samsung Electronics Co., Ltd. | Method and device for controlling operation using temperature deviation in multi-chip package |
| US10804248B2 (en) | 2015-04-08 | 2020-10-13 | Samsung Electronics Co., Ltd. | Method and device for controlling operation using temperature deviation in multi-chip package |
| US11289457B2 (en) | 2015-04-08 | 2022-03-29 | Samsung Electronics Co., Ltd. | Method and device for controlling operation using temperature deviation in multi-chip package |
| US11640955B2 (en) | 2015-04-08 | 2023-05-02 | Samsung Electronics Co., Ltd. | Method and device for controlling operation using temperature deviation in multi-chip |
Also Published As
| Publication number | Publication date |
|---|---|
| US20130162313A1 (en) | 2013-06-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4486777B2 (ja) | モニターリング回路を有する半導体メモリ装置 | |
| US9148057B2 (en) | Semiconductor apparatus | |
| KR101027689B1 (ko) | 데이터 드라이빙 임피던스 자동 조정 회로 및 이를 이용한 반도체 집적회로 | |
| KR100766379B1 (ko) | 반도체 메모리 장치의 온도 감지 회로 | |
| KR20080105722A (ko) | 지연고정루프를 이용한 온도센싱회로 및 온도센싱방법 | |
| US20190120704A1 (en) | Semiconductor device including sensor | |
| US10446219B2 (en) | Memory device and methods for controlling a memory assist function | |
| US8565032B2 (en) | Semiconductor device | |
| KR102571572B1 (ko) | 전압 강하 레벨을 검출하기 위한 반도체 장치 및 반도체 시스템 | |
| TWI598883B (zh) | 非揮發性半導體記憶裝置及半導體裝置 | |
| US7034598B2 (en) | Switching point detection circuit and semiconductor device using the same | |
| KR20130073395A (ko) | 반도체 장치 | |
| US9543904B1 (en) | Differential amplifier circuit and semiconductor memory device including same | |
| US20080211551A1 (en) | Semiconductor memory device | |
| KR20080024549A (ko) | 반도체 메모리 장치의 전압 레벨 검출기 | |
| KR100795006B1 (ko) | 오프셋 전압 측정 장치 | |
| KR100431296B1 (ko) | 반도체 소자용 온도 검출 회로 | |
| KR100739994B1 (ko) | 반도체 소자의 입력 회로 | |
| KR100546164B1 (ko) | 셀프 리프레쉬 주기 제어장치 | |
| KR100803365B1 (ko) | 반도체 메모리 장치 | |
| KR101185551B1 (ko) | 반도체 집적회로 | |
| KR100502663B1 (ko) | 반도체 장치의 클럭인에이블 버퍼 | |
| US20160111135A1 (en) | Input/output strobe pulse control circuit and semiconductor memory device including the same | |
| KR20080092085A (ko) | 반도체 메모리 장치의 내부 전압 발생회로 | |
| KR100873619B1 (ko) | 반도체 메모리 장치의 파이프 래치 제어회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |