KR20130068410A - Solar cell and method for manufacturing the same - Google Patents

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양병기
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Abstract

PURPOSE: A solar cell and a manufacturing method thereof are provided to form first and second passivation films with different materials, thereby performing effective passivation on first and second conductive type regions. CONSTITUTION: A semiconductor substrate has a first surface and a second surface, and includes a first conductive type region of P-type formed on the first surface and a second conductive type region of N-type formed on the second surface. A first passivation film(32) is disposed on the first conductive type region. A second passivation film(32) is disposed on the second conductive type region. The second passivation film includes the first passivation film and the other materials. A first electrode(42) is electrically connected to the first conductive type region. A second electrode(44) is electrically connected to the second conductive type region.

Description

태양 전지 및 이의 제조 방법{SOLAR CELL AND METHOD FOR MANUFACTURING THE SAME}SOLAR CELL AND METHOD FOR MANUFACTURING THE SAME

본 발명은 태양 전지 및 이의 제조 방법에 관한 것으로서, 좀더 상세하게는 전극들이 반도체 기판의 일면에 함께 위치하는 태양 전지 및 이의 제조 방법에 관한 것이다. The present invention relates to a solar cell and a method for manufacturing the same, and more particularly, to a solar cell and a method for manufacturing the same that the electrodes are located together on one surface of the semiconductor substrate.

최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다. With the recent depletion of existing energy sources such as oil and coal, interest in alternative energy to replace them is increasing. Among them, solar cells are in the spotlight as next generation cells for converting solar energy into electrical energy.

태양 전지에서는 광전 변환 효율을 향상하는 것이 가장 큰 과제인바, 이를 위하여 다양한 구조가 제안되고 있다. 일례로, 도펀트를 포함하는 도전형 영역 상에 패시베이션 막을 형성하여 반도체 기판에 존재하는 결함을 부동화하여 재결합을 방지하는 방법이 있다. 그런데, 종래에는 각 도전형 영역의 특성을 고려하지 않고 패시베이션 막을 형성하여 광전 변환 효율 향상에 크게 기여하지 못하였다. In the solar cell, the biggest problem is to improve the photoelectric conversion efficiency, various structures have been proposed for this purpose. For example, there is a method of forming a passivation film on a conductive region including a dopant to immobilize defects present in the semiconductor substrate to prevent recombination. However, in the related art, a passivation film was formed without considering the characteristics of each conductive region, and thus, it did not contribute significantly to the improvement of the photoelectric conversion efficiency.

본 발명의 실시예는 광전 변환 효율을 최대화할 수 있으며 간단한 공정에 의해 제조될 수 있는 태양 전지 및 이의 제조 방법을 제공하고자 한다. An embodiment of the present invention is to provide a solar cell and a method of manufacturing the same that can maximize the photoelectric conversion efficiency and can be manufactured by a simple process.

본 발명의 실시예에 따른 태양 전지는, 제1 면과 제2 면을 가지며, 상기 제1 면 쪽에 p형의 제1 도전형 영역 및 n형의 제2 도전형 영역이 형성되는 반도체 기판; 상기 제1 도전형 영역 상에 위치하는 제1 패시베이션 막; 상기 제2 도전형 영역 상에 위치하며, 상기 제1 패시베이션 막과 다른 물질을 포함하는 제2 패시베이션 막; 상기 제1 도전형 영역에 전기적으로 연결되는 제1 전극; 및 상기 제2 도전형 영역에 전기적으로 연결되는 제2 전극을 포함한다. A solar cell according to an embodiment of the present invention includes a semiconductor substrate having a first surface and a second surface, and having a p-type first conductivity type region and an n-type second conductivity type region formed on the first surface side; A first passivation film on the first conductivity type region; A second passivation film positioned on the second conductivity type region and comprising a material different from the first passivation film; A first electrode electrically connected to the first conductivity type region; And a second electrode electrically connected to the second conductivity type region.

본 발명의 실시예에 따른 태양 전지의 제조 방법은, 제1 면과 제2 면을 가지는 반도체 기판을 준비하는 단계; 상기 반도체 기판의 상기 제1 면 쪽에 p형의 제1 도전형 영역 및 n형의 제2 도전형 영역을 형성하는 단계; 상기 제1 도전형 영역 상에 제1 패시베이션 막을 형성하는 단계; 상기 제2 도전형 영역 상에 위치하며, 상기 제1 패시베이션 막과 다른 물질을 포함하는 제2 패시베이션 막을 형성하는 단계; 및 상기 제1 도전형 영역에 전기적으로 연결되는 제1 전극 및 상기 제2 도전형 영역에 전기적으로 연결되는 제2 전극을 형성하는 단계를 포함한다.A method of manufacturing a solar cell according to an embodiment of the present invention, preparing a semiconductor substrate having a first surface and a second surface; Forming a p-type first conductivity type region and an n-type second conductivity type region toward the first surface of the semiconductor substrate; Forming a first passivation film on the first conductivity type region; Forming a second passivation film on the second conductivity type region, the second passivation film comprising a material different from the first passivation film; And forming a first electrode electrically connected to the first conductivity type region and a second electrode electrically connected to the second conductivity type region.

본 실시예에서는 서로 다른 도전형의 제1 및 제2 도전형 영역을 패시베이션하는 제1 및 제2 패시베이션 막을 서로 다른 물질로 형성하여 제1 및 제2 도전형 영역을 효과적으로 패시베이션 할 수 있다. 특히, 제1 패시베이션 막은, p형인 제1 도전형 영역에 적합하도록 음전하가 많은 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물 등을 사용하여, 패시베이션 효과를 극대화할 수 있다. In the present embodiment, the first and second passivation layers passivating the first and second conductivity-type regions of different conductivity types may be formed of different materials to effectively passivate the first and second conductivity-type regions. In particular, the first passivation film can maximize the passivation effect by using aluminum oxide, hafnium oxide, zirconium oxide, or the like having a large negative charge so as to be suitable for the p-type first conductivity type region.

이때, 제2 패시베이션 막은 반도체 기판의 배면에 전체적으로 형성될 수 있다. 그러면, 별도의 패터닝 공정 또는 별도의 마스크 없이 제2 패시베이션 막을 형성할 수 있어 공정을 단순화할 수 있다. In this case, the second passivation film may be formed on the entire back surface of the semiconductor substrate. Then, the second passivation film can be formed without a separate patterning process or a separate mask, thereby simplifying the process.

도 1은 본 발명의 일 실시예에 따른 태양 전지를 도시한 단면도이다.
도 2는 본 발명의 일 실시예에 따른 태양 전지의 제1 및 제2 도전형 영역과 제1 및 제2 전극을 도시한 배면 평면도이다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 4는 본 발명의 일 변형예에 따른 태양 전지를 도시한 단면도이다.
도 5는 본 발명의 다른 변형예에 따른 태양 전지를 도시한 단면도이다. 1 is a cross-sectional view showing a solar cell according to an embodiment of the present invention.
FIG. 2 is a rear plan view of the first and second conductivity-type regions and the first and second electrodes of the solar cell according to the exemplary embodiment of the present invention.
3A to 3E are cross-sectional views illustrating a method of manufacturing a solar cell according to an embodiment of the present invention.
4 is a cross-sectional view showing a solar cell according to a modification of the present invention.
5 is a cross-sectional view showing a solar cell according to another modification of the present invention.

이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다. Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention; However, it is needless to say that the present invention is not limited to these embodiments and can be modified into various forms.

도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다. In the drawings, the same reference numerals are used for the same or similar parts throughout the specification. In the drawings, the thickness, the width, and the like are enlarged or reduced in order to clarify the description. The thickness, the width, and the like of the present invention are not limited to those shown in the drawings.

그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다. Wherever certain parts of the specification are referred to as "comprising ", the description does not exclude other parts and may include other parts, unless specifically stated otherwise. Also, when a portion of a layer, film, region, plate, or the like is referred to as being "on" another portion, it also includes the case where another portion is located in the middle as well as the other portion. When a portion of a layer, film, region, plate, or the like is referred to as being "directly on" another portion, it means that no other portion is located in the middle.

도 1은 본 발명의 일 실시예에 따른 태양 전지를 도시한 단면도이다. 1 is a cross-sectional view showing a solar cell according to an embodiment of the present invention.

도 1를 참조하면, 본 실시예에 따른 태양 전지(100)는, 반도체 기판(10)과, 이 반도체 기판(10) 일면(이하 "배면")(14) 쪽에 형성되는 제1 및 제2 도전형 영역(22, 24), 제1 및 제2 패시베이션막(32, 34) 및 전극들(42, 44)을 포함한다. 또한, 반도체 기판(10)의 다른 일면(이하 "전면")(12) 쪽에 형성되는 전면 전계층(50) 및 반사 방지막(60)을 포함할 수 있다. 이를 좀더 상세하게 설명한다. Referring to FIG. 1, the solar cell 100 according to the present embodiment includes a semiconductor substrate 10 and first and second conductive layers formed on one surface (hereinafter referred to as “back side”) 14 of the semiconductor substrate 10. The region 22, 24, the first and second passivation films 32, 34 and the electrodes 42, 44. In addition, the semiconductor substrate 10 may include the front surface electric field layer 50 and the anti-reflection film 60 formed on the other surface 12 (hereinafter, “front surface”) 12. This will be explained in more detail.

반도체 기판(10)은 다양한 반도체 물질을 포함할 수 있는데, 일례로 제1 도전형 불순물을 포함하는 실리콘을 포함할 수 있다. 실리콘으로는 단결정 실리콘 또는 다결정 실리콘이 사용될 수 있으며, 제1 도전형은 일례로 n형일 수 있다. 즉, 반도체 기판(10)은 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 포함하는 단결정 또는 다결정 실리콘으로 이루어질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 반도체 기판(10)이 p형일 수도 있다. The semiconductor substrate 10 may include various semiconductor materials, for example silicon containing a first conductivity type impurity. As the silicon, single crystal silicon or polycrystalline silicon may be used, and the first conductivity type may be n-type, for example. That is, the semiconductor substrate 10 may be made of single crystal or polycrystalline silicon including Group 5 elements such as phosphorus (P), arsenic (As), bismuth (Bi), and antimony (Sb) However, the present invention is not limited thereto, and the semiconductor substrate 10 may be p-type.

이러한 반도체 기판(10)의 전면(12) 및 배면(14)은, 텍스쳐링(texturing)되어 피라미드 등의 형태의 요철을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(10)의 전면 등에 요철이 형성되어 표면 거칠기가 증가되면, 반도체 기판(10)의 전면 등을 통하여 입사되는 광의 반사율을 낮출 수 있다. 따라서 반도체 기판(10)과 에미터층(20)의 계면에 형성된 pn 접합까지 도달하는 광량을 증가시킬 수 있어, 광 손실을 최소화할 수 있다. The front surface 12 and the rear surface 14 of the semiconductor substrate 10 may be textured to have irregularities in the form of a pyramid or the like. If unevenness is formed on the front surface of the semiconductor substrate 10 by such texturing and the surface roughness is increased, the reflectance of light incident through the front surface of the semiconductor substrate 10 may be lowered. Therefore, the amount of light reaching the pn junction formed at the interface between the semiconductor substrate 10 and the emitter layer 20 can be increased, thereby minimizing the optical loss.

도면에서는 반도체 기판(10)의 전면(12) 쪽에만 텍스쳐링이 된 것을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 전면(12) 및 배면(14) 중 적어도 어느 하나의 면이 텍스쳐링될 수 있다. In the drawings, the texturing is performed only on the front surface 12 of the semiconductor substrate 10, but the present invention is not limited thereto. At least one of the front face 12 and the back face 14 may be textured.

본 실시예에서는 반도체 기판(10)의 배면(14) 쪽에 서로 다른 도전형 도펀트를 가지는 p형의 제1 도전형 영역(22) 및 n형의 제2 도전형 영역(24)이 형성된다. 이러한 제1 도전형 영역(22)과 제2 도전형 영역(24)은 션트를 방지할 수 있도록 서로의 사이에 아이솔레이션 영역(36)을 두고 서로 이격될 수 있다. 아이솔레이션 영역(36)에 의하여 제1 도전형 영역(22)과 제2 도전형 영역(24)이 서로 일정 간격(일례로, 수십㎛~ 수백㎛)만큼 이격될 수 있다. 그리고 제1 도전형 영역(22)과 제2 도전형 영역(24)의 두께는 서로 동일할 수도 있고, 서로 다른 두께를 가질 수도 있다. 본 발명이 상술한 간격 또는 제1 및 제2 도전형 영역(22, 24)의 두께에 한정되는 것은 아니다. In the present exemplary embodiment, the p-type first conductivity type region 22 and the n-type second conductivity type region 24 having different conductivity type dopants are formed on the back surface 14 of the semiconductor substrate 10. The first conductivity type region 22 and the second conductivity type region 24 may be spaced apart from each other with an isolation region 36 therebetween so as to prevent shunt. By the isolation region 36, the first conductivity type region 22 and the second conductivity type region 24 may be spaced apart from each other by a predetermined interval (for example, several tens of micrometers to several hundred micrometers). The first conductive region 22 and the second conductive region 24 may have the same thickness or may have different thicknesses. The present invention is not limited to the above-described spacing or the thickness of the first and second conductivity-type regions 22 and 24.

이러한 제1 도전형 영역(22)은 p형 불순물을 이온 주입하여 형성될 수 있고, 제2 도전형 영역(24)은 n형의 불순물을 각기 이온 주입하여 형성될 수 있다. p형 도펀트로 3족 원소(B, Ga, In 등)을 사용할 수 있고, n형 도펀트로 5족 원소(P, As, Sb 등) 등을 사용할 수 있다. The first conductivity type region 22 may be formed by ion implantation of p-type impurities, and the second conductivity type region 24 may be formed by ion implantation of n-type impurities, respectively. Group 3 elements (B, Ga, In, etc.) may be used as the p-type dopant, and Group 5 elements (P, As, Sb, etc.) may be used as the n-type dopant.

그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, p형 불순물을 가지는 비정질 실리콘으로 구성된 층 및 n형 불순물을 가지는 비정질 실리콘으로 구성된 층을 각기 반도체 기판(10)의 배면(14) 상에 형성하여 제1 및 제2 도전형 영역(22, 24)을 형성할 수도 있다. 이 외에도 다양한 방법에 의하여 제1 및 제2 도전형 영역(22, 24)을 형성할 수 있음은 물론이다. However, the present invention is not limited thereto. Accordingly, a layer composed of amorphous silicon having p-type impurities and a layer composed of amorphous silicon having n-type impurities are formed on the back surface 14 of the semiconductor substrate 10 to form the first and second conductivity type regions 22, respectively. 24) may be formed. In addition, the first and second conductivity type regions 22 and 24 may be formed by various methods.

이러한 제1 도전형 영역(22)의 평면 형상을 도 2를 참조하여 설명한다. 도 2는 본 발명의 일 실시예에 따른 태양 전지의 제1 및 제2 도전형 영역(22, 24)과 제1 및 제2 전극(42, 44)을 도시한 배면 평면도이다. 도 2에서는 명확한 도시를 위하여 제1 및 제2 패비세이션 막(32, 34)의 도시를 생략하였다. The planar shape of the first conductivity type region 22 will be described with reference to FIG. 2. 2 is a rear plan view of the first and second conductivity-type regions 22 and 24 and the first and second electrodes 42 and 44 of the solar cell according to the exemplary embodiment of the present invention. In FIG. 2, illustrations of the first and second passivation films 32 and 34 are omitted for clarity.

제1 도전형 영역(22)은, 반도체 기판(10)의 제1 가장자리를 따라 형성되는 제1 줄기부(22a)와, 이 줄기부(22a)로부터 제1 가장자리와 반대되는 제2 가장자리를 향해 연장되는 복수의 제1 가지부(22b)를 포함할 수 있다. 그리고 제2 도전형 영역(24)은 반도체 기판(10)의 제2 가장자리를 따라 형성되는 제2 줄기부(24a)와, 이 제2 줄기부(24a)로부터 제1 가장자리를 향해 제1 가지부(22b) 사이로 연장되는 복수의 제2 가지부(24b)를 포함할 수 있다. 이러한 형상에 의하여 pn 접합되는 면적을 증가시킬 수 있다. The first conductivity type region 22 has a first stem portion 22a formed along the first edge of the semiconductor substrate 10 and from the stem portion 22a toward the second edge opposite to the first edge. It may include a plurality of first branch portion 22b extending. The second conductive type region 24 includes a second stripe portion 24a formed along the second edge of the semiconductor substrate 10 and a second stripe portion 24b extending from the second stripe portion 24a toward the first edge, And a plurality of second branch portions 24b extending between the first branch portions 22b. This shape can increase the pn junction area.

이때, p형인 제1 도전형 영역(22)의 면적은 n형인 제2 도전형 영역(24)의 면적보다 클 수 있다. 일례로, 제1 및 제2 도전형 영역(22, 24)의 면적은 제1 및 제2 도전형 영역(22, 24)의 제1 및 제2 줄기부(22a, 24a) 및/또는 제1 및 제2 가지부(22b, 24b)의 폭을 다르게 하여 조절될 수 있다. In this case, the area of the p-type first conductivity type region 22 may be larger than the area of the n-type second conductivity type region 24. For example, the area of the first and second conductivity type regions 22 and 24 may be larger than the area of the first and second line portions 22a and 24a of the first and second conductivity type regions 22 and 24 and / And the widths of the second branch portions 22b and 24b are different.

본 실시예에서는 캐리어가 배면(14) 쪽으로만 수집되어 반도체 기판(10)의 두께에 비하여 반도체 기판(10)의 수평 방향으로의 거리가 상대적으로 크다. 그런데, 전자보다 정공의 이동 속도가 상대적으로 낮기 때문에 이를 고려하여 p형인 제1 도전형 영역(22)의 면적을 n형인 제2 도전형 영역(24)보다 크게 할 수 있다. 이때, 전자의 이동 속도 : 정공의 이동 속도가 약 3 : 1임을 고려하여, 제1 도전형 영역(22)의 면적을 제2 도전형 영역(24)의 면적의 2배~6배로 할 수 있다. 즉, 이러한 면적 비율은 전자 및 정공의 이동 속도를 고려하여 제1 및 제2 도전형 영역(22, 24)의 설계를 최적화하기 위한 것이다. In this embodiment, the carrier is collected only toward the rear surface 14, and the distance in the horizontal direction of the semiconductor substrate 10 is relatively large compared to the thickness of the semiconductor substrate 10. However, since the movement speed of holes is relatively lower than that of electrons, the area of the p-type first conductivity type region 22 may be larger than the n-type second conductivity type region 24 in consideration of this. At this time, the area of the first conductivity type region 22 may be set to be twice to six times the area of the second conductivity type region 24 in consideration of the electron traveling speed: the hole traveling speed is about 3: 1 . That is, this area ratio is for optimizing the design of the first and second conductivity type regions 22 and 24 in consideration of the electron and hole movement speeds.

다시 도 1을 참조하면, 제1 도전형 영역(22) 상에는 이에 직접 접촉하는 제1 패시베이션 막(32)이 형성될 수 있다. 즉, 본 실시예에서는 제1 도전형 영역(22)과 동일한 평면 형상을 가지면서 제1 도전형 영역(22)에만 접촉하는 제1 패시베이션 막(32)을 구비한다. 이에 따라 평면으로 볼 때 제1 패시베이션 막(32)도 제1 줄기부(도 2의 참조부호 22a, 이하 동일)에 대응하는 부분과, 복수의 제1 가지부(도 2의 참조부호 22b, 이하 동일)에 대응하는 부분을 가질 수 있다. Referring back to FIG. 1, a first passivation film 32 may be formed on the first conductivity type region 22. That is, the present embodiment includes a first passivation film 32 having the same planar shape as the first conductivity type region 22 and contacting only the first conductivity type region 22. Accordingly, the first passivation film 32 also has a portion corresponding to the first stem portion (refer to reference numeral 22a of FIG. 2, hereinafter same) in plan view, and a plurality of first branch portions (reference numeral 22b of FIG. 2, hereinafter). The same).

이와 같이 제1 패시베이션 막(32)이 제1 도전형 영역(22)과 동일한 평면 형상을 가지면, 제1 도전형 영역(22, 24)을 형성하는 데 이용한 마스크를 사용하여 제1 패시베이션 막(32)을 형성할 수 있다. 이에 따라 마스크에 의한 비용 등을 절감할 수 있는 장점이 있다.As such, when the first passivation film 32 has the same planar shape as the first conductivity type region 22, the first passivation film 32 is formed by using a mask used to form the first conductivity type regions 22 and 24. ) Can be formed. Accordingly, there is an advantage that can reduce the cost, such as by the mask.

이러한 제1 패시베이션 막(32)은 반도체 기판(10)의 배면(14)(즉, 제1 도전형 영역(22)의 표면)에 존재하는 결함을 부동화하여 소수 캐리어의 재결합 사이트를 제거할 수 있다. 이에 의하여 태양 전지(100)의 개방 전압(Voc)을 증가시킬 수 있다.The first passivation film 32 may remove defects on the back surface 14 of the semiconductor substrate 10 (that is, the surface of the first conductivity-type region 22) to remove recombination sites of minority carriers. . As a result, the open voltage Voc of the solar cell 100 may be increased.

본 실시예에서는 제1 패시베이션 막(32)이 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물로 이루어진 군에서 선택되는 물질을 적어도 하나 포함할 수 있다. 이러한 산화물은 패시베이션 막으로 사용되는 다른 물질들에 비하여 음전하가 많아 전계 효과 패시베이션(field effect passivation)을 유도할 수 있다. 이러한 전계 효과 패시베이션은 p형인 제1 도전형 영역(22)을 패시베이션을 효과적으로 패시베이션 할 수 있다. 이 중에서도 p형인 제1 도전형 영역(22)을 패시베이션하는 제1 패시베이션 막(32)으로는 알루미늄 산화물이 가장 바람직하다. In the present embodiment, the first passivation film 32 may include at least one material selected from the group consisting of aluminum oxide, hafnium oxide, and zirconium oxide. These oxides can induce field effect passivation due to the high negative charge as compared with other materials used as a passivation film. This field effect passivation can effectively passivate the p-type first conductivity type region 22. Among these, aluminum oxide is most preferable as the first passivation film 32 which passivates the p-type first conductivity type region 22.

그리고 제2 도전형 영역(24) 상에는 이에 직접 접촉하는 제2 패시베이션 막(34)이 형성될 수 있다. 본 실시예에서 제2 패시베이션 막(34)은 제2 도전형 영역(24)뿐만 아니라 제1 패시베이션 막(34) 상에도 이에 직접 접촉 형성되어 반도체 기판(10)의 배면(14)에 전체적으로 형성될 수 있다. 이와 같이 제2 패시베이션 막(34)을 전체적으로 형성하면 별도의 패터닝 공정 또는 별도의 마스크 없이 제2 패시베이션 막(34)을 형성할 수 있어 공정을 단순화할 수 있다. In addition, a second passivation film 34 may be formed on the second conductivity type region 24. In the present exemplary embodiment, the second passivation film 34 is formed in direct contact with the second passivation layer 24 as well as the first passivation film 34 to be formed on the entire back surface 14 of the semiconductor substrate 10. Can be. As such, when the second passivation layer 34 is formed as a whole, the second passivation layer 34 may be formed without a separate patterning process or a separate mask, thereby simplifying the process.

제2 패시베이션 막(34)은 제1 패시베이션 막(32)과는 다른 물질, 즉 n형인 제2 도전형 영역(24)을 패시베이션 하기에 적랍한 물질을 포함할 수 있다. 일례로, 제2 패시베이션 막(34)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물, MgF2, ZnS, TiO2 및 CeO2으로 이루어진 군에서 선택된 물질을 적어도 하나 포함할 수 있다. The second passivation film 34 may include a material different from the first passivation film 32, that is, a material suitable for passivating the n-type second conductivity type region 24. For example, the second passivation layer 34 may include at least one material selected from the group consisting of silicon oxide, silicon nitride, silicon oxynitride, MgF 2 , ZnS, TiO 2, and CeO 2 .

즉, 본 실시예에서는 서로 다른 도전형의 제1 및 제2 도전형 영역(22, 24)을 패시베이션하는 제1 및 제2 패시베이션 막(32, 34)을 서로 다른 물질로 사용하여 제1 및 제2 도전형 영역(22, 24)을 효과적으로 패시베이션 할 수 있다. 특히, 제1 패시베이션 막(32)은, p형인 제1 도전형 영역(22)에 적합하도록 음전하가 많은 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물 등을 사용하여, 패시베이션 효과를 극대화할 수 있다. That is, in the present exemplary embodiment, the first and second passivation films 32 and 34 passivating the first and second conductive regions 22 and 24 of different conductivity types may be used as different materials. The two conductive regions 22 and 24 can be effectively passivated. In particular, the first passivation film 32 may maximize the passivation effect by using aluminum oxide, hafnium oxide, zirconium oxide, or the like having a large negative charge so as to be suitable for the p-type first conductive region 22.

제1 및 제2 패시베이션 막(32, 34)은 5~20nm의 두께를 가질 수 있다. 이때, 제1 패시베이션 막(32)의 두께가 상기 제2 패시베이션 막(34)의 두께보다 얇을 수 있다. 이는 제1 및 제2 패시베이션 막(32, 34)의 증착 방법이 서로 달라 증착 속도에 차이가 있을 경우에 이를 고려한 것일 수 있다. 즉, 알루미늄 산화물 등을 포함하는 제1 패시베이션 막(32)은 후술하는 바와 같이 원자층 증착법(atomic layer deposition, ALD)에 의하여 형성될 수 있는데 이의 증착 속도는 실리콘 질화물 등을 포함하는 제2 패시베이션 막(34)보다 느릴 수 있다. 이를 고려하여 제1 패시베이션 막(32)의 두께를 제2 패시베이션 막(34)의 두께보다 얇게 할 수 있다. The first and second passivation films 32 and 34 may have a thickness of 5 to 20 nm. In this case, the thickness of the first passivation layer 32 may be thinner than the thickness of the second passivation layer 34. This may be considered when the deposition methods of the first and second passivation films 32 and 34 are different from each other and the deposition rates are different. That is, the first passivation film 32 including aluminum oxide or the like may be formed by atomic layer deposition (ALD) as described below, and the deposition rate thereof is a second passivation film including silicon nitride or the like. May be slower than (34). In consideration of this, the thickness of the first passivation film 32 may be smaller than the thickness of the second passivation film 34.

제1 패시베이션 막(32) 상에는 제1 도전형 영역(22)에 연결되는 제1 전극(42)이 형성되고, 제2 패시베이션 막(34) 상에는 제2 도전형 영역(24)에 연결되는 제2 전극(44)이 형성될 수 있다. 좀더 구체적으로, 제1 전극(42)은 제1 및 제2 패시베이션 막(32, 34)을 관통하는 제1 관통홀(32a)에 의하여 제1 도전형 영역(22)에 연결되고, 제2 전극(44)은 제2 패시베이션 막(34)을 관통하는 제2 관통홀(34a)에 의하여 상기 제2 도전형 영역(24)에 연결될 수 있다. A first electrode 42 connected to the first conductivity type region 22 is formed on the first passivation film 32, and a second electrode connected to the second conductivity type region 24 on the second passivation film 34. An electrode 44 may be formed. More specifically, the first electrode 42 is connected to the first conductivity type region 22 by a first through hole 32a penetrating the first and second passivation films 32 and 34, and the second electrode 42. 44 may be connected to the second conductivity type region 24 by a second through hole 34a passing through the second passivation layer 34.

이때, 도 2에 도시한 바와 같이, 제1 전극(42)은 제1 도전형 영역(22)의 줄기부(22a)에 대응하여 형성되는 줄기부(42a)와, 제1 도전형 영역(22)의 가지부(22b)에 대응하여 형성되는 가지부(42b)를 구비할 수 있다. 유사하게, 제2 전극(44)은 제2 도전형 영역(24)의 줄기부(24a)에 대응하여 형성되는 줄기부(44a)와, 제2 도전형 영역(24)의 가지부(24b)에 대응하여 형성되는 가지부(44b)를 구비할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 전극(42) 및 제2 전극(44)이 다양한 평면 형상을 가질 수 있음은 물론이다. 2, the first electrode 42 includes a stripe portion 42a formed corresponding to the stripe portion 22a of the first conductivity type region 22 and a stripe portion 42a formed corresponding to the stripe portion 22a of the first conductivity type region 22 And a branch portion 42b formed corresponding to the branch portions 22b of the branch portions 22b. Similarly, the second electrode 44 has a stripe portion 44a formed corresponding to the stripe portion 24a of the second conductive type region 24 and a stripe portion 44a formed corresponding to the stripe portion 24a of the second conductive type region 24, And an arm portion 44b formed corresponding to the first arm portion 44a. However, the present invention is not limited thereto, and the first electrode 42 and the second electrode 44 may have various planar shapes.

다시 도 1을 참조하면, 제1 및 제2 전극(42, 44)은 다양한 물질을 포함할 수 있는데, 일례로 복수의 금속층이 적층되어 다양한 특성을 향상할 수 있다. 제1 및 제2 전극(42, 44)의 적층 구조가 실질적으로 동일하여 도 1에서는 제1 전극(42)의 구조만을 예시하였다. 이하의 적층 구조에 대한 설명은 제1 및 제2 전극(42, 44)에 공통적으로 적용될 수 있다.Referring back to FIG. 1, the first and second electrodes 42 and 44 may include various materials. For example, a plurality of metal layers may be stacked to improve various characteristics. Since the stacked structures of the first and second electrodes 42 and 44 are substantially the same, only the structure of the first electrode 42 is illustrated in FIG. 1. The following description of the lamination structure can be applied to the first and second electrodes 42 and 44 in common.

제1 및 제2 전극(42, 44)은 제1 및 제2 도전형 영역(22, 24)에 차례로 적층되는 제1 금속층(42a), 제2 금속층(42b) 및 제3 금속층(42c)를 포함할 수 있다. The first and second electrodes 42 and 44 are formed of a first metal layer 42a, a second metal layer 42b and a third metal layer 42c which are sequentially stacked on the first and second conductivity type regions 22 and 24, .

이때, 제1 금속층(42a)은 일례로 시드 층(seed layer)일 수 있다. 이러한 제1 금속층(42a)은 알루미늄(Al)을 포함하는 층과, 티타늄-텅스텐 합금(TiW) 또는 크롬(Cr)을 포함하는 층과, 구리(Cu)를 포함하는 층일 수 있다. 여기서 알루미늄을 포함하는 층은 제1 및 제2 도전형 영역(22, 24)과 오믹 컨택(ohmic contact)하면서 후면 반사체로 기능할 수 있다. 티타늄-텅스텐 합금 또는 크롬을 포함하는 층은 확산을 방지하는 배리어로 작용할 수 있다. 구리(Cu)를 포함하는 층은 후속 도금 공정의 시드층(seed layer)로 기능할 수 있다. 이 경우에, 제2 금속층(42b)은 구리를 전해 또는 무전해 도금하여 형성된 층일 수 있다. At this time, the first metal layer 42a may be a seed layer, for example. The first metal layer 42a may be a layer containing aluminum (Al), a layer containing titanium-tungsten alloy (TiW) or chromium (Cr), and a layer containing copper (Cu). Wherein the layer comprising aluminum can function as a back reflector with ohmic contact with the first and second conductivity type regions 22 and 24. A layer comprising a titanium-tungsten alloy or chromium can act as a barrier to prevent diffusion. The layer containing copper (Cu) can function as a seed layer of the subsequent plating process. In this case, the second metal layer 42b may be a layer formed by electrolytic or electroless plating of copper.

또는 시드 층인 제1 금속층(42a)이 니켈(Ni)을 포함하고, 제2 금속층(42b)이 니켈실리사이드를 포함할 수 있다. Alternatively, the first metal layer 42a, which is a seed layer, may include nickel (Ni), and the second metal layer 42b may include nickel silicide.

제3 금속층(42c)은 캡핑층(capping layer)로 주석(Sn)을 포함하는 단일층, 은(Ag)을 포함하는 단일층, 또는 주석을 포함하는 층과 은을 포함하는 층이 적층된 구조일 수 있다. The third metal layer 42c may be a capping layer comprising a single layer comprising tin (Sn), a single layer comprising silver (Ag), or a layer comprising tin and a layer comprising silver Lt; / RTI >

이때, 제1 금속층(42a)의 두께는 300~500nm일 수 있고, 제2 금속층(42b)은 10~30㎛일 수 있다. 그리고 제3 금속층(42c)은 5~10㎛일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 다양하게 변형 가능함은 물론이다. At this time, the thickness of the first metal layer 42a may be 300 to 500 nm, and the thickness of the second metal layer 42b may be 10 to 30 占 퐉. And the third metal layer 42c may have a thickness of 5 to 10 mu m. However, it should be understood that the present invention is not limited thereto.

그러나 본 발명이 이에 한정되는 것은 아니며 제1 및 제2 금속(42, 44)이 다양한 금속을 포함하는 단일층 또는 복수의 층으로 형성될 수 있음은 물론이다. However, the present invention is not limited thereto, and it goes without saying that the first and second metals 42 and 44 may be formed of a single layer or a plurality of layers including various metals.

한편, 반도체 기판(10)의 전면(12)에는 전면 전계층(50)이 형성될 수 있다. 이러한 전면 전계층(50)은 반도체 기판(10)보다 높은 농도로 불순물이 도핑된 영역으로, 후면 전계층(back surface field, BSF)와 유사하게 작용한다. 즉, 입사되는 태양 광에 의해 분리된 전자와 정공이 반도체 기판(10)의 전면(12)에서 재결합되어 소멸되는 것을 방지한다. Meanwhile, the front surface electric field layer 50 may be formed on the front surface 12 of the semiconductor substrate 10. The front whole layer 50 is a region doped with impurities at a concentration higher than that of the semiconductor substrate 10 and functions similarly to a back surface field (BSF). That is, the electrons and holes separated by the incident solar light are prevented from being recombined and extinguished at the front surface 12 of the semiconductor substrate 10.

그리고 전면 전계층(50) 위에는 반사 방지막(60)이 형성될 수 있다. 반사 방지막(22)은 반도체 기판(10)의 전면(12)에 전체적으로 형성될 수 있다. 반사 방지막(22)은 반도체 기판(10)의 전면으로 입사되는 광의 반사율을 감소시키고, 전면 전계층(50)의 표면 또는 벌크 내에 존재하는 결함을 부동화 시킨다. An anti-reflection film 60 may be formed on the front field layer 50. The anti-reflection film 22 may be entirely formed on the front surface 12 of the semiconductor substrate 10. The anti-reflection film 22 reduces the reflectance of light incident on the front surface of the semiconductor substrate 10 and immobilizes defects existing in the surface or bulk of the front surface field layer 50.

반도체 기판(10)의 전면을 통해 입사되는 광의 반사율이 낮추는 것에 의하여 반도체 기판(10)과 전면 전계층(50)의 계면에 형성된 pn 접합까지 도달되는 광량을 증가할 수 있다. 이에 따라 태양 전지(100)의 단락 전류(Isc)를 증가시킬 수 있다. 그리고 결함을 부동화하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압(Voc)을 증가시킬 수 있다. 이와 같이 반사 방지막(22)에 의해 태양 전지(100)의 개방 전압과 단락 전류를 증가시켜 태양전지(100)의 변환 효율을 향상할 수 있다.By decreasing the reflectance of light incident through the front surface of the semiconductor substrate 10, the amount of light reaching the pn junction formed at the interface between the semiconductor substrate 10 and the front surface field layer 50 may be increased. Accordingly, the short circuit current Isc of the solar cell 100 can be increased. In addition, the open voltage Voc of the solar cell 100 may be increased by immobilizing defects to remove recombination sites of minority carriers. As described above, the conversion voltage of the solar cell 100 may be improved by increasing the open voltage and the short circuit current of the solar cell 100 by the anti-reflection film 22.

이러한 방사 방지막(60)은 다양한 물질로 형성될 수 있다. 일례로, 반사 방지막(60)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 패시베이션 막(60)이 다양한 물질을 포함할 수 있음은 물론이다.The anti-reflection film 60 may be formed of various materials. For example, the antireflection film 60 may be formed of any one single film selected from the group consisting of a silicon nitride film, a silicon nitride film containing hydrogen, a silicon oxide film, a silicon oxynitride film, MgF 2 , ZnS, TiO 2 and CeO 2 , And may have a combined multilayer structure. However, the present invention is not limited thereto, and the passivation film 60 may include various materials.

상술한 바와 같이, 제1 및 제2 도전형 영역(22, 24)이 모두 반도체 기판(10)의 배면(14)으로 위치하는 경우에는 제1 도전형 영역(22)이 제2 도전형 영역(24)보다 큰 면적으로 형성된다. 그럼에도 종래에는 제1 도전형 영역(22)과 제2 도전형 영역(24)에 하나의 패시베이션 막을 형성하였는데, 주로 제2 도전형 영역(24)에 적합한 패시베이션 막이었다. 이에 따라 종래에는 좀더 넓은 면적을 가지는 제1 도전형 영역(22)을 효과적으로 패시베이션 하지 못하였다. 반면, 본 실시예에서는 상대적으로 큰 면적을 가지는 제1 도전형 영역(22)에 직접 접촉하는 제1 패시베이션 막(32)을 제2 패시베이션 막(34)과 다른 물질로 형성하여 패시베이션 특성을 향상할 수 있다. 결과적으로 태양 전지(100)의 효율을 향상할 수 있다. As described above, when both the first and second conductivity-type regions 22 and 24 are located at the rear surface 14 of the semiconductor substrate 10, the first conductivity-type region 22 is the second conductivity-type region ( It forms an area larger than 24). Nevertheless, conventionally, one passivation film is formed in the first conductivity type region 22 and the second conductivity type region 24, which is mainly a passivation film suitable for the second conductivity type region 24. Accordingly, in the related art, the first conductive region 22 having a larger area may not be effectively passivated. On the other hand, in the present embodiment, the first passivation film 32 which is in direct contact with the first conductivity type region 22 having a relatively large area is formed of a different material from the second passivation film 34 to improve the passivation characteristics. Can be. As a result, the efficiency of the solar cell 100 can be improved.

이하에서는 이러한 태양 전지(100)를 제조하는 방법을 도 3a 내지 도 3e를 참조하여 설명한다. 도 3a 내지 도 3e는 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다. 상술한 부분에서 이미 설명한 부분에 대해서는 상세한 설명을 생략한다. Hereinafter, a method of manufacturing the solar cell 100 will be described with reference to FIGS. 3A to 3E. 3A to 3E are cross-sectional views illustrating a method of manufacturing a solar cell according to an embodiment of the present invention. Detailed description of the parts already described in the above-described parts will be omitted.

도 3a에 도시한 바와 같이, 반도체 기판(10)을 준비한다. 반도체 기판(10)은 n형 또는 p형일 수 있다. 그리고 반도체 기판(10)의 전면(12)은 텍스쳐링에 의하여 요철을 가질 수 있다. 도면에서는 반도체 기판(10)의 전면(12) 쪽에만 텍스쳐링이 된 것을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 전면(12) 및 배면(14) 중 적어도 어느 하나의 면이 텍스쳐링될 수 있다. As shown in FIG. 3A, a semiconductor substrate 10 is prepared. The semiconductor substrate 10 may be n-type or p-type. The front surface 12 of the semiconductor substrate 10 may have irregularities by texturing. In the drawings, the texturing is performed only on the front surface 12 of the semiconductor substrate 10, but the present invention is not limited thereto. At least one of the front face 12 and the back face 14 may be textured.

텍스처링으로는 습식 또는 건식 텍스처링을 사용할 수 있다. 습식 텍스처링은 텍스처링 용액에 반도체 기판(10)을 침지하는 것에 의해 수행될 수 있으며, 공정 시간이 짧은 장점이 있다. 건식 텍스처링은 다이아몬드 그릴 또는 레이저 등을 이용하여 반도체 기판(10)의 표면을 깍는 것으로, 요철을 균일하게 형성할 수 있는 반면 공정 시간이 길고 반도체 기판(10)에 손상이 발생할 수 있다. 이와 같이 본 발명에서는 다양한 방법으로 반도체 기판(10)을 텍스쳐링 할 수 있다. As texturing, wet or dry texturing can be used. The wet texturing can be performed by immersing the semiconductor substrate 10 in the texturing solution, and has a short process time. In dry texturing, the surface of the semiconductor substrate 10 is cut by using a diamond grill or a laser, so that irregularities can be formed uniformly, but the processing time is long and damage to the semiconductor substrate 10 may occur. As described above, the semiconductor substrate 10 can be textured in various ways in the present invention.

이어서, 도 3b에 도시된 바와 같이, n형 불순물을 반도체 기판(10)에 도핑하여 제2 도전형 영역(24)과 전면 전계층(50)을 형성할 수 있다. 좀더 구체적으로, 반도체 기판(10)의 전면(12)에서 n형 불순물을 이온 주입하여 전면 전계층(50)을 형성하고, 반도체 기판(10)의 배면(14)에서 제1 마스크(112)를 이용하여 일부 부분에만 n형 불순물을 이온 주입하여 제2 도전형 영역(24)을 형성할 수 있다. Subsequently, as illustrated in FIG. 3B, the n-type impurity may be doped into the semiconductor substrate 10 to form the second conductivity type region 24 and the front surface field layer 50. More specifically, the front surface field layer 50 is formed by ion implanting n-type impurities from the front surface 12 of the semiconductor substrate 10, and the first mask 112 is formed from the back surface 14 of the semiconductor substrate 10. The second conductivity type region 24 may be formed by ion implanting n-type impurities into only a portion of the n-type impurity.

그러나 본 발명이 이에 한정되는 것은 아니며, 제2 도전형 영역(24)을 형성하는 단계와 전면 전계층(50)을 형성하는 단계가 서로 동일 또는 서로 다른 방법에 의하여 서로 별개로 이루어지는 것도 가능함은 물론이다. 또한, 이온 주입 이외의 다른 방법에 의하여 제2 도전형 영역(24) 및/또는 전면 전계층(50)을 형성할 수 있다. However, the present invention is not limited thereto, and the forming of the second conductivity-type region 24 and the forming of the front electric field layer 50 may be performed separately by the same or different methods. to be. In addition, the second conductivity type region 24 and / or the front surface field layer 50 may be formed by a method other than ion implantation.

이어서, 도 3c에 도시된 바와 같이, p형 불순물을 반도체 기판(10)에 도핑하여 제2 도전형 영역(24)이 형성되지 않은 부분에 제1 도전형 영역(22)을 형성한다. 좀더 구체적으로, 반도체 기판(10)의 배면(14)에 제1 도전형 영역(22)에 대응하는 부분이 개구된 제2 마스크(114)를 놓고 p형 불순물을 이온 주입하여 제1 도전형 영역(22)을 형성할 수 있다. Subsequently, as shown in FIG. 3C, the p-type impurity is doped into the semiconductor substrate 10 to form the first conductivity-type region 22 in the portion where the second conductivity-type region 24 is not formed. More specifically, a second mask 114 having a portion corresponding to the first conductivity type region 22 is opened on the back surface 14 of the semiconductor substrate 10, and ion implanted p-type impurities to form the first conductivity type region. (22) can be formed.

이때, 제1 및 제2 도전형 영역(22, 24)을 형성하는 단계는 진공 상태의 인라인(in-line) 공정으로 수행되어 불필요한 불순물이 주입되는 것을 방지할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. In this case, the forming of the first and second conductivity-type regions 22 and 24 may be performed by an in-line process in a vacuum state to prevent unnecessary impurities from being injected. However, the present invention is not limited thereto.

그러나 본 발명이 이에 한정되는 것은 아니며 이온 주입 외의 다른 방법에 의하여 제1 도전형 영역(22)을 형성할 수 있다. However, the present invention is not limited thereto, and the first conductivity type region 22 may be formed by a method other than ion implantation.

본 실시예에서와 같이 제1 및 제2 마스크(112, 114)를 이용한 이온 주입으로 제1 및 제2 도전형 영역(22, 24)을 형성하면, 특정한 패턴을 가지는 제1 및 제2 도전형 영역(22, 24)을 단순한 공정으로 정밀하게 형성할 수 있다. As in the present embodiment, when the first and second conductivity type regions 22 and 24 are formed by ion implantation using the first and second masks 112 and 114, the first and second conductivity types having a specific pattern are formed. The regions 22 and 24 can be formed precisely in a simple process.

이어서, 도 3d에 도시된 바와 같이, 제2 마스크(114)를 이용하여 제1 도전형 영역(22) 상에 이와 동일한 평면 형상을 가지는 제1 패시베이션 막(32)을 형성한다. 이때, 제1 도전형 영역(22) 형성 시에 사용한 것과 동일한 형상의 제2 마스크(114)를 사용할 수 있어 마스크 제작에 따른 비용을 절감할 수 있다. Subsequently, as shown in FIG. 3D, the first passivation film 32 having the same planar shape is formed on the first conductivity type region 22 using the second mask 114. In this case, the second mask 114 having the same shape as that used when the first conductivity type region 22 is formed may be used, thereby reducing the cost of manufacturing the mask.

이러한 제1 패시베이션 막(32)은 원자층 증착법(atomic layer deposition, ALD)에 의하여 형성될 수 있다. 이러한 원자층 증착법은 저온 박막 증착 공정으로 공정 상 유리할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄, 스프레이 코팅 등의 다양한 방법이 적용될 수 있다.  The first passivation film 32 may be formed by atomic layer deposition (ALD). The atomic layer deposition method may be advantageous in the process as a low temperature thin film deposition process. However, the present invention is not limited thereto, and various methods such as vacuum deposition, chemical vapor deposition, spin coating, screen printing, and spray coating may be applied.

이어서, 도 3e에 도시된 바와 같이, 반사 방지막(60)과 제2 패시베이션 막(34)을 형성한다. 좀더 구체적으로, 반도체 기판(10)의 전면(12)에 전체적으로 반사 방지막(60)을 형성하고, 반도체 기판(10)의 배면(14)에 전체적으로 제2 패시베이션 막(34)을 형성한다. 이와 같이 제2 패시베이션 막(34)과 반사 방지막(60)을 함께 형성하면 공정을 단순화하여 생산성을 향상할 수 있다. Subsequently, as shown in FIG. 3E, an antireflection film 60 and a second passivation film 34 are formed. More specifically, the anti-reflection film 60 is formed on the entire surface 12 of the semiconductor substrate 10, and the second passivation film 34 is formed on the back surface 14 of the semiconductor substrate 10. As such, when the second passivation film 34 and the anti-reflection film 60 are formed together, productivity can be improved by simplifying the process.

그러나 본 발명이 이에 한정되는 것은 아니며, 반사 방지막(60)을 형성하는 단계와 제2 패시베이션 막(34)을 형성하는 단계가 서로 동일 또는 서로 다른 방법에 의하여 서로 별개로 이루어지는 것도 가능함은 물론이다. However, the present invention is not limited thereto, and the step of forming the anti-reflection film 60 and the step of forming the second passivation film 34 may be performed separately by the same or different methods.

이러한 반사 방지막(60) 및 제2 패시베이션 막(34)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다.The anti-reflection film 60 and the second passivation film 34 may be formed by various methods such as vacuum deposition, chemical vapor deposition, spin coating, screen printing, or spray coating.

이어서, 제1 및 제2 패시베이션 막(32, 34)을 관통하는 제1 및 제2 관통홀(32a, 34a)을 통하여 제1 및 제2 도전형 영역(22, 24)에 연결되는 제1 및 제2 전극(42, 44)을 각기 형성하여 도 1에 도시된 바와 같은 태양 전지(100)의 제조를 완료한다. Subsequently, the first and second conductive holes 22a and 34a pass through the first and second passivation layers 32 and 34, respectively, and the first and second conductive regions 22 and 24 are connected to each other. The second electrodes 42 and 44 are formed respectively to complete the manufacture of the solar cell 100 as shown in FIG. 1.

이때, 제1 및 제2 관통홀(32a, 34a)을 레이저 등의 방법으로 먼저 형성한 후에 제1 및 제2 전극(42, 44)을 도금, 증착 등의 방법으로 형성하는 것도 가능하다. 또는, 제1 및 제2 전극 형성용 페이스트를 제1 및 제2 패시베이션 막(32, 34) 상에 스크린 인쇄 등으로 도포한 후에 파이어 스루(fire through) 또는 레이저 소성 컨택(laser firing contact) 등을 하여 상술한 형상의 제1 및 제2 전극(42, 44)을 형성하는 것도 가능하다. In this case, the first and second through holes 32a and 34a may be first formed by a laser or the like, and then the first and second electrodes 42 and 44 may be formed by plating or vapor deposition. Alternatively, after the first and second electrode forming pastes are applied to the first and second passivation films 32 and 34 by screen printing or the like, a fire through or laser firing contact or the like is applied. It is also possible to form the first and second electrodes 42 and 44 in the above-described shape.

상술한 실시예에서는 제2 패시베이션 막(34)이 반도체 기판(10)의 배면(14)에 전체적으로 형성된 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 즉, 도 4 및 도 5에 도시된 바와 같이, 제2 패시베이션 막(34a, 34b)이 각 제2 도전형 영역(22)에 대응하여 서로 이격 형성되는 복수의 부분을 포함할 수 있다. 좀더 구체적으로, 도 4에 도시된 바와 같이, 제2 패시베이션 막(34a)이 제2 도전형 영역(24)과 동일한 평면 형상을 가지면서 형성되어, 제1 패시베이션 막(32) 위에는 형성되지 않을 수도 있다. 이 경우에는 제2 패시베이션 막(34a)은 제2 도전형 영역(24)을 형성할 때 사용한 마스크를 사용하여 형성될 수 있고, 제1 패시베이션 막(32)은 제1 도전형 영역(22)을 형성할 때 사용한 마스크를 사용하여 형성될 수 있다. 또는, 도 5에 도시된 바와 같이, 제2 패시베이션 막(34b)의 가장자리가 제1 패시베이션 막(32)의 가장자리만을 덮으면서 형성될 수 있다. 이에 의하면 약간의 공정 오차가 있을 경우에도 반도체 기판(10)의 배면(14)을 모두 패시베이션 할 수 있다. In the above-described embodiment, the second passivation film 34 is formed entirely on the back surface 14 of the semiconductor substrate 10. However, the present invention is not limited thereto. That is, as illustrated in FIGS. 4 and 5, the second passivation films 34a and 34b may include a plurality of portions spaced apart from each other in correspondence with the second conductivity type regions 22. More specifically, as shown in FIG. 4, the second passivation film 34a may be formed to have the same planar shape as the second conductivity type region 24, and thus may not be formed on the first passivation film 32. have. In this case, the second passivation film 34a may be formed using a mask used to form the second conductivity type region 24, and the first passivation film 32 may form the first conductivity type region 22. It can be formed using a mask used when forming. Alternatively, as shown in FIG. 5, the edge of the second passivation film 34b may be formed while covering only the edge of the first passivation film 32. According to this, even if there is a slight process error, all the back surface 14 of the semiconductor substrate 10 can be passivated.

또한, 상술한 실시예들에서는 제1 패시베이션 막(32)이 제1 도전형 영역(22)과 동일한 형상을 가지는 것을 예시하였다. 그러나 도 6에서와 같이 제1 패시베이션 막(32)이 제1 도전형 영역(22)뿐만 아니라 제1 및 제2 도전형 영역(22) 사이에 위치한 아이솔레이션 영역(36)의 일부 또는 전부를 덮으면서 형성될 수 있다. 이에 따르면 얼라인 미스(align miss) 등이 발생하더라도 제1 패시베이션 막(32)이 제1 도전형 영역(22)을 모두 덮을 수 있다. 이에 의하여 얼라인 미스 등에 의한 패시베이션 특성 저하를 방지할 수 있다.In addition, the above-described embodiments illustrate that the first passivation film 32 has the same shape as the first conductivity type region 22. However, as shown in FIG. 6, the first passivation film 32 covers not only the first conductivity type region 22 but also some or all of the isolation region 36 positioned between the first and second conductivity type regions 22. Can be formed. Accordingly, even when an alignment miss or the like occurs, the first passivation layer 32 may cover all of the first conductivity type regions 22. Thereby, the fall of the passivation characteristic by alignment miss etc. can be prevented.

즉, 상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다. That is, the features, structures, effects, and the like described above are included in at least one embodiment of the present invention, and are not necessarily limited to only one embodiment. Further, the features, structures, effects, and the like illustrated in the embodiments may be combined or modified in other embodiments by those skilled in the art to which the embodiments belong. Therefore, it should be understood that the present invention is not limited to these combinations and modifications.

100: 태양 전지
10: 반도체 기판
22: 제1 도전형 영역
24: 제2 도전형 영역
32: 제1 패시베이션 막
34: 제2 패시베이션 막
42: 제1 전극
44: 제2 전극 100: Solar cell
10: semiconductor substrate
22: first conductivity type region
24: second conductivity type region
32: first passivation film
34: second passivation film
42: first electrode
44: Second electrode

Claims (20)

제1 면과 제2 면을 가지며, 상기 제1 면 쪽에 p형의 제1 도전형 영역 및 n형의 제2 도전형 영역이 형성되는 반도체 기판;
상기 제1 도전형 영역 상에 위치하는 제1 패시베이션 막;
상기 제2 도전형 영역 상에 위치하며, 상기 제1 패시베이션 막과 다른 물질을 포함하는 제2 패시베이션 막;
상기 제1 도전형 영역에 전기적으로 연결되는 제1 전극; 및
상기 제2 도전형 영역에 전기적으로 연결되는 제2 전극
을 포함하는 태양 전지. A semiconductor substrate having a first surface and a second surface and having a p-type first conductive region and an n-type second conductive region formed on the first surface;
A first passivation film on the first conductivity type region;
A second passivation film positioned on the second conductivity type region and comprising a material different from the first passivation film;
A first electrode electrically connected to the first conductivity type region; And
A second electrode electrically connected to the second conductivity type region
≪ / RTI > 제1항에 있어서,
상기 제1 패시베이션 막이 상기 제2 패시베이션 막보다 음전하를 띠는 태양 전지. The method of claim 1,
And the first passivation film is more negatively charged than the second passivation film. 제1항에 있어서,
상기 제1 패시베이션 막이 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물로 이루어진 군에서 선택되는 물질을 적어도 하나 포함하는 태양 전지. The method of claim 1,
And the first passivation film comprises at least one material selected from the group consisting of aluminum oxide, hafnium oxide, and zirconium oxide. 제3항에 있어서,
상기 제2 패시베이션 막은 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물, MgF2, ZnS, TiO2 및 CeO2으로 이루어진 군에서 선택된 물질을 적어도 하나 포함하는 태양 전지. The method of claim 3,
The second passivation film includes at least one material selected from the group consisting of silicon oxide, silicon nitride, silicon oxynitride, MgF 2 , ZnS, TiO 2 and CeO 2 . 제1항에 있어서,
상기 제1 패시베이션 막은 상기 제1 도전형 영역에 접촉 형성되고,
상기 제2 패시베이션 막은 상기 제2 도전형 영역 및 상기 제1 패시베이션 막 상에 접촉 형성되는 태양 전지. The method of claim 1,
The first passivation film is formed in contact with the first conductivity type region,
And the second passivation film is in contact with the second conductivity type region and the first passivation film. 제6항에 있어서,
상기 제1 패시베이션 막은 상기 제1 도전형 영역과 동일한 평면 형상을 가지는 태양 전지. The method according to claim 6,
And the first passivation film has the same planar shape as the first conductivity type region. 제1항에 있어서,
상기 제2 패시베이션 막은 상기 반도체 기판의 배면에 전체적으로 형성되는 태양 전지. The method of claim 1,
The second passivation film is a solar cell formed entirely on the back of the semiconductor substrate. 제1항에 있어서,
상기 제2 패시베이션 막은 상기 각 제2 도전형 영역에 대응하여 서로 이격 형성되는 복수의 부분을 포함하는 태양 전지. The method of claim 1,
The second passivation film includes a plurality of portions spaced apart from each other corresponding to each of the second conductivity type regions. 제1항에 있어서,
상기 제1 도전형 영역의 면적이 상기 제2 도전형 영역의 면적보다 큰 태양 전지. The method of claim 1,
The solar cell of claim 1, wherein the area of the first conductivity type region is larger than the area of the second conductivity type region. 제9항에 있어서,
상기 제1 도전형 영역의 면적이 상기 제2 도전형 영역의 면적의 2배~6배인 태양 전지. 10. The method of claim 9,
The area of the said 1st conductivity type area | region is 2-6 times the area of the said 2nd conductivity type area | region. 제1항에 있어서,
상기 제1 패시베이션 막의 두께가 상기 제2 패시베이션 막의 두께보다 얇은 태양 전지. The method of claim 1,
And the thickness of the first passivation film is thinner than the thickness of the second passivation film. 제1항에 있어서,
상기 제1 전극은 상기 제1 패시베이션 막을 관통하는 제1 관통홀에 의하여 상기 제1 도전형 영역에 연결되고,
상기 제2 전극은 상기 제2 패시베이션 막을 관통하는 제2 관통홀에 의하여 상기 제2 도전형 영역에 연결되는 태양 전지. The method of claim 1,
The first electrode is connected to the first conductivity type region by a first through hole penetrating the first passivation film.
And the second electrode is connected to the second conductivity type region by a second through hole penetrating the second passivation film. 제1 면과 제2 면을 가지는 반도체 기판을 준비하는 단계;
상기 반도체 기판의 상기 제1 면 쪽에 p형의 제1 도전형 영역 및 n형의 제2 도전형 영역을 형성하는 단계;
상기 제1 도전형 영역 상에 제1 패시베이션 막을 형성하고, 상기 제2 도전형 영역 상에 위치하며 상기 제1 패시베이션 막과 다른 물질을 포함하는 제2 패시베이션 막을 형성하는 단계; 및
상기 제1 도전형 영역에 전기적으로 연결되는 제1 전극 및 상기 제2 도전형 영역에 전기적으로 연결되는 제2 전극을 형성하는 단계
를 포함하는 태양 전지의 제조 방법. Preparing a semiconductor substrate having a first side and a second side;
Forming a p-type first conductivity type region and an n-type second conductivity type region toward the first surface of the semiconductor substrate;
Forming a first passivation film on the first conductivity type region, and forming a second passivation film on the second conductivity type region and comprising a material different from the first passivation film; And
Forming a first electrode electrically connected to the first conductivity type region and a second electrode electrically connected to the second conductivity type region;
Wherein the method comprises the steps of: 제13항에 있어서,
상기 제1 및 제2 도전형 영역을 형성하는 단계에서는,
상기 제1 및 제2 도전형 영역 중 어느 하나를 제1 마스크를 이용한 이온 주입에 의하여 형성하는 단계; 및
상기 제1 및 제2 도전형 영역 중 다른 하나를 제2 마스크를 이용한 이온 주입에 의하여 형성하는 단계
를 포함하는 태양 전지의 제조 방법. The method of claim 13,
In the forming of the first and second conductivity type regions,
Forming one of the first and second conductivity-type regions by ion implantation using a first mask; And
Forming another one of the first and second conductivity-type regions by ion implantation using a second mask
Wherein the method comprises the steps of: 제13항에 있어서,
상기 제1 및 상기 제2 패시베이션 막을 형성하는 단계에서는,
상기 제1 또는 제2 도전형 영역을 형성하는 데 사용한 마스크를 이용하여 상기 제1 또는 상기 제2 패시베이션 막을 형성하는 태양 전지의 제조 방법. The method of claim 13,
In the forming of the first and second passivation films,
A method of manufacturing a solar cell, wherein the first or second passivation film is formed using a mask used to form the first or second conductivity type region. 제13항에 있어서,
상기 제1 패시베이션 막이 상기 제2 패시베이션 막보다 음전하를 띠는 태양 전지의 제조 방법. The method of claim 13,
And the first passivation film is more negatively charged than the second passivation film. 제16항에 있어서,
상기 제1 패시베이션 막이 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물로 이루어진 군에서 선택되는 물질을 적어도 하나 포함하는 태양 전지의 제조 방법. 17. The method of claim 16,
The method of claim 1, wherein the first passivation layer comprises at least one material selected from the group consisting of aluminum oxide, hafnium oxide, and zirconium oxide. 제13항에 있어서,
상기 제1 도전형 영역 상에 제1 패시베이션 막을 형성하는 단계에서는, 원자층 증착법(atomic layer deposition, ALD)을 이용하는 태양 전지의 제조 방법. The method of claim 13,
In the step of forming a first passivation film on the first conductivity type region, a solar cell manufacturing method using atomic layer deposition (ALLD). 제13항에 있어서,
상기 제2 패시베이션 막은 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물, MgF2, ZnS, TiO2 및 CeO2으로 이루어진 군에서 선택된 물질을 적어도 하나 포함하는 태양 전지의 제조 방법. The method of claim 13,
And the second passivation film comprises at least one material selected from the group consisting of silicon oxide, silicon nitride, silicon oxynitride, MgF 2 , ZnS, TiO 2 and CeO 2 . 제13항에 있어서,
상기 제2 패시베이션 막은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 및 스프레이 코팅으로 이루어진 군에서 선택된 방법에 의하여 형성되는 태양 전지의 제조 방법.

The method of claim 13,
And the second passivation film is formed by a method selected from the group consisting of vacuum deposition, chemical vapor deposition, spin coating, screen printing and spray coating.

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