KR102218629B1 - Silicon solar cell including a carrier seletive thin layer - Google Patents

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Abstract

본 발명의 전하선택 박막을 포함하는 실리콘 태양전지는, 제1 도전성 타입의 실리콘 기판과, 상기 실리콘 기판의 상면에 배치된 제2 도전성 타입의 에미터층과, 상기 에미터층 상부에 배치된 반사 방지막과, 상기 실리콘 기판의 하부에 배치된 전하선택 박막과, 상기 전하선택 박막의 하부에 배치된 투명층과, 상기 투명층의 하면에 배치된 제1 전극과, 상기 에미터층과 전기적으로 접속되는 제2 전극을 포함한다.The silicon solar cell including the charge selection thin film of the present invention includes a silicon substrate of a first conductivity type, an emitter layer of a second conductivity type disposed on an upper surface of the silicon substrate, an antireflection film disposed on the emitter layer, and , A charge selection thin film disposed under the silicon substrate, a transparent layer disposed under the charge selection thin film, a first electrode disposed on a lower surface of the transparent layer, and a second electrode electrically connected to the emitter layer. Include.

Description

전하선택 박막을 포함하는 실리콘 태양전지 및 이의 제조방법{SILICON SOLAR CELL INCLUDING A CARRIER SELETIVE THIN LAYER}Silicon solar cell including charge-selective thin film and manufacturing method thereof {SILICON SOLAR CELL INCLUDING A CARRIER SELETIVE THIN LAYER}

본 발명은 태양전지에 관한 것으로, 보다 자세하게는 전하선택 박막을 포함하는 실리콘 태양전지 및 이의 제조방법에 관한 것이다.The present invention relates to a solar cell, and more particularly, to a silicon solar cell including a charge selection thin film and a method of manufacturing the same.

일반적으로 태양전지는 태양광을 직접 전기로 변환시키는 태양광 발전의 핵심 소자로서, 기본적으로 p-n 접합으로 이루어진 다이오드(Diode)라 할 수 있다. 실리콘 태양전지는 p-n 접합면을 갖는다. 상기 p-n 접합면에 빛이 조사되면 전자와 정공이 발생하며, 전자와 정공은 p 영역과 n 영역으로 이동하게 된다. 이때, p 영역과 n 영역 사이에 전위차(기전력)가 발생하고, 태양전지에 부하를 연결하면 전류가 흐르게 된다.In general, a solar cell is a key element of photovoltaic power generation that directly converts sunlight into electricity, and can be basically referred to as a diode made of a p-n junction. Silicon solar cells have a p-n junction. When light is irradiated on the p-n junction, electrons and holes are generated, and electrons and holes move to the p region and the n region. At this time, a potential difference (electromotive force) occurs between the p region and the n region, and current flows when a load is connected to the solar cell.

실리콘 태양전지는 사용 재료의 종류에 따라서 결정계, 비정질계, 화합물계 등으로 분류되며, 결정계 실리콘 태양전지는 단결정형 및 다결정형으로 분류된다. 단결정 실리콘 태양전지는 기판의 품질이 좋기 때문에 고효율화가 용이하지만 기판의 제조 비용이 큰 단점이 있다. 이에 반하여 다결정 실리콘 태양전지는 단결정 실리콘 태양전지에 비해 상대적으로 기판의 품질이 좋지 않기 때문에 고효율화가 어려운 단점이 있다.Silicon solar cells are classified into crystalline, amorphous, and compound systems depending on the type of material used, and crystalline silicon solar cells are classified into single crystal and polycrystalline types. The single crystal silicon solar cell is easy to increase efficiency because of the good quality of the substrate, but has a disadvantage in that the manufacturing cost of the substrate is large. On the other hand, the polycrystalline silicon solar cell has a disadvantage that it is difficult to increase the efficiency because the substrate quality is relatively poor compared to the single crystal silicon solar cell.

태양전지는 일반적으로 n형 실리콘 기판 상에 p형 실리콘 박막(p형 반도체층)이 형성된 구조를 이루게 된다. p형 실리콘 박막은 p형 불순물의 도핑에 의해 형성된다. 이에, 실리콘 기판의 하층부는 n형 반도체층으로 남는다. 실리콘 기판의 상층부는 p형 반도체층을 이루게 되어 p-n 접합부를 구성한다. 그리고 실리콘 기판의 전후면에는 p-n 접합부에 의해 광 생성된 정공 및 전자를 포집하기 위한 금속 전극이 형성된다. 태양전지는 실리콘 기판 표면의 패시베이션 특성을 향상시켜 전자 또는 정공과 같은 전하의 재결합율을 최소화시킴으로써 태양전지의 발전 효율을 극대화시키는 것이 중요하다.In general, a solar cell has a structure in which a p-type silicon thin film (p-type semiconductor layer) is formed on an n-type silicon substrate. The p-type silicon thin film is formed by doping with p-type impurities. Accordingly, the lower portion of the silicon substrate remains as an n-type semiconductor layer. The upper portion of the silicon substrate forms a p-type semiconductor layer to form a p-n junction. Further, metal electrodes for collecting holes and electrons photogenerated by the p-n junction are formed on the front and rear surfaces of the silicon substrate. In the solar cell, it is important to maximize the power generation efficiency of the solar cell by improving the passivation property of the silicon substrate surface to minimize the recombination rate of charges such as electrons or holes.

본 발명은 발전 효율을 향상시킬 수 있는 실리콘 태양전지 및 이의 제조방법을 제공하는 것을 기술적 과제로 한다.An object of the present invention is to provide a silicon solar cell capable of improving power generation efficiency and a method of manufacturing the same.

본 발명은 실리콘 기판에 전하선택 박막을 적용하고, 전하선택 박막의 특성을 향상시켜 전하의 이동도를 높일 수 있는 실리콘 태양전지 및 이의 제조방법을 제공하는 것을 기술적 과제로 한다.An object of the present invention is to provide a silicon solar cell capable of increasing the mobility of charges by applying a charge selection thin film to a silicon substrate and improving the characteristics of the charge selection thin film, and a manufacturing method thereof.

본 발명의 실시 예에 따른 실리콘 태양전지는, 제1 도전성 타입의 실리콘 기판과, 상기 실리콘 기판의 상면에 배치된 제2 도전성 타입의 에미터층과, 상기 에미터층 상부에 배치된 반사 방지막과, 상기 실리콘 기판의 하부에 배치된 전하선택 박막과, 상기 전하선택 박막의 하부에 배치된 투명층과, 상기 투명층의 하면에 배치된 제1 전극과, 상기 에미터층과 전기적으로 접속되는 제2 전극을 포함한다.A silicon solar cell according to an embodiment of the present invention includes a silicon substrate of a first conductivity type, an emitter layer of a second conductivity type disposed on an upper surface of the silicon substrate, an antireflection layer disposed on the emitter layer, and the A charge selection thin film disposed under a silicon substrate, a transparent layer disposed under the charge selection thin film, a first electrode disposed on a lower surface of the transparent layer, and a second electrode electrically connected to the emitter layer. .

본 발명의 실시 예에 따른 실리콘 태양전지의 상기 전하선택 박막은, 상기 실리콘 기판의 하면에 배치된 제1 금속 산화막과, 상기 제1 금속 산화막의 하면에 배치된 제2 금속 산화막과, 상기 제2 금속 산화막의 하면에 배치된 제3 금속 산화막을 포함한다.The charge selection thin film of the silicon solar cell according to an embodiment of the present invention includes a first metal oxide film disposed on a lower surface of the silicon substrate, a second metal oxide film disposed on a lower surface of the first metal oxide film, and the second metal oxide film. And a third metal oxide film disposed on the lower surface of the metal oxide film.

본 발명의 실시 예에 따른 실리콘 태양전지의 상기 제1 금속 산화막은 산화 알루미늄(Al2O3)으로 0.1nm~2.0nm의 두께로 형성된다.The first metal oxide film of the silicon solar cell according to the embodiment of the present invention is formed of aluminum oxide (Al 2 O 3 ) to a thickness of 0.1 nm to 2.0 nm.

본 발명의 실시 예에 따른 실리콘 태양전지의 상기 제2 금속 산화막은 산화 몰리브덴(MoOx)으로 3.0nm~15.0nm의 두께로 형성된다.The second metal oxide film of the silicon solar cell according to the embodiment of the present invention is formed of molybdenum oxide (MoO x ) to a thickness of 3.0 nm to 15.0 nm.

본 발명의 실시 예에 따른 실리콘 태양전지의 상기 제3 금속 산화막은 산화 알루미늄(Al2O3)으로 0.1nm~2.0nm의 두께로 형성된다.The third metal oxide film of the silicon solar cell according to the embodiment of the present invention is formed of aluminum oxide (Al 2 O 3 ) to a thickness of 0.1 nm to 2.0 nm.

본 발명의 실시 예에 따른 실리콘 태양전지의 제조방법은, 제1 도전성 타입의 실리콘 기판을 준비하는 단계와, 상기 실리콘 기판의 상면에 제2 도전성 타입의 에미터층을 형성하는 단계와, 상기 에미터층 상에 반사 방지막을 형성하는 단계와, 상기 실리콘 기판의 하부에 전하선택 박막을 형성하는 단계와, 상기 전하선택 박막의 하부에 투명층을 형성하는 단계와, 상기 투명층의 하면에 제1 전극을 형성하는 단계와, 상기 에미터층과 전기적으로 접속되는 제2 전극을 형성하는 단계를 포함한다.A method of manufacturing a silicon solar cell according to an embodiment of the present invention includes preparing a silicon substrate of a first conductivity type, forming an emitter layer of a second conductivity type on an upper surface of the silicon substrate, and the emitter layer. Forming an anti-reflection film on the substrate, forming a charge selection thin film under the silicon substrate, forming a transparent layer under the charge selection thin film, and forming a first electrode on the lower surface of the transparent layer And forming a second electrode electrically connected to the emitter layer.

본 발명의 실시 예에 따른 실리콘 태양전지의 제조방법은, 상기 전하선택 박막을 형성하는 단계에서, 상기 실리콘 기판의 하면에 제1 금속 산화막을 형성하고, 상기 제1 금속 산화막의 하면에 제2 금속 산화막을 형성하고, 상기 제2 금속 산화막의 하면에 제3 금속 산화막을 형성한다.In the method of manufacturing a silicon solar cell according to an embodiment of the present invention, in the step of forming the charge selection thin film, a first metal oxide film is formed on a lower surface of the silicon substrate, and a second metal oxide film is formed on the lower surface of the first metal oxide film. An oxide film is formed, and a third metal oxide film is formed on the lower surface of the second metal oxide film.

본 발명의 실시 예에 따른 실리콘 태양전지의 제조방법에서, 상기 제1 금속 산화막은 산화 알루미늄(Al2O3)으로 0.1nm~2.0nm의 두께로 형성된다.In the method of manufacturing a silicon solar cell according to an embodiment of the present invention, the first metal oxide layer is formed of aluminum oxide (Al 2 O 3 ) to a thickness of 0.1 nm to 2.0 nm.

본 발명의 실시 예에 따른 실리콘 태양전지의 제조방법에서, 상기 제2 금속 산화막은 산화 몰리브덴(MoOx)으로 3.0nm~15.0nm의 두께로 형성된다.In the method of manufacturing a silicon solar cell according to an embodiment of the present invention, the second metal oxide layer is formed of molybdenum oxide (MoO x ) to a thickness of 3.0 nm to 15.0 nm.

본 발명의 실시 예에 따른 실리콘 태양전지의 제조방법에서, 상기 제3 금속 산화막은 산화 알루미늄(Al2O3)으로 0.1nm~2.0nm의 두께로 형성된다.In the method of manufacturing a silicon solar cell according to an embodiment of the present invention, the third metal oxide layer is formed of aluminum oxide (Al 2 O 3 ) to a thickness of 0.1 nm to 2.0 nm.

본 발명은 발전 효율이 증가되는 실리콘 태양전지 및 이의 제조방법을 제공할 수 있다.The present invention can provide a silicon solar cell with increased power generation efficiency and a manufacturing method thereof.

본 발명의 실리콘 태양전지는 전하선택 박막의 특성을 향상시켜 전하의 이동도를 높일 수 있다.The silicon solar cell of the present invention can increase the mobility of charges by improving the characteristics of the charge selection thin film.

본 발명의 실리콘 태양전지 및 이의 제조 방법은 제2 금속 산화막(MoOx)의 상면에 제1 금속 산화막(Al2O3)이 배치되어 실리콘 산화막의 결함(sub-oxide state)을 감소시켜 전하선택 박막의 특성을 향상시킬 수 있다. 또한, 제2 금속 산화막(MoOx)의 하면에 제3 금속 산화막(Al2O3)이 배치되어 제2 금속 산화막의 MoOx의 조성의 변화를 방지하여 전하선택 박막의 특성을 향상시킬 수 있다.The silicon solar cell and its manufacturing method of the present invention include a first metal oxide film (Al 2 O 3 ) disposed on the upper surface of the second metal oxide film (MoOx) to reduce the sub-oxide state of the silicon oxide film to reduce the charge selection thin film. Can improve its properties. In addition, since the third metal oxide film Al 2 O 3 is disposed on the lower surface of the second metal oxide film MoOx, it is possible to improve the characteristics of the charge selection thin film by preventing a change in the composition of MoOx of the second metal oxide film.

도 1a는 본 발명의 일 실시 예에 따른 전하선택 박막을 포함하는 실리콘 태양전지를 나타내는 도면이다.
도 1b는 본 발명의 일 실시 예에 따른 전하선택 박막을 포함하는 실리콘 태양전지를 나타내는 도면이다.
도 1c는 본 발명의 일 실시 예에 따른 전하선택 박막을 포함하는 실리콘 태양전지를 나타내는 도면이다.
도 2a는 본 발명의 실시 예에 따른 전하선택 박막을 포함하는 실리콘 태양전지의 제조방법을 나타내는 도면이다.
도 2b는 전하선택 박막을 형성하는 방법을 나타내는 도면이다.
도 3은 실리콘 기판의 상/하면에 텍스처링 구조를 형성하는 것을 나타내는 도면이다.
도 4는 실리콘 기판의 상면에 에미터층을 형성하는 것을 나타내는 도면이다.
도 5는 에미터층의 상면에 반사 방지막을 형성하는 것을 나타내는 도면이다.
도 6은 반사 방지막 상에 금속층을 형성하는 것을 나타내는 도면이다.
도 7a은 실리콘 기판의 하면에 전하선택 박막을 형성하는 것을 나타내는 도면이다.
도 7b는 실리콘 기판의 하면에 제1 금속 산화막을 형성하는 것을 나타내는 도면이다.
도 7c는 제1 금속 산화막의 하면에 제2 금속 산화막을 형성하는 것을 나타내는 도면이다.
도 7d는 제2 금속 산화막의 하면에 제3 금속 산화막을 형성하는 것을 나타내는 도면이다.
도 8은 전하선택 박막의 하부에 투명층을 형성하는 것을 나타내는 도면이다.
도 9는 투명층의 하부에 제1 전극을 형성하는 것을 나타내는 도면이다.
도 10은 반사 방지막의 상부에 제2 전극을 형성하는 것을 나타내는 도면이다.1A is a view showing a silicon solar cell including a charge selection thin film according to an embodiment of the present invention.
1B is a view showing a silicon solar cell including a charge selection thin film according to an embodiment of the present invention.
1C is a view showing a silicon solar cell including a charge selection thin film according to an embodiment of the present invention.
2A is a view showing a method of manufacturing a silicon solar cell including a charge selection thin film according to an embodiment of the present invention.
2B is a diagram illustrating a method of forming a charge selection thin film.
3 is a diagram illustrating forming a texturing structure on the upper and lower surfaces of a silicon substrate.
4 is a diagram illustrating forming an emitter layer on the upper surface of a silicon substrate.
5 is a diagram showing the formation of an antireflection film on the upper surface of the emitter layer.
6 is a diagram illustrating forming a metal layer on an antireflection film.
7A is a diagram illustrating formation of a charge selection thin film on a lower surface of a silicon substrate.
Fig. 7B is a diagram illustrating forming a first metal oxide film on a lower surface of a silicon substrate.
Fig. 7C is a diagram illustrating forming a second metal oxide film on the lower surface of the first metal oxide film.
Fig. 7D is a diagram illustrating forming a third metal oxide film on the lower surface of the second metal oxide film.
8 is a diagram showing the formation of a transparent layer under the charge selection thin film.
9 is a diagram illustrating forming a first electrode under a transparent layer.
10 is a diagram illustrating forming a second electrode on an antireflection film.

이하에서, 첨부된 도면을 참조하여, 본 발명의 실시 예들에 전하선택 박막을 포함하는 실리콘 태양전지 및 이의 제조방법에 대하여 상세하게 설명한다.Hereinafter, a silicon solar cell including a charge selection thin film and a method of manufacturing the same will be described in detail with reference to the accompanying drawings.

도 1a는 본 발명의 실시 예에 따른 전하선택 박막을 포함하는 실리콘 태양전지를 나타내는 도면이다.1A is a view showing a silicon solar cell including a charge selection thin film according to an embodiment of the present invention.

도 1a를 참조하면, 본 발명의 실시 예에 따른 실리콘 태양전지(100)는 실리콘 기판(110, silicon base substrate), 에미터층(120, emitter layer), 반사 방지막(130, ARC: anti-reflection coating), 전하선택 박막(140), 투명층(150), 제1 전극(160), 및 제2 전극(170)을 포함할 수 있다. 상기 전하선택 박막(140)은 제1 금속 산화막(142), 제2 금속 산화막(144), 및 제3 금속 산화막(146)을 포함할 수 있다.Referring to FIG. 1A, a silicon solar cell 100 according to an embodiment of the present invention includes a silicon substrate 110, an emitter layer 120, and an anti-reflection film 130, ARC: anti-reflection coating. ), a charge selection thin film 140, a transparent layer 150, a first electrode 160, and a second electrode 170. The charge selection thin film 140 may include a first metal oxide film 142, a second metal oxide film 144, and a third metal oxide film 146.

실리콘 기판(110)은 태양전지의 베이스 기판으로서, 제1 도전성 타입, 예를 들어 p형 도전성 타입의 불순물이 도핑된 반도체 기판이다. 실리콘 기판(110)dl p형 도전성 타입을 가지는 경우, 붕소(B), 갈륨(Ga), 인듐(In) 등과 같은 3가 원소의 불순물을 포함할 수 있다. 이에 한정되지 않고, 실리콘 기판(110)이 n형의 도전성 타입을 가질 경우, 실리콘 기판(110)은 인(P), 비소(As), 안티몬(Sb) 등과 같이 5가 원소의 불순물을 포함할 수 있다. 실리콘 기판(110)의 전면 및 하면에 미세한 텍스쳐링(Texturing) 구조(112, 또는 요철 구조)가 형성될 수 있다. 웨이퍼의 표면에 빛이 닿는 면적을 최대한 넓히기 위해, 웨이퍼에 에칭 공정을 마친 후, 인위적으로 줄무늬 형식의 스크래칭 공정을 수행하여 텍스처링 구조를 형성할 수 있다. 일 예로서, 산성 에칭과 같은 습식 에칭을 반복 수행하여 텍스처링 구조를 형성할 수 있다.The silicon substrate 110 is a base substrate of a solar cell and is a semiconductor substrate doped with impurities of a first conductivity type, for example, a p-type conductivity type. When the silicon substrate 110 has a p-type conductivity type, it may contain impurities of trivalent elements such as boron (B), gallium (Ga), indium (In), and the like. It is not limited thereto, and when the silicon substrate 110 has an n-type conductivity type, the silicon substrate 110 may contain impurities of a pentavalent element such as phosphorus (P), arsenic (As), and antimony (Sb). I can. A fine texturing structure 112 (or uneven structure) may be formed on the front and bottom surfaces of the silicon substrate 110. In order to maximize the area to which light reaches the surface of the wafer, after the etching process is finished on the wafer, a streak-type scratching process may be artificially performed to form a texturing structure. As an example, a texturing structure may be formed by repeatedly performing wet etching such as acid etching.

에미터층(120)은 빛이 입사되는 실리콘 기판(110)의 전면(상면, front surface)에 배치될 수 있다. 에미터층(120)에는 상기 제1 도전성 타입과 상이한 제2 도전성 타입의 불순물이 도핑될 수 있다. 실리콘 기판(110)과 동일하게 에미터층(120)은 텍스처링 구조로 형성될 수 있다.The emitter layer 120 may be disposed on the front surface (front surface) of the silicon substrate 110 to which light is incident. The emitter layer 120 may be doped with an impurity of a second conductivity type different from the first conductivity type. Like the silicon substrate 110, the emitter layer 120 may be formed in a texturing structure.

일 예로서, 실리콘 기판(110)이 p형의 도전성 타입의 불순물을 포함하는 경우, 에미터층(120)에는 n형의 도전성 타입의 불순물이 도핑될 수 있다. 예를 들어, 에미터층(120)에 인(P), 비소(As), 안티몬(Sb) 등과 같이 5가 원소의 불순물이 도핑될 수 있다. 이러한, 에미터층(120)은 실리콘 기판(110)에 인(P), 비소(As), 안티몬(Sb) 등과 같이 5가 원소의 불순물을 확산시켜 일정 두께를 가지도록 형성할 수 있다.As an example, when the silicon substrate 110 includes a p-type conductivity type impurity, the emitter layer 120 may be doped with an n-type conductivity type impurity. For example, impurities of pentavalent elements such as phosphorus (P), arsenic (As), and antimony (Sb) may be doped into the emitter layer 120. The emitter layer 120 may be formed to have a predetermined thickness by diffusing impurities of a pentavalent element such as phosphorus (P), arsenic (As), and antimony (Sb) on the silicon substrate 110.

일 예로서, 실리콘 기판(110)이 p형의 도전성 타입의 불순물을 포함하는 경우, 에미터층(120)에는 p형의 도전성 타입의 불순물이 도핑될 수 있다. 예를 들어, 에미터층(120)에는 붕소(B), 갈륨(Ga), 인듐(In) 등과 같은 3가 원소의 불순물이 도핑될 수 있다. 이러한, 에미터층(120)은 실리콘 기판(110)에 붕소(B), 갈륨(Ga), 인듐(In) 등과 같은 3가 원소의 불순물을 확산시켜 일정 두께를 가지도록 형성할 수 있다.As an example, when the silicon substrate 110 includes a p-type conductivity type impurity, the emitter layer 120 may be doped with a p-type conductivity type impurity. For example, the emitter layer 120 may be doped with an impurity of a trivalent element such as boron (B), gallium (Ga), and indium (In). The emitter layer 120 may be formed to have a predetermined thickness by diffusing impurities of a trivalent element such as boron (B), gallium (Ga), and indium (In) on the silicon substrate 110.

실리콘 기판(110)과 에미터층(120)에 의해서 p-n 접합이 형성될 수 있다. p-n 접합에 의해 내부 전위차(built-in potential difference)가 발생할 수 있다. 실리콘 기판(110)에 입사된 빛에 의해 생성된 전하인 전자-정공 쌍은 전자와 정공으로 분리되고, 전자는 n형 쪽으로 이동하고 정공은 p형 쪽으로 이동할 수 있다. A p-n junction may be formed by the silicon substrate 110 and the emitter layer 120. A built-in potential difference can occur due to the p-n junction. An electron-hole pair, which is a charge generated by light incident on the silicon substrate 110, is separated into electrons and holes, and electrons may move toward the n-type and holes may move toward the p-type.

일 예로서, 상기 실리콘 기판(110)이 p형이고 에미터층(120)이 n형일 경우, 분리된 정공은 실리콘 기판(110)쪽으로 이동하고, 분리된 전자는 에미터층(120)쪽으로 이동할 수 있다.As an example, when the silicon substrate 110 is p-type and the emitter layer 120 is n-type, separated holes may move toward the silicon substrate 110, and separated electrons may move toward the emitter layer 120. .

일 예로서, 상기 실리콘 기판(110)이 n형이고 에미터층(120)이 p형일 경우, 분리된 전자는 실리콘 기판(110)쪽으로 이동하고, 분리된 정공은 에미터층(120)쪽으로 이동할 수 있다.As an example, when the silicon substrate 110 is n-type and the emitter layer 120 is p-type, separated electrons may move toward the silicon substrate 110, and separated holes may move toward the emitter layer 120. .

에미터층(120) 상에 반사 방지막(130)이 배치될 수 있다. 실리콘 기판(110)과 동일하게 반사 방지막(130)은 텍스처링 구조로 형성될 수 있다. 반사 방지막(130)은 SiNx:H막, SiON막과 같은 절연막을 단층 또는 복층으로 적층된 구조로 형성될 수 있다. SiNx:H 반사 방지막은 SiNx막 형성을 위한 소스 가스를 공급하면서 플라즈마 강화 기상 증착(Plasma Enhanced Chemical Vapor Deposition; PECVD)법에 의하여 형성될 수 있다. 상기 SiON 반사 방지막은 SiNx막 형성을 위한 소스 가스와 N2O가스를 함께 공급하면서 ICP 방식의 PECVD법에 의하여 형성될 수 있다. 상기 SiNx막은 100nm 내지 180nm로 형성될 수 있으며, SiON막은 80nm 내지 130nm로 형성될 수 있다.An antireflection layer 130 may be disposed on the emitter layer 120. Like the silicon substrate 110, the antireflection layer 130 may be formed in a texturing structure. The antireflection film 130 may be formed in a structure in which an insulating film such as a SiNx:H film or a SiON film is stacked in a single layer or a multilayer. The SiNx:H antireflection film may be formed by a plasma enhanced chemical vapor deposition (PECVD) method while supplying a source gas for forming a SiNx film. The SiON anti-reflection film may be formed by an ICP-type PECVD method while supplying a source gas and an N2O gas for forming a SiNx film together. The SiNx layer may be formed of 100 nm to 180 nm, and the SiON layer may be formed of 80 nm to 130 nm.

반사 방지막(130)의 하면 또는 상면에 패시베이션막이 배치될 수 있다. 패시베이션막은 1nm 내지 50nm의 두께를 가질 수 있으며, 에미터층(120) 상면 또는 반사 방지막(130)의 상면에 배치될 수 있다. 패시베이션막은 원자층 증착법(Atomic Layer Deposition) 또는 플라즈마 강화 화학기상증착(Plasma Enhanced CVD)법에 의하여 산화 알루미늄(Al2O3)을 증착하여 형성할 수 있다.A passivation film may be disposed on the lower surface or the upper surface of the antireflection film 130. The passivation layer may have a thickness of 1 nm to 50 nm, and may be disposed on an upper surface of the emitter layer 120 or an upper surface of the antireflection layer 130. The passivation layer may be formed by depositing aluminum oxide (Al 2 O 3 ) by an atomic layer deposition method or a plasma enhanced chemical vapor deposition method.

실리콘 기판(110)의 후면(하면)에 전하선택 박막(140)이 배치될 수 있다. 실리콘 기판(110)과 동일하게 전하선택 박막(140)은 텍스처링 구조로 형성될 수 있다. 전하선택 박막(140)은 제1 금속 산화막(142), 제2 금속 산화막(144), 및 제3 금속 산화막(146)을 포함할 수 있다. 실리콘 기판(110)의 후면(하면)에 제1 금속 산화막(142)이 배치될 수 있다. 제1 금속 산화막(142)의 하면에 제2 금속 산화막(144)이 배치될 수 있다. 제2 금속 산화막(146)의 하면에 제3 금속 산화막(146)이 배치될 수 있다.The charge selection thin film 140 may be disposed on the rear surface (bottom) of the silicon substrate 110. Like the silicon substrate 110, the charge selection thin film 140 may be formed in a texturing structure. The charge selection thin film 140 may include a first metal oxide film 142, a second metal oxide film 144, and a third metal oxide film 146. A first metal oxide layer 142 may be disposed on the rear surface (lower surface) of the silicon substrate 110. A second metal oxide film 144 may be disposed on a lower surface of the first metal oxide film 142. A third metal oxide film 146 may be disposed on a lower surface of the second metal oxide film 146.

제1 금속 산화막(142)은 실리콘 기판(110)의 하면과 접하게 배치되며, 산화 알루미늄(Al2O3)으로 0.1nm ~2.0nm의 두께로 형성될 수 있다. 제1 금속 산화막(142)은 원자층 증착법(Atomic Layer Deposition), 또는 CVD(Chemical Vapor Deposition, 또는 플라즈마 강화 화학기상증착(Plasma Enhanced CVD)법, 또는 PVD(Physical Vapor Deposition)법에 의하여 실리콘 기판(110)의 후면(하면)에 산화 알루미늄(Al2O3)을 증착하여 형성할 수 있다.The first metal oxide layer 142 is disposed in contact with the lower surface of the silicon substrate 110 and may be formed of aluminum oxide (Al 2 O 3 ) to a thickness of 0.1 nm to 2.0 nm. The first metal oxide film 142 is a silicon substrate (Atomic Layer Deposition), or CVD (Chemical Vapor Deposition, or plasma enhanced chemical vapor deposition) method, or PVD (Physical Vapor Deposition) method. 110) can be formed by depositing aluminum oxide (Al 2 O 3 ) on the rear surface (bottom).

제2 금속 산화막(144)은 제1 금속 산화막(142)의 하면에 접하게 배치되며, 산화 몰리브덴(MoOx)으로 3.0~15.0nm의 두께로 형성될 수 있다. 제2 금속 산화막(144)은 원자층 증착법(Atomic Layer Deposition), 또는 CVD(Chemical Vapor Deposition, 또는 플라즈마 강화 화학기상증착(Plasma Enhanced CVD)법, 또는 PVD(Physical Vapor Deposition)법에 의하여 제1 금속 산화막(142)의 하면에 산화 몰리브덴(MoOx)을 증착하여 형성할 수 있다.The second metal oxide film 144 is disposed in contact with the lower surface of the first metal oxide film 142 and may be formed of molybdenum oxide (MoO x ) to a thickness of 3.0 to 15.0 nm. The second metal oxide film 144 is a first metal by an atomic layer deposition method, a chemical vapor deposition (CVD, or plasma enhanced chemical vapor deposition) method, or a physical vapor deposition (PVD) method. It may be formed by depositing molybdenum oxide (MoO x ) on the lower surface of the oxide layer 142.

제3 금속 산화막(146)은 제2 금속 산화막(144)의 하면과 접하게 배치되며, 산화 알루미늄(Al2O3)으로 0.1nm ~2.0nm의 두께로 형성될 수 있다. 제3 금속 산화막(146)은 원자층 증착법(Atomic Layer Deposition), 또는 CVD(Chemical Vapor Deposition, 또는 플라즈마 강화 화학기상증착(Plasma Enhanced CVD)법, 또는 PVD(Physical Vapor Deposition)법에 의하여 제2 금속 산화막(144)의 하면에 산화 알루미늄(Al2O3)을 증착하여 형성할 수 있다.The third metal oxide film 146 is disposed in contact with the lower surface of the second metal oxide film 144 and may be formed of aluminum oxide (Al 2 O 3 ) to a thickness of 0.1 nm to 2.0 nm. The third metal oxide film 146 is a second metal by Atomic Layer Deposition, Chemical Vapor Deposition (CVD, Plasma Enhanced CVD), or Physical Vapor Deposition (PVD). It may be formed by depositing aluminum oxide (Al 2 O 3 ) on the lower surface of the oxide film 144.

실리콘 기판(110)의 후면(하면)에 제2 금속 산화막(144)이 배치되는 경우, 실리콘 기판(110)과 제2 금속 산화막(144)의 계면에 결함이 발생할 수 있다. 본 발명에서는 제1 금속 산화막(142)을 실리콘 기판(110)과 제2 금속 산화막(144)의 사이에 배치하여, 실리콘과 산화막의 계면에서 발생할 수 있는 실리콘 산화막의 결함(sub-oxide state)을 감소시킬 수 있다.When the second metal oxide film 144 is disposed on the rear surface (bottom) of the silicon substrate 110, defects may occur at the interface between the silicon substrate 110 and the second metal oxide film 144. In the present invention, by disposing the first metal oxide film 142 between the silicon substrate 110 and the second metal oxide film 144, defects in the silicon oxide film that may occur at the interface between the silicon and the oxide film (sub-oxide state) are prevented. Can be reduced.

제3 금속 산화막(146)의 하면에 투명층(150)이 배치될 수 있다. 투명층(150)은 ITO(Indium Tin Oxide)와 같은 투명전도성 물질로 1.0nm~200nm의 두께로 형성될 수 있다.The transparent layer 150 may be disposed on the lower surface of the third metal oxide layer 146. The transparent layer 150 may be formed of a transparent conductive material such as Indium Tin Oxide (ITO) to a thickness of 1.0 nm to 200 nm.

제2 금속 산화막(144)과 투명층(150) 사이에 제3 금속 산화막(146)이 배치될 수 있다. 제3 금속 산화막(146)에 의해서 제2 금속 산화막(144)과 투명층(150)이 직접 접촉하지 않게 되어, 투명층(150)이 증착되면서 제2 금속 산화막(144)의 MoOx의 조성이 변화되는 것을 방지할 수 있다.A third metal oxide film 146 may be disposed between the second metal oxide film 144 and the transparent layer 150. The third metal oxide film 146 prevents direct contact between the second metal oxide film 144 and the transparent layer 150, so that the composition of MoOx in the second metal oxide film 144 is changed as the transparent layer 150 is deposited. Can be prevented.

이와 같이, 제2 금속 산화막(144)의 상면에 제1 금속 산화막(142)이 배치되어 실리콘 산화막의 결함(sub-oxide state)을 감소시켜 전하선택 박막(140)의 특성을 향상시킬 수 있다. 또한, 제2 금속 산화막(144)의 하면에 제3 금속 산화막(146)이 배치되어 제2 금속 산화막(144)의 MoOx의 조성의 변화를 방지하여 전하선택 박막(140)의 특성을 향상시킬 수 있다.In this way, the first metal oxide film 142 is disposed on the upper surface of the second metal oxide film 144 to reduce the sub-oxide state of the silicon oxide film, thereby improving the characteristics of the charge selection thin film 140. In addition, the third metal oxide film 146 is disposed on the lower surface of the second metal oxide film 144 to prevent a change in the composition of MoOx in the second metal oxide film 144, thereby improving the characteristics of the charge selection thin film 140. have.

투명층(150)의 하면에 제1 전극(160)이 배치될 수 있다. 제1 전극(160)은 투명층(150)의 하면에 알루미늄(Al) 금속층을 증착시킨 후, 어닐링 공정을 수행하여 제1 전극(160)을 형성할 수 있다. 제1 전극(160)은 알루미늄(Al)에 더하여 은(Ag)과 같은 도전성 금속을 포함할 수 있다. 알루미늄 금속층을 200nm 내지 15㎛의 두께로 증착시킨 후, 어닐링 공정을 수행하여 제1 전극(160)이 형성될 수 있다. 알루미늄 금속층의 두께가 200nm 미만이면 제1 전극(160)의 두께가 얇아져 전기 저항이 증가하는 문제가 있다. 반대로, 알루미늄 금속층의 두께가 15㎛를 초과하면 불필요하게 알루미늄 재료의 소모량이 증가되고 제조 비용이 증가하는 문제가 있다.The first electrode 160 may be disposed on the lower surface of the transparent layer 150. The first electrode 160 may form the first electrode 160 by depositing an aluminum (Al) metal layer on the lower surface of the transparent layer 150 and then performing an annealing process. The first electrode 160 may include a conductive metal such as silver (Ag) in addition to aluminum (Al). After depositing an aluminum metal layer to a thickness of 200 nm to 15 μm, the first electrode 160 may be formed by performing an annealing process. If the thickness of the aluminum metal layer is less than 200 nm, there is a problem that the thickness of the first electrode 160 becomes thin and the electrical resistance increases. On the contrary, when the thickness of the aluminum metal layer exceeds 15 μm, there is a problem that the amount of consumption of the aluminum material is unnecessarily increased and the manufacturing cost is increased.

제2 전극(170)은 패시베이션막 및 반사 방지막(130)이 형성되지 않은 부분을 이용하여 에미터층(120)과 전기적으로 연결되도록 배치될 수 있다. 또는 제2 전극(170)은 패시베이션막 및 반사 방지막(130)의 일부를 식각하여 에미터층(120)과 전기적으로 연결되도록 배치될 수 있다.The second electrode 170 may be disposed to be electrically connected to the emitter layer 120 by using a portion where the passivation layer and the antireflection layer 130 are not formed. Alternatively, the second electrode 170 may be disposed to be electrically connected to the emitter layer 120 by etching a portion of the passivation layer and the antireflection layer 130.

일 예로서, 제2 전극(170)은 알루미늄(Al), 니켈(Ni), 구리(Cu), 은(Ag), 주석(Sn), 아연(Zn), 인듐(In), 티타늄(Ti), 금(Au) 및 이들의 조합으로 이루어진 군으로부터 선택된 적어도 하나의 도전성 물질로 형성될 수 있다. 제2 전극(170)은 CVD(Chemical Vapor Deposition) 또는 PECVD(Plasma Enhanced CVD)와 같은 화학 기상 증착 공정, 스퍼터링 공정, 도금, 스크린 프린팅과 같은 페이스트 도포 공정에 의하여 형성될 수 있다. 제2 전극(170)은 정해진 방향으로 나란히 연장되는 복수의 전극으로 형성될 수 있다. 제2 전극(170)은 에미터층(120)쪽으로 이동한 전하, 예를 들어 정공을 수집할 수 있다.As an example, the second electrode 170 is aluminum (Al), nickel (Ni), copper (Cu), silver (Ag), tin (Sn), zinc (Zn), indium (In), titanium (Ti) , Gold (Au), and may be formed of at least one conductive material selected from the group consisting of a combination thereof. The second electrode 170 may be formed by a chemical vapor deposition process such as Chemical Vapor Deposition (CVD) or Plasma Enhanced CVD (PECVD), a sputtering process, plating, or a paste coating process such as screen printing. The second electrode 170 may be formed of a plurality of electrodes extending in parallel in a predetermined direction. The second electrode 170 may collect charges, such as holes, that have moved toward the emitter layer 120.

일 예로서, 제2 전극(170)은 도전성 페이스트로 이루어질 수 있다. 제2 전극(170)은 패시베이션막 및 반사 방지막(130)으로 노출되는 에미터층(120)에 도전성 페이스트를 도포하여 형성할 수 있다. 도전성 페이스트는 은(Ag) 또는 알루미늄(Al)을 포함하는 물질로 이루어질 수 있다. 또한, 제2 전극(170)은 저온 소성이 가능한 도전성 페이스트를 사용하여 형성할 수 있다. 제2 전극(170)이 저온 소성이 가능한 도전성 페이스트로 형성되는 경우에 고온에서 소성되는 도전성 페이스트로 형성되는 경우에 비하여 우수한 전기 전도도를 나타내므로, 전하 수집 효율을 개선할 수 있다.As an example, the second electrode 170 may be formed of a conductive paste. The second electrode 170 may be formed by applying a conductive paste to the emitter layer 120 exposed by the passivation layer and the antireflection layer 130. The conductive paste may be made of a material containing silver (Ag) or aluminum (Al). In addition, the second electrode 170 may be formed using a conductive paste capable of low temperature firing. When the second electrode 170 is formed of a conductive paste capable of firing at a low temperature, it exhibits excellent electrical conductivity compared to a case of a conductive paste fired at a high temperature, and thus charge collection efficiency can be improved.

도면에 도시하지 않았지만, 제2 전극(170) 상에는 제2 전극(170)과 교차하는 방향으로 복수의 집전부가 위치할 수 있으며, 집전부와 제2 전극(170)은 전기적 및 물리적으로 연결될 수 있다.Although not shown in the drawing, a plurality of current collectors may be positioned on the second electrode 170 in a direction crossing the second electrode 170, and the current collector and the second electrode 170 may be electrically and physically connected. have.

도 1b는 본 발명의 일 실시 예에 따른 전하선택 박막을 포함하는 실리콘 태양전지를 나타내는 도면이다.1B is a view showing a silicon solar cell including a charge selection thin film according to an embodiment of the present invention.

도 1b를 참조하면, 제1 전극(160)을 패터닝하여 투명층(150)과 전기적으로 연결되도록 배치할 수 있다. 즉, 제2 전극(170)과 동일 또는 유사하게 실리콘 기판(110)의 후면쪽에 제1 전극(160)을 배치할 수 있다. 제조 공정 중, 투명층(150)의 일부를 식각하고, 투명층(150)과 제1 전극이 전기적으로 연결되도록 배치될 수 있다. 이와 같이, 제1 전극(160)을 형성하면 실리콘 기판(110)의 전면 및 후면에서 빛을 수광하여 양면 수광형 태양전지로 기능할 수 있다.Referring to FIG. 1B, the first electrode 160 may be patterned and disposed to be electrically connected to the transparent layer 150. That is, the first electrode 160 may be disposed on the rear side of the silicon substrate 110 in the same or similar to the second electrode 170. During the manufacturing process, a part of the transparent layer 150 may be etched, and the transparent layer 150 and the first electrode may be electrically connected to each other. In this way, when the first electrode 160 is formed, light may be received from the front and rear surfaces of the silicon substrate 110 to function as a double-sided light-receiving solar cell.

도 1c는 본 발명의 일 실시 예에 따른 전하선택 박막을 포함하는 실리콘 태양전지를 나타내는 도면이다.1C is a view showing a silicon solar cell including a charge selection thin film according to an embodiment of the present invention.

도 1c를 참조하면, 실리콘 기판(110)의 전면쪽에는 텍스쳐링 구조(112)를 형성하고, 실리콘 기판(110)의 후면쪽에는 텍스쳐링 구조(112) 없이 평탄하게 형성할 수 있다. 제조 공정 중, 에미터층(120)을 형성한 이후에, 실리콘 기판(110)의 후면에 평탄화 공정(단면만 질산 혼합용액을 이용)을 진행할 수 있다. 이를 통해, 실리콘 기판(110)의 후면쪽에는 텍스쳐링 구조(112, 또는 요철)를 형성하지 않을 수 있다.Referring to FIG. 1C, the texturing structure 112 may be formed on the front side of the silicon substrate 110 and the texturing structure 112 may be formed flat on the rear side of the silicon substrate 110. During the manufacturing process, after the emitter layer 120 is formed, a planarization process (a nitric acid mixture solution is used only for the cross section) may be performed on the rear surface of the silicon substrate 110. Through this, the texturing structure 112 (or irregularities) may not be formed on the rear side of the silicon substrate 110.

도 2a는 본 발명의 실시 예에 따른 전하선택 박막을 포함하는 실리콘 태양전지의 제조방법을 나타내는 도면이다. 도 2b는 전하선택 박막을 형성하는 방법을 나타내는 도면이다.2A is a view showing a method of manufacturing a silicon solar cell including a charge selection thin film according to an embodiment of the present invention. 2B is a diagram illustrating a method of forming a charge selection thin film.

도 1a, 도 2a 및 도 2b를 참조하면, 전하선택 박막을 포함하는 실리콘 태양전지(100)의 제조방법은, 실리콘 기판(110)의 전면(상면)과 후면(하면)에 텍스쳐링 구조(112)를 형성하는 단계(S10)와, 실리콘 기판(110)의 상면에 에미터층(120)을 형성하는 단계(S20)와, 에미터층(120)의 상면에 반사 방지막(130)을 형성하는 단계(S30)와, 반사 방지막(130) 상에 금속층을 형성하는 단계(S40)와, 실리콘 기판(110)의 하부에 전하선택 박막을 형성하는 단계(S50)와, 전하선택 박막(140)의 하부에 투명층(150)을 형성하는 단계(S60)와, 투명층(150)의 하부에 금속층을 형성하는 단계(S70)와, 금속층에 어닐링 공정을 진행하여 제1 전극(160)을 형성하는 단계(S80)와, 반사 방지막의 상부에 제2 전극(170)을 형성하는 단계(S90)를 포함할 수 있다.1A, 2A, and 2B, a method of manufacturing a silicon solar cell 100 including a charge selection thin film includes a texturing structure 112 on the front (top) and rear (bottom) of the silicon substrate 110. Forming (S10), forming the emitter layer 120 on the upper surface of the silicon substrate 110 (S20), and forming the anti-reflection film 130 on the upper surface of the emitter layer 120 (S30) ), forming a metal layer on the anti-reflection film 130 (S40), forming a charge selection thin film under the silicon substrate 110 (S50), and a transparent layer under the charge selection thin film 140 The step of forming 150 (S60), the step of forming a metal layer under the transparent layer 150 (S70), the step of forming the first electrode 160 by performing an annealing process on the metal layer (S80) and , Forming the second electrode 170 on the anti-reflective layer (S90).

도 3은 실리콘 기판의 상/하면에 텍스처링 구조를 형성하는 것을 나타내는 도면이다.3 is a diagram illustrating forming a texturing structure on the upper and lower surfaces of a silicon substrate.

2a 및 도 3을 참조하면, 실리콘 기판(110)의 전면(상면) 및 후면(하면)에 산성 에칭과 같은 습식 에칭을 반복 수행하여 텍스처링 구조(112, 또는 요철 구조)를 형성할 수 있다(S10).Referring to 2A and 3, a texturing structure 112 (or an uneven structure) may be formed by repeatedly performing wet etching such as acid etching on the front (top) and rear (bottom) of the silicon substrate 110 (S10). ).

실리콘 기판(110)은 태양전지의 베이스 기판으로서, 제1 도전성 타입, 예를 들어 p형 도전성 타입의 불순물이 도핑된 반도체 기판이다. 실리콘 기판(110)dl p형 도전성 타입을 가지는 경우, 붕소(B), 갈륨(Ga), 인듐(In) 등과 같은 3가 원소의 불순물을 포함할 수 있다. 이에 한정되지 않고, 실리콘 기판(110)이 n형의 도전성 타입을 가질 경우, 실리콘 기판(110)은 인(P), 비소(As), 안티몬(Sb) 등과 같이 5가 원소의 불순물을 포함할 수 있다.The silicon substrate 110 is a base substrate of a solar cell and is a semiconductor substrate doped with impurities of a first conductivity type, for example, a p-type conductivity type. When the silicon substrate 110 has a p-type conductivity type, it may contain impurities of trivalent elements such as boron (B), gallium (Ga), indium (In), and the like. It is not limited thereto, and when the silicon substrate 110 has an n-type conductivity type, the silicon substrate 110 may contain impurities of a pentavalent element such as phosphorus (P), arsenic (As), and antimony (Sb). I can.

도 4는 실리콘 기판의 상면에 에미터층을 형성하는 것을 나타내는 도면이다.4 is a diagram illustrating forming an emitter layer on the upper surface of a silicon substrate.

이어서, 도 2a 및 도 4를 참조하면, 실리콘 기판(110)의 상면에 에미터층(120)을 형성할 수 있다(S20).Next, referring to FIGS. 2A and 4, the emitter layer 120 may be formed on the upper surface of the silicon substrate 110 (S20 ).

에미터층(120)은 빛이 입사되는 실리콘 기판(110)의 상면(front surface)에 배치될 수 있다. 에미터층(120)에는 상기 제1 도전성 타입과 상이한 제2 도전성 타입의 불순물이 도핑될 수 있다. 실리콘 기판(110)과 동일하게 에미터층(120)은 텍스처링 구조로 형성될 수 있다.The emitter layer 120 may be disposed on a front surface of the silicon substrate 110 to which light is incident. The emitter layer 120 may be doped with an impurity of a second conductivity type different from the first conductivity type. Like the silicon substrate 110, the emitter layer 120 may be formed in a texturing structure.

일 예로서, 실리콘 기판(110)이 p형의 도전성 타입의 불순물을 포함하는 경우, 에미터층(120)에는 n형의 도전성 타입의 불순물이 도핑될 수 있다. 예를 들어, 에미터층(120)에 인(P), 비소(As), 안티몬(Sb) 등과 같이 5가 원소의 불순물이 도핑될 수 있다. 이러한, 에미터층(120)은 실리콘 기판(110)에 인(P), 비소(As), 안티몬(Sb) 등과 같이 5가 원소의 불순물을 확산시켜 일정 두께를 가지도록 형성할 수 있다.As an example, when the silicon substrate 110 includes a p-type conductivity type impurity, the emitter layer 120 may be doped with an n-type conductivity type impurity. For example, impurities of pentavalent elements such as phosphorus (P), arsenic (As), and antimony (Sb) may be doped into the emitter layer 120. The emitter layer 120 may be formed to have a predetermined thickness by diffusing impurities of a pentavalent element such as phosphorus (P), arsenic (As), and antimony (Sb) on the silicon substrate 110.

일 예로서, 실리콘 기판(110)이 p형의 도전성 타입의 불순물을 포함하는 경우, 에미터층(120)에는 p형의 도전성 타입의 불순물이 도핑될 수 있다. 예를 들어, 에미터층(120)에는 붕소(B), 갈륨(Ga), 인듐(In) 등과 같은 3가 원소의 불순물이 도핑될 수 있다. 이러한, 에미터층(120)은 실리콘 기판(110)에 붕소(B), 갈륨(Ga), 인듐(In) 등과 같은 3가 원소의 불순물을 확산시켜 일정 두께를 가지도록 형성할 수 있다.As an example, when the silicon substrate 110 includes a p-type conductivity type impurity, the emitter layer 120 may be doped with a p-type conductivity type impurity. For example, the emitter layer 120 may be doped with an impurity of a trivalent element such as boron (B), gallium (Ga), and indium (In). The emitter layer 120 may be formed to have a predetermined thickness by diffusing impurities of a trivalent element such as boron (B), gallium (Ga), and indium (In) on the silicon substrate 110.

실리콘 기판(110)과 에미터층(120)에 의해서 p-n 접합이 형성될 수 있다. p-n 접합에 의해 내부 전위차(built-in potential difference)가 발생할 수 있다. 실리콘 기판(110)에 입사된 빛에 의해 생성된 전하인 전자-정공 쌍은 전자와 정공으로 분리되고, 전자는 n형 쪽으로 이동하고 정공은 p형 쪽으로 이동할 수 있다.A p-n junction may be formed by the silicon substrate 110 and the emitter layer 120. A built-in potential difference can occur due to the p-n junction. An electron-hole pair, which is a charge generated by light incident on the silicon substrate 110, is separated into electrons and holes, and electrons may move toward the n-type and holes may move toward the p-type.

일 예로서, 상기 실리콘 기판(110)이 p형이고 에미터층(120)이 n형일 경우, 분리된 정공은 실리콘 기판(110)쪽으로 이동하고, 분리된 전자는 에미터층(120)쪽으로 이동할 수 있다.As an example, when the silicon substrate 110 is p-type and the emitter layer 120 is n-type, separated holes may move toward the silicon substrate 110, and separated electrons may move toward the emitter layer 120. .

일 예로서, 상기 실리콘 기판(110)이 n형이고 에미터층(120)이 p형일 경우, 분리된 전자는 실리콘 기판(110)쪽으로 이동하고, 분리된 정공은 에미터층(120)쪽으로 이동할 수 있다.As an example, when the silicon substrate 110 is n-type and the emitter layer 120 is p-type, separated electrons may move toward the silicon substrate 110, and separated holes may move toward the emitter layer 120. .

도 5는 에미터층의 상면에 반사 방지막을 형성하는 것을 나타내는 도면이다.5 is a diagram showing the formation of an antireflection film on the upper surface of the emitter layer.

이어서, 도 2a 및 도 5를 참조하면, 에미터층(120) 상에 반사 방지막(130)을 형성할 수 있다(S30).Next, referring to FIGS. 2A and 5, an anti-reflection film 130 may be formed on the emitter layer 120 (S30).

반사 방지막(130)은 SiNx:H막, SiON막과 같은 절연막을 단층 또는 복층으로 적층된 구조로 형성될 수 있다. SiNx:H 반사 방지막은 SiNx막 형성을 위한 소스 가스를 공급하면서 플라즈마 강화 기상 증착(Plasma Enhanced Chemical Vapor Deposition; PECVD)법에 의하여 형성될 수 있다. 상기 SiON 반사 방지막은 SiNx막 형성을 위한 소스 가스와 N2O가스를 함께 공급하면서 ICP 방식의 PECVD법에 의하여 형성될 수 있다. 상기 SiNx막은 100nm 내지 180nm로 형성될 수 있으며, SiON막은 80nm 내지 130nm로 형성될 수 있다. 실리콘 기판(110)과 동일하게 반사 방지막(130)은 텍스처링 구조로 형성될 수 있다.The antireflection film 130 may be formed in a structure in which an insulating film such as a SiNx:H film or a SiON film is stacked in a single layer or a multilayer. The SiNx:H antireflection film may be formed by a plasma enhanced chemical vapor deposition (PECVD) method while supplying a source gas for forming a SiNx film. The SiON anti-reflection film may be formed by an ICP-type PECVD method while supplying a source gas and an N2O gas for forming a SiNx film together. The SiNx layer may be formed of 100 nm to 180 nm, and the SiON layer may be formed of 80 nm to 130 nm. Like the silicon substrate 110, the antireflection layer 130 may be formed in a texturing structure.

반사 방지막(130)의 하면 또는 상면에 패시베이션막을 형성할 수 있다. 패시베이션막은 1nm 내지 50nm의 두께를 가질 수 있으며, 에미터층(120) 상면 또는 반사 방지막(130)의 상면에 배치될 수 있다. 패시베이션막은 원자층 증착법(Atomic Layer Deposition) 또는 플라즈마 강화 화학기상증착(Plasma Enhanced CVD)법에 의하여 산화 알루미늄(Al2O3)을 증착하여 형성할 수 있다.A passivation film may be formed on the lower surface or the upper surface of the antireflection film 130. The passivation layer may have a thickness of 1 nm to 50 nm, and may be disposed on an upper surface of the emitter layer 120 or an upper surface of the antireflection layer 130. The passivation layer may be formed by depositing aluminum oxide (Al 2 O 3 ) by an atomic layer deposition method or a plasma enhanced chemical vapor deposition method.

도 6은 반사 방지막 상에 금속층을 형성하는 것을 나타내는 도면이다.6 is a diagram illustrating forming a metal layer on an antireflection film.

도 2a 및 도 6을 참조하면, 반사 방지막(130)의 상면에 금속층(172)을 형성할 수 있다(S40).Referring to FIGS. 2A and 6, a metal layer 172 may be formed on the upper surface of the antireflection layer 130 (S40 ).

금속층(172)은 에미터층(120)과 전기적으로 접속되는 제2 전극(170)을 형성하기 위한 것이다. 패시베이션막 및 반사 방지막(130)의 일부를 제거하여 에미터층(120)을 노출시킨 후, 반사 방지막(130)의 전면에 금속층(172)을 형성할 수 있다. 이후, 금속층(172)을 패터닝하여 제2 전극(170)을 형성할 수 있다.The metal layer 172 is for forming the second electrode 170 electrically connected to the emitter layer 120. After the emitter layer 120 is exposed by removing a part of the passivation layer and the antireflection layer 130, the metal layer 172 may be formed on the entire surface of the antireflection layer 130. Thereafter, the metal layer 172 may be patterned to form the second electrode 170.

일 예로서, 금속층(172)은 알루미늄(Al), 니켈(Ni), 구리(Cu), 은(Ag), 주석(Sn), 아연(Zn), 인듐(In), 티타늄(Ti), 금(Au) 및 이들의 조합으로 이루어진 군으로부터 선택된 적어도 하나의 도전성 물질로 형성될 수 있다. 금속층(172)은 CVD(Chemical Vapor Deposition) 또는 PECVD(Plasma Enhanced CVD)와 같은 화학 기상 증착 공정, 스퍼터링 공정, 도금, 스크린 프린팅과 같은 페이스트 도포 공정에 의하여 형성될 수 있다.As an example, the metal layer 172 is aluminum (Al), nickel (Ni), copper (Cu), silver (Ag), tin (Sn), zinc (Zn), indium (In), titanium (Ti), gold It may be formed of at least one conductive material selected from the group consisting of (Au) and combinations thereof. The metal layer 172 may be formed by a chemical vapor deposition process such as Chemical Vapor Deposition (CVD) or Plasma Enhanced CVD (PECVD), a sputtering process, plating, or a paste coating process such as screen printing.

일 예로서, 금속층(172)은 도전성 페이스트로 이루어질 수 있다. 금속층(172)은 패시베이션막 및 반사 방지막(130)으로 노출되는 에미터층(120)에 도전성 페이스트를 도포하여 형성할 수 있다. 도전성 페이스트는 은(Ag) 또는 알루미늄(Al)을 포함하는 물질로 이루어질 수 있다. 또한, 금속층(172)은 저온 소성이 가능한 도전성 페이스트를 사용하여 형성할 수 있다. 금속층(172)이 저온 소성이 가능한 도전성 페이스트로 형성되는 경우에 고온에서 소성되는 도전성 페이스트로 형성되는 경우에 비하여 우수한 전기 전도도를 나타내므로, 전하 수집 효율을 개선할 수 있다.As an example, the metal layer 172 may be formed of a conductive paste. The metal layer 172 may be formed by applying a conductive paste to the emitter layer 120 exposed by the passivation layer and the antireflection layer 130. The conductive paste may be made of a material containing silver (Ag) or aluminum (Al). In addition, the metal layer 172 may be formed using a conductive paste capable of low-temperature firing. When the metal layer 172 is formed of a conductive paste capable of firing at a low temperature, it exhibits excellent electrical conductivity compared to a case of a conductive paste fired at a high temperature, and thus charge collection efficiency can be improved.

도 7a은 실리콘 기판의 하면에 전하선택 박막을 형성하는 것을 나타내는 도면이다.7A is a diagram illustrating formation of a charge selection thin film on a lower surface of a silicon substrate.

도 2a 및 도 7a를 참조하면, 실리콘 기판(110)의 후면(하면)에 전하선택 박막(140)을 형성할 수 있다(S50).2A and 7A, a charge selection thin film 140 may be formed on the rear surface (lower surface) of the silicon substrate 110 (S50).

실리콘 기판(110)과 동일하게 전하선택 박막(140)은 텍스처링 구조로 형성될 수 있다. 전하선택 박막(140)은 제1 금속 산화막(142), 제2 금속 산화막(144), 및 제3 금속 산화막(146)을 포함할 수 있다. 실리콘 기판(110)의 후면(하면)에 제1 금속 산화막(142)이 배치될 수 있다. 제1 금속 산화막(142)의 하면에 제2 금속 산화막(144)이 배치될 수 있다. 제2 금속 산화막(146)의 하면에 제3 금속 산화막(146)이 배치될 수 있다.Like the silicon substrate 110, the charge selection thin film 140 may be formed in a texturing structure. The charge selection thin film 140 may include a first metal oxide film 142, a second metal oxide film 144, and a third metal oxide film 146. A first metal oxide layer 142 may be disposed on the rear surface (lower surface) of the silicon substrate 110. A second metal oxide film 144 may be disposed on a lower surface of the first metal oxide film 142. A third metal oxide film 146 may be disposed on a lower surface of the second metal oxide film 146.

도 7b는 실리콘 기판의 하면에 제1 금속 산화막을 형성하는 것을 나타내는 도면이다.Fig. 7B is a diagram illustrating forming a first metal oxide film on a lower surface of a silicon substrate.

도 2b 및 도 7b를 참조하면, 실리콘 기판(110)의 후면(하면)에 제1 금속 산화막(142)을 형성할 수 있다(S52).2B and 7B, a first metal oxide layer 142 may be formed on the rear surface (lower surface) of the silicon substrate 110 (S52).

제1 금속 산화막(142)은 실리콘 기판(110)의 하면과 접하게 배치되며, 산화 알루미늄(Al2O3)으로 0.1nm ~2.0nm의 두께로 형성될 수 있다. 제1 금속 산화막(142)은 원자층 증착법(Atomic Layer Deposition), 또는 CVD(Chemical Vapor Deposition, 또는 플라즈마 강화 화학기상증착(Plasma Enhanced CVD)법, 또는 PVD(Physical Vapor Deposition)법에 의하여 실리콘 기판(110)의 후면(하면)에 산화 알루미늄(Al2O3)을 증착하여 형성할 수 있다.The first metal oxide layer 142 is disposed in contact with the lower surface of the silicon substrate 110 and may be formed of aluminum oxide (Al 2 O 3 ) to a thickness of 0.1 nm to 2.0 nm. The first metal oxide film 142 is a silicon substrate (Atomic Layer Deposition), chemical vapor deposition (CVD, or plasma enhanced chemical vapor deposition) method, or physical vapor deposition (PVD) method. 110) can be formed by depositing aluminum oxide (Al 2 O 3 ) on the rear surface (bottom).

도 7c는 제1 금속 산화막의 하면에 제2 금속 산화막을 형성하는 것을 나타내는 도면이다.Fig. 7C is a diagram illustrating forming a second metal oxide film on the lower surface of the first metal oxide film.

도 2b 및 도 7c를 참조하면, 제1 금속 산화막(142)의 하면에 제2 금속 산화막(144)을 형성할 수 있다(S54).2B and 7C, a second metal oxide film 144 may be formed on the lower surface of the first metal oxide film 142 (S54 ).

제2 금속 산화막(144)은 제1 금속 산화막(142)의 하면에 접하게 배치되며, 산화 몰리브덴(MoOx)으로 3.0~15.0nm의 두께로 형성될 수 있다. 제2 금속 산화막(144)은 원자층 증착법(Atomic Layer Deposition), 또는 CVD(Chemical Vapor Deposition, 또는 플라즈마 강화 화학기상증착(Plasma Enhanced CVD)법, 또는 PVD(Physical Vapor Deposition)법에 의하여 제1 금속 산화막(142)의 하면에 산화 몰리브덴(MoOx)을 증착하여 형성할 수 있다.The second metal oxide film 144 is disposed in contact with the lower surface of the first metal oxide film 142 and may be formed of molybdenum oxide (MoO x ) to a thickness of 3.0 to 15.0 nm. The second metal oxide film 144 is a first metal by an atomic layer deposition method, a chemical vapor deposition (CVD, or plasma enhanced chemical vapor deposition) method, or a physical vapor deposition (PVD) method. It may be formed by depositing molybdenum oxide (MoO x ) on the lower surface of the oxide layer 142.

도 7d는 제2 금속 산화막의 하면에 제3 금속 산화막을 형성하는 것을 나타내는 도면이다.Fig. 7D is a diagram illustrating forming a third metal oxide film on the lower surface of the second metal oxide film.

도 2b 및 도 7d를 참조하면, 제2 금속 산화막(144)의 하면에 제3 금속 산화막(146)을 형성할 수 있다(S56).Referring to FIGS. 2B and 7D, a third metal oxide layer 146 may be formed on the lower surface of the second metal oxide layer 144 (S56 ).

제3 금속 산화막(146)은 제2 금속 산화막(144)의 하면과 접하게 배치되며, 산화 알루미늄(Al2O3)으로 0.1nm ~2.0nm의 두께로 형성될 수 있다. 제3 금속 산화막(146)은 원자층 증착법(Atomic Layer Deposition), 또는 CVD(Chemical Vapor Deposition, 또는 플라즈마 강화 화학기상증착(Plasma Enhanced CVD)법, 또는 PVD(Physical Vapor Deposition)법에 의하여 제2 금속 산화막(144)의 하면에 산화 알루미늄(Al2O3)을 증착하여 형성할 수 있다.The third metal oxide film 146 is disposed in contact with the lower surface of the second metal oxide film 144 and may be formed of aluminum oxide (Al 2 O 3 ) to a thickness of 0.1 nm to 2.0 nm. The third metal oxide film 146 is a second metal by Atomic Layer Deposition, Chemical Vapor Deposition (CVD, Plasma Enhanced CVD), or Physical Vapor Deposition (PVD). It may be formed by depositing aluminum oxide (Al 2 O 3 ) on the lower surface of the oxide film 144.

다시, 도 1a를 참조하면, 실리콘 기판(110)의 후면(하면)에 제2 금속 산화막(144)이 배치되는 경우, 실리콘 기판(110)과 제2 금속 산화막(144)의 계면에 결함이 발생할 수 있다. 본 발명에서는 제1 금속 산화막(142)을 실리콘 기판(110)과 제2 금속 산화막(144)의 사이에 배치하여, 실리콘과 산화막의 계면에서 발생할 수 있는 실리콘 산화막의 결함(sub-oxide state)을 감소시킬 수 있다.Again, referring to FIG. 1A, when the second metal oxide film 144 is disposed on the rear surface (bottom) of the silicon substrate 110, defects occur at the interface between the silicon substrate 110 and the second metal oxide film 144. I can. In the present invention, by disposing the first metal oxide film 142 between the silicon substrate 110 and the second metal oxide film 144, defects in the silicon oxide film that may occur at the interface between the silicon and the oxide film (sub-oxide state) are prevented. Can be reduced.

도 8은 전하선택 박막의 하부에 투명층을 형성하는 것을 나타내는 도면이다.8 is a diagram showing the formation of a transparent layer under the charge selection thin film.

도 2a 및 도 8을 참조하면, 제3 금속 산화막(146)의 하면에 투명층(150)을 형성할 수 있다(S60).2A and 8, a transparent layer 150 may be formed on the lower surface of the third metal oxide layer 146 (S60 ).

투명층(150)은 ITO(Indium Tin Oxide)와 같은 투명전도성 물질로 1.0nm~200nm의 두께로 형성될 수 있다. 제2 금속 산화막(144)과 투명층(150) 사이에 제3 금속 산화막(146)이 배치될 수 있다. 제3 금속 산화막(146)에 의해서 제2 금속 산화막(144)과 투명층(150)이 직접 접촉하지 않게 되어, 투명층(150)이 증착되면서 제2 금속 산화막(144)의 MoOx의 조성이 변화되는 것을 방지할 수 있다.The transparent layer 150 may be formed of a transparent conductive material such as Indium Tin Oxide (ITO) to a thickness of 1.0 nm to 200 nm. A third metal oxide film 146 may be disposed between the second metal oxide film 144 and the transparent layer 150. The third metal oxide film 146 prevents direct contact between the second metal oxide film 144 and the transparent layer 150, so that the composition of MoOx in the second metal oxide film 144 is changed as the transparent layer 150 is deposited. Can be prevented.

이와 같이, 제2 금속 산화막(144)의 상면에 제1 금속 산화막(142)이 배치되어 실리콘 산화막의 결함(sub-oxide state)을 감소시켜 전하선택 박막(140)의 특성을 향상시킬 수 있다. 또한, 제2 금속 산화막(144)의 하면에 제3 금속 산화막(146)이 배치되어 제2 금속 산화막(144)의 MoOx의 조성의 변화를 방지하여 전하선택 박막(140)의 특성을 향상시킬 수 있다.In this way, the first metal oxide film 142 is disposed on the upper surface of the second metal oxide film 144 to reduce the sub-oxide state of the silicon oxide film, thereby improving the characteristics of the charge selection thin film 140. In addition, the third metal oxide film 146 is disposed on the lower surface of the second metal oxide film 144 to prevent a change in the composition of MoOx in the second metal oxide film 144, thereby improving the characteristics of the charge selection thin film 140. have.

도 9는 투명층의 하부에 제1 전극을 형성하는 것을 나타내는 도면이다.9 is a diagram illustrating forming a first electrode under a transparent layer.

도 2a 및 도 9를 참조하면, 투명층(150)의 하면에 금속층을 형성할 수 있다(S70).2A and 9, a metal layer may be formed on the lower surface of the transparent layer 150 (S70 ).

제1 전극(160)을 형성하기 위한 금속층은 CVD(Chemical Vapor Deposition) 또는 PECVD(Plasma Enhanced CVD)와 같은 화학 기상 증착 공정, 스퍼터링 공정을 통해 형성될 수 있다. 또한, 제1 전극(160)을 형성하기 위한 금속층은 알루미늄을 진공 증발시켜 코팅하는 진공 증착법에 의하여 형성될 수 있다. 이때, 제1 전극(160)을 형성하기 위한 금속층을 200nm 내지 15㎛의 두께로 증착할 수 있다.The metal layer for forming the first electrode 160 may be formed through a chemical vapor deposition process such as Chemical Vapor Deposition (CVD) or Plasma Enhanced CVD (PECVD), or a sputtering process. In addition, the metal layer for forming the first electrode 160 may be formed by a vacuum deposition method in which aluminum is vacuum-evaporated and coated. In this case, a metal layer for forming the first electrode 160 may be deposited to a thickness of 200 nm to 15 μm.

이어서, 상기 금속층에 어닐링 공정을 수행하여 제1 전극(160)을 형성할 수 있다(S80).Subsequently, an annealing process may be performed on the metal layer to form the first electrode 160 (S80).

제1 전극(160)은 알루미늄(Al)에 더하여 은(Ag)과 같은 도전성 금속을 포함할 수 있다. 알루미늄 금속층을 200nm 내지 15㎛의 두께로 증착시킨 후, 어닐링 공정을 수행하여 제1 전극(160)이 형성될 수 있다. 알루미늄 금속층의 두께가 200nm 미만이면 제1 전극(160)의 두께가 얇아져 전기 저항이 증가하는 문제가 있다. 반대로, 알루미늄 금속층의 두께가 15㎛를 초과하면 불필요하게 알루미늄 재료의 소모량이 증가되고 제조 비용이 증가하는 문제가 있다.The first electrode 160 may include a conductive metal such as silver (Ag) in addition to aluminum (Al). After depositing an aluminum metal layer to a thickness of 200 nm to 15 μm, the first electrode 160 may be formed by performing an annealing process. If the thickness of the aluminum metal layer is less than 200 nm, there is a problem that the thickness of the first electrode 160 becomes thin and the electrical resistance increases. On the contrary, when the thickness of the aluminum metal layer exceeds 15 μm, there is a problem that the amount of consumption of the aluminum material is unnecessarily increased and the manufacturing cost is increased.

도 10은 반사 방지막의 상부에 제2 전극을 형성하는 것을 나타내는 도면이다.10 is a diagram illustrating forming a second electrode on an antireflection film.

도 2a 및 도 10을 참조하면, 반사 방지막(130)의 상부에 제2 전극(170)을 형성할 수 있다(S90).2A and 10, a second electrode 170 may be formed on the anti-reflection layer 130 (S90 ).

제2 전극(170)은 패시베이션막 및 반사 방지막(130)이 형성되지 않은 부분을 이용하여 에미터층(120)과 전기적으로 연결되도록 배치될 수 있다. 또는 제2 전극(170)은 패시베이션막 및 반사 방지막(130)의 일부를 식각하여 에미터층(120)과 전기적으로 연결되도록 배치될 수 있다.The second electrode 170 may be disposed to be electrically connected to the emitter layer 120 by using a portion where the passivation layer and the antireflection layer 130 are not formed. Alternatively, the second electrode 170 may be disposed to be electrically connected to the emitter layer 120 by etching a portion of the passivation layer and the antireflection layer 130.

일 예로서, 제2 전극(170)은 알루미늄(Al), 니켈(Ni), 구리(Cu), 은(Ag), 주석(Sn), 아연(Zn), 인듐(In), 티타늄(Ti), 금(Au) 및 이들의 조합으로 이루어진 군으로부터 선택된 적어도 하나의 도전성 물질로 형성될 수 있다. 제2 전극(170)은 CVD(Chemical Vapor Deposition) 또는 PECVD(Plasma Enhanced CVD)와 같은 화학 기상 증착 공정, 스퍼터링 공정, 도금, 스크린 프린팅과 같은 페이스트 도포 공정에 의하여 형성될 수 있다. 제2 전극(170)은 정해진 방향으로 나란히 연장되는 복수의 전극으로 형성될 수 있다. 제2 전극(170)은 에미터층(120)쪽으로 이동한 전하, 예를 들어 정공을 수집할 수 있다.As an example, the second electrode 170 is aluminum (Al), nickel (Ni), copper (Cu), silver (Ag), tin (Sn), zinc (Zn), indium (In), titanium (Ti) , Gold (Au), and may be formed of at least one conductive material selected from the group consisting of a combination thereof. The second electrode 170 may be formed by a chemical vapor deposition process such as Chemical Vapor Deposition (CVD) or Plasma Enhanced CVD (PECVD), a sputtering process, plating, or a paste coating process such as screen printing. The second electrode 170 may be formed of a plurality of electrodes extending in parallel in a predetermined direction. The second electrode 170 may collect charges, such as holes, that have moved toward the emitter layer 120.

일 예로서, 제2 전극(170)은 도전성 페이스트로 이루어질 수 있다. 제2 전극(170)은 패시베이션막 및 반사 방지막(130)으로 노출되는 에미터층(120)에 도전성 페이스트를 도포하여 형성할 수 있다. 도전성 페이스트는 은(Ag) 또는 알루미늄(Al)을 포함하는 물질로 이루어질 수 있다. 또한, 제2 전극(170)은 저온 소성이 가능한 도전성 페이스트를 사용하여 형성할 수 있다. 제2 전극(170)이 저온 소성이 가능한 도전성 페이스트로 형성되는 경우에 고온에서 소성되는 도전성 페이스트로 형성되는 경우에 비하여 우수한 전기 전도도를 나타내므로, 전하 수집 효율을 개선할 수 있다.As an example, the second electrode 170 may be formed of a conductive paste. The second electrode 170 may be formed by applying a conductive paste to the emitter layer 120 exposed by the passivation layer and the antireflection layer 130. The conductive paste may be made of a material containing silver (Ag) or aluminum (Al). In addition, the second electrode 170 may be formed using a conductive paste capable of low temperature firing. When the second electrode 170 is formed of a conductive paste capable of firing at a low temperature, it exhibits excellent electrical conductivity compared to a case of a conductive paste fired at a high temperature, and thus charge collection efficiency can be improved.

도면에 도시하지 않았지만, 제2 전극(170) 상에는 제2 전극(170)과 교차하는 방향으로 복수의 집전부가 위치할 수 있으며, 집전부와 제2 전극(170)은 전기적 및 물리적으로 연결될 수 있다.Although not shown in the drawing, a plurality of current collectors may be positioned on the second electrode 170 in a direction crossing the second electrode 170, and the current collector and the second electrode 170 may be electrically and physically connected. have.

본 발명의 실시 예에 따른 전하선택 박막을 포함하는 실리콘 태양전지 및 이의 제조방법은, 제2 금속 산화막(144)의 상면에 제1 금속 산화막(142)이 배치되어 실리콘 산화막의 결함(sub-oxide state)을 감소시켜 전하선택 박막(140)의 특성을 향상시킬 수 있다. 또한, 제2 금속 산화막(144)의 하면에 제3 금속 산화막(146)이 배치되어 제2 금속 산화막(144)의 MoOx의 조성의 변화를 방지하여 전하선택 박막(140)의 특성을 향상시킬 수 있다.A silicon solar cell including a charge selection thin film and a method for manufacturing the same according to an embodiment of the present invention include a first metal oxide film 142 disposed on an upper surface of the second metal oxide film 144 to prevent sub-oxide defects in the silicon oxide film. state) to improve the characteristics of the charge selection thin film 140. In addition, the third metal oxide film 146 is disposed on the lower surface of the second metal oxide film 144 to prevent a change in the composition of MoOx in the second metal oxide film 144, thereby improving the characteristics of the charge selection thin film 140. have.

이상에서 설명한 것은 본 발명에 의한 태양전지 제조방법을 실시하기 위한 하나의 실시 예에 불과한 것으로서, 본 발명은 상기한 실시 예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.What has been described above is only one embodiment for carrying out the solar cell manufacturing method according to the present invention, the present invention is not limited to the above-described embodiment, as claimed in the claims below, the gist of the present invention Without departing from, anyone of ordinary skill in the field to which the present invention pertains will have the technical spirit of the present invention to the extent that various modifications can be implemented.

100: 실리콘 태양전지 110: 실리콘 기판
120: 에미터층 130: 반사 방지막
140: 전하선택 박막 142: 제1 금속 산화막
144: 제2 금속 산화막 146: 제3 금속 산화막
150: 투명층 160: 제1 전극
170: 제2 전극100: silicon solar cell 110: silicon substrate
120: emitter layer 130: anti-reflection film
140: charge selection thin film 142: first metal oxide film
144: second metal oxide film 146: third metal oxide film
150: transparent layer 160: first electrode
170: second electrode

Claims (10)

제1 도전성 타입의 실리콘 기판;
상기 실리콘 기판의 상면에 배치된 제2 도전성 타입의 에미터층;
상기 에미터층 상부에 배치된 반사 방지막;
상기 실리콘 기판의 하부에 배치된 전하선택 박막;
상기 전하선택 박막의 하부에 배치된 투명층;
상기 투명층의 하면에 배치된 제1 전극; 및
상기 에미터층과 전기적으로 접속되는 제2 전극;을 포함하며,
상기 전하선택 박막은,
상기 실리콘 기판의 하면에 배치되며, 산화 알루미늄(Al2O3)으로 형성된 제1 금속 산화막;
상기 제1 금속 산화막의 하면에 배치되며, 산화 몰리브덴(MoOx)으로 형성된 제2 금속 산화막; 및
상기 제2 금속 산화막의 하면에 배치되며, 산화 알루미늄(Al2O3)으로 형성된 제3 금속 산화막;을 포함하며,
상기 투명층은 ITO(Indium Tin Oxide)으로 형성되며,
상기 제3 금속 산화막은 상기 제2 금속 산화막과 투명층이 직접 접촉하지 않도록하여 상기 투명층이 증착되면서 상기 제2 금속 산화막의 산화 몰리브덴(MoOx)의 조성이 변화되는 것을 방지하는 실리콘 태양전지.A silicon substrate of a first conductivity type;
An emitter layer of a second conductivity type disposed on the upper surface of the silicon substrate;
An antireflection film disposed on the emitter layer;
A charge selection thin film disposed under the silicon substrate;
A transparent layer disposed under the charge selection thin film;
A first electrode disposed on a lower surface of the transparent layer; And
Includes; a second electrode electrically connected to the emitter layer,
The charge selection thin film,
A first metal oxide film disposed on a lower surface of the silicon substrate and formed of aluminum oxide (Al 2 O 3 );
A second metal oxide film disposed on a lower surface of the first metal oxide film and formed of molybdenum oxide (MoO x ); And
A third metal oxide film disposed on a lower surface of the second metal oxide film and formed of aluminum oxide (Al 2 O 3 ), and
The transparent layer is formed of ITO (Indium Tin Oxide),
The third metal oxide film prevents the second metal oxide film and the transparent layer from directly contacting the transparent layer, thereby preventing the composition of molybdenum oxide (MoO x) of the second metal oxide film from being changed while the transparent layer is deposited. 삭제delete 제1 항에 있어서,
상기 제1 금속 산화막은 0.1nm~2.0nm의 두께로 형성되는 실리콘 태양전지.The method of claim 1,
The first metal oxide layer is a silicon solar cell formed to a thickness of 0.1nm ~ 2.0nm. 제1 항에 있어서,
상기 제2 금속 산화막은 3.0nm~15.0nm의 두께로 형성되는 실리콘 태양전지.The method of claim 1,
The second metal oxide layer is a silicon solar cell formed to a thickness of 3.0nm ~ 15.0nm. 제1 항에 있어서,
상기 제3 금속 산화막은 0.1nm~2.0nm의 두께로 형성되는 실리콘 태양전지.The method of claim 1,
The third metal oxide layer is a silicon solar cell formed to a thickness of 0.1nm ~ 2.0nm. 제1 도전성 타입의 실리콘 기판을 준비하는 단계;
상기 실리콘 기판의 상면에 제2 도전성 타입의 에미터층을 형성하는 단계;
상기 에미터층 상에 반사 방지막을 형성하는 단계;
상기 실리콘 기판의 하부에 전하선택 박막을 형성하는 단계;
상기 전하선택 박막의 하부에 투명층을 형성하는 단계;
상기 투명층의 하면에 제1 전극을 형성하는 단계; 및
상기 에미터층과 전기적으로 접속되는 제2 전극을 형성하는 단계;를 포함하며,
상기 전하선택 박막을 형성하는 단계에서,
상기 실리콘 기판의 하면에 산화 알루미늄(Al2O3)으로 제1 금속 산화막을 형성하고, 상기 제1 금속 산화막의 하면에 산화 몰리브덴(MoOx)으로 제2 금속 산화막을 형성하고, 상기 제2 금속 산화막의 하면에 산화 알루미늄(Al2O3)으로 제3 금속 산화막을 형성하며,
상기 투명층은 ITO(Indium Tin Oxide)으로 형성되며,
상기 제3 금속 산화막은 상기 제2 금속 산화막과 투명층이 직접 접촉하지 않도록하여 상기 투명층이 증착되면서 상기 제2 금속 산화막의 산화 몰리브덴(MoOx)의 조성이 변화되는 것을 방지하는 실리콘 태양전지의 제조방법.Preparing a silicon substrate of a first conductivity type;
Forming an emitter layer of a second conductivity type on the upper surface of the silicon substrate;
Forming an antireflection film on the emitter layer;
Forming a charge selection thin film under the silicon substrate;
Forming a transparent layer under the charge selection thin film;
Forming a first electrode on the lower surface of the transparent layer; And
Including; forming a second electrode electrically connected to the emitter layer,
In the step of forming the charge selection thin film,
A first metal oxide film is formed of aluminum oxide (Al 2 O 3 ) on the lower surface of the silicon substrate, a second metal oxide film is formed of molybdenum oxide (MoO x ) on the lower surface of the first metal oxide film, and the second metal A third metal oxide film is formed of aluminum oxide (Al 2 O 3 ) on the lower surface of the oxide film,
The transparent layer is formed of ITO (Indium Tin Oxide),
The method of manufacturing a silicon solar cell in which the third metal oxide film prevents the second metal oxide film and the transparent layer from directly contacting the transparent layer so that the composition of molybdenum oxide (MoO x) of the second metal oxide film is changed while the transparent layer is deposited. . 삭제delete 제6 항에 있어서,
상기 제1 금속 산화막은 0.1nm~2.0nm의 두께로 형성되는 실리콘 태양전지의 제조방법.The method of claim 6,
The method of manufacturing a silicon solar cell in which the first metal oxide layer is formed to a thickness of 0.1 nm to 2.0 nm. 제6 항에 있어서,
상기 제2 금속 산화막은 3.0nm~15.0nm의 두께로 형성되는 실리콘 태양전지의 제조방법.The method of claim 6,
The method of manufacturing a silicon solar cell in which the second metal oxide layer is formed to a thickness of 3.0 nm to 15.0 nm. 제6 항에 있어서,
상기 제3 금속 산화막은 0.1nm~2.0nm의 두께로 형성되는 실리콘 태양전지의 제조방법.The method of claim 6,
The method of manufacturing a silicon solar cell in which the third metal oxide layer is formed to a thickness of 0.1 nm to 2.0 nm.
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