KR101525419B1 - Multi-Oxide layer for controlling negatively fixed oxide charge density, method for forming the the multi-oxide layer and a semiconductor device using the multi-oxide layer and method for forming thereof - Google Patents
Multi-Oxide layer for controlling negatively fixed oxide charge density, method for forming the the multi-oxide layer and a semiconductor device using the multi-oxide layer and method for forming thereof Download PDFInfo
- Publication number
- KR101525419B1 KR101525419B1 KR1020140023252A KR20140023252A KR101525419B1 KR 101525419 B1 KR101525419 B1 KR 101525419B1 KR 1020140023252 A KR1020140023252 A KR 1020140023252A KR 20140023252 A KR20140023252 A KR 20140023252A KR 101525419 B1 KR101525419 B1 KR 101525419B1
- Authority
- KR
- South Korea
- Prior art keywords
- oxide film
- aluminum oxide
- silicon
- film
- layer
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 37
- 238000000034 method Methods 0.000 title claims description 18
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims abstract description 80
- 239000000758 substrate Substances 0.000 claims abstract description 54
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 44
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 44
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 13
- 238000002161 passivation Methods 0.000 claims description 13
- 229910052751 metal Inorganic materials 0.000 claims description 12
- 239000002184 metal Substances 0.000 claims description 12
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 17
- 229910052710 silicon Inorganic materials 0.000 description 17
- 239000010703 silicon Substances 0.000 description 16
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 14
- 238000004519 manufacturing process Methods 0.000 description 11
- 239000007789 gas Substances 0.000 description 9
- 229910052786 argon Inorganic materials 0.000 description 7
- 239000001301 oxygen Substances 0.000 description 7
- 229910052760 oxygen Inorganic materials 0.000 description 7
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 6
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 230000005669 field effect Effects 0.000 description 3
- JLTRXTDYQLMHGR-UHFFFAOYSA-N trimethylaluminium Chemical compound C[Al](C)C JLTRXTDYQLMHGR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 239000012159 carrier gas Substances 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000011261 inert gas Substances 0.000 description 2
- TWVSWDVJBJKDAA-UHFFFAOYSA-N n-[bis(dimethylamino)silyl]-n-methylmethanamine Chemical compound CN(C)[SiH](N(C)C)N(C)C TWVSWDVJBJKDAA-UHFFFAOYSA-N 0.000 description 2
- 238000005215 recombination Methods 0.000 description 2
- 230000006798 recombination Effects 0.000 description 2
- 229910052594 sapphire Inorganic materials 0.000 description 2
- 239000010980 sapphire Substances 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- -1 oxygen ions Chemical class 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02142—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides
- H01L21/02145—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides the material containing aluminium, e.g. AlSiOx
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
Abstract
Description
본 발명은 산화막 및 그 제조 방법에 대한 것으로서, 더욱 상세하게는 다층 산화막 및 그 제조 방법 그리고 이를 이용한 반도체 소자 및 그 제조 방법에 대한 것이다.The present invention relates to an oxide film and a method of manufacturing the same, and more particularly, to a multilayer oxide film, a method of manufacturing the same, a semiconductor device using the same, and a manufacturing method thereof.
최근 알루미늄 산화막(Al2O3)은 비교적 우수한 열안정성과 계면 특성이 있고 음의 고정 산화막 전하를 나타내는 특성이 있어, 태양전지의 패시베이션층으로 사용되고 있다. 또한, 알루미늄 산화막은 실리콘 산화막(SiO2)보다 높은 유전율을 나타내고 다른 고유전율(high-k) 물질에 비해 비교적 높은 밴드 오프셋(band offset)을 가지고 있어 금속 산화막 전계효과 트랜지스터(MOSFET)의 게이트 절연막 등 여러 응용분야에서 사용되고 있다.Recently, the aluminum oxide film (Al 2 O 3 ) has a relatively excellent thermal stability and interfacial characteristics, and exhibits a negative fixed oxide film charge, and is used as a passivation layer of a solar cell. The aluminum oxide film exhibits a higher dielectric constant than the silicon oxide film (SiO 2 ) and has a relatively high band offset than other high-k materials, so that the gate insulating film of the metal oxide film field effect transistor It is used in many applications.
이러한 알루미늄 산화막의 음의 고정 산화막 전하 밀도를 증가시킬 수 있으면 알루미늄 산화막을 패시베이션층으로 사용했을 때의 태양전지 효율을 높일 수 있고 MOSFET의 게이트 절연막을 사용했을 때 문턱전압 조절이 가능하다.If the charge density of the negative oxide layer of the aluminum oxide layer can be increased, the solar cell efficiency can be increased when the aluminum oxide layer is used as the passivation layer, and the threshold voltage can be adjusted by using the gate insulating film of the MOSFET.
이에 본 발명이 해결하고자 하는 과제는 알루미늄 산화막의 음의 고정 산화막 전하 밀도를 증가시킬 수 있는 산화막 구조, 그 제조 방법 그리고 이를 이용한 반도체 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.Accordingly, an object of the present invention is to provide an oxide film structure capable of increasing the charge density of a fixed oxide film of an aluminum oxide film, a method for manufacturing the oxide film structure, a semiconductor device using the same, and a manufacturing method thereof.
본 발명의 일 실시 예에 따른 다층 산화막은: 제1 알루미늄 산화막 및 제2 알루미늄 산화막 그리고 이들 사이에 위치하는 실리콘 산화막을 포함한다.The multilayer oxide film according to an embodiment of the present invention includes: a first aluminum oxide film, a second aluminum oxide film, and a silicon oxide film located therebetween.
본 발명의 일 실시 예에 따른 반도체 소자는 기판; 그리고, 상기 기판 위에 배치되고 제1 알루미늄 산화막 및 제2 알루미늄 산화막 그리고 이들 사이에 위치하는 실리콘 산화막을 포함하는 다층 산화막을 포함한다.A semiconductor device according to an embodiment of the present invention includes a substrate; And a multilayer oxide film disposed on the substrate and including a first aluminum oxide film, a second aluminum oxide film, and a silicon oxide film interposed therebetween.
본 발명의 일 실시 예에 따른 다층 산화막 형성 방법은: 제1 알루미늄 산화막을 형성하고; 상기 제1 알루미늄 산화막 위에 실리콘 산화막을 형성하고; 그리고, 상기 실리콘 산화막 위에 제2 알루미늄 산화막을 형성함을 포함한다.A method of forming a multilayer oxide film according to an embodiment of the present invention includes: forming a first aluminum oxide film; Forming a silicon oxide film on the first aluminum oxide film; And forming a second aluminum oxide film on the silicon oxide film.
본 발명의 실시 예에 따르면, 다층 산화막의 음의 고정 산화막 밀도가 증가하여 전계효과 패시베이션 효과가 증가한다.According to the embodiment of the present invention, the density of the negative fixed oxide film of the multilayer oxide film is increased to increase the field effect passivation effect.
본 발명의 실시 예에 따르면 다층 산화막의 음의 고정 산화막 밀도가 증가하여 태양전지의 패시베시션층에 적용시 전자와 정공의 재결합 속도가 줄어들고 반송자의 생존시간이 증가하여 태양전지의 효율을 향상시킬 수 있다.According to the embodiment of the present invention, since the density of the negative fixed oxide film of the multilayer oxide film is increased, the recombination speed of electrons and holes decreases when the passivation layer is applied to a solar cell and the lifetime of the carrier increases, have.
본 발명의 실시 예에 따르면 다층 산화막의 음의 고정 산화막 밀도가 증가하여 MOSFET의 게이트 절연막으로 사용시 문턱전압을 조절할 수 있다.According to the embodiment of the present invention, the density of the negative fixed oxide film of the multilayer oxide film is increased, so that the threshold voltage can be controlled when the MOSFET is used as the gate insulating film.
도 1은 본 발명의 일 실시 예에 따른 다층 산화막 구조를 개략적으로 도시하는 단면도이다.
도 2는 본 발명의 일 실시 예에 따른 다층 산화막 구조를 구성하는 알루미늄 산화막을 형성하는 방법을 개략적으로 도시한다.
도 3은 본 발명의 일 실시 예에 따른 다층 산화막 구조를 이용한 MOSFET을 개략적으로 도시하는 단면도이다.
도 4는 본 발명의 일 실시 예에 따른 다층 산화막 구조를 이용한 태양전지를 개략적으로 도시하는 단면도이다.1 is a cross-sectional view schematically showing a multilayer oxide film structure according to an embodiment of the present invention.
2 schematically shows a method of forming an aluminum oxide film constituting a multilayered oxide film structure according to an embodiment of the present invention.
3 is a cross-sectional view schematically showing a MOSFET using a multilayered oxide film structure according to an embodiment of the present invention.
4 is a cross-sectional view schematically showing a solar cell using a multilayer oxide film structure according to an embodiment of the present invention.
본 발명의 다른 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술 되는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.Other advantages and features of the present invention and methods of achieving them will become apparent with reference to the embodiments described below in detail with reference to the accompanying drawings. The present invention may, however, be embodied in many different forms and should not be construed as being limited to the embodiments set forth herein. Rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the concept of the invention to those skilled in the art. Is provided to fully convey the scope of the invention to those skilled in the art, and the invention is only defined by the scope of the claims.
만일 정의되지 않더라도, 여기서 사용되는 모든 용어들(기술 혹은 과학 용어들을 포함)은 이 발명이 속한 종래 기술에서 보편적 기술에 의해 일반적으로 수용되는 것과 동일한 의미를 나타낸다. 일반적인 사전들에 의해 정의된 용어들은 관련된 기술 그리고/혹은 본 출원의 본문에 의미하는 것과 동일한 의미를 갖는 것으로 해석될 수 있고, 그리고 여기서 명확하게 정의된 표현이 아니더라도 개념화되거나 혹은 과도하게 형식적으로 해석되지 않을 것이다.Although not defined, all terms (including technical or scientific terms) used herein have the same meaning as commonly accepted by the generic art in the prior art to which this invention belongs. Terms defined by generic dictionaries may be interpreted to have the same meaning as in the related art and / or in the text of this application, and may be conceptualized or overly formalized, even if not expressly defined herein I will not.
다양한 도면들에서 도시된 바와 같이, 구조 또는 부분의 몇몇 크기는 설명의 목적을 위해서 다른 구조 또는 부분에 대해서 상대적으로 과장되었고, 따라서 본 발명 주제의 일반적인 구조를 도시하기 위해 제공된다. 또한, 본 발명 주제의 다양한 측면이 다른 구조, 부분 또는 이 둘 모두에 형성된 구조 또는 부분을 참조하여 설명된다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명하듯이, 어떤 구조가 다른 구조 또는 부분 "위에" 또는 "위쪽에" 형성되었다는 언급은 또 다른 구조, 부분 또는 이 둘 모두가 개재할 수 있다는 것을 감안한 것이다. 어떤 구조 또는 부분이 개재 구조 또는 부분 없이 다른 구조 또는 부분 "위에" 형성될 경우에는 그 구조 또는 부분에 "직접" 형성된다는 것으로 설명된다. 비슷하게, 어떤 요소(element)가 다른 요소에 "연결", "부착" 또는 "결합" 된다고 할 때, 이는 다른 요소에 직접 연결, 부착 또는 결합 되거나 또는 개재 요소가 존재할 수도 있다는 것으로 이해되어야 한다. 반대로, 어떤 요소가 다른 요소에 직접 연결, 직접 부착 또는 직접 결합 된다고 언급할 경우에는 개재 요소가 존재하지 않는다.As shown in the various figures, some sizes of structures or portions have been exaggerated relative to other structures or portions for purposes of illustration, and are therefore provided to illustrate the general structure of the subject matter of the present invention. In addition, various aspects of the subject matter of the present invention are described with reference to structures or portions formed in different structures, portions, or both. As one of ordinary skill in the art will readily appreciate, any reference to a structure being formed "above" or "above" another structure or portion may also refer to another structure, portion, or both . It is to be understood that when a structure or portion is formed on another structure or portion without an intervening structure or portion, it is formed "directly" on that structure or portion. Similarly, when an element is referred to as being "connected", "attached", or "coupled" to another element, it should be understood that it may be directly connected, attached or coupled to another element, or intervening elements may be present. Conversely, if an element is referred to as being directly connected, directly attached, or directly coupled to another element, there are no intervening elements.
또한, "위에","위쪽에", "상부", "맨 위", "하부" 또는 "바닥" 같은 상대적인 용어들은 도면들에 도시된 상태에서 다른 구조 또는 부분에 대한 어떤 한 구조 또는 부분의 상대적인 관계를 설명하기 위해 사용된 것이다. 이 같은 "위에", "위쪽에", "상부", "맨 위", "하부" 또는 "바닥" 같은 상대적인 용어들은 도면들에 도시된 위치방향(orientation)뿐만 아니라 패키지 또는 부품의 다른 위치방향을 아우르는 것으로 이해되어야 한다. 예를 들어, 도면들에서 패키지 또는 부품이 뒤집어 지면, 다른 구조 또는 부분 "위쪽에" 있는 것으로 설명된 구조 또는 부분은 이제 다른 구조 또는 부분의 "아래쪽에"에 위치할 것이다. 마찬가지로, 도면들에서 패키지 또는 부품이 축을 따라 회전할 경우에, 다른 구조 또는 부분 "위쪽에" 있는 것으로 설명된 구조 또는 부분은 이제 다른 구조 또는 부분의 "옆에" 또는 "왼쪽에" 위치할 것이다. 동일한 참조번호는 동일한 요소를 가리킨다.Also, relative terms such as "above," " above, "" top," " top, "" bottom, " or" bottom, " It was used to describe the relative relationship. Such terms as "above", "above", "upper", "top", "lower" or "bottom" refer to the orientation as shown in the figures, . For example, if a package or part is inverted in the figures, the structure or portion described as being "above" another structure or portion will now be "under" another structure or portion. Likewise, in the drawings, when a package or component rotates along an axis, the structure or portion described as being "on top" or other structures will now be "next to" or "to the left" of another structure or portion . Like reference numerals designate like elements.
하나 또는 그 이상의 요소가 특별히 존재하지 않는다고 언급하지 않는 이상, 여기에서 사용된 용어 "포함하고", "구비하고", "함유하고"는 하나 또는 그 이상의 요소의 존재를 배제하지 않는 개방적 용어로 해석되어야 한다.As used herein, the terms "comprise," "comprise "," comprise ", and "comprise ", unless the context clearly dictates otherwise, .
본 명세서에서 언급되는 "반도체층", "반도체 기판", "기판"은 임의의 반도체에 기초한 구조를 가리킬 수 있다. 예를 들어 상기 반도체에 기초한 구조는 p형 또는 n형 실리콘 기판, 실리콘 카바이드(SiC) 기판, 사파이어 기판, 절연층 상에 실리콘층이 위치하는 에스오아이(SOI:silicon-on-insulator) 기판, 사파이어 상에 실리콘이 위치하는 에스오에스(SOS:silicon-on-sapphire) 기판, 두 층 이상의 반도체층이 적층된 구조 예를 들어 실리콘-게르마늄, 도핑 또는 도핑 되지 않은 실리콘 기판, 에피탁시 성장 기술에 의해 형성된 반도체 에피탁시층, 다른 반도체 구조를 포함할 수 있다.As used herein, the terms "semiconductor layer "," semiconductor substrate ", and "substrate" may refer to any semiconductor based structure. For example, the semiconductor based structure may be a p-type or n-type silicon substrate, a silicon carbide (SiC) substrate, a sapphire substrate, a silicon-on-insulator (SOI) A silicon-on-sapphire (SOS) substrate on which silicon is located, a structure in which two or more semiconductor layers are stacked, for example, silicon-germanium, a doped or undoped silicon substrate, A semiconductor epitaxial layer, or other semiconductor structure.
본 발명의 실시 예들은 음의 고정 산화막 전하 밀도 제어를 위한 다층 절연막 구조, 그 제조 방법 그리고 이를 이용한 반도체 소자 및 그 제조 방법에 관련된 것이다. 본 발명의 실시 예들은 반도체 기판 예를 들어 실리콘 기판과의 계면에 음의 고정 산화막 전하 밀도를 증가시킬 수 있는 다층 절연막 구조를 제공한다. 음의 고정 산화막 전하 밀도를 증가시키기 위해, 본 발명의 일 실시 예는 반도체 기판에 음의 전하를 띨 수 있는 구조의 제1 절연막 및 제3 절연막을 제공하고, 제1 절연막 및 제3 절연막 사이에 음의 전하 증가에 도움을 주는 제2 절연막을 삽입한다. 예를 들어 제1 절연막 및 제3 절연막은 알루미늄 산화막일 수 있고 제2 절연막은 실리콘 산화막일 수 있다. 알루미늄 산화막은 음의 전하를 띈 4면체 구조의(tetrahedrally coordinated) AlO4 -와 양의 전하를 띈 팔면체 구조의(octahedrally coordinated) Al3 +로 구성되어 있다. 한편, 실리콘 산화막은 알루미늄 산화막의 AlO4 - 구조와 유사하게 하나의 실리콘 원자가 4개의 산소 이온에 의해 둘러싸인 사면체 구조를 나타낸다. 따라서, 사면체 구조의 실리콘 산화막이 알루미늄 산화막 사이에 끼이게 되면, 실리콘 산화막 근처의 알루미늄 산화막은 음의 전하를 띈 4면체 구조의 AlO4 - 구조가 지배적이게 되고 이로 인해 음의 고정 산화막 전하 밀도가 증가하게 된다. 따라서 본 발명의 다층 절연막 구조를 태양전지에 적용했을 때 전계효과 패시베이션(field-effect passivation)에 의해 태양전지의 효율을 높일 수 있다. 즉, 태양전지의 다이오드를 형성하는 예를 들어 p형 실리콘 기판과 다층 절연막의 알루미늄 산화막의 계면에 음의 고정 산화막 전하 밀도가 증가하고, 증가한 음의 고정 산화막 전하에 의해 야기되는 전계가 증가하여, p형 실리콘 기판에 소수 반송자인 전자가 p형 실리콘 기판 계면에 접근하는 확률을 줄여 그곳에서의 전자-정공 재결합을 줄일 수 있어 태양전지의 효율을 높일 수 있다. 한편 MOSFET 소자의 게이트 절연막으로 적용했을 때는 음의 산화막 전하 밀도 조절을 통해서, 예를 들어 제1 알루미늄 산화막 및 실리콘 산화막의 두께 조절을 통해서, 문턱 전압 조절을 조절할 수 있다.
Embodiments of the present invention relate to a multilayered insulating film structure for controlling the negative oxide charge density, a method of manufacturing the same, a semiconductor device using the same, and a manufacturing method thereof. Embodiments of the present invention provide a multilayered insulating film structure capable of increasing the negative fixed oxide film charge density at the interface with a semiconductor substrate, for example, a silicon substrate. In order to increase the charge density of the negative fixed oxide film, an embodiment of the present invention provides a first insulating film and a third insulating film having a structure capable of negatively charging the semiconductor substrate, A second insulating film is inserted to help increase the negative charge. For example, the first insulating film and the third insulating film may be an aluminum oxide film, and the second insulating film may be a silicon oxide film. Aluminum oxide consists of negatively charged tetrahedrally coordinated AlO 4 - and positively charged octahedrally coordinated Al 3 + . On the other hand, the silicon oxide film shows a tetrahedral structure in which one silicon atom is surrounded by four oxygen ions, similar to the AlO 4 - structure of an aluminum oxide film. Therefore, when the silicon oxide film of the tetrahedral structure is sandwiched between the aluminum oxide films, the aluminum oxide film near the silicon oxide film dominates the AlO 4 - structure having a tetrahedral structure with a negative charge, thereby increasing the charge density of the fixed oxide film . Accordingly, when the multilayered insulating film structure of the present invention is applied to a solar cell, the efficiency of the solar cell can be increased by field-effect passivation. That is, the charge density of the negative fixed oxide film increases at the interface between the p-type silicon substrate and the aluminum oxide film of the multilayered insulating film forming the diode of the solar cell and the electric field caused by the increased negative fixed oxide film charge increases, it is possible to reduce the probability of electrons, which are minority carriers, approaching the interface between the p-type silicon substrate and the p-type silicon substrate, thereby reducing the recombination of electrons and holes therein, thereby increasing the efficiency of the solar cell. On the other hand, when applied as a gate insulating film of a MOSFET device, the threshold voltage can be controlled by controlling the thickness of the first aluminum oxide film and the silicon oxide film through the control of the negative oxide film charge density.
이하 도면을 참조하여 더 구체적으로 설명을 한다.Hereinafter, a more detailed description will be given with reference to the drawings.
다층 산화막 구조Multilayer oxide film structure
도 1은 본 발명의 일 실시 예에 따른 음의 고정 산화막 전하 밀도를 증가시킬 수 있는 다층 절연막 구조를 도시한다.FIG. 1 illustrates a multilayered insulating film structure capable of increasing a negative fixed oxide film charge density according to an embodiment of the present invention.
도 1을 참조하면, 다층 산화막 구조는 기판(100) 예를 들어 실리콘 기판상에 차례로 적층된 제1 알루미늄 산화막(110), 실리콘 산화막(120) 및 제2 알루미늄 산화막(130)을 포함한다. 실리콘 산화막(120)은 4면체 구조를 나타낸다. 따라서 실리콘 산화막(120) 상하의 알루미늄 산화막(110)(130)은 음의 전하를 띈 4면체 구조의(tetrahedrally coordinated) AlO4 - 가 지배적이게 되고 이로 인해 기판(100)과의 계면에 음의 고정 산화막 밀도가 증가하게 된다. 기판(100)에 접촉하는 제1 알루미늄 산화막(110)은 제2 알루미늄 산화막(130)보다 얇게 형성된다. 예를 들어 제1 알루미늄 산화막(110)이 제2 산화 알루미뉴막(130)보다 얇은 두께로 형성된다. 일 실시 예에서, 기판(100)과 접촉하는 제1 알루미늄 산화막(110)은 약 0.5nm ~ 10nm로 형성되고, 제2 알루미늄 산화막(130)은 약 1nm ~ 100nm로 형성될 수 있다. 한편, 실리콘 산화막(120)은 약 0.5 ~ 10nm로 형성될 수 있다. 제1 알루미늄 산화막(110)의 두께를 0.5nm ~ 10nm 범위로 설정한 것과 관련하여, 알루미늄 산화막의 특성이 제대로 나타나기 위해서는 최소한 0.5nm 정도의 두께는 되는 것이 좋고, 최대 두께를 10nm로 설정한 것은 음의 고정 산화막 전하 밀도에 지배적으로 영향을 미치는 구간이 기판(100)과의 계면 근처이기 때문이다. 즉 실리콘 산화막(120)에 의한 영향이 계면 근처에서 일어날 수 있도록 하기 위해서이다. 즉, 실리콘 산화막(120)에 의해 음의 전하를 띤 4면체 구조의 AlO4 - 가 지배적이 되도록 하기 위함이다. 한편, 실리콘 산화막(120)의 두께를 0.5~10nm 범위로 정한 것은 실리콘 산화막(120)의 두께가 너무 두꺼워 지면 다층 산화막 구조(110)(120)(130)에서 알루미늄 산화막의 특성보다 실리콘 산화막의 특성이 지배적이게 될 수 있는 가능성도 있기 때문이다. 또한, MOSFET 소자의 게이트 절연막으로 적용하였을 경우 실리콘 산화막(120)의 두께가 두꺼워 지면 게이트 절연막의 커패시턴스(Cox) 값이 감소하기 때문에 최소한의 두께만으로 음의 고정 산화막 전하 밀도 증가 효과를 나타내기 위함이다. 제2 알루미늄 산화막(130)의 두께는 크게 중요하지 않으며 적용 분야에 따라 그 두께가 유동성 있게 변할 수 있다.Referring to FIG. 1, the multilayered oxide film structure includes a first
한편, 본 발명의 다른 실시 예에서, 실리콘 산화막(120)을 대신해서 산화 알루미늄의 AlO4 - 구조와 같은 사면체 구조를 가지는 절연막이 사용될 수 있다.
In another embodiment of the present invention, instead of the
다층 산화막 구조 형성 방법Method for forming multilayer oxide film structure
제1 알루미늄 산화막(110), 실리콘 산화막(120), 제2 알루미늄 산화막(130)은 CVD, ALD 등의 방법을 통해 기판(100) 위에 적층될 수 있다. 이하에서는 ALD를 예로 들어 적층 방법에 대해서 설명을 한다.
The first
알루미늄 산화막 증착 방법Aluminum oxide film deposition method
먼저, 알루미늄 산화막의 증착 방법에 대해서 설명을 한다. 공정 압력은 약 1Torr이고, 공정 온도는 약 350℃이고 운반 가스로서 비활성 가스 예를 들어 아르곤이 사용될 수 있다. 알루미늄 소스로서 TMA(trimethyl aluminium)이 사용될 수 있고 산소 소스로서 오존, 산소, 물 등이 사용될 수 있다. First, a method of depositing an aluminum oxide film will be described. The process pressure is about 1 Torr, the process temperature is about 350 ° C, and an inert gas such as argon may be used as the carrier gas. TMA (trimethyl aluminum) may be used as the aluminum source, and ozone, oxygen, water, etc. may be used as the oxygen source.
아르곤 가스를 이용하여 알루미늄 소스인 TMA를 약 200sccm으로 공급하고, 이어서 아르곤을 사용하여 잔류 가스를 약 3.5초 동안 제거한 후 산소 소스인 오존을 230sccm으로 공급한 후 다시 아르곤 가스를 사용하여 약 4초 동안 미반응 가스를 포함하여 잔류 가스를 제거한다. 이로써 1회의 ADL 사이클이 완료되어 원자 두께 예를 들어 대략 1Å 두께의 알루미늄 산화막이 형성된다. 이 같은 사이클을 반복함으로써 원하는 두께의 알루미늄 산화막을 형성할 수 있다.TMA of aluminum source was supplied at about 200 sccm using argon gas, and then residual gas was removed by using argon for about 3.5 seconds. Then, ozone as an oxygen source was supplied at 230 sccm, and then argon gas was used for about 4 seconds The residual gas including the unreacted gas is removed. This completes one ADL cycle to form an atomic thickness, for example, an aluminum oxide film of approximately 1 A thick. By repeating this cycle, an aluminum oxide film having a desired thickness can be formed.
도 2는 위에서 설명을 한 알루미늄 산화막에 대한 한 사이클의 ALD 공정을 개략적으로 도시한다.
Fig. 2 schematically shows one cycle of ALD process for the aluminum oxide film described above.
실리콘 산화막 증착 방법Silicon oxide film deposition method
다음으로, 실리콘 산화막 증착에 대해서 설명을 한다. 공정 압력은 약 1Torr이고, 공정 온도는 약 350℃이고 운반 가스로서 비활성 가스 예를 들어 아르곤이 사용될 수 있다. 실리콘 소스로서 트리스-디메틸아미노 실란(SiH[N(CH3)2]3 가 사용될 수 있고 산소 소스로서 오존, 산소, 물 등이 사용될 수 있다. Next, the silicon oxide film deposition will be described. The process pressure is about 1 Torr, the process temperature is about 350 ° C, and an inert gas such as argon may be used as the carrier gas. As the silicon source tris-dimethylamino silane (SiH [N (CH 3) 2] 3 may be used and may be the ozone, oxygen, water and the like used as the oxygen source.
먼저, 아르곤 가스를 이용하여 실리콘 소스인 트리스-디메틸아미노 실란을 약 500sccm으로 공급하고, 이어서 아르곤을 사용하여 잔류 가스를 약 3.5초 동안 제거한 후 산소 소스인 오존을 230sccm으로 공급한 후 다시 아르곤 가스를 사용하여 약 4초 동안 미반응 가스를 포함하여 잔류 가스를 제거한다. 이로써 1회의 ADL 사이클이 완료되며, 원자 두께 예를 들어 대략 0.5Å 두께의 실리콘 산화막이 형성되고 이 같은 사이클을 반복함으로써 원하는 두께의 실리콘 산화막을 형성할 수 있다.
First, tris-dimethylaminosilane, which is a silicon source, was supplied at about 500 sccm using argon gas. Then, residual gas was removed by using argon for about 3.5 seconds. Then, ozone as an oxygen source was supplied at 230 sccm, To remove residual gas including unreacted gas for about 4 seconds. Thus, one ADL cycle is completed, and a silicon oxide film having a thickness of about 0.5 Å, for example, is formed. By repeating this cycle, a silicon oxide film having a desired thickness can be formed.
이제, 전술한 음의 고정 산화막 전하 밀도가 증가한 다층 산화막 구조를 이용한 반도체 소자 및 그 제조 방법에 대해서 설명을 한다. 전술한 본 발명의 실시 예에 따른 음의 고정 산화막 전하 밀도가 증가한 다층 산화막 구조는 다양한 반도체 소자에 적용될 수 있으며, 이하에서는 MOSFET 및 태양전지를 예를 들어 설명을 한다.
Now, the semiconductor device using the multilayer oxide film structure in which the aforementioned negative fixed oxide film charge density is increased, and a method of manufacturing the same will be described. The multi-layered oxide film structure in which the negative fixed oxide film charge density is increased according to the embodiment of the present invention described above can be applied to various semiconductor devices. Hereinafter, a MOSFET and a solar cell will be described as an example.
본 발명의 다층 산화막 구조가 적용된 MOSFET 구조 및 그 제조 방법MOSFET structure to which the multilayer oxide film structure of the present invention is applied and a manufacturing method thereof
도 3은 본 발명의 일 실시 예에 따른 음의 고정 산화막 전하 밀도가 증가한 다층 산화막 구조를 이용한 MOSFET을 개략적으로 도시한다.FIG. 3 schematically shows a MOSFET using a multilayered oxide film structure in which a negative fixed oxide film charge density is increased according to an embodiment of the present invention.
도 3을 참조하면, 본 발명의 일 실시 예에 따른 다층 산화막 구조가 적용된 MOSFET은 기판(300) 위에 형성된 다층 게이트 절연막(310), 다층 산화막(310) 위에 형성된 게이트(320), 게이트(320) 양측의 기판(300)에 형성된 소스/드레인(330)을 포함할 수 있다. 또 게이트(320) 양 측벽에 절연막 스페이서(340) 예를 들어 실리콘 질화막이 더 형성될 수 있다. 다층 게이트 절연막(310)은 기판(300) 위에 차례로 적층된 제1 알루미늄 산화막(311), 실리콘 산화막(313), 제2 알루미늄 산화막(315)을 포함할 수 있다. 3, a MOSFET to which a multilayered oxide structure according to an embodiment of the present invention is applied includes a multilayer
도 3에 도시된 MOSFET은 통상의 MOSFET 제조 공정을 통해 제조되며 다층 게이트 절연막(310)은 본 발명의 일 실시 예에 따라 전술한 ALD 공정을 통해서 제1 알루미늄 산화막(311), 실리콘 산화막(313) 및 제2 산화 알루미늄막(315)을 기판(300) 위에 차례로 적층하여 형성한다. 예를 들어 기판(300)과 접촉하는 제1 알루미늄 산화막(311)은 약 0.5 ~ 10nm로 형성되고, 실리콘 산화막(313)은 약 0.5 ~10nm로 형성되고 제2 알루미늄 산화막(315)은 약 1 ~ 100nm로 형성될 수 있다.
The MOSFET shown in FIG. 3 is manufactured through a conventional MOSFET manufacturing process, and the multilayered
본 발명의 다층 산화막 구조가 적용된 태양 전지 구조 및 그 제조 방법Structure of a solar cell to which the multilayer oxide film structure of the present invention is applied and a manufacturing method thereof
도 4는 본 발명의 일 실시 예에 따른 음의 고정 산화막 전하 밀도가 증가한 다층 산화막 구조를 이용한 태양전지를 개략적으로 도시한다.FIG. 4 schematically shows a solar cell using a multilayer oxide film structure having a negative fixed oxide film charge density increased according to an embodiment of the present invention.
도 4를 참조하면, 본 발명의 일 실시 예에 따른 다층 산화막 구조가 적용된 태양전지는: 제1 도전형 예를 들어 p형의 단결정 실리콘 기판(400)의 제1면(도면을 기준으로 윗면)에 형성된 n형 단결정 실리콘층(410), 기판(400)의 제2면(도면을 기준으로 아랫면)에 형성된 다층 산화막(420) 구조의 패시페이션층을 포함한다. p형 단결정 실리콘 기판(400)과 n형 단결정 실리콘층(410)은 태양전지의 pn접합 다이오드를 형성한다. 패시베이션층으로 사용되는 다층 산화막(420)은 제1 알루미늄 산화막(421), 실리콘 산화막(423), 제2 알루미늄 산화막(425)을 포함할 수 있다. 예를 들어 실리콘 기판(400)과 접촉하는 제1 알루미늄 산화막(421)은 약 0.5 ~ 10nm로 형성되고, 실리콘 산화막(423)은 약 0.5 ~10nm로 형성되고 제2 알루미늄 산화막(425)은 약 1 ~ 100nm로 형성될 수 있다. 4, a solar cell to which a multi-layered oxide structure according to an embodiment of the present invention is applied includes: a first conductive type (for example, a top surface of a p-type single crystal silicon substrate 400) A n-type single
n형 실리콘(410) 위에는 반사막(440)이 형성되고 반사막(440)을 관통하여 제1 금속 전극(450)이 n형 실리콘(410)에 전기적으로 연결된다. 다층 산화막(420)으로 구성된 패시베이션층 위에 실리콘 질화막(430)이 형성되고, 제2 금속 전극(460)이 실리콘 질화막(430), 다층 산화막(420)을 관통하여 p형 단결정 실리콘 기판(400)에 전기적으로 연결된다. A
이상의 태양전지는 다음과 같이 제조할 수 있다. 먼저, 표면 처리 공정(texturing)을 통해서 p형 단결정 실리콘 기판(400)의 양면에 텍스처 표면 구조를 형성한다. 이어서 p형 실리콘 단결정 기판의 제1면에 n형 불순물을 도핑하여 n형 단결정 실리콘층(410)을 형성한다. p형 실리콘 단결정 기판(400)의 제2면에 예를 들어 전술한 바와 같은 ALD 공정을 사용하여 다층 산화막(420)을 형성한다. CVD, ALD 등의 방법을 통해서 다층 산화막(420) 위에 실리콘 질화막(430)을 형성한다. n형 실리콘층(410) 위에 반사 방지막(440)을 형성한다. 반사 방지막(440) 위에 n형 단결정 실리콘층(410)에 전기적으로 연결되는 제1 금속 전극(450)을 형성한다. 제1 금속 전극(450)은 예를 들어 반사 방지막(440)의 소정 부분을 식각하여 n형 단결정 실리콘(410)을 노출시키는 콘택홀 또는 비아를 형성한 후 콘택홀 또는 비아를 채우도록 반사 방지막(440) 위에 금속층을 적층한 후 이를 패턴화하여 형성할 수 있다. 실리콘 질화막(430) 위에 p형 단결정 실리콘 기판(400)에 전기적으로 연결되는 제2 금속 전극(460)을 형성한다. 제2 금속 전극(460)은 예를 들어 실리콘 질화막(430) 및 다층 산화막(420)의 소정 부분을 식각하여 p형 단결정 실리콘 기판(400)을 노출시키는 콘택홀 또는 비아를 형성한 후 콘택홀 또는 비아를 채우도록 실리콘 질화막(440) 위에 금속층을 적층한 후 이를 패턴화하여 형성할 수 있다.
The above solar cells can be manufactured as follows. First, a texture surface structure is formed on both sides of the p-type single
이상의 실시 예들은 본 발명의 이해를 돕기 위하여 제시된 것으로, 본 발명의 범위를 제한하지 않으며, 이로부터 다양한 변형 가능한 실시 예들도 본 발명의 범위에 속하는 것임을 이해하여야 한다. 본 발명의 기술적 보호범위는 특허청구범위의 기술적 사상에 의해 정해져야 할 것이며, 본 발명의 기술적 보호범위는 특허청구범위의 문언적 기재 그 자체로 한정되는 것이 아니라 실질적으로는 기술적 가치가 균등한 범주의 발명에 대하여까지 미치는 것임을 이해하여야 한다.
It is to be understood that the above-described embodiments are provided to facilitate understanding of the present invention, and do not limit the scope of the present invention, and it is to be understood that various modifications are possible within the scope of the present invention. It is to be understood that the technical scope of the present invention should be determined by the technical idea of the claims and the technical scope of protection of the present invention is not limited to the literary description of the claims, To the invention of the invention.
Claims (10)
상기 제1 알루미늄 산화막 위에 형성된 실리콘 산화막; 그리고,
상기 실리콘 산화막 위에 형성된 제2 알루미늄 산화막을 포함하며,
상기 제1 알루미늄 산화막은 상기 제2 알루미늄 산화막보다 얇게 형성되고,
상기 제1 알루미늄 산화막은 0.5 ~ 10nm 두께로 형성되고, 상기 실리콘 산화막은 0.5 ~ 10nm두께로 형성되며,
상기 제 1 알루미늄 산화막은 음의 전하를 띈 4면체 구조의 AlO4 -및 양의 전하를 띈 팔면체 구조의 Al3 +를 포함하고,
상기 제 1 알루미늄 산화막에서 상기 AlO4 -는 상기 Al3 +보다 분자수가 많은 다층 산화막.A first aluminum oxide film on the semiconductor substrate;
A silicon oxide film formed on the first aluminum oxide film; And,
And a second aluminum oxide film formed on the silicon oxide film,
Wherein the first aluminum oxide film is formed to be thinner than the second aluminum oxide film,
The first aluminum oxide layer is formed to a thickness of 0.5 to 10 nm, the silicon oxide layer is formed to a thickness of 0.5 to 10 nm,
Wherein the first aluminum oxide film includes AlO 4 - having a tetrahedron structure having negative charges and Al 3 + having an octahedral structure having positive charges,
In the first aluminum oxide film, the AlO 4 - has a larger molecular number than the Al 3 + .
상기 반도체 기판의 양측에 형성된 소스 및 드레인;
상기 반도체 기판 상의 게이트 절연막; 및
상기 게이트 절연막 상의 게이트;를 포함하고,
상기 게이트 절연막은,
상기 반도체 기판 상에 접촉되는 제1 알루미늄 산화막;
상기 제1 알루미늄 산화막 상의 실리콘 산화막; 및
상기 실리콘 산화막 상의 제2 알루미늄 산화막;을 포함하고,
상기 제1 알루미늄 산화막은 상기 제2 알루미늄 산화막보다 얇게 형성되며,
상기 제1 알루미늄 산화막은 0.5~10nm두께로 형성되고, 상기 실리콘 산화막은 0.5 ~ 10nm두께로 형성되며,
상기 제 1 알루미늄 산화막은 음의 전하를 띈 4면체 구조의 AlO4 - 및 양의 전하를 띈 팔면체 구조의 Al3 +를 포함하고,
상기 제 1 알루미늄 산화막에서 상기 AlO4 -는 상기 Al3 +보다 분자수가 많은 MOSFET.A semiconductor substrate;
A source and a drain formed on both sides of the semiconductor substrate;
A gate insulating film on the semiconductor substrate; And
And a gate on the gate insulating film,
Wherein the gate insulating film
A first aluminum oxide film on the semiconductor substrate;
A silicon oxide film on the first aluminum oxide film; And
And a second aluminum oxide film on the silicon oxide film,
Wherein the first aluminum oxide film is thinner than the second aluminum oxide film,
The first aluminum oxide layer is formed to a thickness of 0.5 to 10 nm, the silicon oxide layer is formed to a thickness of 0.5 to 10 nm,
Wherein the first aluminum oxide film includes AlO 4 - having a tetrahedron structure having negative charges and Al 3 + having an octahedral structure having positive charges,
Wherein the AlO 4 - in the first aluminum oxide film has a larger molecular number than Al 3 + .
상기 반도체 기판의 제1면에 형성되고, 상기 반도체 기판의 도전형과 반대 도전형인 반도체층;
상기 반도체층에 전기적으로 연결되는 제1 금속 전극;
상기 반도체 기판의 제2 면에 접촉되는 패시베이션층; 및
상기 반도체 기판에 전기적으로 연결되는 제2 금속 전극;을 포함하고,
상기 패시베이션층은,
제1 알루미늄 산화막;
상기 제1 알루미늄 산화막 상의 실리콘 산화막; 및
상기 실리콘 산화막 상의 제2 알루미늄 산화막;을 포함하며,
상기 제1 알루미늄 산화막은 상기 제2 알루미늄 산화막보다 얇게 형성되며,
상기 제1 알루미늄 산화막은 0.5~10nm두께로 형성되고, 상기 실리콘 산화막은 0.5 ~ 10nm두께로 형성되며,
상기 제 1 알루미늄 산화막은 음의 전하를 띈 4면체 구조의 AlO4 - 및 양의 전하를 띈 팔면체 구조의 Al3 +를 포함하고,
상기 제 1 알루미늄 산화막에서 상기 AlO4 -는 상기 Al3 +보다 분자수가 많은 태양전지.A semiconductor substrate;
A semiconductor layer formed on a first surface of the semiconductor substrate and having a conductivity type opposite to that of the semiconductor substrate;
A first metal electrode electrically connected to the semiconductor layer;
A passivation layer contacting the second surface of the semiconductor substrate; And
And a second metal electrode electrically connected to the semiconductor substrate,
The passivation layer may comprise:
A first aluminum oxide film;
A silicon oxide film on the first aluminum oxide film; And
And a second aluminum oxide film on the silicon oxide film,
Wherein the first aluminum oxide film is thinner than the second aluminum oxide film,
The first aluminum oxide layer is formed to a thickness of 0.5 to 10 nm, the silicon oxide layer is formed to a thickness of 0.5 to 10 nm,
Wherein the first aluminum oxide film includes AlO 4 - having a tetrahedron structure having negative charges and Al 3 + having an octahedral structure having positive charges,
Wherein the AlO 4 - in the first aluminum oxide film has a molecular number larger than that of Al 3 + .
상기 반도체 기판은 p형 단결정 실리콘 기판이고, 상기 반도체층은 n형 단결정 실리콘층인 태양전지.The method of claim 6,
Wherein the semiconductor substrate is a p-type single crystal silicon substrate, and the semiconductor layer is an n-type single crystal silicon layer.
상기 반도체층 위에 형성된 반사 방지막; 그리고
상기 패시베이션층 위에 형성된 실리콘 질화막을 더 포함하며,
상기 반도체층은 상기 반도체 기판 및 상기 반사 방지막 사이에 위치하고,
상기 패시베이션층은 상기 반도체 기판 및 상기 실리콘 질화막 사이에 위치하며,
상기 제1 금속 전극은 상기 반사 방지막을 관통하여 상기 반도체층에 전기적으로 연결되고,
상기 제2 금속 전극은 상기 실리콘 질화막 및 상기 패시베이션층을 관통하여 상기 반도체 기판에 전기적으로 연결되는 태양전지.The method according to claim 6 or 7,
An antireflection film formed on the semiconductor layer; And
And a silicon nitride film formed on the passivation layer,
The semiconductor layer being located between the semiconductor substrate and the anti-reflection film,
Wherein the passivation layer is located between the semiconductor substrate and the silicon nitride film,
Wherein the first metal electrode is electrically connected to the semiconductor layer through the anti-reflection film,
And the second metal electrode is electrically connected to the semiconductor substrate through the silicon nitride film and the passivation layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140023252A KR101525419B1 (en) | 2014-02-27 | 2014-02-27 | Multi-Oxide layer for controlling negatively fixed oxide charge density, method for forming the the multi-oxide layer and a semiconductor device using the multi-oxide layer and method for forming thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140023252A KR101525419B1 (en) | 2014-02-27 | 2014-02-27 | Multi-Oxide layer for controlling negatively fixed oxide charge density, method for forming the the multi-oxide layer and a semiconductor device using the multi-oxide layer and method for forming thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR101525419B1 true KR101525419B1 (en) | 2015-06-09 |
Family
ID=53503919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020140023252A KR101525419B1 (en) | 2014-02-27 | 2014-02-27 | Multi-Oxide layer for controlling negatively fixed oxide charge density, method for forming the the multi-oxide layer and a semiconductor device using the multi-oxide layer and method for forming thereof |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101525419B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200057870A (en) * | 2018-11-16 | 2020-05-27 | 충남대학교산학협력단 | Silicon solar cell including a carrier seletive thin layer |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20090100951A (en) * | 2008-03-21 | 2009-09-24 | 삼성전자주식회사 | Nonvolatile memory device and method of forming the same |
| KR20110049218A (en) * | 2009-11-04 | 2011-05-12 | 삼성전자주식회사 | Solar cell and method of manufacturing the same |
| KR20120124697A (en) * | 2011-05-04 | 2012-11-14 | 한국과학기술원 | Non-volatile memory device using graphene gate electrode |
| JP5422675B2 (en) * | 2010-01-28 | 2014-02-19 | 株式会社東芝 | Nonvolatile semiconductor memory device |
-
2014
- 2014-02-27 KR KR1020140023252A patent/KR101525419B1/en active IP Right Grant
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20090100951A (en) * | 2008-03-21 | 2009-09-24 | 삼성전자주식회사 | Nonvolatile memory device and method of forming the same |
| KR20110049218A (en) * | 2009-11-04 | 2011-05-12 | 삼성전자주식회사 | Solar cell and method of manufacturing the same |
| JP5422675B2 (en) * | 2010-01-28 | 2014-02-19 | 株式会社東芝 | Nonvolatile semiconductor memory device |
| KR20120124697A (en) * | 2011-05-04 | 2012-11-14 | 한국과학기술원 | Non-volatile memory device using graphene gate electrode |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200057870A (en) * | 2018-11-16 | 2020-05-27 | 충남대학교산학협력단 | Silicon solar cell including a carrier seletive thin layer |
| KR102218629B1 (en) * | 2018-11-16 | 2021-02-23 | 충남대학교산학협력단 | Silicon solar cell including a carrier seletive thin layer |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9978868B2 (en) | Negative capacitance field effect transistor with charged dielectric material | |
| US10361201B2 (en) | Semiconductor structure and device formed using selective epitaxial process | |
| KR101902663B1 (en) | Group-ⅲ nitride semiconductor device and manufacturing method therefor | |
| US8653611B2 (en) | Semiconductor device with metal gates and method for fabricating the same | |
| US9368497B2 (en) | Fin field-effect transistors and fabrication method thereof | |
| KR102100415B1 (en) | Tunneling device and method of manufacturing the same | |
| US9871137B2 (en) | Method for forming semiconductor device structure | |
| US20200286992A1 (en) | Source/drain extension regions and air spacers for nanosheet field-effect transistor structures | |
| TW201135915A (en) | Transistors and methods of manufacturing the same | |
| EP3817031A1 (en) | Boron nitride layer, apparatus including the same, and method of fabricating the boron nitride layer | |
| US20210408296A1 (en) | Transition metal dichalcogenide transistor and preparation method thereof | |
| US10790271B2 (en) | Perpendicular stacked field-effect transistor device | |
| CN109935647B (en) | Solar cell and preparation method thereof | |
| KR101878742B1 (en) | Method of growing GaN layer on graphene layer and light emitting device using GaN layer on graphene layer | |
| TW201601320A (en) | Semiconductor structure including a semiconductor-on-insulator region and a bulk region, and method for the formation thereof | |
| JP2016510171A (en) | Improved stability of metal oxide TFT | |
| KR20210052162A (en) | Boron-nitride film, device comprising the same and method for producing the same | |
| US9966466B2 (en) | Semiconductor-on-insulator wafer, semiconductor structure including a transistor, and methods for the formation and operation thereof | |
| KR101587129B1 (en) | Bidirectional transistor and manufacturing method thereof | |
| US20230361217A1 (en) | Semiconductor device and method of manufacturing the same | |
| KR101525419B1 (en) | Multi-Oxide layer for controlling negatively fixed oxide charge density, method for forming the the multi-oxide layer and a semiconductor device using the multi-oxide layer and method for forming thereof | |
| TW202201503A (en) | Method of forming gate electrode, transistor and device | |
| JP2009054609A (en) | P-channel mos transistor, n-channel mos transistor, and nonvolatile semiconductor storage device | |
| JP2019134164A (en) | Semiconductor device and manufacturing method of semiconductor device | |
| CN108573872A (en) | Semiconductor structure and forming method thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| AMND | Amendment | ||
| AMND | Amendment | ||
| X701 | Decision to grant (after re-examination) | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20180427 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20190418 Year of fee payment: 5 |