JP2009054609A

JP2009054609A - P-channel mos transistor, n-channel mos transistor, and nonvolatile semiconductor storage device

Info

Publication number: JP2009054609A
Application number: JP2007216906A
Authority: JP
Inventors: Seiji Inumiya; 宮誠治犬; Akio Kaneko; 子明生金; Tomohiro Saito; 藤友博齋; Kazuaki Nakajima; 嶋一明中; Tomonori Aoyama; 山知憲青
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2007-08-23
Filing date: 2007-08-23
Publication date: 2009-03-12

Abstract

<P>PROBLEM TO BE SOLVED: To provide a PMOS transistor using a high-dielectric-constant film for a gate insulating film thereby allowing the power consumption thereof to be reduced. <P>SOLUTION: The PMOS transistor includes: a semiconductor substrate 1; a P-type impurity diffusion layer 3 formed so as to sandwich a channel region 2 on the surface part of the semiconductor substrate 1; a gate insulating film 4 having insulating films 4a and 4b which are formed on the channel region 2 and contain hafnium or zirconium and a rare-earth element or a group II element, and a silicon oxide film 4c formed on the insulating films 4a and 4b; and a gate electrode 5 formed on the gate insulating film 4. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、ＰチャネルＭＯＳトランジスタ、ＮチャネルＭＯＳトランジスタ及び不揮発性半導体記憶装置に関するものである。 The present invention relates to a P-channel MOS transistor, an N-channel MOS transistor, and a nonvolatile semiconductor memory device.

例えばシリコン酸化膜やシリコン酸窒化膜により形成されたゲート絶縁膜の半導体装置の微細化に伴う薄膜化は、直接トンネルリーク電流の増加をもたらし、消費電力を増大させるという問題を発生させる。このリーク電流を抑制する方法として、シリコン酸化膜よりも誘電率が大きく、耐熱性及び界面特性が良好なハフニウム珪酸化物（シリケイト）膜や、窒化したハフニウムシリケイト膜などの高誘電率膜をゲート絶縁膜へ適用することが提案されている（例えば特許文献１参照）。 For example, a reduction in the thickness of a gate insulating film formed of a silicon oxide film or a silicon oxynitride film due to miniaturization of a semiconductor device directly causes an increase in tunnel leakage current and a problem of increasing power consumption. As a method of suppressing this leakage current, gate insulation is used for high dielectric constant films such as a hafnium silicate (silicate) film having a higher dielectric constant, better heat resistance and interface characteristics than a silicon oxide film, and a nitrided hafnium silicate film. Application to a membrane has been proposed (see, for example, Patent Document 1).

しかし、このような高誘電率膜をゲート絶縁膜に用い、その上にＰ型ポリシリコン膜、又はＰ型ポリシリコン・ゲルマニウム膜、又は金属材料を電極材料とするゲート電極が形成されたＰＭＯＳトランジスタでは、フラットバンド電圧が真空仕事関数から期待される値よりも負方向へシフトされ、閾値電圧が高くなるという現象が生じる。これは消費電力低減の妨げになるという問題を有していた。
特開２００６−２２２３８５号公報 However, a PMOS transistor in which such a high dielectric constant film is used as a gate insulating film and a gate electrode using a P-type polysilicon film, a P-type polysilicon / germanium film, or a metal material as an electrode material is formed thereon. Then, a phenomenon occurs in which the flat band voltage is shifted in the negative direction from the value expected from the vacuum work function, and the threshold voltage becomes higher. This has the problem of hindering power consumption reduction.
JP 2006-222385 A

本発明は、高誘電率膜をゲート絶縁膜に用い、消費電力を低減したＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタを提供することを目的とする。 An object of the present invention is to provide a P-channel MOS transistor and an N-channel MOS transistor that use a high dielectric constant film as a gate insulating film and reduce power consumption.

本発明の一態様によるＰチャネルＭＯＳトランジスタは、半導体基板と、前記半導体基板の表面部にチャネル領域を挟むように形成されたＰ型不純物拡散層と、前記チャネル領域上に形成されハフニウム又はジルコニウムと希土類元素又は第２族元素とを含む絶縁膜、及び前記絶縁膜上に形成されたシリコン酸化膜を有するゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を備えるものである。 A P-channel MOS transistor according to an aspect of the present invention includes a semiconductor substrate, a P-type impurity diffusion layer formed on the surface portion of the semiconductor substrate so as to sandwich the channel region, hafnium or zirconium formed on the channel region, An insulating film containing a rare earth element or a Group 2 element; a gate insulating film having a silicon oxide film formed on the insulating film; and a gate electrode formed on the gate insulating film. .

また、本発明の一態様によるＰチャネルＭＯＳトランジスタは、半導体基板と、前記半導体基板の表面部にチャネル領域を挟むように形成されたＰ型不純物拡散層と、前記チャネル領域上に形成されハフニウム又はジルコニウムを含む第１の絶縁膜、前記第１の絶縁膜上に形成され希土類元素又は第２族元素を含む第２の絶縁膜、及び前記第２の絶縁膜上に形成されたシリコン酸化膜を有するゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を備えるものである。 A P-channel MOS transistor according to one embodiment of the present invention includes a semiconductor substrate, a P-type impurity diffusion layer formed on the surface portion of the semiconductor substrate so as to sandwich the channel region, hafnium or A first insulating film containing zirconium, a second insulating film formed on the first insulating film and containing a rare earth element or a group 2 element, and a silicon oxide film formed on the second insulating film A gate insulating film, and a gate electrode formed on the gate insulating film.

本発明の一態様によるＮチャネルＭＯＳトランジスタは、半導体基板と、前記半導体基板の表面部にチャネル領域を挟むように形成されたＮ型不純物拡散層と、前記チャネル領域上に形成された第１のシリコン酸化膜、前記第１のシリコン酸化膜上に形成されハフニウム又はジルコニウムと希土類元素又は第２族元素とを含む絶縁膜、及び前記絶縁膜上に形成された第２のシリコン酸化膜を有するゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を備えるものである。 An N-channel MOS transistor according to an aspect of the present invention includes a semiconductor substrate, an N-type impurity diffusion layer formed on the surface portion of the semiconductor substrate so as to sandwich the channel region, and a first formed on the channel region. A gate having a silicon oxide film, an insulating film formed on the first silicon oxide film and containing hafnium or zirconium and a rare earth element or a group 2 element, and a second silicon oxide film formed on the insulating film An insulating film and a gate electrode formed on the gate insulating film are provided.

また、本発明の一態様によるＮチャネルＭＯＳトランジスタは、半導体基板と、前記半導体基板の表面部にチャネル領域を挟むように形成されたＮ型不純物拡散層と、前記チャネル領域上に形成された第１のシリコン酸化膜、前記第１のシリコン酸化膜上に形成され希土類元素又は第２族元素を含む第１の絶縁膜、前記第１の絶縁膜上に形成されハフニウム又はジルコニウムを含む第２の絶縁膜、前記第２の絶縁膜上に形成され希土類元素又は第２族元素を含む第３の絶縁膜、及び前記第３の絶縁膜上に形成された第２のシリコン酸化膜を有するゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を備えるものである。 An N channel MOS transistor according to an aspect of the present invention includes a semiconductor substrate, an N-type impurity diffusion layer formed on the surface portion of the semiconductor substrate so as to sandwich the channel region, and a first channel formed on the channel region. 1 silicon oxide film, a first insulating film formed on the first silicon oxide film and containing a rare earth element or a group 2 element, and a second insulating film formed on the first insulating film and containing hafnium or zirconium. Gate insulation having an insulating film, a third insulating film formed on the second insulating film and containing a rare earth element or a Group 2 element, and a second silicon oxide film formed on the third insulating film And a gate electrode formed on the gate insulating film.

本発明の一態様による不揮発性半導体記憶装置は、半導体基板表面部に形成された不純物拡散層と、前記半導体基板上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成された電荷蓄積層と、前記電荷蓄積層上に形成された第１のシリコン酸化膜、前記第１のシリコン酸化膜上に形成されハフニウム又はジルコニウムと希土類元素又は第２族元素とを含む絶縁膜、及び前記絶縁膜上に形成された第２のシリコン酸化膜を有する蓄積層−電極間絶縁膜と、前記蓄積層−電極間絶縁膜上に形成された制御ゲート電極と、を備えるものである。 A nonvolatile semiconductor memory device according to an aspect of the present invention includes an impurity diffusion layer formed on a surface portion of a semiconductor substrate, a tunnel insulating film formed on the semiconductor substrate, and a charge storage formed on the tunnel insulating film. A layer, a first silicon oxide film formed on the charge storage layer, an insulating film formed on the first silicon oxide film and containing hafnium or zirconium and a rare earth element or a group 2 element, and the insulation A storage layer-electrode insulating film having a second silicon oxide film formed on the film; and a control gate electrode formed on the storage layer-electrode insulating film.

本発明によれば、高誘電率膜をゲート絶縁膜に用い、消費電力を低減できる。 According to the present invention, power consumption can be reduced by using a high dielectric constant film as a gate insulating film.

以下、本発明の実施の形態による半導体装置を図面に基づいて説明する。 Hereinafter, semiconductor devices according to embodiments of the present invention will be described with reference to the drawings.

（第１の実施形態）図１に本発明の第１の実施形態に係る半導体装置の概略構成を示す。本実施形態による半導体装置は、半導体基板１、チャネル領域２を挟むように半導体基板１表面部に形成されソース・ドレイン領域となる不純物拡散層３、チャネル領域２上に形成されたゲート絶縁膜４、ゲート絶縁膜４上に形成されたゲート電極５、ゲート絶縁膜４及びゲート電極５の側壁を覆うように形成されたゲート側壁膜６を備える。 (First Embodiment) FIG. 1 shows a schematic configuration of a semiconductor device according to a first embodiment of the present invention. In the semiconductor device according to the present embodiment, the semiconductor substrate 1 and the channel region 2 are sandwiched between the impurity diffusion layer 3 formed on the surface portion of the semiconductor substrate 1 and serving as the source / drain region, and the gate insulating film 4 formed on the channel region 2. The gate electrode 5 formed on the gate insulating film 4, the gate insulating film 4, and the gate sidewall film 6 formed so as to cover the sidewall of the gate electrode 5 are provided.

不純物拡散層３はＰ型不純物（例えばボロン）をドーパントとして含む。 The impurity diffusion layer 3 contains a P-type impurity (for example, boron) as a dopant.

ゲート絶縁膜４は高誘電率膜である窒化ハフニウムシリケイト（ＨｆＳｉＯＮ）膜４ａ、窒化ハフニウムシリケイト膜４ａ上に形成された酸化ランタン（Ｌａ_２Ｏ_３）膜４ｂ、及び酸化ランタン膜４ｂ上に形成されたシリコン酸化膜４ｃを有する。 The gate insulating film 4 is formed on a hafnium nitride silicate (HfSiON) film 4a which is a high dielectric constant film, a lanthanum oxide (La ₂ O ₃ ) film 4b formed on the hafnium silicate film 4a, and a lanthanum oxide film 4b. A silicon oxide film 4c is provided.

ゲート電極５はタングステン膜５ａ、タングステン膜４ａ上に形成された窒化チタン（ＴｉＮ）膜４ｂ、及び窒化チタン膜４ｂ上に形成されたポリシリコン膜４ｃを有する。この半導体装置はＰ型ＭＯＳＦＥＴとなる。 The gate electrode 5 includes a tungsten film 5a, a titanium nitride (TiN) film 4b formed on the tungsten film 4a, and a polysilicon film 4c formed on the titanium nitride film 4b. This semiconductor device is a P-type MOSFET.

ゲート側壁膜６はシリコン酸化膜６ａ及びシリコン窒化膜６ｂからなる。 The gate sidewall film 6 includes a silicon oxide film 6a and a silicon nitride film 6b.

酸化ランタン膜４ｂとシリコン酸化膜４ｃとの界面には、酸化ランタン膜４ｂ側が負電荷、シリコン酸化膜４ｃ側が正電荷となる電気双極子（Electric dipole）が形成される。これにより図２のエネルギーバンド図に示すように、ゲート電極５の実効仕事関数が大きくなり、閾値電圧が低くなる。図２ではランタンを含む膜が無く電気双極子が形成されていない状態を破線、ランタンを含む膜（酸化ランタン膜４ｂ）があることで電気双極子が形成されている状態を実線で表している。 An electric dipole having a negative charge on the lanthanum oxide film 4b side and a positive charge on the silicon oxide film 4c side is formed at the interface between the lanthanum oxide film 4b and the silicon oxide film 4c. As a result, as shown in the energy band diagram of FIG. 2, the effective work function of the gate electrode 5 increases and the threshold voltage decreases. In FIG. 2, a state where there is no lanthanum-containing film and an electric dipole is not formed is indicated by a broken line, and a state where an electric dipole is formed by the presence of a lanthanum-containing film (lanthanum oxide film 4b) is indicated by a solid line. .

このように、ゲート絶縁膜を、高誘電率膜（窒化ハフニウムシリケイト膜４ａ）上にランタンを含む層（酸化ランタン膜４ｂ）を介してシリコン酸化膜層（シリコン酸化膜４ｃ）を形成する構成にし、ランタンを含む層とシリコン酸化膜層との界面に電気双極子を形成することで、ゲート電極の実効仕事関数が大きくなり、閾値電圧が低く、消費電力を低減した半導体装置となる。 As described above, the gate insulating film is configured to form the silicon oxide film layer (silicon oxide film 4c) on the high dielectric constant film (hafnium silicate film 4a) via the layer containing lanthanum (lanthanum oxide film 4b). By forming an electric dipole at the interface between the lanthanum-containing layer and the silicon oxide film layer, the effective work function of the gate electrode is increased, the threshold voltage is lowered, and the power consumption is reduced.

次にこのような半導体装置の製造方法を図３〜図６に示す工程断面図を用いて説明する。 Next, a method for manufacturing such a semiconductor device will be described with reference to process cross-sectional views shown in FIGS.

図３に示すように、素子分離領域の形成及び閾値電圧調整用のチャネル不純物イオン注入（共に図示せず）を行ったシリコン基板３１の素子形成領域表面を希釈フッ酸洗浄により露出した後に、シリコン基板３１上にＭＯＣＶＤ（有機金属気相成長）法により膜厚２ｎｍのハフニウムシリケイト膜を堆積する。続いてＡｒ／Ｎ_２ガスを用いたプラズマに曝してハフニウムシリケイト膜の上面側から窒素を導入し、１０００℃、酸素分圧５ｍＴｏｒｒの雰囲気で１０秒間の熱処理を行い、導入した窒素を安定化し、窒化ハフニウムシリケイト膜３２を形成する。 As shown in FIG. 3, after the surface of the element formation region of the silicon substrate 31 on which the element isolation region is formed and the channel impurity ion implantation for adjusting the threshold voltage (both not shown) is exposed by dilute hydrofluoric acid cleaning, A 2 nm thick hafnium silicate film is deposited on the substrate 31 by MOCVD (metal organic chemical vapor deposition). Subsequently, nitrogen is introduced from the upper surface side of the hafnium silicate film by exposure to a plasma using Ar / N ₂ gas, heat treatment is performed for 10 seconds in an atmosphere of 1000 ° C. and oxygen partial pressure of 5 mTorr, and the introduced nitrogen is stabilized. A hafnium nitride silicate film 32 is formed.

図４に示すように、窒化ハフニウムシリケイト膜３２上にＰＶＤ（物理気相成長）法により膜厚０．２ｎｍの酸化ランタン膜４１を堆積し、その後、酸化ランタン膜４１上にＡＬＤ（原子層堆積）法により膜厚０．２ｎｍのシリコン酸化膜４２を堆積する。そして、酸素分圧５ｍＴｏｒｒの雰囲気で１０５０℃のスパイクアニールを行い、堆積膜中欠陥修復を行う。 As shown in FIG. 4, a lanthanum oxide film 41 having a film thickness of 0.2 nm is deposited on the hafnium silicate nitride film 32 by PVD (physical vapor deposition), and then ALD (atomic layer deposition) is deposited on the lanthanum oxide film 41. ) Method is used to deposit a silicon oxide film 42 having a thickness of 0.2 nm. Then, spike annealing at 1050 ° C. is performed in an atmosphere with an oxygen partial pressure of 5 mTorr to repair defects in the deposited film.

図５に示すように、シリコン酸化膜４２上へのＰＶＤ法による膜厚５ｎｍのタングステン膜５１の堆積、タングステン膜５１上へのＰＶＤ法による膜厚１０ｎｍの窒化チタン膜５２の堆積、窒化チタン膜５２上へのＬＰＣＶＤ法による膜厚１００ｎｍのポリシリコン膜５３の堆積を行う。 As shown in FIG. 5, a 5 nm-thickness tungsten film 51 is deposited on the silicon oxide film 42 by the PVD method, a 10-nm thick titanium nitride film 52 is deposited on the tungsten film 51 by the PVD method, and the titanium nitride film A polysilicon film 53 having a film thickness of 100 nm is deposited on 52 by LPCVD.

その後、通常の半導体プロセスを用いて、ゲート電極のパターニング、ゲート電極・ソース・ドレイン領域への不純物（例えばボロン）導入、ゲート側壁膜の形成を行い、図１に示すようなＭＯＳ型トランジスタ構造が得られる。さらに、多層配線工程を経て半導体集積回路が形成される（図示せず）。 Thereafter, patterning of the gate electrode, introduction of impurities (for example, boron) into the gate electrode / source / drain region, formation of a gate sidewall film are performed using a normal semiconductor process, and the MOS transistor structure as shown in FIG. can get. Furthermore, a semiconductor integrated circuit is formed through a multilayer wiring process (not shown).

このような工程により製造されたＰ型ＭＯＳＦＥＴのＣ−Ｖ特性を図６に示す。シリコン酸化膜を用いた場合と同程度のフラットバンド電圧となり、反転閾値電圧が低く（約０．１Ｖ）、電源電圧１．０Ｖにて十分高いオン電流が得られた。 FIG. 6 shows the CV characteristics of the P-type MOSFET manufactured by such a process. The flat band voltage was about the same as when using a silicon oxide film, the inversion threshold voltage was low (about 0.1 V), and a sufficiently high on-current was obtained at a power supply voltage of 1.0 V.

このように、ゲート絶縁膜を高誘電率膜（窒化ハフニウムシリケイト膜３２）上にランタンを含む層（酸化ランタン膜４１）を介してシリコン酸化膜層（シリコン酸化膜４２）を形成する構成にし、ランタンを含む層とシリコン酸化膜層との界面に電気双極子を形成することで、ゲート電極の実効仕事関数が大きくなり、閾値電圧が低く、消費電力を低減した半導体装置を製造することができる。 In this way, the gate insulating film is configured to form the silicon oxide film layer (silicon oxide film 42) on the high dielectric constant film (hafnium silicate film 32) via the layer containing lanthanum (lanthanum oxide film 41). By forming an electric dipole at the interface between the lanthanum-containing layer and the silicon oxide film layer, a semiconductor device can be manufactured in which the effective work function of the gate electrode is increased, the threshold voltage is low, and the power consumption is reduced. .

本実施形態では、ゲート絶縁膜４は窒化ハフニウムシリケイト膜４ａ、酸化ランタン膜４ｂ、及びシリコン酸化膜４ｃの積層構造であったが、図７に示すようなＨｆＬａＯｘ膜４ｄとシリコン酸化膜４ｅの積層構造にしても良い。このような構造としても、ランタンを含む層（ＨｆＬａＯｘ膜４ｄ）とシリコン酸化膜層（シリコン酸化膜４ｅ）との界面に電気双極子が形成され、ゲート電極の実効仕事関数が大きくなり、閾値電圧が低く、消費電力を低減した半導体装置となる。 In the present embodiment, the gate insulating film 4 has a laminated structure of a hafnium nitride silicate film 4a, a lanthanum oxide film 4b, and a silicon oxide film 4c, but a laminated structure of an HfLaOx film 4d and a silicon oxide film 4e as shown in FIG. It may be structured. Even in such a structure, an electric dipole is formed at the interface between the lanthanum-containing layer (HfLaOx film 4d) and the silicon oxide film layer (silicon oxide film 4e), the effective work function of the gate electrode is increased, and the threshold voltage is increased. Thus, a semiconductor device with low power consumption is obtained.

（第２の実施形態）図８に本発明の第２の実施形態による半導体装置の概略構成を示す。本実施形態による半導体装置は、半導体基板８１と、チャネル領域８２を挟むように半導体基板８１表面部に形成されたソース・ドレイン領域となる不純物拡散層８３と、チャネル領域８２上に形成されたゲート絶縁膜８４、ゲート絶縁膜８４上に形成されたゲート電極８５、ゲート絶縁膜８４及びゲート電極８５の側壁を覆うように形成されたゲート側壁膜８６を備えるＮ型ＭＯＳＦＥＴである。 (Second Embodiment) FIG. 8 shows a schematic configuration of a semiconductor device according to a second embodiment of the present invention. The semiconductor device according to the present embodiment includes a semiconductor substrate 81, an impurity diffusion layer 83 serving as a source / drain region formed on the surface of the semiconductor substrate 81 so as to sandwich the channel region 82, and a gate formed on the channel region 82. The N-type MOSFET includes an insulating film 84, a gate electrode 85 formed on the gate insulating film 84, and a gate sidewall film 86 formed to cover the sidewalls of the gate insulating film 84 and the gate electrode 85.

不純物拡散層８３は例えばヒ素をドーパントとして含む浅い拡散層及びリンをドーパントとして含む深い拡散層を有する。 The impurity diffusion layer 83 has, for example, a shallow diffusion layer containing arsenic as a dopant and a deep diffusion layer containing phosphorus as a dopant.

ゲート絶縁膜８４はシリコン酸化膜８４ａ、シリコン酸化膜８４ａ上に形成された酸化ランタン膜８４ｂ、酸化ランタン膜８４ｂ上に形成された高誘電率膜である窒化ハフニウムシリケイト膜８４ｃ、窒化ハフニウムシリケイト膜８４ｃ上に形成された酸化ランタン膜８４ｄ、及び酸化ランタン膜８４ｄ上に形成されたシリコン酸化膜８４ｅを有する。 The gate insulating film 84 includes a silicon oxide film 84a, a lanthanum oxide film 84b formed on the silicon oxide film 84a, a hafnium nitride silicate film 84c, which is a high dielectric constant film formed on the lanthanum oxide film 84b, and a hafnium silicate film 84c. It has a lanthanum oxide film 84d formed thereon and a silicon oxide film 84e formed on the lanthanum oxide film 84d.

ゲート電極８５は炭化タンタル膜８５ａ、炭化タンタル膜８５ａ上に形成された窒化チタン（ＴｉＮ）膜８５ｂ、及び窒化チタン膜８５ｂ上に形成されたポリシリコン膜８５ｃを有する。 The gate electrode 85 includes a tantalum carbide film 85a, a titanium nitride (TiN) film 85b formed on the tantalum carbide film 85a, and a polysilicon film 85c formed on the titanium nitride film 85b.

ゲート側壁膜８６はシリコン酸化膜８６ａ及びシリコン窒化膜８６ｂからなる。 The gate sidewall film 86 includes a silicon oxide film 86a and a silicon nitride film 86b.

酸化ランタン膜８４ｂとシリコン酸化膜８４ａとの界面には、酸化ランタン膜８４ｂ側が負電荷、シリコン酸化膜８４ａ側が正電荷となる電気双極子が形成される。また、酸化ランタン膜８４ｄとシリコン酸化膜８４ｅとの界面には、酸化ランタン膜８４ｄ側が負電荷、シリコン酸化膜８４ｅ側が正電荷となる電気双極子が形成される。これにより図９のエネルギーバンド図に示すように、ゲート絶縁膜８４の電子に対する障壁が実効的に高くなり、ゲートリーク電流が低くなる。図９では電気双極子が形成されていない状態を破線、形成されている状態を実線で表している。 An electric dipole having a negative charge on the lanthanum oxide film 84b side and a positive charge on the silicon oxide film 84a side is formed at the interface between the lanthanum oxide film 84b and the silicon oxide film 84a. In addition, an electric dipole is formed at the interface between the lanthanum oxide film 84d and the silicon oxide film 84e so that the lanthanum oxide film 84d side has a negative charge and the silicon oxide film 84e side has a positive charge. As a result, as shown in the energy band diagram of FIG. 9, the barrier against electrons in the gate insulating film 84 is effectively increased, and the gate leakage current is decreased. In FIG. 9, the state where the electric dipole is not formed is represented by a broken line, and the state where the electric dipole is formed is represented by a solid line.

このように、ゲート絶縁膜を高誘電率膜（窒化ハフニウムシリケイト膜８４ｃ）上下にランタンを含む層（酸化ランタン膜８４ｂ、８４ｄ）を介してシリコン酸化膜層（シリコン酸化膜８４ａ、８４ｅ）を形成する構成にし、ランタンを含む層とシリコン酸化膜層との界面に電気双極子を形成することで、ゲートリーク電流が低くなり、低消費電力の半導体装置となる。 As described above, the silicon oxide film layers (silicon oxide films 84a and 84e) are formed on the gate insulating film via the lanthanum layers (lanthanum oxide films 84b and 84d) above and below the high dielectric constant film (hafnium silicate film 84c). With such a configuration, an electric dipole is formed at the interface between the lanthanum-containing layer and the silicon oxide film layer, whereby the gate leakage current is reduced and a semiconductor device with low power consumption is obtained.

次にこのような半導体装置の製造方法について工程断面図を用いて説明する。 Next, a method for manufacturing such a semiconductor device will be described with reference to process cross-sectional views.

図１０に示すように、素子分離領域の形成及び閾値電圧調整用のチャネル不純物イオン注入（共に図示せず）を行ったシリコン基板１０１の素子形成領域表面を希釈フッ酸洗浄により露出する。そして、シリコン基板１０１上に熱酸化により膜厚０．６ｎｍのシリコン酸化膜１０２を形成した後に、シリコン酸化膜１０２上にＰＶＤ法により膜厚０．２ｎｍの酸化ランタン膜１０３を堆積する。 As shown in FIG. 10, the surface of the element formation region of the silicon substrate 101 where the element isolation region is formed and the channel impurity ion implantation for adjusting the threshold voltage (both not shown) is exposed by dilute hydrofluoric acid cleaning. Then, after a silicon oxide film 102 having a thickness of 0.6 nm is formed on the silicon substrate 101 by thermal oxidation, a lanthanum oxide film 103 having a thickness of 0.2 nm is deposited on the silicon oxide film 102 by the PVD method.

図１１に示すように、酸化ランタン膜１０３上にＭＯＣＶＤ法により膜厚２ｎｍのハフニウムシリケイト膜を堆積する。続いてＡｒ／Ｎ_２ガスを用いたプラズマに曝してハフニウムシリケイト膜の上面側から窒素を導入し、１０００℃、酸素分圧５ｍＴｏｒｒの雰囲気で１０秒間の熱処理を行い、導入した窒素を安定化し、窒化ハフニウムシリケイト膜１１１を形成する。 As shown in FIG. 11, a 2 nm-thick hafnium silicate film is deposited on the lanthanum oxide film 103 by MOCVD. Subsequently, nitrogen is introduced from the upper surface side of the hafnium silicate film by exposure to a plasma using Ar / N ₂ gas, heat treatment is performed for 10 seconds in an atmosphere of 1000 ° C. and oxygen partial pressure of 5 mTorr, and the introduced nitrogen is stabilized. A hafnium nitride silicate film 111 is formed.

図１２に示すように、窒化ハフニウムシリケイト膜１１１上にＰＶＤ法により膜厚０．２ｎｍの酸化ランタン膜１２１を堆積し、その後、酸化ランタン膜１２１上にＡＬＤ法により膜厚０．２ｎｍのシリコン酸化膜１２２を堆積する。 As shown in FIG. 12, a lanthanum oxide film 121 having a thickness of 0.2 nm is deposited on the hafnium nitride silicate film 111 by a PVD method, and then a silicon oxide having a thickness of 0.2 nm is deposited on the lanthanum oxide film 121 by an ALD method. A film 122 is deposited.

図１３に示すように、シリコン酸化膜１２２上へのＰＶＤ法による膜厚５ｎｍの炭化タンタル膜１３１の堆積、炭化タンタル膜１３１上へのＰＶＤ法による膜厚１０ｎｍの窒化チタン膜１３２の堆積、窒化チタン膜１３２上へのＬＰＣＶＤ法による膜厚１００ｎｍのポリシリコン膜１３３の堆積を行う。 As shown in FIG. 13, a tantalum carbide film 131 having a thickness of 5 nm is deposited on the silicon oxide film 122 by a PVD method, and a titanium nitride film 132 having a thickness of 10 nm is deposited on the tantalum carbide film 131 by a PVD method. A 100 nm-thickness polysilicon film 133 is deposited on the titanium film 132 by LPCVD.

その後、通常の半導体プロセスを用いて、ゲート電極のパターニング、ゲート電極・ソース・ドレイン領域への不純物（例えばリン、ヒ素）導入、ゲート側壁膜の形成を行い、図８に示すようなＭＯＳ型トランジスタ構造が得られる。さらに、多層配線工程を経て半導体集積回路が形成される（図示せず）。 After that, patterning of the gate electrode, introduction of impurities (for example, phosphorus, arsenic) into the gate electrode / source / drain regions, formation of a gate sidewall film are performed using a normal semiconductor process, and a MOS transistor as shown in FIG. A structure is obtained. Furthermore, a semiconductor integrated circuit is formed through a multilayer wiring process (not shown).

このようにして、ゲート絶縁膜を高誘電率膜（窒化ハフニウムシリケイト膜１１１）上下にランタンを含む層（酸化ランタン膜１０３、１２１）を介してシリコン酸化膜層（シリコン酸化膜１０２、１２２）を形成する構成にし、ランタンを含む層とシリコン酸化膜層との界面に電気双極子を形成することで、ゲートリーク電流が低く、低消費電力の半導体装置を製造することができる。 In this manner, the silicon oxide film layer (silicon oxide film 102, 122) is formed on the gate insulating film via the layer (lanthanum oxide film 103, 121) containing lanthanum above and below the high dielectric constant film (hafnium silicate film 111). By forming an electric dipole at the interface between the lanthanum-containing layer and the silicon oxide film layer, a semiconductor device with low gate leakage current and low power consumption can be manufactured.

本実施形態では、ゲート絶縁膜８４はシリコン酸化膜８４ａ、酸化ランタン膜８４ｂ、窒化ハフニウムシリケイト膜８４ｃ、酸化ランタン膜８４ｄ、及びシリコン酸化膜８４ｅの積層構造であったが、図１４に示すようなシリコン酸化膜８４ｆ、ＨｆＬａＯｘ膜８４ｇ、及びシリコン酸化膜８４ｈの積層構造にしても良い。このような構造としても、ランタンを含む層（ＨｆＬａＯｘ膜８４ｇ）とシリコン酸化膜層（シリコン酸化膜８４ｆ、８４ｈ）との界面に電気双極子が形成され、ゲート絶縁膜８４の電子に対する障壁が実効的に高くなり、ゲートリーク電流が低減された低消費電力の半導体装置となる。 In this embodiment, the gate insulating film 84 has a stacked structure of a silicon oxide film 84a, a lanthanum oxide film 84b, a hafnium nitride silicate film 84c, a lanthanum oxide film 84d, and a silicon oxide film 84e. A laminated structure of the silicon oxide film 84f, the HfLaOx film 84g, and the silicon oxide film 84h may be used. Even in such a structure, an electric dipole is formed at the interface between the layer containing lanthanum (HfLaOx film 84g) and the silicon oxide film layer (silicon oxide films 84f and 84h), and the barrier against the electrons of the gate insulating film 84 is effective. Therefore, a low power consumption semiconductor device with reduced gate leakage current is obtained.

但し、ランタンは水分子と吸着し易いという特徴がある。図１４に示すシリコン酸化膜８４ｆ、ＨｆＬａＯｘ膜８４ｇ、及びシリコン酸化膜８４ｈの積層構造はゲート絶縁膜の広範囲にランタンが存在することになるため、ランタンを含む層が局所的に存在する図８に示すようなシリコン酸化膜８４ａ、酸化ランタン膜８４ｂ、窒化ハフニウムシリケイト膜８４ｃ、酸化ランタン膜８４ｄ、及びシリコン酸化膜８４ｅの積層構造の方がゲート絶縁膜の信頼性が高いものとなり得る。 However, lanthanum is characterized by being easily adsorbed with water molecules. Since the laminated structure of the silicon oxide film 84f, the HfLaOx film 84g, and the silicon oxide film 84h shown in FIG. 14 has lanthanum in a wide range of the gate insulating film, the layer containing lanthanum exists locally in FIG. The stacked structure of the silicon oxide film 84a, the lanthanum oxide film 84b, the hafnium nitride silicate film 84c, the lanthanum oxide film 84d, and the silicon oxide film 84e as shown in FIG.

また、図１５（ａ）、（ｂ）に示すように、不揮発性半導体記憶装置の蓄積層−電極間絶縁膜絶縁膜１５０６、１５０８に本実施形態におけるゲート絶縁膜８４（８４ａ〜ｅ、８４ｆ〜ｈ）と同様の構成を適用するようにしても良い。 Further, as shown in FIGS. 15A and 15B, the storage layer-interelectrode insulating film insulating films 1506 and 1508 of the nonvolatile semiconductor memory device include the gate insulating film 84 (84a to 84e, 84f to 84f in this embodiment). The same configuration as in h) may be applied.

不揮発性半導体記憶装置は、半導体基板１５０１、半導体基板１５０１表面部の不純物拡散層領域１５０２に挟まれたチャネル領域１５０３上に順に積層されたトンネル絶縁膜１５０４、電荷蓄積層１５０５、蓄積層−電極間絶縁膜１５０６（１５０８）、制御ゲート電極１５０７を有する。 A nonvolatile semiconductor memory device includes a semiconductor substrate 1501, a tunnel insulating film 1504, a charge storage layer 1505, and a storage layer-electrode layer stacked in order on a channel region 1503 sandwiched between impurity diffusion layer regions 1502 on the surface of the semiconductor substrate 1501. An insulating film 1506 (1508) and a control gate electrode 1507 are provided.

ランタンを含む層８４ｂ、８４ｄ（８４ｇ）とシリコン酸化膜層８４ａ、８４ｅ（８４ｆ、８４ｈ）との界面に電気双極子が形成され、蓄積層−電極間絶縁膜１５０６、１５０８の電子に対する障壁が実効的に高くなり、リーク電流が低減されるため、電荷保持能力が高く、低消費電力の不揮発性半導体記憶装置とすることができる。 Electric dipoles are formed at the interfaces between the lanthanum-containing layers 84b and 84d (84g) and the silicon oxide film layers 84a and 84e (84f and 84h), and the barriers against the electrons in the storage layer-electrode insulating films 1506 and 1508 are effective. Therefore, the leakage current is reduced, so that a nonvolatile semiconductor memory device with high charge retention capability and low power consumption can be obtained.

ランタンは水分子と吸着し易いという特徴があるため、図１５（ｂ）に示すようにランタンが蓄積層−電極間絶縁膜中に広く存在するより、図１５（ａ）に示すように、シリコン酸化膜８４ａ、８４ｅとの界面部に局所的に存在する方が、信頼性の高い蓄積層−電極間絶縁膜となる。 Since lanthanum is easy to adsorb with water molecules, lanthanum is widely present in the storage layer-electrode insulating film as shown in FIG. 15B, so that as shown in FIG. A region that is locally present at the interface with the oxide films 84a and 84e becomes a highly reliable storage layer-electrode insulating film.

上述した実施の形態はいずれも一例であって限定的なものではないと考えられるべきである。例えば、上記実施形態ではシリコン基板を用いていたが、ＳＯＩ、ＳｉＧｅ、歪みＳｉ等を用いても同様の効果を得ることができる。 Each of the above-described embodiments is an example and should be considered as not limiting. For example, the silicon substrate is used in the above embodiment, but the same effect can be obtained even if SOI, SiGe, strained Si, or the like is used.

また、上記実施形態では、ＭＯＣＶＤ法で堆積したハフニウムシリケイト膜を用いているが、ＡＬＤ法等で形成した酸化ハフニウム膜、ハフニウムアルミネイト膜等を用いても良い。 In the above embodiment, the hafnium silicate film deposited by the MOCVD method is used, but a hafnium oxide film, a hafnium aluminate film, or the like formed by the ALD method or the like may be used.

また、上記実施形態では高誘電率膜としてハフニウムを含む膜（窒化ハフニウムシリケイト膜）を用いていたが、ハフニウムでなくジルコニウムを含む膜を用いるようにしても良い。 In the above embodiment, a film containing hafnium (hafnium silicate film) is used as the high dielectric constant film, but a film containing zirconium instead of hafnium may be used.

また、上記第１の実施形態ではＰＭＯＳトランジスタのゲート電極にタングステンを含んでいたが、炭化タンタル、窒化チタン等でもよい。また、上記第２の実施形態におけるＮＭＯＳトランジスタのゲート電極は炭化タンタルを含んでいたが、タングステン、窒化チタン等でもよい。 In the first embodiment, the gate electrode of the PMOS transistor includes tungsten. However, tantalum carbide, titanium nitride, or the like may be used. Further, although the gate electrode of the NMOS transistor in the second embodiment includes tantalum carbide, it may be tungsten, titanium nitride, or the like.

また、上記実施形態では金属層をゲート電極下部に用い、その上部にポリシリコンを用いるポリシリコン／メタル積層電極構造としていたが、ポリシリコン膜又はポリシリコン・ゲルマニウム膜によるゲート電極としても良い。 In the above embodiment, a polysilicon / metal laminated electrode structure is used in which a metal layer is used for the lower part of the gate electrode and polysilicon is used for the upper part. However, a gate electrode made of a polysilicon film or a polysilicon / germanium film may be used.

また、上記実施形態では電気双極子を形成するための元素としてランタンを用いているが、スカンジウム、イットリウム、セリウム、プラセオジウム等の希土類元素や、マグネシウム、カルシウム、ストロンチウム、バリウム等の第２族元素を用いても同様の効果が得られる。 Further, in the above embodiment, lanthanum is used as an element for forming an electric dipole. Even if used, the same effect can be obtained.

本発明の技術的範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。 The technical scope of the present invention is defined by the terms of the claims, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.

本発明の第１の実施形態による半導体装置の概略構成図である。1 is a schematic configuration diagram of a semiconductor device according to a first embodiment of the present invention. 同第１の実施形態による半導体装置のエネルギーバンド図である。It is an energy band figure of the semiconductor device by the 1st embodiment. 同第１の実施形態による半導体装置の製造方法を示す工程断面図である。It is process sectional drawing which shows the manufacturing method of the semiconductor device by the 1st Embodiment. 同第１の実施形態による半導体装置の製造方法を示す工程断面図である。It is process sectional drawing which shows the manufacturing method of the semiconductor device by the 1st Embodiment. 同第１の実施形態による半導体装置の製造方法を示す工程断面図である。It is process sectional drawing which shows the manufacturing method of the semiconductor device by the 1st Embodiment. 同第１の実施形態による半導体装置の製造方法を示す工程断面図である。It is process sectional drawing which shows the manufacturing method of the semiconductor device by the 1st Embodiment. 第１の変形例による半導体装置の概略構成図である。It is a schematic block diagram of the semiconductor device by the 1st modification. 本発明の第２の実施形態による半導体装置の概略構成図である。It is a schematic block diagram of the semiconductor device by the 2nd Embodiment of this invention. 同第２の実施形態による半導体装置のエネルギーバンド図である。It is an energy band figure of the semiconductor device by the 2nd embodiment. 同第２の実施形態による半導体装置の製造方法を示す工程断面図である。It is process sectional drawing which shows the manufacturing method of the semiconductor device by the 2nd Embodiment. 同第２の実施形態による半導体装置の製造方法を示す工程断面図である。It is process sectional drawing which shows the manufacturing method of the semiconductor device by the 2nd Embodiment. 同第２の実施形態による半導体装置の製造方法を示す工程断面図である。It is process sectional drawing which shows the manufacturing method of the semiconductor device by the 2nd Embodiment. 同第２の実施形態による半導体装置の製造方法を示す工程断面図である。It is process sectional drawing which shows the manufacturing method of the semiconductor device by the 2nd Embodiment. 第２の変形例による半導体装置の概略構成図である。It is a schematic block diagram of the semiconductor device by the 2nd modification. 同第２の実施形態によるゲート絶縁膜構造を蓄積層−電極間絶縁膜に適用した不揮発性半導体記憶装置の概略構成図である。It is a schematic block diagram of the non-volatile semiconductor memory device which applied the gate insulating-film structure by the 2nd Embodiment to the storage layer-interelectrode insulating film.

Explanation of symbols

１半導体基板
２チャネル領域
３不純物拡散層
４ゲート絶縁膜
４ａ窒化ハフニウムシリケイト膜
４ｂ酸化ランタン膜
４ｃシリコン酸化膜
５ゲート電極
６ゲート側壁膜 DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 2 Channel region 3 Impurity diffusion layer 4 Gate insulating film 4a Hafnium nitride silicate film 4b Lanthanum oxide film 4c Silicon oxide film 5 Gate electrode 6 Gate sidewall film

Claims

A semiconductor substrate;
A P-type impurity diffusion layer formed so as to sandwich a channel region in a surface portion of the semiconductor substrate;
An insulating film formed on the channel region and containing hafnium or zirconium and a rare earth element or a Group 2 element; and a gate insulating film having a silicon oxide film formed on the insulating film;
A gate electrode formed on the gate insulating film;
A P-channel MOS transistor.

A semiconductor substrate;
A P-type impurity diffusion layer formed so as to sandwich a channel region in a surface portion of the semiconductor substrate;
A first insulating film formed on the channel region and containing hafnium or zirconium, a second insulating film formed on the first insulating film and containing a rare earth element or a group 2 element, and the second insulating film A gate insulating film having a silicon oxide film formed thereon;
A gate electrode formed on the gate insulating film;
A P-channel MOS transistor.

A semiconductor substrate;
An N-type impurity diffusion layer formed so as to sandwich a channel region in a surface portion of the semiconductor substrate;
A first silicon oxide film formed on the channel region; an insulating film formed on the first silicon oxide film containing hafnium or zirconium and a rare earth element or a group 2 element; and formed on the insulating film. A gate insulating film having a second silicon oxide film formed;
A gate electrode formed on the gate insulating film;
An N-channel MOS transistor.

A semiconductor substrate;
An N-type impurity diffusion layer formed so as to sandwich a channel region in a surface portion of the semiconductor substrate;
A first silicon oxide film formed on the channel region; a first insulating film formed on the first silicon oxide film containing a rare earth element or a group 2 element; and formed on the first insulating film. A second insulating film containing hafnium or zirconium, a third insulating film formed on the second insulating film and containing a rare earth element or a group 2 element, and a second insulating film formed on the third insulating film. A gate insulating film having two silicon oxide films;
A gate electrode formed on the gate insulating film;
An N-channel MOS transistor.

An impurity diffusion layer formed on the surface of the semiconductor substrate;
A tunnel insulating film formed on the semiconductor substrate;
A charge storage layer formed on the tunnel insulating film;
A first silicon oxide film formed on the charge storage layer; an insulating film formed on the first silicon oxide film containing hafnium or zirconium and a rare earth element or a group 2 element; and on the insulating film A storage layer-electrode insulating film having a formed second silicon oxide film;
A control gate electrode formed on the storage layer-electrode insulating film;
A non-volatile semiconductor memory device.