KR20150061169A - Solar cell and method for manufacturing the same - Google Patents

Solar cell and method for manufacturing the same Download PDF

Info

Publication number
KR20150061169A
KR20150061169A KR1020130144804A KR20130144804A KR20150061169A KR 20150061169 A KR20150061169 A KR 20150061169A KR 1020130144804 A KR1020130144804 A KR 1020130144804A KR 20130144804 A KR20130144804 A KR 20130144804A KR 20150061169 A KR20150061169 A KR 20150061169A
Authority
KR
South Korea
Prior art keywords
electrode
tunneling layer
region
semiconductor substrate
opening
Prior art date
Application number
KR1020130144804A
Other languages
Korean (ko)
Other versions
KR102132741B1 (en
Inventor
최형욱
고지수
도영구
Original Assignee
엘지전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지전자 주식회사 filed Critical 엘지전자 주식회사
Priority to KR1020130144804A priority Critical patent/KR102132741B1/en
Publication of KR20150061169A publication Critical patent/KR20150061169A/en
Application granted granted Critical
Publication of KR102132741B1 publication Critical patent/KR102132741B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/02—Details
    • H01L31/0224—Electrodes
    • H01L31/022408—Electrodes for devices characterised by at least one potential jump barrier or surface barrier
    • H01L31/022425—Electrodes for devices characterised by at least one potential jump barrier or surface barrier for solar cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/02—Details
    • H01L31/0216—Coatings
    • H01L31/02161—Coatings for devices characterised by at least one potential jump barrier or surface barrier
    • H01L31/02167—Coatings for devices characterised by at least one potential jump barrier or surface barrier for solar cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/04—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices
    • H01L31/06—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices characterised by potential barriers
    • H01L31/068—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices characterised by potential barriers the potential barriers being only of the PN homojunction type, e.g. bulk silicon PN homojunction solar cells or thin film polycrystalline silicon PN homojunction solar cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/18—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
    • H01L31/1804—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof comprising only elements of Group IV of the Periodic Table
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Sustainable Development (AREA)
  • Sustainable Energy (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Photovoltaic Devices (AREA)

Abstract

A solar cell according to an embodiment of the present invention comprises a semiconductor substrate including a base area; an emitter area having conductive type opposite to the base area; a first electrode electrically connected to the emitter area; and a second electrode electrically connected to the base area, wherein the second electrode are connected to the base area on both sides of a tunneling layer.

Description

태양 전지 및 이의 제조 방법{SOLAR CELL AND METHOD FOR MANUFACTURING THE SAME}SOLAR CELL AND METHOD FOR MANUFACTURING THE SAME

본 발명은 태양 전지 및 이의 제조 방법에 관한 것으로서, 좀더 상세하게는, 구조를 개선한 태양 전지 및 이의 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a solar cell and a manufacturing method thereof, and more particularly, to a solar cell having improved structure and a manufacturing method thereof.

최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다. With the recent depletion of existing energy sources such as oil and coal, interest in alternative energy to replace them is increasing. Among them, solar cells are attracting attention as a next-generation battery that converts solar energy into electric energy.

이러한 태양 전지에서는 다양한 층 및 전극을 설계에 따라 형성하는 것에 의하여 제조될 수 있다. 그런데 이러한 다양한 층 및 전극의 설계에 따라 태양 전지 효율이 결정될 수 있다. 태양 전지의 상용화를 위해서는 낮은 효율을 극복하여야 하는바, 다양한 층 및 전극이 태양 전지의 효율을 최대화할 수 있도록 설계되는 것이 요구된다.In such solar cells, various layers and electrodes can be fabricated by design. However, solar cell efficiency can be determined by the design of these various layers and electrodes. In order to commercialize solar cells, it is required to overcome low efficiency, and various layers and electrodes are required to be designed so as to maximize the efficiency of the solar cell.

본 발명은 높은 효율을 가지는 태양 전지 및 이의 제조 방법을 제공하고자 한다. The present invention provides a solar cell having high efficiency and a method of manufacturing the same.

본 발명의 실시예에 따른 태양 전지는, 베이스 영역을 포함하는 반도체 기판; 상기 베이스 영역과 반대되는 도전형을 가지는 에미터 영역; 상기 에미터 영역에 전기적으로 연결되는 제1 전극; 및 상기 베이스 영역에 전기적으로 연결되는 제2 전극을 포함하고, 상기 제2 전극은 터널링층을 사이에 두고 상기 베이스 영역에 연결된다. A solar cell according to an embodiment of the present invention includes: a semiconductor substrate including a base region; An emitter region having a conductivity type opposite to the base region; A first electrode electrically connected to the emitter region; And a second electrode electrically connected to the base region, wherein the second electrode is connected to the base region with a tunneling layer interposed therebetween.

상기 터널링층의 두께가 0.5nm 내지 3nm일 수 있다. The thickness of the tunneling layer may be between 0.5 nm and 3 nm.

상기 터널링층의 두께가 1nm 내지 2nm일 수 있다. The thickness of the tunneling layer may be between 1 nm and 2 nm.

상기 터널링층이 산화물, 질화물 또는 진성 반도체층으로 구성될 수 있다. The tunneling layer may be formed of an oxide, a nitride, or an intrinsic semiconductor layer.

상기 터널링층이 알루미늄 산화물을 포함할 수 있다. The tunneling layer may comprise aluminum oxide.

상기 에미터 영역이 상기 반도체 기판의 전면에 형성되고, 상기 반도체 기판의 후면에 형성되는 후면 전계 영역을 더 포함하고, 상기 제2 전극은 상기 터널링층을 사이에 두고 상기 후면 전계 영역 위에 위치할 수 있다. Wherein the emitter region is formed on a front surface of the semiconductor substrate and further includes a rear surface electric field region formed on a rear surface of the semiconductor substrate and the second electrode is located on the rear electric field region with the tunneling layer therebetween have.

상기 제2 전극이 상기 반도체 기판의 후면 쪽에 위치하고, 상기 반도체 기판의 후면 위에 형성되며 개구부를 포함하는 패시베이션막을 포함할 수 있다. 상기 터널링층이 적어도 상기 개구부 내부에 형성되고, 상기 제2 전극이 적어도 상기 개구부 내에서 상기 터널링층 위에 형성될 수 있다. The second electrode may be located on a rear surface side of the semiconductor substrate, and may include a passivation film formed on a rear surface of the semiconductor substrate and including an opening. The tunneling layer may be formed at least inside the opening, and the second electrode may be formed on the tunneling layer at least in the opening.

상기 터널링층이 상기 개구부의 내부 및 상기 패시베이션막 위에 전체적으로 형성될 수 있다. The tunneling layer may be formed entirely within the opening and over the passivation film.

상기 터널링층의 두께가 상기 패시베이션막의 두께보다 작을 수 있다. The thickness of the tunneling layer may be less than the thickness of the passivation film.

상기 패시베이션막 위에 형성되는 캡핑막을 더 포함할 수 있다. And a capping layer formed on the passivation layer.

상기 터널링층이 상기 개구부의 내부 및 상기 캡핑막 위에 형성될 수 있다. The tunneling layer may be formed on the capping layer and inside the opening.

상기 터널링층의 두께가 상기 캡핑막의 두께보다 작을 수 있다. The thickness of the tunneling layer may be less than the thickness of the capping layer.

상기 제2 전극은, 복수의 핑거 전극과, 상기 복수의 핑거 전극을 연결하는 버스바 전극을 포함하는 제1 전극부를 포함할 수 있다. The second electrode may include a first electrode portion including a plurality of finger electrodes and a bus bar electrode connecting the plurality of finger electrodes.

상기 개구부가, 상기 복수의 핑거 전극과 대응하게 형성된 제1 개구 부분과, 상기 버스바 전극과 대응하게 형성된 제2 개구 부분을 포함할 수 있다. 상기 터널링층이 적어도 상기 제1 개구 부분 및 상기 제2 개구 부분 내부에 형성될 수 있다. The opening may include a first opening portion formed corresponding to the plurality of finger electrodes and a second opening portion formed corresponding to the bus bar electrode. The tunneling layer may be formed at least within the first opening portion and the second opening portion.

상기 제2 전극은, 상기 제1 전극부와 연결되면서 상기 패시베이션막 위에 전체적으로 형성되는 제2 전극부를 포함할 수 있다. The second electrode may include a second electrode part connected to the first electrode part and formed entirely on the passivation film.

상기 터널링층이 상기 반도체 기판 및 상기 제2 전극에 직접 접촉하여 형성될 수 있다. And the tunneling layer may be formed in direct contact with the semiconductor substrate and the second electrode.

상기 제1 전극이 또 다른 터널링층을 사이에 두고 상기 에미터 영역 위에 위치할 수 있다. The first electrode may be positioned over the emitter region with another tunneling layer interposed therebetween.

본 발명의 다른 실시예에 따른 태양 전지는, 베이스 영역을 포함하는 반도체 기판; 상기 베이스 영역과 반대되는 도전형을 가지는 에미터 영역 및 상기 베이스 영역과 동일한 도전형을 가지는 후면 전계 영역을 포함하는 도전형 영역; 상기 에미터 영역에 전기적으로 연결되는 제1 전극; 및 상기 후면 전계 영역에 전기적으로 연결되는 제2 전극을 포함하고, 상기 제1 전극 및 상기 제2 전극 중 적어도 하나는, 터널링층을 사이에 두고 상기 도전형 영역에 연결된다. A solar cell according to another embodiment of the present invention includes: a semiconductor substrate including a base region; A conductive type region including an emitter region having a conductivity type opposite to the base region and a rear electric field region having the same conductivity type as the base region; A first electrode electrically connected to the emitter region; And a second electrode electrically connected to the rear electric field region, wherein at least one of the first electrode and the second electrode is connected to the conductive type region via a tunneling layer.

본 발명의 실시예에 따른 태양 전지의 제조 방법은, 베이스 영역을 포함하는 반도체 기판을 준비하는 단계; 상기 반도체 기판에 베이스 영역과 반대되는 도전형을 가지는 에미터 영역을 형성하는 단계; 상기 에미터 영역이 위치하지 않은 상기 베이스 영역의 부분 위에 터널링층을 형성하는 단계; 상기 에미터 영역 위에 상기 에미터 영역에 전기적으로 연결되는 제1 전극을 형성하는 단계; 및 상기 터널링층 위에 상기 베이스 영역에 전기적으로 연결되는 제2 전극을 형성하는 단계를 포함한다. A method of manufacturing a solar cell according to an embodiment of the present invention includes: preparing a semiconductor substrate including a base region; Forming an emitter region having a conductivity type opposite to the base region on the semiconductor substrate; Forming a tunneling layer over a portion of the base region where the emitter region is not located; Forming a first electrode over the emitter region, the first electrode being electrically connected to the emitter region; And forming a second electrode electrically connected to the base region over the tunneling layer.

상기 에미터 영역을 형성하는 단계와 상기 터널링층을 형성하는 단계 사이에, 상기 에미터 영역이 위치하지 않은 상기 베이스 영역의 부분 위에 패시베이션막을 형성하는 단계; 및 상기 패시베이션막을 에칭 페이스트에 의하여 부분적으로 제거하여 개구부를 형성하는 단계를 더 포함할 수 있다. 상기 터널링층을 형성하는 단계에서는 적어도 상기 개구부의 내부 영역에 상기 터널링층을 형성할 수 있다. 상기 제1 전극을 형성하는 단계 또는 상기 제2 전극을 형성하는 단계에서는, 도금 또는 증착을 사용할 수 있다. Forming a passivation film over the portion of the base region where the emitter region is not located between forming the emitter region and forming the tunneling layer; And forming an opening by partially removing the passivation film by an etching paste. In the step of forming the tunneling layer, the tunneling layer may be formed in at least an inner region of the opening. In the step of forming the first electrode or the step of forming the second electrode, plating or vapor deposition may be used.

본 실시예에 따른 태양 전지에서는, 반도체 기판의 후면에 위치하는 전극이 터널링층에 의하여 패시베이션된 상태로 베이스 영역 또는 후면 전계 영역에 전기적으로 연결된다. 이에 따라 후면 패시베이션 특성 저하를 방지할 수 있으며, 이에 의하여 장파장에서의 태양 전지의 효율을 향상하여 태양 전지의 효율을 향상할 수 있다. In the solar cell according to the present embodiment, the electrodes located on the rear surface of the semiconductor substrate are electrically connected to the base region or the rear surface electric field region in the passivation state by the tunneling layer. As a result, it is possible to prevent the degradation of the passivation characteristics of the back surface, thereby improving the efficiency of the solar cell in a long wavelength and improving the efficiency of the solar cell.

도 1은 본 발명의 실시예에 따른 태양 전지의 단면도이다.
도 2는 본 발명의 실시예에 따른 태양 전지의 평면도이다.
도 3은 본 발명의 변형예에 따른 태양 전지의 단면도이다.
도 4a 내지 도 4g는 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 5는 본 발명의 다른 실시예에 따른 태양 전지의 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 태양 전지의 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 태양 전지의 단면도이다. 1 is a cross-sectional view of a solar cell according to an embodiment of the present invention.
2 is a plan view of a solar cell according to an embodiment of the present invention.
3 is a cross-sectional view of a solar cell according to a modification of the present invention.
4A to 4G are cross-sectional views illustrating a method of manufacturing a solar cell according to an embodiment of the present invention.
5 is a cross-sectional view of a solar cell according to another embodiment of the present invention.
6 is a cross-sectional view of a solar cell according to another embodiment of the present invention.
7 is a cross-sectional view of a solar cell according to another embodiment of the present invention.

이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, it is needless to say that the present invention is not limited to these embodiments and can be modified into various forms.

도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다. In the drawings, the same reference numerals are used for the same or similar parts throughout the specification. In the drawings, the thickness, the width, and the like are enlarged or reduced in order to make the description more clear, and the thickness, width, etc. of the present invention are not limited to those shown in the drawings.

그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다. Wherever certain parts of the specification are referred to as "comprising ", the description does not exclude other parts and may include other parts, unless specifically stated otherwise. Also, when a portion of a layer, film, region, plate, or the like is referred to as being "on" another portion, it also includes the case where another portion is located in the middle as well as the other portion. When a portion of a layer, film, region, plate, or the like is referred to as being "directly on" another portion, it means that no other portion is located in the middle.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지 및 이의 제조 방법을 상세하게 설명한다. Hereinafter, a solar cell and a method of manufacturing the same according to embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 실시예에 따른 태양 전지의 단면도이다. 1 is a cross-sectional view of a solar cell according to an embodiment of the present invention.

도 1을 참조하면, 본 실시예에 따른 태양 전지(100)는, 베이스 영역(10)을 포함하는 반도체 기판(110)과, 도전형 영역(20, 30)과, 베이스 영역(10) 및/또는 도전형 영역(20, 30)에 각기 연결되는 전극(42, 44)을 포함한다. 이하에서는 제1 도전형 영역을 에미터 영역(20)으로 칭하고, 제2 도전형 영역을 후면 전계 영역(30)으로 칭하나, 이는 단순히 구별을 위하여 사용한 것에 불과하고 본 발명이 이에 한정되는 것은 아니다. 그리고 제1 전극(42)은 에미터 영역(20)에 전기적으로 연결되고, 제2 전극(44)은 베이스 영역(10) 또는 후면 전계 영역(30)에 전기적으로 연결된다. 이때, 제2 전극(44)은 터널링층(36)을 사이에 두고 베이스 영역(10) 또는 후면 전계 영역(30)에 연결된다. 또한, 패시베이션막(22, 32), 반사 방지막(24), 캡핑막(34) 등이 더 형성될 수 있다. 이를 좀더 상세하게 설명한다. 1, a solar cell 100 according to the present embodiment includes a semiconductor substrate 110 including a base region 10, conductive regions 20 and 30, a base region 10 and / Or electrodes 42, 44 connected to the conductive regions 20, 30, respectively. Hereinafter, the first conductive type region is referred to as an emitter region 20 and the second conductive type region is referred to as a rear electric field region 30, but this is merely used for the purpose of distinction, and the present invention is not limited thereto . The first electrode 42 is electrically connected to the emitter region 20 and the second electrode 44 is electrically connected to the base region 10 or the rear electric field region 30. At this time, the second electrode 44 is connected to the base region 10 or the rear electric field region 30 with the tunneling layer 36 interposed therebetween. Further, passivation films 22 and 32, an antireflection film 24, a capping film 34, and the like may be further formed. This will be explained in more detail.

반도체 기판(110)은, 도전형 영역(20, 30)이 형성되는 영역과 도전형 영역(20, 30)이 형성되지 않는 부분인 베이스 영역(10)을 포함한다. 베이스 영역(10)은, 일례로 제1 도전형 불순물을 포함하는 실리콘(일 예로, 실리콘 웨이퍼)을 포함할 수 있다. 실리콘으로는 단결정 실리콘 또는 다결정 실리콘이 사용될 수 있으며, 제1 도전형 불순물은 p형 또는 n형일 수 있다. The semiconductor substrate 110 includes a region in which the conductive regions 20 and 30 are formed and a base region 10 in which the conductive regions 20 and 30 are not formed. The base region 10 may comprise, for example, silicon (e.g., a silicon wafer) containing a first conductivity type impurity. As the silicon, single crystal silicon or polycrystalline silicon can be used, and the first conductivity type impurity can be p-type or n-type.

베이스 영역(10)이 p형을 가지는 경우에는 베이스 영역(10)이 3족 원소인 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등이 도핑된 단결정 또는 다결정 실리콘으로 이루어질 수 있다. 베이스 영역(10)이 n형을 가지는 경우에는 베이스 영역(10)이 5족 원소인 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등이 도핑된 단결정 또는 다결정 실리콘으로 이루어질 수 있다. 베이스 영역(10)은 상술한 물질 외의 다양한 물질을 사용할 수 있다. When the base region 10 has a p-type, the base region 10 is formed of monocrystalline or polycrystalline silicon doped with Group 3 elements such as boron (B), aluminum (Al), gallium (Ga) Lt; / RTI > When the base region 10 has an n-type, the base region 10 is formed of single crystal or polycrystalline silicon doped with a Group 5 element (P), arsenic (As), bismuth (Bi), antimony (Sb) Lt; / RTI > The base region 10 can use various materials other than the above-mentioned materials.

이때, 베이스 영역(10)은 제1 도전형 불순물로 n형의 불순물을 가질 수 있다. 그러면, 베이스 영역(10)과 pn 접합을 이루는 에미터 영역(20)이 p형을 가지게 된다. 이러한 pn 접합에 광이 조사되면 광전 효과에 의해 생성된 전자가 반도체 기판(110)의 제2 면(이하 "후면") 쪽으로 이동하여 제2 전극(44)에 의하여 수집되고, 정공이 반도체 기판(110)의 전면 쪽으로 이동하여 제1 전극(42)에 의하여 수집된다. 이에 의하여 전기 에너지가 발생한다. 그러면, 전자보다 이동 속도가 느린 정공이 반도체 기판(110)의 후면이 아닌 전면으로 이동하여 변환 효율이 향상될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 베이스 영역(10) 및 후면 전계 영역(30)이 p형을 가지고 에미터 영역(20)이 n형을 가지는 것도 가능하다. At this time, the base region 10 may have an n-type impurity as the first conductivity type impurity. Then, the emitter region 20 forming the pn junction with the base region 10 has a p-type. When the pn junction is irradiated with light, electrons generated by the photoelectric effect move toward the second surface (hereinafter referred to as "back surface") of the semiconductor substrate 110 and are collected by the second electrode 44, 110 and collected by the first electrode 42. [ Thereby, electric energy is generated. Then, holes having a slower moving speed than electrons may move to the front surface of the semiconductor substrate 110, rather than the rear surface thereof, thereby improving the conversion efficiency. However, the present invention is not limited thereto, and it is also possible that the base region 10 and the rear electric field region 30 have the p-type and the emitter region 20 has the n-type.

반도체 기판(110)의 전면 및/또는 후면은 텍스쳐링(texturing)되어 피라미드 등의 형태의 요철을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(110)의 전면 등에 요철이 형성되어 표면 거칠기가 증가되면, 반도체 기판(110)의 전면 등을 통하여 입사되는 광의 반사율을 낮출 수 있다. 따라서 베이스 영역(10)과 에미터 영역(20)의 계면에 형성된 pn 접합까지 도달하는 광량을 증가시킬 수 있어, 광 손실을 최소화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 반도체 기판(110)의 전면 및 후면에 텍스쳐링에 의한 요철이 형성되지 않는 것도 가능하다. The front surface and / or the rear surface of the semiconductor substrate 110 may be textured to have irregularities such as pyramids. If the surface roughness of the semiconductor substrate 110 is increased due to such irregularities formed on the front surface of the semiconductor substrate 110, the reflectance of light incident through the front surface of the semiconductor substrate 110 can be reduced. Therefore, the amount of light reaching the pn junction formed at the interface between the base region 10 and the emitter region 20 can be increased, and the light loss can be minimized. However, the present invention is not limited thereto, and it is also possible that the irregularities due to texturing are not formed on the front surface and the rear surface of the semiconductor substrate 110.

반도체 기판(110)의 전면 쪽에는 베이스 영역(10)과 반대되는 제2 도전형을 가지는 에미터 영역(20)이 형성될 수 있다. 에미터 영역(20)이 n형일 때에는 인, 비소, 비스무스, 안티몬 등이 도핑된 단결정 또는 다결정 실리콘으로 이루어질 수 있고, p형일 때에는 알루미늄(Al), 갈륨(Ga), 인듐(In) 등이 도핑된 단결정 또는 다결정 실리콘으로 이루어질 수 있다. An emitter region 20 having a second conductivity type opposite to the base region 10 may be formed on the front surface of the semiconductor substrate 110. When the emitter region 20 is n-type, it may be made of monocrystal or polycrystalline silicon doped with phosphorus, arsenic, bismuth, antimony or the like. When the emitter region 20 is p-type, aluminum (Al), gallium Single crystal or polycrystalline silicon.

도면에서는 에미터 영역(20)이 전체적으로 균일한 도핑 농도를 가지는 균일한 구조(homogeneous structure)를 가지는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 다른 실시예로, 에미터 영역(20)이 선택적 구조(selective structure)를 가질 수 있다. 선택적 구조에서는 에미터 영역(20) 중에서 제1 전극(42)과 인접한 부분에서 높은 도핑 농도 및 낮은 저항을 가지며, 그 외의 부분에서 낮은 도핑 농도 및 높은 저항을 가질 수 있다. 에미터 영역(20)의 구조로는 이 외에도 다양한 구조가 적용될 수 있다. The figure illustrates that the emitter region 20 has a homogeneous structure with a uniformly uniform doping concentration. However, the present invention is not limited thereto. Thus, in another embodiment, the emitter region 20 may have a selective structure. The selective structure may have a high doping concentration and a low resistance in a portion of the emitter region 20 adjacent to the first electrode 42, and a low doping concentration and a high resistance in other portions. As the structure of the emitter region 20, various other structures may be applied.

그리고 본 실시예에서는 반도체 기판(110)의 전면 쪽에 제2 도전형 불순물을 도핑하여 형성된 도핑 영역이 에미터 영역(20)을 구성한다. 그러나 본 발명이 이에 한정되는 것은 아니며, 에미터 영역(20)이 반도체 기판(110)의 전면 위에 별도의 층으로 구성되는 등 다양한 변형이 가능하다. In this embodiment, the doped region formed by doping the second conductivity type impurity on the front side of the semiconductor substrate 110 constitutes the emitter region 20. [ However, the present invention is not limited thereto, and various modifications are possible, for example, the emitter region 20 is formed as a separate layer on the front surface of the semiconductor substrate 110.

반도체 기판(110) 위에, 좀더 정확하게는 반도체 기판(110)에 형성된 에미터 영역(20) 위에 패시베이션막(22) 및 반사 방지막(24)이 차례로 형성되고, 제1 전극(42)이 패시베이션막(22) 및 반사 방지막(24)을 관통하여 에미터 영역(20)에 접촉하여 형성된다. The passivation film 22 and the antireflection film 24 are sequentially formed on the semiconductor substrate 110 and more precisely on the emitter region 20 formed on the semiconductor substrate 110. The first electrode 42 is formed on the passivation film 22 and the antireflection film 24 and in contact with the emitter region 20.

패시베이션막(22) 및 반사 방지막(24)은 제1 전극(42)에 대응하는 부분을 제외하고 실질적으로 반도체 기판(110)의 전면 전체에 형성될 수 있다. The passivation film 22 and the antireflection film 24 may be formed substantially entirely over the entire surface of the semiconductor substrate 110 except for the portion corresponding to the first electrode 42. [

패시베이션막(22)은 에미터 영역(20)에 접촉하여 형성되어 에미터 영역(20)의 표면 또는 벌크 내에 존재하는 결함을 부동화 시킨다. 이에 의하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압(Voc)을 증가시킬 수 있다. 반사 방지막(24)은 반도체 기판(110)의 전면으로 입사되는 광의 반사율을 감소시킨다. 이에 의하여 반도체 기판(110)의 전면을 통해 입사되는 광의 반사율이 낮추는 것에 의하여 베이스 영역(10)과 에미터 영역(20)의 계면에 형성된 pn 접합까지 도달되는 광량을 증가시킬 수 있다. 이에 따라 태양 전지(100)의 단락 전류(Isc)를 증가시킬 수 있다. 이와 같이 패시베이션막(22) 및 반사 방지막(24)에 의해 태양 전지(100)의 개방 전압과 단락 전류를 증가시켜 태양 전지(100)의 효율을 향상할 수 있다.The passivation film 22 is formed in contact with the emitter region 20 to passivate defects present in the surface or bulk of the emitter region 20. Accordingly, the open-circuit voltage (Voc) of the solar cell 100 can be increased by removing recombination sites of the minority carriers. The antireflection film 24 reduces the reflectance of light incident on the front surface of the semiconductor substrate 110. The amount of light reaching the pn junction formed at the interface between the base region 10 and the emitter region 20 can be increased by lowering the reflectance of the light incident through the front surface of the semiconductor substrate 110. [ Accordingly, the short circuit current Isc of the solar cell 100 can be increased. In this way, the efficiency of the solar cell 100 can be improved by increasing the open-circuit voltage and the short-circuit current of the solar cell 100 by the passivation film 22 and the antireflection film 24.

패시베이션막(22)은 다양한 물질로 형성될 수 있다. 일례로, 패시베이셔막(22)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 패시베이션막(22)은, 에미터 영역(20)이 n형을 가지는 경우에는 고정 양전하를 가지는 실리콘 산화막, 실리콘 질화막 등을 포함할 수 있으며, 에미터 영역(20)이 p형을 가지는 경우에는 고정 음전하를 가지는 알루미늄 산화막 등을 포함할 수 있다. The passivation film 22 may be formed of various materials. For example, the passivation film 22 may be a single film selected from the group consisting of a silicon nitride film, a silicon nitride film including hydrogen, a silicon oxide film, a silicon oxynitride film, an aluminum oxide film, MgF 2 , ZnS, TiO 2 and CeO 2 And may have a multi-layered film structure in which two or more films are combined. For example, when the emitter region 20 has an n-type, the passivation film 22 may include a silicon oxide film having a fixed positive charge, a silicon nitride film, or the like, and the emitter region 20 may have a p- An aluminum oxide film having a fixed negative charge, and the like.

방사 방지막(24)은 다양한 물질로 형성될 수 있다. 일례로, 반사 방지막(24)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 반사 방지막(24)은 실리콘 질화물을 포함할 수 있다. The anti-radiation film 24 may be formed of various materials. For example, the antireflection film 24 may be a single film selected from the group consisting of a silicon nitride film, a silicon nitride film including hydrogen, a silicon oxide film, a silicon oxynitride film, an aluminum oxide film, MgF 2 , ZnS, TiO 2, and CeO 2 , Layer structure having a combination of at least two layers. In one example, the antireflective film 24 may comprise silicon nitride.

그러나 본 발명이 이에 한정되는 것은 아니며 패시베이션막(22) 및 반사 방지막(24)이 다양한 물질을 포함할 수 있음은 물론이다. 그리고 패시베이션막(22) 및 반사 방지막(24) 중 어느 하나가 반사 방지 역할 및 패시베이션 역할을 함께 수행하여 다른 하나가 구비되지 않는 것도 가능하다. 또는, 패시베이션막(22) 및 반사 방지막(24) 이외의 다양한 막이 반도체 기판(110) 위에 형성될 수도 있다. 그 외에도 다양한 변형이 가능하다. However, the present invention is not limited thereto, and it goes without saying that the passivation film 22 and the anti-reflection film 24 may include various materials. It is also possible that any one of the passivation film 22 and the antireflection film 24 functions as an anti-reflection role and passivation, so that the other is not provided. Alternatively, various films other than the passivation film 22 and the antireflection film 24 may be formed on the semiconductor substrate 110. Other variations are possible.

제1 전극(42)은 패시베이션막(22) 및 반사 방지막(24)에 형성된 개구부(104)를 통하여(즉, 패시베이션막(22) 및 반사 방지막(24)을 관통하여) 에미터 영역(20)에 전기적으로 연결된다. 이러한 제1 전극(42)은 다양한 물질에 의하여 다양한 형상을 가지도록 형성될 수 있다. 제1 전극(42)의 형상에 대해서는 도 2를 참조하여 추후에 다시 설명한다. The first electrode 42 is formed in the emitter region 20 through the opening 104 formed in the passivation film 22 and the antireflection film 24 (i.e., passing through the passivation film 22 and the antireflection film 24) As shown in FIG. The first electrode 42 may be formed to have various shapes by various materials. The shape of the first electrode 42 will be described later with reference to Fig.

반도체 기판(110)의 후면 쪽에는 베이스 영역(10)과 동일한 제1 도전형을 가지되, 베이스 영역(10)보다 높은 도핑 농도로 제1 도전형 불순물을 포함하는 후면 전계 영역(30)이 형성된다. A back electric field region 30 having a first conductive type identical to that of the base region 10 and including a first conductive type impurity at a doping concentration higher than that of the base region 10 is formed on the rear surface side of the semiconductor substrate 110 do.

도면에서는 후면 전계 영역(30)이 전체적으로 균일한 도핑 농도를 가지는 균일한 구조(homogeneous structure)를 가지는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 다른 실시예로, 후면 전계 영역(30)이 선택적 구조(selective structure)를 가질 수 있다. 선택적 구조에서는 후면 전계 영역(30) 중에서 제2 전극(44)과 인접한 부분에서 높은 도핑 농도 및 낮은 저항을 가지며, 그 외의 부분에서 낮은 도핑 농도 및 높은 저항을 가질 수 있다. 또 다른 실시예로, 후면 전계 영역(30)이 국부적 구조(local structure)를 가질 수 있다. 국부적 구조에 대해서는 도 5에 다시 상세하게 설명한다. 후면 전계 영역(30)의 구조로는 이 외에도 다양한 구조가 적용될 수 있다. In the figure, the back electric field region 30 has a homogeneous structure having a uniform doping concentration as a whole. However, the present invention is not limited thereto. Thus, in another embodiment, the rear field regions 30 may have a selective structure. The selective structure may have a high doping concentration and a low resistance in a portion of the rear electric field area 30 adjacent to the second electrode 44, and a low doping concentration and a high resistance in other portions. In yet another embodiment, the back electric field region 30 may have a local structure. The local structure is described in detail again in Fig. Various other structures may be applied to the structure of the rear electric field area 30.

그리고 본 실시예에서는 반도체 기판(110)의 후면 쪽에 제1 도전형 불순물을 도핑하여 형성된 도핑 영역이 후면 전계 영역(30)을 구성한다. 그러나 본 발명이 이에 한정되는 것은 아니며, 후면 전계 영역(30)이 반도체 기판(110)의 후면 위에 별도의 층으로 구성되는 등 다양한 변형이 가능하다. In this embodiment, the doped region formed by doping the first conductive impurity on the back surface side of the semiconductor substrate 110 constitutes the rear electric field region 30. However, the present invention is not limited to this, and various modifications are possible, for example, the rear electric field area 30 is formed as a separate layer on the rear surface of the semiconductor substrate 110.

반도체 기판(110) 위에, 좀더 정확하게는 반도체 기판(110)에 형성된 후면 전계 영역(30) 위에 패시베이션막(32) 및 캡핑막(34)이 차례로 형성되고, 제2 전극(44)이 패시베이션막(32) 및 반사 방지막(34)을 관통하여 터널링층(36)을 사이에 두고 후면 전계 영역(30)에 연결된다. A passivation film 32 and a capping film 34 are sequentially formed on the semiconductor substrate 110 and more precisely on the rear electric field area 30 formed in the semiconductor substrate 110. The second electrode 44 is formed on the passivation film 32 and the antireflection film 34 and is connected to the rear electric field area 30 with the tunneling layer 36 therebetween.

패시베이션막(32) 및 캡핑막(34)은 제2 전극(44)에 대응하는 부분을 제외하고 실질적으로 반도체 기판(110)의 후면 전체에 형성될 수 있다. The passivation film 32 and the capping film 34 may be formed substantially entirely on the rear surface of the semiconductor substrate 110 except for the portion corresponding to the second electrode 44. [

패시베이션막(32)은 후면 전계 영역(30)에 접촉하여 형성되어 후면 전계 영역(30)의 표면 또는 벌크 내에 존재하는 결함을 부동화 시킨다. 이에 의하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압(Voc)을 증가시킬 수 있다. 캡핑막(34)은 패시베이션막(32)이 오염되거나 원하지 않는 물질이 패시베이션막(32)으로 확산하는 것을 방지하는 역할을 한다. 예를 들어, 캡핑막(34)은 제2 전극(44)의 형성 공정 등에서 제2 전극(44)을 형성하기 위한 물질 등이 패시베이션막(32)으로 확산하는 것을 방지할 수 있다. The passivation film 32 is formed in contact with the rear electric field area 30 to passivate defects existing in the surface or bulk of the rear electric field area 30. Accordingly, the open-circuit voltage (Voc) of the solar cell 100 can be increased by removing recombination sites of the minority carriers. The capping film 34 serves to prevent the passivation film 32 from being contaminated or preventing unwanted substances from diffusing into the passivation film 32. For example, the capping layer 34 can prevent a material or the like for forming the second electrode 44 from diffusing into the passivation layer 32 in the process of forming the second electrode 44 or the like.

패시베이션막(32)은 다양한 물질로 형성될 수 있다. 일례로, 패시베이션막(32)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 패시베이션막(32)은, 후면 전계 영역(30)이 n형을 가지는 경우에는 고정 양전하를 가지는 실리콘 산화막, 실리콘 질화막 등을 포함할 수 있으며, 후면 전계 영역(30)이 p형을 가지는 경우에는 고정 음전하를 가지는 알루미늄 산화막 등을 포함할 수 있다. The passivation film 32 may be formed of various materials. For example, the passivation film 32 may be a single film selected from the group consisting of a silicon nitride film, a silicon nitride film including hydrogen, a silicon oxide film, a silicon oxynitride film, an aluminum oxide film, MgF 2 , ZnS, TiO 2, and CeO 2 , Layer structure having a combination of at least two layers. For example, the passivation film 32 may include a silicon oxide film, a silicon nitride film, or the like having a fixed positive charge when the rear electric field area 30 has an n-type, and the rear electric field area 30 may have a p- An aluminum oxide film having a fixed negative charge, and the like.

캡핑막(34)은 다양한 물질로 형성될 수 있다. 일례로, 캡핑막(34)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 캡핑막(34)은 알루미늄 산화물을 포함할 수 있다. The capping layer 34 may be formed of various materials. For example, the capping layer 34 may be a single layer selected from the group consisting of a silicon nitride layer, a silicon nitride layer containing hydrogen, a silicon oxide layer, a silicon oxynitride layer, an aluminum oxide layer, MgF 2 , ZnS, TiO 2, and CeO 2 , Layer structure having a combination of at least two layers. As an example, the capping film 34 may comprise aluminum oxide.

그러나 본 발명이 이에 한정되는 것은 아니며 패시베이션막(32) 및 캡핑막(34)이 다양한 물질을 포함할 수 있음은 물론이다. 그리고 캡핑막(34)을 구비하지 않는 것도 가능하다. 또는, 패시베이션막(32) 및 캡핑막(34) 이외의 다양한 막이 반도체 기판(110) 위에 형성될 수도 있다. 그 외에도 다양한 변형이 가능하다. However, the present invention is not limited thereto, and it goes without saying that the passivation film 32 and the capping film 34 may include various materials. It is also possible that the capping film 34 is not provided. Alternatively, various films other than the passivation film 32 and the capping film 34 may be formed on the semiconductor substrate 110. Other variations are possible.

제2 전극(44)은 패시베이션막(32) 및 캡핑막(34)에 형성된 개구부(102)를 통하여 후면 전계 영역(30)에 전기적으로 연결된다. 좀더 구체적으로, 제2 전극(44)과 후면 전계 영역(30) 사이에 터널링층(36)이 위치하여, 제2 전극(44)이 터널링층(36)을 사이에 두고 후면 전계 영역(30)에 연결된다. 제2 전극(44)은 다양한 물질에 의하여 다양한 형상을 가지도록 형성될 수 있다.The second electrode 44 is electrically connected to the rear electric field area 30 through the opening 102 formed in the passivation film 32 and the capping film 34. More specifically, the tunneling layer 36 is located between the second electrode 44 and the rear electric field area 30, and the second electrode 44 is disposed between the rear electric field area 30 and the tunneling layer 36. [ Lt; / RTI > The second electrode 44 may be formed to have various shapes by various materials.

제2 전극(44)의 형상, 그리고 터널링층(36)을 통한 후면 전계 영역(30)과 제2 전극(44)의 연결 구조를 도 1과 함께 도 2를 함께 참조하여 설명한다. The shape of the second electrode 44 and the connection structure between the rear electric field area 30 and the second electrode 44 through the tunneling layer 36 will be described with reference to FIG.

도 2는 본 발명의 실시예에 따른 태양 전지의 평면도이다. 도 2에서는 반도체 기판(110)에 형성된 제1 및 제2 전극(42, 44)을 위주로 도시하였다. 도 2의 확대원에는 제2 전극(44)이 형성된 반도체 기판(110)의 후면 쪽을 도시하였다. 2 is a plan view of a solar cell according to an embodiment of the present invention. In FIG. 2, the first and second electrodes 42 and 44 formed on the semiconductor substrate 110 are mainly shown. 2 shows the rear side of the semiconductor substrate 110 on which the second electrode 44 is formed.

도 2를 참조하면, 제1 및 제2 전극(42, 44)은 일정한 피치를 가지면서 서로 이격되는 복수의 핑거 전극(42a, 44a)을 포함할 수 있다. 도면에서는 핑거 전극(42a, 44a)이 서로 평행하며 반도체 기판(110)의 가장자리에 평행한 것을 예시하였으나 본 발명이 이에 한정되는 것은 아니다. 그리고 제1 및 제2 전극(42, 44)은 핑거 전극들(42a, 44a)과 교차하는 방향으로 형성되어 핑거 전극(42a, 44a)을 연결하는 버스바 전극(42b, 44b)을 포함할 수 있다. 이러한 버스 전극(42b, 44b)은 하나만 구비될 수도 있고, 도 2에 도시된 바와 같이, 핑거 전극(42a, 44a)의 피치보다 더 큰 피치를 가지면서 복수 개로 구비될 수도 있다. 이때, 핑거 전극(42a, 44a)의 폭보다 버스바 전극(42b, 44b)의 폭이 클 수 있으나, 본 발명이 이에 한정되는 것은 아니며 동일하거나 작은 폭을 가질 수 있다. Referring to FIG. 2, the first and second electrodes 42 and 44 may include a plurality of finger electrodes 42a and 44a spaced apart from each other with a predetermined pitch. Although the finger electrodes 42a and 44a are parallel to each other and parallel to the edge of the semiconductor substrate 110, the present invention is not limited thereto. The first and second electrodes 42 and 44 may include bus bar electrodes 42b and 44b formed in a direction crossing the finger electrodes 42a and 44a to connect the finger electrodes 42a and 44a. have. Only one bus electrode 42b or 44b may be provided or a plurality of bus electrodes 42b and 44b may be provided with a larger pitch than the pitch of the finger electrodes 42a and 44a as shown in FIG. At this time, the width of the bus bar electrodes 42b and 44b may be larger than the width of the finger electrodes 42a and 44a, but the present invention is not limited thereto and may have the same or small width.

도면 및 상술한 설명에서는 제1 및 제2 전극(42, 44)이 동일한 형상을 가지는 것을 예시로 하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 및 제2 전극(42, 44)이 서로 다른 형상을 가질 수 있고, 제1 및 제2 전극(42, 44)에서 핑거 전극(42a, 44a) 및 버스바 전극(42b, 44b)의 폭, 피치 등이 서로 다를 수도 있다. 그 외의 다양한 변형이 가능하다. 도 2에서 제1 및 제2 전극(42, 44)의 형상은 일례로 제시한 것에 불과하므로 본 발명이 이에 한정되는 것은 아니다. In the drawings and the above description, it is exemplified that the first and second electrodes 42 and 44 have the same shape. However, the present invention is not limited to this, and the first and second electrodes 42 and 44 may have different shapes, and the finger electrodes 42a and 44a and the bus electrodes 42a and 44a may be formed on the first and second electrodes 42 and 44, The widths and pitches of the bar electrodes 42b and 44b may be different from each other. Various other variations are possible. 2, the shapes of the first and second electrodes 42 and 44 are merely examples, so the present invention is not limited thereto.

단면 상으로 볼 때, 제1 전극(42)의 핑거 전극(42a) 및 버스바 전극(42b)은 모두 패시베이션막(22) 및 반사 방지막(24)을 관통하여 형성될 수도 있다. 즉, 개구부(104)가 제1 전극(42)의 핑거 전극(42a) 및 버스바 전극(42b)에 모두 대응하여 형성될 수 있다. 또는, 제1 전극(42)의 핑거 전극(42a)이 패시베이션막(22) 및 반사 방지막(24)을 관통하여 형성되고, 버스바 전극(42b)은 패시베이션막(22) 및 반사 방지막(24) 위에 형성될 수 있다. The finger electrode 42a and the bus bar electrode 42b of the first electrode 42 may all be formed through the passivation film 22 and the antireflection film 24 as viewed in cross section. That is, the opening 104 may be formed to correspond to both the finger electrode 42a and the bus bar electrode 42b of the first electrode 42. [ Alternatively, the finger electrode 42a of the first electrode 42 is formed to pass through the passivation film 22 and the antireflection film 24, and the bus bar electrode 42b is formed through the passivation film 22 and the antireflection film 24, Lt; / RTI >

그리고, 제2 전극(44)의 핑거 전극(44a) 및 버스바 전극(44b)은, 도 1 및 도 2의 확대원에 도시한 바와 같이, 개구부(102) 위에 형성된 터널링층(36) 위에 형성될 수 있다. The finger electrode 44a and the bus bar electrode 44b of the second electrode 44 are formed on the tunneling layer 36 formed on the opening portion 102 as shown in the enlargement circle in Figs. .

좀더 구체적으로, 패시베이션막(32) 및 캡핑막(34)에는 후면 전계 영역(30)과 제2 전극(44)의 전기적 연결을 위한 개구부(102)가 형성된다. 개구부(102)는 제2 전극(44)의 핑거 전극(44a) 및/또는 버스바 전극(44b)의 형상에 대응하는 평면 형상을 가지도록 형성될 수 있다. 도면에서는 일 예로, 개구부(102)가, 제2 전극(44)의 핑거 전극(44a)에 대응하는 제1 개구 부분(102a)과, 버스바 전극(44b)에 대응하는 제2 개구 부분(102b)를 구비하는 것을 예시하였다. 이러한 제1 및 제2 개구 부분(102a, 102b)을 모두 덮도록 터널링층(36)이 형성되고, 터널링층(36) 위에 제2 전극(44)의 핑거 전극(44a) 및 버스바 전극(44b)이 위치하게 된다. 이러한 경우에는 핑거 전극(44a)과 버스바 전극(44b)이 모두 터널링층(36)을 사이에 두고 후면 전계 영역(30)에 전기적으로 연결되게 된다. 본 실시예에서는 제2 전극(44) 전체가 터널링층(36)을 사이에 둔 상태로 후면 전계 영역(30)에 전기적으로 연결되므로 제2 전극(44)이 후면 전계 영역(30)에 직접 접촉할 경우 발생할 수 있는 패시베이션 특성 저하를 최소화할 수 있다. More specifically, the passivation film 32 and the capping film 34 are formed with openings 102 for electrical connection between the rear electric field area 30 and the second electrode 44. The opening 102 may be formed to have a planar shape corresponding to the shape of the finger electrode 44a and / or the bus bar electrode 44b of the second electrode 44. [ In the drawing, for example, the opening 102 has a first opening portion 102a corresponding to the finger electrode 44a of the second electrode 44 and a second opening portion 102b corresponding to the bus bar electrode 44b ). A tunneling layer 36 is formed to cover both the first and second opening portions 102a and 102b and the finger electrode 44a and the bus bar electrode 44b of the second electrode 44 are formed on the tunneling layer 36. [ ). In this case, both the finger electrode 44a and the bus bar electrode 44b are electrically connected to the rear electric field area 30 with the tunneling layer 36 interposed therebetween. Since the entire second electrode 44 is electrically connected to the rear electric field area 30 with the tunneling layer 36 interposed therebetween, the second electrode 44 is in direct contact with the rear electric field area 30 It is possible to minimize the degradation of the passivation characteristic that may occur.

그러나 본 발명이 이에 한정되는 것은 아니다. 다른 예로, 개구부(102)가 제2 전극(44)의 핑거 전극(44a)에 대응하는 제1 개구 부분(102a)만을 구비하는 경우에는, 핑거 전극(44a)은 터널링층(36)을 사이에 두고 후면 전계 영역(30)에 전기적으로 연결되고, 버스바 전극(44b)은 패시베이션막(32) 및 캡핑막(34) 위에 위치하게 된다. 이와 같이 개구부(102)가 핑거 전극(44a) 및 버스바 전극(44b) 중 어느 하나에 대응하도록 형성될 수도 있으며, 그 외에도 다양한 변형이 가능함은 물론이다. However, the present invention is not limited thereto. In another example, when the opening 102 includes only the first opening portion 102a corresponding to the finger electrode 44a of the second electrode 44, the finger electrode 44a is sandwiched between the tunneling layer 36 And the bus bar electrode 44b is placed over the passivation film 32 and the capping film 34. The bus bar electrode 44b is electrically connected to the rear surface electric field area 30, As such, the opening 102 may be formed to correspond to one of the finger electrode 44a and the bus bar electrode 44b, and various other modifications may be made.

터널링층(36)은 적어도 개구부(102)의 내부에 형성된다. 좀더 구체적으로, 적어도 개구부(102)의 바닥면을 덮으면서 형성될 수 있다. 이에 의하여 개구부(102)에 의하여 노출된 반도체 기판(110)의 표면(좀더 구체적으로 후면)을 덮으면서 형성되어 반도체 기판(110)의 표면을 패시베이션할 수 있다. 이때, 터널링층(36)이 개구부(102)의 내부 측면에도 형성될 수 있다. 이에 의하면 개구부(102)의 내부에 터널링층(36)을 안정적으로 형성할 수 있다. The tunneling layer 36 is formed at least in the interior of the opening 102. More specifically, it may be formed while covering at least the bottom surface of the opening 102. The surface of the semiconductor substrate 110 can be passivated by covering the surface of the semiconductor substrate 110 exposed by the opening 102 (more specifically, the rear surface). At this time, a tunneling layer 36 may be formed on the inner side surface of the opening 102. Accordingly, the tunneling layer 36 can be stably formed inside the opening 102.

일 예로, 본 실시예에서는 터널링층(36)이 개구부(102)를 포함하여 반도체 기판(110)의 후면에 전체적으로 형성되는 것을 예시하였다. 그러면, 터널링층(36)을 별도로 패터닝하는 공정을 수행하지 않아도 되므로 터널링층(36)의 제조 공정을 단순화할 수 있다. 이와 같이 터널링층(36)을 후면에 전체적으로 형성하면 터널링층(36)이 구부(102)의 바닥면 및 개구부(102)의 내부 측면(즉, 개구부(102)가 형성된 부분에 위치한 패시베이션막(32) 및 캡핑막(34)의 측면)과, 패시베이션막(32) 및 캡핑막(34) 위에 형성된다. 이때, 본 실시예에서는 반도체 기판(110) 위에 패시베이션막(32) 및 캡핑막(34)을 형성하였기 때문에 터널링층(36)이 캡핑막(34) 위에 형성될 수 있다. 그러나 반도체 기판(110) 위에 형성되는 막의 적층 구조가 달라지면 터널링층(36)이 위치하게 되는 막의 종류도 달라지게 된다. 예를 들어, 캡핑막(34)을 구비하지 않고 패시베이션막(32)만을 포함하면 터널링층(36)이 패시베이션막(32) 위에 형성된다. For example, in this embodiment, the tunneling layer 36 is formed entirely on the rear surface of the semiconductor substrate 110 including the opening 102. In this case, since the step of separately patterning the tunneling layer 36 is not performed, the manufacturing process of the tunneling layer 36 can be simplified. When the tunneling layer 36 is formed entirely on the rear surface of the tunneling layer 36 as described above, the tunneling layer 36 is formed on the bottom surface of the trench 102 and on the inner side surface of the opening 102 And the side surfaces of the capping film 34), the passivation film 32, and the capping film 34, as shown in Fig. In this embodiment, since the passivation film 32 and the capping film 34 are formed on the semiconductor substrate 110, the tunneling layer 36 may be formed on the capping film 34. However, if the lamination structure of the film formed on the semiconductor substrate 110 is changed, the type of the film in which the tunneling layer 36 is located will be different. For example, if only the passivation film 32 is not provided, the tunneling layer 36 is formed on the passivation film 32.

그러나 본 발명이 이에 한정되는 것은 아니며, 각 개구부(102)에 대응하도록 터널링층(36)을 부분적으로 형성하는 것도 가능하다.However, the present invention is not limited thereto, and it is also possible to partially form the tunneling layer 36 so as to correspond to each opening portion 102.

터널링층(36)은 반도체 기판(110)의 계면 특성을 향상하면서 생성된 캐리어는 터널링 효과에 의하여 원활하게 전달되도록 할 수 있다. 이러한 터널링층(36)은 캐리어가 터널링 될 수 있는 다양한 물질을 포함할 수 있는데, 일례로, 산화물, 질화물, 진성 반도체 등을 포함할 수 있다. 예를 들어, 터널링층(36)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물, 알루미늄 산화물, 진성 비정질 실리콘, 진성 다결정 실리콘 등을 포함할 수 있다. The tunneling layer 36 can improve the interface characteristics of the semiconductor substrate 110 and smoothly transmit the generated carriers by the tunneling effect. The tunneling layer 36 may include various materials through which the carrier can be tunneled, and may include, for example, oxides, nitrides, intrinsic semiconductors, and the like. For example, the tunneling layer 36 may comprise silicon oxide, silicon nitride, silicon oxynitride, aluminum oxide, intrinsic amorphous silicon, intrinsic polycrystalline silicon, and the like.

터널링 효과를 충분하게 구현할 수 있도록 터널링층(36)의 두께는 패시베이션막(32) 및 캡핑막(34)의 두께보다 작을 수 있다. 패시베이션막(32)은 캐리어를 터널링하지 않아도 되고 패시베이션의 역할만을 수행하면 되므로 충분한 패시베이션을 위하여 터널링층(36)보다 큰 두께를 가질 수 있다. 그리고 캡핑막(34)은 패시베이션막(32)으로 불순물 등이 확산하는 것을 방지하기 위한 것이므로 큰 두께를 가질 수 있다. The thickness of the tunneling layer 36 may be smaller than the thickness of the passivation film 32 and the capping film 34 in order to sufficiently realize the tunneling effect. The passivation film 32 may have a greater thickness than the tunneling layer 36 for sufficient passivation since the passivation film 32 does not have to tunnel the carriers and only perform the role of passivation. Since the capping layer 34 prevents impurities and the like from diffusing into the passivation layer 32, the capping layer 34 may have a large thickness.

일례로, 터널링층(36)의 두께가 3nm 이하일 수 있고, 0.5nm 내지 3nm(일례로, 1nm 내지 2nm)일 수 있다. 터널링층(36)의 두께가 3nm를 초과하면 터널링이 원할하게 일어나지 않아 태양 전지(100)가 작동하지 않을 수 있고, 터널링층(36)의 두께가 0.5nm 미만이면 원하는 품질의 터널링층(36)을 형성하기에 어려움이 있을 수 있다. 터널링 효과를 좀더 향상하기 위해서는 터널링층(36)의 두께가 1nm 내지 2nm일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 터널링층(36)의 두께가 다양하게 변화될 수 있다. In one example, the thickness of the tunneling layer 36 may be less than or equal to 3 nm, and may be between 0.5 nm and 3 nm (e.g., 1 nm to 2 nm). If the thickness of the tunneling layer 36 exceeds 3 nm, the tunneling may not occur smoothly and the solar cell 100 may not operate. If the thickness of the tunneling layer 36 is less than 0.5 nm, May be difficult to form. In order to further improve the tunneling effect, the thickness of the tunneling layer 36 may be 1 nm to 2 nm. However, the present invention is not limited thereto, and the thickness of the tunneling layer 36 may be variously changed.

그리고 패시베이션막(32) 및 캡핑막(34)은 각기 4nm 내지 10nm의 두께를 가질 수 있다. 상기 두께가 4nm 미만이면 패시베이션막(32) 및 캡핑막(34)의 역할을 충분하게 수행하기 어려울 수 있고, 10mm를 초과하면 태양 전지(100)의 두께를 증가시킬 수 있으며 재료 비용, 공정 시간 등이 증가할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 패시베이션막(32) 및 캡핑막(34)의 두께가 다양하게 변화될 수 있다.The passivation film 32 and the capping film 34 may each have a thickness of 4 nm to 10 nm. If the thickness is less than 4 nm, it may be difficult to sufficiently perform the role of the passivation film 32 and the capping film 34. If the thickness exceeds 10 mm, the thickness of the solar cell 100 may be increased, Can be increased. However, the present invention is not limited thereto, and the thickness of the passivation film 32 and the capping film 34 may be variously changed.

일 예로, 터널링층(36)을 알루미늄 산화물로 형성하면, 원자층 증착법(atomic layer deposition, ALD)에 의하여 얇은 두께의 터널링층(36)을 쉽고 안정적으로 형성할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. For example, when the tunneling layer 36 is formed of aluminum oxide, a thin tunneling layer 36 can be easily and stably formed by atomic layer deposition (ALD). However, the present invention is not limited thereto.

터널링층(36)의 위에 제2 전극(44)이 형성된다. 제2 전극(44)은 핑거 전극(44a)과 버스바 전극(44b)을 포함할 수 있다. A second electrode (44) is formed on the tunneling layer (36). The second electrode 44 may include a finger electrode 44a and a bus bar electrode 44b.

상술한 구조의 태양 전지(100)에서는 제2 전극(44)이 터널링층(36)에 의하여 패시베이션된 상태로 후면 전계 영역(30)에 전기적으로 연결된다. 제2 전극(44)이 후면 전계 영역(30) 또는 반도체 기판(110)에 직접 접촉하여 전기적으로 연결되면, 해당 부분에서 후면 패시베이션 특성이 저하될 수 있다. 후면 패시베이션 특성은 태양 전지(100)의 장파장에서의 특성과 관련되므로, 후면 패시베이션 특성이 저하되면 장파장에서의 효율이 저하되어 태양 전지(100)의 효율이 저하될 수 있다. 이에 본 실시예에서는 후면 전계 영역(30)과 제2 전극(44) 사이에 터널링층(36)을 위치시켜 후면 전계 영역(30)과 제2 전극(44)이 연결되는 부분에서의 패시베이션 특성을 향상하였다. 이에 의하여 태양 전지(100)의 장파장 특성을 향상할 수 있고, 결과적으로 태양 전지(100)의 효율을 향상할 수 있다. In the solar cell 100 having the above-described structure, the second electrode 44 is electrically connected to the rear electric field area 30 in a passivated state by the tunneling layer 36. If the second electrode 44 is in direct contact with the rear electric field area 30 or the semiconductor substrate 110 and is electrically connected, the rear passivation characteristic may be deteriorated at the corresponding part. Since the back passivation characteristic is related to the characteristic of the solar cell 100 at a long wavelength, if the back passivation characteristic is lowered, the efficiency at a long wavelength may be lowered and the efficiency of the solar cell 100 may be lowered. The tunneling layer 36 is positioned between the rear electric field area 30 and the second electrode 44 so that the passivation property at the connection between the rear electric field area 30 and the second electrode 44 . As a result, the long wavelength characteristics of the solar cell 100 can be improved, and as a result, the efficiency of the solar cell 100 can be improved.

본 실시예에서는 반도체 기판(110)의 전면에 위치하는 제1 전극(42)뿐만 아니라 후면에 위치하는 제2 전극(44)도 일정한 패턴을 가지면서 형성될 수 있다. 이에 의하면 반사 등에 의하여 태양 전지(100)의 후면으로 입사되는 광을 이용하여 광전 변환을 수행할 수 있으므로, 태양 전지(100)에서 사용되는 광량을 최대화할 수 있다. 이에 의하여 태양 전지(100)의 효율을 효과적으로 형성할 수 있다. In this embodiment, not only the first electrode 42 located on the front surface of the semiconductor substrate 110 but also the second electrode 44 located on the rear surface may be formed with a certain pattern. According to this, since the photoelectric conversion can be performed using the light incident on the rear surface of the solar cell 100 by reflection or the like, the amount of light used in the solar cell 100 can be maximized. Thus, the efficiency of the solar cell 100 can be effectively formed.

상술한 도면 및 설명에서는 후면 전계 영역(30)이 별도로 형성되어 제2 전극(44)이 터널링층(36)을 사이에 두고 후면 전계 영역(30)에 전기적으로 연결되는 것에 의하여 베이스 영역(10)에 연결되는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 후면 전계 영역(30)이 형성되지 않고, 제2 전극(44)이 터널링층(36)을 사이에 두고 반도체 기판(110)의 베이스 영역(10)에 전기적으로 연결될 수도 있다. 그 외의 다양한 변형이 가능하다. The rear electrode region 30 is formed separately and the second electrode 44 is electrically connected to the rear electric field region 30 through the tunneling layer 36 to form the base region 10, As shown in FIG. However, the present invention is not limited thereto, and the second electrode 44 may be electrically connected to the base region 10 of the semiconductor substrate 110 with the tunneling layer 36 therebetween, Lt; / RTI > Various other variations are possible.

또한, 상술한 실시예에서는 개구부(102, 104)가 형성된 부분에서 텍스쳐링에 의한 요철이 그대로 유지되는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며, 도 3에 도시한 바와 같이, 개구부(102, 104) 형성 시 반도체 기판(110)의 표면이 에칭되어 텍스쳐링에 의한 요철에 제거될 수 있다. 즉, 제1 및 제2 전극(42, 44)과의 전기적 연결을 위한 개구부(102, 104)가 형성된 부분에서 반도체 기판(110)에 요철이 형성되지 않거나, 다른 부분보다 작은 요철이 형성될 수 있다. 그리고 개구부(102, 104)가 위치하는 반도체 기판(110)의 면은 함몰된 형상을 가져 다른 부분보다 표면의 위치가 반도체 기판(110)의 내부 쪽에 위치할 수 있다. 이와 같이 개구부(102, 104)가 형성된 부분에서 텍스쳐링에 의한 요철을 제거하면, 제1 및 제2 전극(42, 44)이 위치하는 면을 평탄화하여 제1 및 제2 전극(42, 44)에 의한 반사가 쉽게 일어나도록 할 수 있다. 제1 및 제2 전극(42, 44)은 불투명 물질 등으로 구성되어 광의 입사가 이루어지기 어려운 영역이므로, 이 영역에서 반사를 유도하여 광의 사용량을 최대화할 수 있다. In addition, in the above-described embodiment, the unevenness by texturing is retained at the portion where the openings 102 and 104 are formed. However, the present invention is not limited thereto. As shown in FIG. 3, when the openings 102 and 104 are formed, the surface of the semiconductor substrate 110 may be etched and removed by texturing. That is, irregularities may not be formed in the semiconductor substrate 110 at portions where the openings 102 and 104 are formed for electrical connection with the first and second electrodes 42 and 44, have. The surface of the semiconductor substrate 110 where the openings 102 and 104 are located may have a depressed shape so that the surface position of the semiconductor substrate 110 may be located inside the semiconductor substrate 110. When the unevenness by texturing is removed at the portions where the openings 102 and 104 are formed as described above, the surface on which the first and second electrodes 42 and 44 are positioned is planarized and the first and second electrodes 42 and 44 It is possible to easily cause the reflection of the light. Since the first and second electrodes 42 and 44 are made of opaque materials or the like and are incapable of incidence of light, reflection can be induced in this region to maximize the amount of light used.

상술한 태양 전지(100)의 제조 방법을 도 4a 내지 도 4g를 참조하여 좀더 상세하게 설명한다. 이하에서는 상술한 부분에서 설명한 내용은 상세한 설명을 생략하고, 서로 다른 부분만을 상세하게 설명한다.The manufacturing method of the solar cell 100 will be described in more detail with reference to FIGS. 4A to 4G. Hereinafter, detailed description will be omitted and only different portions will be described in detail.

도 4a 내지 도 4g는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.4A to 4G are cross-sectional views illustrating a method of manufacturing a solar cell according to an embodiment of the present invention.

먼저, 도 4a에 도시한 바와 같이, 제1 도전형 불순물을 가지는 베이스 영역(10)으로 구성되는 반도체 기판(110)을 준비한다. First, as shown in FIG. 4A, a semiconductor substrate 110 composed of a base region 10 having a first conductivity type impurity is prepared.

이때, 반도체 기판(110)의 전면 및 후면 중 적어도 한 면이 요철을 가지도록 텍스쳐링될 수 있다. 반도체 기판(110)의 표면의 텍스처링으로는 습식 또는 건식 텍스처링을 사용할 수 있다. 습식 텍스처링은 텍스처링 용액에 반도체 기판(110)을 침지하는 것에 의해 수행될 수 있으며, 공정 시간이 짧은 장점이 있다. 건식 텍스처링은 다이아몬드 그릴 또는 레이저 등을 이용하여 반도체 기판(110)의 표면을 깍는 것으로, 요철을 균일하게 형성할 수 있는 반면 공정 시간이 길고 반도체 기판(110)에 손상이 발생할 수 있다. 그 외에 반응성 이온 식각(RIE) 등에 의하여 반도체 기판(110)을 텍스쳐링 할 수도 있다. 이와 같이 본 발명에서는 다양한 방법으로 반도체 기판(110)을 텍스쳐링 할 수 있다. At this time, at least one of the front surface and the rear surface of the semiconductor substrate 110 may be textured so as to have irregularities. Wet or dry texturing may be used for texturing the surface of the semiconductor substrate 110. The wet texturing can be performed by immersing the semiconductor substrate 110 in the texturing solution, and has a short process time. In dry texturing, the surface of the semiconductor substrate 110 is cut by using a diamond grill or a laser, so that irregularities can be uniformly formed, but the processing time is long and damage to the semiconductor substrate 110 may occur. Alternatively, the semiconductor substrate 110 may be textured by reactive ion etching (RIE) or the like. As described above, the semiconductor substrate 110 can be textured in various ways in the present invention.

이어서, 도 4b에 도시한 바와 같이, 반도체 기판(110)의 전면에 에미터 영역(20)을 형성하고, 반도체 기판(110)의 후면에 후면 전계 영역(30)을 형성한다. 에미터 영역(20) 및 후면 전계 영역(30)은 이온 주입법, 열확산법, 레이저 도핑법 등과 같은 다양한 방법에 의하여 불순물을 주입하여 형성될 수 있다. 다른 예로, 반도체 기판(110) 위에 불순물을 가지는 불순물층을 형성하는 것에 의하여 에미터 영역(20) 및 후면 전계 영역(30)을 형성할 수 있다. 또한, 후면 전계 영역(30)은 제2 전극(44)을 형성한 다음 제2 전극(44) 내에 포함된 원소(예를 들어, 알루미늄)을 반도체 기판(10)의 후면으로 확산시켜 형성될 수도 있다. 그 외의 다양한 방법에 의하여 에미터 영역(20) 및 후면 전계 영역(30)을 형성할 수 있다. 4B, an emitter region 20 is formed on the entire surface of the semiconductor substrate 110, and a rear electric field region 30 is formed on the rear surface of the semiconductor substrate 110. Next, as shown in FIG. The emitter region 20 and the rear electric field region 30 may be formed by implanting impurities by various methods such as ion implantation, thermal diffusion, and laser doping. As another example, the emitter region 20 and the rear electric field region 30 can be formed by forming an impurity layer having an impurity on the semiconductor substrate 110. [ The rear electric field area 30 may be formed by forming the second electrode 44 and then diffusing an element (for example, aluminum) contained in the second electrode 44 to the rear surface of the semiconductor substrate 10 have. The emitter region 20 and the rear electric field region 30 can be formed by various other methods.

이어서, 도 4c에 도시한 바와 같이, 에미터 영역(20) 위에 패시베이션막(22) 및 반사 방지막(24)을 형성하고 후면 전계 영역(30) 패시베이션막(32) 및 캡핑막(34)을 형성한다. 패시베이션막(22, 32), 반사 방지막(24) 및 캡핑막(34)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다. 그리고 패시베이션막(22, 32), 반사 방지막(24) 및 캡핑막(34)의 형성 순서 등은 다양하게 변형될 수 있다. 4C, a passivation film 22 and an antireflection film 24 are formed on the emitter region 20 and a passivation film 32 and a capping film 34 are formed on the back electric field area 30 do. The passivation films 22 and 32, the antireflection film 24 and the capping film 34 may be formed by various methods such as a vacuum evaporation method, a chemical vapor deposition method, a spin coating method, a screen printing method or a spray coating method. The order of formation of the passivation films 22 and 32, the antireflection film 24, and the capping film 34 may be variously modified.

이어서, 도 4d 및 도 4e에 도시한 바와 같이, 반도체 기판(10)의 후면에 형성된 패시베이션막(32) 및 캡핑막(34)에 개구부(102)를 형성한다. 예를 들어, 도 4d에 도시한 바와 같이, 패시베이션막(32) 및 캡핑막(34) 위에 에칭 페이스트(106)를 위치시킨 다음, 열처리에 의하여 도 4e에 도시한 바와 같이 개구부(103)를 형성한 다음 에칭 페이스트(106)를 제거할 수 있다. 일 예로, 핑거 전극(도 2의 참조부호 44a, 이하 동일)에 대응하는 제1 개구 부분(도 2의 참조부호 102a, 이하 동일)와, 버스바 전극(도 2의 참조부호 44b, 이하 동일)에 대응하는 제2 개구 부분(도 2의 참조부호 102b, 이하 동일)를 포함하는 개구부(102)를 형성할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라 제2 개구 부분(102b)를 형성하지 않고 제1 개구 부분(102a)만을 형성할 수도 있다. 4D and 4E, an opening 102 is formed in the passivation film 32 and the capping film 34 formed on the rear surface of the semiconductor substrate 10. [ 4D, the etching paste 106 is placed on the passivation film 32 and the capping film 34 and then the opening 103 is formed by heat treatment as shown in FIG. 4E And then the etching paste 106 can be removed. 2) and a bus bar electrode (reference numeral 44b in Fig. 2, hereinafter the same), corresponding to a finger electrode (reference numeral 44a in Fig. 2, The opening 102 including the second opening portion (102b in Fig. 2, hereinafter the same) corresponding to the first opening portion can be formed. However, the present invention is not limited thereto, and only the first opening portion 102a may be formed without forming the second opening portion 102b according to the embodiment.

좀더 구체적으로, 에칭 페이스트(160)는 패시베이션막(32) 및 캡핑막(34)에 개구부(102)를 형성하기 위한 것인 바, 도 4d에 도시한 바와 같이, 에칭 페이스트(160)를 개구부(102)에 대응하는 패턴을 가지도록 형성한다. 이때, 본 실시예에서는 다양한 방법에 의하여 패턴을 가지는 상태로 에칭 페이스트(160)을 형성한다. 일례로, 에칭 페이스트(160)는 인쇄법 등에 의하여 형성될 수 있다. More specifically, the etching paste 160 is for forming the opening portion 102 in the passivation film 32 and the capping film 34, and as shown in FIG. 4D, the etching paste 160 is formed in the opening portion 102, respectively. In this embodiment, the etching paste 160 is formed in a pattern using various methods. For example, the etching paste 160 may be formed by a printing method or the like.

에칭 페이스트(160)로는 인쇄법에 의하여 형성된 다음 이후 공정에서 쉽게 제거될 수 있는 다양한 물질이 사용될 수 있다. 이때, 에칭 페이스트(160)는 인산(H3P04), 불산(HF) 등의 산성 물질로 구성되는 에천트(etchant)를 구비할 수 있다. 그리고 알려진 다양한 바인더, 첨가제 등을 더 포함할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 에칭 페이스트(160)로 다양한 물질을 사용할 수 있다. As the etching paste 160, a variety of materials formed by a printing method and easily removed in a subsequent process can be used. At this time, the etching paste 160 may have an etchant composed of an acidic material such as phosphoric acid (H 3 PO 4 ) or hydrofluoric acid (HF). And may further include various known binders, additives, and the like. However, the present invention is not limited thereto, and various materials can be used for the etching paste 160.

그리고 도 4e에 도시한 바와 같이, 열처리를 하여 에칭 페이스트(160)가 형성된 부분의 패시베이션막(32) 및 캡핑막(34)을 식각한다. 즉, 핫 플레이트, 오븐 등을 이용하여 300? 이하(일례로, 100~300?, 좀더 상세하게는 150~300?)의 온도에서 열처리하면, 에칭 페이스트(160)가 형성된 부분의 패시베이션막(32) 및 캡핑막(34)이 식각되도록 할 수 있다. 온도가 300?를 초과하면 공정 비용이 증가하고 과에칭 등이 발생할 수 있고, 100? 미만이면 식각이 잘 일어나지 않을 수 있다. 그 후에 에칭 페이스트(160)를 제거하면, 에칭 페이스트(160)가 위치하였던 부분에 개구부(102)를 가지는 패시베이션막(32) 및 캡핑막(34)이 형성된다. 에칭 페이스트(160)는 다양한 방법에 의하여 제거될 수 있는데, 일례로 물 등에 의하여 세정되어 제거될 수 있다. 에칭 페이스트(160)를 좀더 효과적으로 제거하기 위해서 초음파 등을 함께 이용할 수도 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 알려진 다양한 방법에 의하여 에칭 페이스트(160)가 제거될 수 있다. Then, as shown in FIG. 4E, the passivation film 32 and the capping film 34 at the portion where the etching paste 160 is formed are etched by heat treatment. That is, by using a hot plate, an oven or the like, The passivation film 32 and the capping film 34 at the portion where the etching paste 160 is formed may be etched by heat treatment at a temperature of 100 to 300 ° C. or lower (for example, 150 to 300 ° C. or less) have. If the temperature exceeds 300 ° C, the process cost increases, and etching and the like may occur. , Etching may not occur well. Thereafter, when the etching paste 160 is removed, the passivation film 32 and the capping film 34 having the openings 102 are formed in the portions where the etching paste 160 is located. The etching paste 160 may be removed by various methods, for example, cleaned by water or the like. An ultrasonic wave or the like may be used together to remove the etching paste 160 more effectively. However, the present invention is not limited thereto, and the etching paste 160 may be removed by various known methods.

여기서, 에칭 페이스트(106)의 물질, 또는 열처리 조건 등에 의하여 반도체 기판(110)의 후면에 위치한 텍스쳐링에 의한 요철을 그대로 유지될 수도 있고, 텍스쳐링이 제거되거나 그 표면 거칠기가 줄어들 수도 있다. 에칭 페이스트(106)에 의하여 반도체 기판(110)의 텍스쳐링에 의한 요철이 제거되거나 그 표면 거칠기가 줄어들면, 제2 전극(44)이 형성된 부분의 표면 거칠기는 다른 부분의 표면 거칠기보다 작아질 수 있다. Here, the irregularities due to the texturing located on the rear surface of the semiconductor substrate 110 may be maintained by the material of the etching paste 106 or the heat treatment conditions, and the texturing may be removed or the surface roughness thereof may be reduced. The surface roughness of the portion where the second electrode 44 is formed can be made smaller than the surface roughness of other portions if the irregularities due to the texturing of the semiconductor substrate 110 are removed or the surface roughness is reduced by the etching paste 106 .

상술한 바와 같이 에칭 페이스트(106)를 사용하여 패시베이션막(32) 및 캡핑막(34)에 개구부(102)를 형성하면, 패턴을 가지는 개구부(102)를 단순한 공정에 의하여 쉽게 형성할 수 있다. When the opening 102 is formed in the passivation film 32 and the capping film 34 using the etching paste 106 as described above, the opening 102 having the pattern can be easily formed by a simple process.

이어서, 도 4f에 도시한 바와 같이, 적어도 개구부(102)에 의하여 노출된 반도체 기판(110)의 표면에 터널링층(36)을 형성한다. 여기서, 터널링층(36)은, 일례로, 열적 성장법, 증착법(예를 들어, 화학 기상 증착법(PECVD), 원자층 증착법(ALD)) 등에 의하여 형성될 수 있다. 일 예로, 터널링층(36)이 원자층 증착법에 의하여 형성된 알루미늄 산화물을 포함하면 얇은 두께의 터널링층(36)을 쉽고 높은 신뢰성을 가지도록 형성할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 터널링층(36)을 형성할 수 있다. Then, as shown in FIG. 4F, a tunneling layer 36 is formed on the surface of the semiconductor substrate 110 exposed by at least the opening portion 102. Here, the tunneling layer 36 may be formed by, for example, thermal growth, vapor deposition (for example, chemical vapor deposition (PECVD), atomic layer deposition (ALD), or the like). For example, if the tunneling layer 36 includes aluminum oxide formed by atomic layer deposition, a thin tunneling layer 36 can be formed easily and with high reliability. However, the present invention is not limited thereto, and the tunneling layer 36 may be formed by various methods.

본 실시예에서는 터널링층(36)이 반도체 기판(110)의 후면에 전체적으로 형성되는 것을 예시하였다. 그러면, 터널링층(36)의 형성 시 마스크를 사용하지 않으며 패터닝 공정을 제거할 수 있어, 공정을 단순화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 터널링층(36)의 형상 등은 다양하게 변형이 가능하다. In this embodiment, the tunneling layer 36 is formed entirely on the rear surface of the semiconductor substrate 110. Then, the masking is not used in forming the tunneling layer 36, and the patterning process can be eliminated, so that the process can be simplified. However, the present invention is not limited thereto, and the shape and the like of the tunneling layer 36 may be variously modified.

이어서, 도 4g에 도시한 바와 같이, 도전형 영역(20, 30)에 각기 전기적으로 연결되는 제1 및 제2 전극(42, 44)을 형성한다. Then, as shown in Fig. 4G, first and second electrodes 42 and 44 electrically connected to the conductive regions 20 and 30 are formed, respectively.

일 예로, 제1 전극(42)은 패시베이션막(22) 및 반사 방지막(24)에 개구부(104)를 형성한 다음 개구부(104) 내에 도전성 물질(일 예로, 금속 물질)을 도금 또는 증착하는 것에 의하여 형성될 수 있다. 도면에 도시하지는 않았지만, 반도체 기판(10)의 전면에 위치한 패시베이션막(22) 및 반사 방지막(24)에 형성되는 개구부(104)는 도 4d 및 도 4e에 도시한 공정에서 개구부(102)와 함께 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 개구부(102, 104)를 서로 다른 공정에서 형성할 수도 있음은 물론이다. For example, the first electrode 42 may be formed by forming an opening 104 in the passivation film 22 and the antireflection film 24 and then plating or vapor-depositing a conductive material (e.g., a metal material) in the opening 104 . Although not shown in the drawing, the opening 104 formed in the passivation film 22 and the antireflection film 24 located on the front surface of the semiconductor substrate 10 is formed with the opening 102 in the process shown in Figs. 4D and 4E . However, the present invention is not limited thereto, and it goes without saying that the openings 102 and 104 may be formed by different processes.

다른 실시예로, 제1 전극 형성용 페이스트를 패시베이션막(22) 및 반사 방지막(24) 상에 각기 스크린 인쇄 등으로 도포한 후에 파이어 스루(fire through) 또는 레이저 소성 컨택(laser firing contact) 등을 하여 상술한 형상의 제1 전극(42)을 형성하는 것도 가능하다. 이 경우에는 제1 전극(42)을 형성할 때 개구부(104)가 형성되므로, 별도로 개구부(104)를 형성하는 공정을 추가하지 않아도 된다. In another embodiment, the first electrode forming paste is coated on the passivation film 22 and the antireflection film 24 by screen printing or the like, and then fire through or laser firing contact or the like is performed So that the first electrode 42 having the above-described shape can be formed. In this case, since the opening 104 is formed at the time of forming the first electrode 42, it is unnecessary to add a step of forming the opening 104 separately.

그리고 제2 전극(44)은 개구부(102) 내에 형성된 터널링층(36) 위에 도전성 물질(일 예로, 금속 물질)을 도금 또는 증착하는 것에 의하여 형성될 수 있다. 제2 전극(44)을 도금 또는 증착으로 형성하여 개구부(102) 내에 위치하는 터널링층(36)의 손상 없이 제2 전극(44)을 안정적으로 형성할 수 있다. 예를 들어, 터널링층(36) 위에 도금 등을 위한 시드층(도시하지 않음)을 형성한 다음 광 야기 도금(light-induced plating, LIP)에 의하여 도금층을 형성하는 것에 의하여 제2 전극(44)을 형성할 수 있다. 그러면, 짧은 도금 시간에도 충분한 두께를 가지는 제2 전극(44)을 형성할 수 있다. The second electrode 44 may be formed by plating or depositing a conductive material (for example, a metal material) on the tunneling layer 36 formed in the opening 102. The second electrode 44 may be formed by plating or vapor deposition to stably form the second electrode 44 without damaging the tunneling layer 36 located in the opening 102. [ For example, a seed layer (not shown) for plating or the like is formed on the tunneling layer 36 and then a plating layer is formed by a light-induced plating (LIP) Can be formed. Then, the second electrode 44 having a sufficient thickness even at a short plating time can be formed.

상술한 실시예에서는 도전형 영역(20, 30)을 형성한 다음, 패시베이션막(22, 32), 반사 방지막(24) 및 캡핑막(34)을 형성하고, 그 후에 터널링층(36)을 형성한 다음, 제1 및 제2 전극(42, 44)을 형성하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 도전형 영역(20, 30), 패시베이션막(22, 32), 반사 방지막(24), 캡핑막(34), 터널링층(36), 그리고 제1 및 제2 전극(42, 44)의 형성 순서는 다양하게 변형될 수 있다. The passivation films 22 and 32, the antireflection film 24 and the capping film 34 are formed and then the tunneling layer 36 is formed And then the first and second electrodes 42 and 44 are formed. However, the present invention is not limited thereto. Therefore, the thicknesses of the conductive regions 20 and 30, the passivation films 22 and 32, the antireflection film 24, the capping film 34, the tunneling layer 36, and the first and second electrodes 42 and 44 The forming sequence can be varied in various ways.

이와 같이 본 실시예에 따른 태양 전지(100)의 제조 방법에 의하면 후면 패시베이션 특성이 우수한 태양 전지(100)를 간단한 공정에 의하여 제조할 수 있다.
As described above, according to the manufacturing method of the solar cell 100 according to the present embodiment, the solar cell 100 having an excellent rear passivation characteristic can be manufactured by a simple process.

이하, 첨부한 도면을 참조하여 본 발명의 다른 실시예에 따른 태양 전지를 상세하게 설명한다. Hereinafter, a solar cell according to another embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 5는 본 발명의 다른 실시예에 따른 태양 전지를 도시한 단면도이다. 5 is a cross-sectional view illustrating a solar cell according to another embodiment of the present invention.

도 5를 참조하면, 본 실시예에 따른 태양 전지(100)에서는, 후면 전계 영역(30)이 제2 전극(44)이 형성된 부분에 대응하여 국부적으로 형성되는 제1 부분(30a)으로 구성되는 국부적 구조를 가진다. 이에 따라 후면 전계층(30)의 형성 시 반도체 기판(110)이 손상되거나 후면 전계층(30)에 의하여 패시베이션 특성 등이 저하되는 등의 문제를 방지할 수 있다. 5, in the solar cell 100 according to the present embodiment, the rear electric field area 30 includes a first portion 30a formed locally corresponding to a portion where the second electrode 44 is formed It has a local structure. Accordingly, it is possible to prevent the semiconductor substrate 110 from being damaged in the formation of the rear front layer 30 or the passivation characteristic due to the rear front layer 30 being deteriorated.

도 6은 본 발명의 또 다른 실시예에 따른 태양 전지를 도시한 단면도이다. 6 is a cross-sectional view illustrating a solar cell according to another embodiment of the present invention.

도 6을 참조하면, 본 실시예에 따른 태양 전지(100)에서는, 후면 전계 영역(30)에 연결되는 제2 전극(44)이 패시베이션 막(32) 상에 전체적으로 형성되고 패시베이션 막(32)에 형성된 개구부를 통하여 후면 전계 영역(30)(또는 반도체 기판(110))에 전기적으로 연결된다. 즉, 본 실시예에서는 제2 전극(44)은, 패시베이션 막(32)을 관통하여 후면 전계 영역(30)에 연결되는 제1 전극부(440)와, 제1 전극부(440)와 연결되면서 패시베이션 막(32) 상에 전체적으로 형성된 제2 전극부(442)를 포함할 수 있다. 이때, 제1 전극부(440)는 도 2에 도시한 핑거 전극(44a)와 버스바 전극(44b)을 포함하는 평면 형상을 가져 캐리어를 효과적으로 수집할 수 있다. 제1 전극부(440)가 형성된 부분은 터널링층(36)에 의하여 패시베이션되어 있으므로 제1 전극부(440)가 넓은 면적을 가지면서 형성되어도 태양 전지(100) 효율에 영향을 미치지 않기 때문이다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 전극부(440)가 후면 전계 영역(30)에 점 컨택(point contact)될 수 있다. 그 외에도 다양한 컨택 방법, 구조, 형상 등에 의하여 제1 전극부(440)와 후면 전계 영역(30)이 연결될 수 있다. Referring to FIG. 6, in the solar cell 100 according to the present embodiment, the second electrode 44 connected to the rear electric field area 30 is formed on the passivation film 32 as a whole, and the passivation film 32 And is electrically connected to the rear electric field area 30 (or the semiconductor substrate 110) through the formed opening. That is, in this embodiment, the second electrode 44 includes a first electrode portion 440 which is connected to the rear electric field area 30 through the passivation film 32, and a second electrode portion 440 which is connected to the first electrode portion 440 And a second electrode portion 442 formed on the passivation film 32 as a whole. At this time, the first electrode unit 440 has a planar shape including the finger electrode 44a and the bus bar electrode 44b shown in FIG. 2, so that the carriers can be effectively collected. This is because the portion where the first electrode portion 440 is formed is passivated by the tunneling layer 36 so that the efficiency of the solar cell 100 is not affected even if the first electrode portion 440 is formed with a large area. However, the present invention is not limited thereto, and the first electrode part 440 may be point-contacted to the rear electric field area 30. [ In addition, the first electrode part 440 and the rear electric field area 30 can be connected by various contact methods, structures, shapes, and the like.

본 실시예에 의하면 제2 전극(44)이 터널링층(36) 위에 전체적으로 형성되는 제2 전극부(442)를 포함하여 반도체 기판(110)을 통과한 광을 반사시켜 재이용할 수 있도록 한다. 그리고 제1 전극부(440)에 의하여 광전 변환 작용에 의하여 형성된 캐리어를 효과적으로 수집할 수 있도록 한다. 이에 의하여 태양 전지(100)의 효율을 향상할 수 있다. According to this embodiment, the second electrode 44 includes the second electrode part 442 formed on the tunneling layer 36 as a whole, so that the light passing through the semiconductor substrate 110 can be reflected and reused. And the first electrode unit 440 can effectively collect the carriers formed by the photoelectric conversion action. Thus, the efficiency of the solar cell 100 can be improved.

도 7은 본 발명의 또 다른 실시예에 따른 태양 전지를 도시한 단면도이다.7 is a cross-sectional view illustrating a solar cell according to another embodiment of the present invention.

도 7을 참조하면, 본 실시예에 따른 태양 전지(100)에서는, 제1 전극(42)이 터널링층(38)을 사이에 두고 에미터 영역(20)에 연결된다. 즉, 패시베이션막(22) 및 반사 방지막(24)에 개구부(102)를 형성하고, 개구부(102)를 덮도록 터널링층(38)이 형성되고, 개구부(102)에 대응하여 제1 전극(42)이 형성될 수 있다. 이때, 터널링층(38)은 패시베이션막(22) 및 반사 방지막(24)를 덮도록 전체적으로 형성될 수 있다. 터널링층(38)의 두께, 물질 등은 제2 전극(44)과 후면 전계 영역(30) 사이에 위치한 터널링층(36)의 두께, 물질 등과 동일 또는 극히 유사하므로 상세한 설명을 생략한다. Referring to FIG. 7, in the solar cell 100 according to the present embodiment, the first electrode 42 is connected to the emitter region 20 with the tunneling layer 38 therebetween. That is, the passivation film 22 and the antireflection film 24 are formed with the opening 102, the tunneling layer 38 is formed so as to cover the opening 102, and the first electrode 42 May be formed. At this time, the tunneling layer 38 may be formed entirely to cover the passivation film 22 and the anti-reflection film 24. The thickness, material, and the like of the tunneling layer 38 are the same as or substantially similar to the thickness, material, and the like of the tunneling layer 36 located between the second electrode 44 and the rear electric field area 30,

이와 같이 제1 전극(42)이 터널링층(38)을 사이에 두고 에미터 영역(20)에 연결되면 제1 전극(42)이 형성된 부분에서의 패시베이션 특성을 향상할 수 있고, 이에 의하여 태양 전지(100)의 효율을 향상할 수 있다. 도면에서는 제1 및 제2 전극(42, 44)에 대응하여 터널링층(36, 38)이 각기 형성된 것을 예시하였으나, 제1 및 제2 전극(42, 44) 중 하나의 전극에 대응하여 터널링층(36, 38)이 형성되면 본 발명의 범위에 속한다. When the first electrode 42 is connected to the emitter region 20 with the tunneling layer 38 therebetween, the passivation characteristic at the portion where the first electrode 42 is formed can be improved, The efficiency of the light emitting device 100 can be improved. The tunneling layers 36 and 38 are formed correspondingly to the first and second electrodes 42 and 44. However, the tunneling layers 36 and 38 may be formed in correspondence to one of the first and second electrodes 42 and 44, (36, 38) are formed, they belong to the scope of the present invention.

상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다. Features, structures, effects and the like according to the above-described embodiments are included in at least one embodiment of the present invention, and the present invention is not limited to only one embodiment. Further, the features, structures, effects, and the like illustrated in the embodiments may be combined or modified in other embodiments by those skilled in the art to which the embodiments belong. Therefore, it should be understood that the present invention is not limited to these combinations and modifications.

100: 태양 전지
110: 반도체 기판
10: 베이스 영역
20: 에미터 영역
30: 후면 전계 영역
22, 32: 패시베이션 막
24: 반사 방지막
34: 캡핑막
36, 38: 터널링층
42: 제1 전극
44: 제2 전극 100: Solar cell
110: semiconductor substrate
10: Base area
20: Emitter area
30: Rear field area
22, 32: Passivation film
24: Antireflection film
34: capping film
36, 38: Tunneling layer
42: first electrode
44: Second electrode

Claims (20)

베이스 영역을 포함하는 반도체 기판;
상기 베이스 영역과 반대되는 도전형을 가지는 에미터 영역;
상기 에미터 영역에 전기적으로 연결되는 제1 전극; 및
상기 베이스 영역에 전기적으로 연결되는 제2 전극
을 포함하고,
상기 제2 전극은, 터널링층을 사이에 두고 상기 베이스 영역에 연결되는 태양 전지. A semiconductor substrate including a base region;
An emitter region having a conductivity type opposite to the base region;
A first electrode electrically connected to the emitter region; And
And a second electrode electrically connected to the base region
/ RTI >
Wherein the second electrode is connected to the base region via a tunneling layer. 제1항에 있어서,
상기 터널링층의 두께가 0.5nm 내지 3nm인 태양 전지. The method according to claim 1,
And the thickness of the tunneling layer is 0.5 nm to 3 nm. 제2항에 있어서,
상기 터널링층의 두께가 1nm 내지 2nm인 태양 전지. 3. The method of claim 2,
Wherein the thickness of the tunneling layer is 1 nm to 2 nm. 제1항에 있어서,
상기 터널링층이 산화물, 질화물 또는 진성 반도체층으로 구성되는 태양 전지. The method according to claim 1,
Wherein the tunneling layer is composed of an oxide, a nitride, or an intrinsic semiconductor layer. 제1항에 있어서,
상기 터널링층이 알루미늄 산화물을 포함하는 태양 전지. The method according to claim 1,
Wherein the tunneling layer comprises aluminum oxide. 제1항에 있어서,
상기 에미터 영역이 상기 반도체 기판의 전면에 형성되고,
상기 반도체 기판의 후면에 형성되는 후면 전계 영역을 더 포함하고,
상기 제2 전극은 상기 터널링층을 사이에 두고 상기 후면 전계 영역 위에 위치하는 태양 전지. The method according to claim 1,
Wherein the emitter region is formed on a front surface of the semiconductor substrate,
Further comprising a rear electric field area formed on a rear surface of the semiconductor substrate,
And the second electrode is located above the rear electric field area with the tunneling layer interposed therebetween. 제1항에 있어서,
상기 제2 전극이 상기 반도체 기판의 후면 쪽에 위치하고,
상기 반도체 기판의 후면 위에 형성되며 개구부를 포함하는 패시베이션막을 포함하고,
상기 터널링층이 적어도 상기 개구부 내부에 형성되고,
상기 제2 전극이 적어도 상기 개구부 내에서 상기 터널링층 위에 형성되는 태양 전지. The method according to claim 1,
The second electrode is located on a rear surface side of the semiconductor substrate,
And a passivation film formed on a rear surface of the semiconductor substrate and including an opening,
Wherein the tunneling layer is formed at least inside the opening,
Wherein the second electrode is formed on the tunneling layer at least in the opening. 제7항에 있어서,
상기 터널링층이 상기 개구부의 내부 및 상기 패시베이션막 위에 전체적으로 형성되는 태양 전지. 8. The method of claim 7,
Wherein the tunneling layer is formed entirely inside the opening and on the passivation film. 제7항에 있어서,
상기 터널링층의 두께가 상기 패시베이션막의 두께보다 작은 태양 전지. 8. The method of claim 7,
Wherein a thickness of the tunneling layer is smaller than a thickness of the passivation film. 제7항에 있어서,
상기 패시베이션막 위에 형성되는 캡핑막을 더 포함하는 태양 전지. 8. The method of claim 7,
And a capping film formed on the passivation film. 제10항에 있어서,
상기 터널링층이 상기 개구부의 내부 및 상기 캡핑막 위에 형성되는 태양 전지. 11. The method of claim 10,
Wherein the tunneling layer is formed inside the opening and on the capping layer. 제10항에 있어서,
상기 터널링층의 두께가 상기 캡핑막의 두께보다 작은 태양 전지. 11. The method of claim 10,
Wherein the thickness of the tunneling layer is smaller than the thickness of the capping film. 제7항에 있어서,
상기 제2 전극은, 복수의 핑거 전극과, 상기 복수의 핑거 전극을 연결하는 버스바 전극을 포함하는 제1 전극부를 포함하는 태양 전지. 8. The method of claim 7,
Wherein the second electrode includes a first electrode portion including a plurality of finger electrodes and a bus bar electrode connecting the plurality of finger electrodes. 제13항에 있어서,
상기 개구부가, 상기 복수의 핑거 전극과 대응하게 형성된 제1 개구 부분과, 상기 버스바 전극과 대응하게 형성된 제2 개구 부분을 포함하며,
상기 터널링층이 적어도 상기 제1 개구 부분 및 상기 제2 개구 부분 내부에 형성되는 태양 전지. 14. The method of claim 13,
Wherein the opening portion includes a first opening portion formed corresponding to the plurality of finger electrodes and a second opening portion formed corresponding to the bus bar electrode,
Wherein the tunneling layer is formed at least within the first opening portion and the second opening portion. 제13항에 있어서,
상기 제2 전극은, 상기 제1 전극부와 연결되면서 상기 패시베이션막 위에 전체적으로 형성되는 제2 전극부를 포함하는 태양 전지. 14. The method of claim 13,
And the second electrode includes a second electrode portion formed on the passivation film as a whole, the second electrode portion being connected to the first electrode portion. 제1항에 있어서,
상기 터널링층이 상기 반도체 기판 및 상기 제2 전극에 직접 접촉하여 형성되는 태양 전지. The method according to claim 1,
Wherein the tunneling layer is formed in direct contact with the semiconductor substrate and the second electrode. 제1항에 있어서,
상기 제1 전극이 또 다른 터널링층을 사이에 두고 상기 에미터 영역 위에 위치하는 태양 전지. The method according to claim 1,
Wherein the first electrode is positioned over the emitter region with another tunneling layer interposed therebetween. 베이스 영역을 포함하는 반도체 기판;
상기 베이스 영역과 반대되는 도전형을 가지는 에미터 영역 및 상기 베이스 영역과 동일한 도전형을 가지는 후면 전계 영역을 포함하는 도전형 영역;
상기 에미터 영역에 전기적으로 연결되는 제1 전극; 및
상기 후면 전계 영역에 전기적으로 연결되는 제2 전극
을 포함하고,
상기 제1 전극 및 상기 제2 전극 중 적어도 하나는, 터널링층을 사이에 두고 상기 도전형 영역에 연결되는 태양 전지. A semiconductor substrate including a base region;
A conductive type region including an emitter region having a conductivity type opposite to the base region and a rear electric field region having the same conductivity type as the base region;
A first electrode electrically connected to the emitter region; And
And a second electrode electrically connected to the rear electric field region
/ RTI >
Wherein at least one of the first electrode and the second electrode is connected to the conductive region via a tunneling layer. 베이스 영역을 포함하는 반도체 기판을 준비하는 단계;
상기 반도체 기판에 베이스 영역과 반대되는 도전형을 가지는 에미터 영역을 형성하는 단계;
상기 에미터 영역이 위치하지 않은 상기 베이스 영역의 부분 위에 터널링층을 형성하는 단계;
상기 에미터 영역 위에 상기 에미터 영역에 전기적으로 연결되는 제1 전극을 형성하는 단계; 및
상기 터널링층 위에 상기 베이스 영역에 전기적으로 연결되는 제2 전극을 형성하는 단계
를 포함하는 태양 전지의 제조 방법. Preparing a semiconductor substrate including a base region;
Forming an emitter region having a conductivity type opposite to the base region on the semiconductor substrate;
Forming a tunneling layer over a portion of the base region where the emitter region is not located;
Forming a first electrode over the emitter region, the first electrode being electrically connected to the emitter region; And
Forming a second electrode over the tunneling layer, the second electrode being electrically connected to the base region;
Wherein the method comprises the steps of: 제19항에 있어서,
상기 에미터 영역을 형성하는 단계와 상기 터널링층을 형성하는 단계 사이에, 상기 에미터 영역이 위치하지 않은 상기 베이스 영역의 부분 위에 패시베이션막을 형성하는 단계; 및 상기 패시베이션막을 에칭 페이스트에 의하여 부분적으로 제거하여 개구부를 형성하는 단계를 더 포함하고,
상기 터널링층을 형성하는 단계에서는 적어도 상기 개구부의 내부 영역에 상기 터널링층을 형성하며,
상기 제1 전극을 형성하는 단계 또는 상기 제2 전극을 형성하는 단계에서는, 도금 또는 증착을 사용하는 태양 전지의 제조 방법. 20. The method of claim 19,
Forming a passivation film over the portion of the base region where the emitter region is not located between forming the emitter region and forming the tunneling layer; And forming an opening by partially removing the passivation film by an etching paste,
Wherein forming the tunneling layer comprises forming the tunneling layer in at least an inner region of the opening,
Wherein the step of forming the first electrode or the step of forming the second electrode uses plating or vapor deposition.
KR1020130144804A 2013-11-26 2013-11-26 Solar cell and method for manufacturing the same KR102132741B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020130144804A KR102132741B1 (en) 2013-11-26 2013-11-26 Solar cell and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130144804A KR102132741B1 (en) 2013-11-26 2013-11-26 Solar cell and method for manufacturing the same

Publications (2)

Publication Number Publication Date
KR20150061169A true KR20150061169A (en) 2015-06-04
KR102132741B1 KR102132741B1 (en) 2020-07-10

Family

ID=53499210

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130144804A KR102132741B1 (en) 2013-11-26 2013-11-26 Solar cell and method for manufacturing the same

Country Status (1)

Country Link
KR (1) KR102132741B1 (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180036571A (en) * 2016-09-30 2018-04-09 엘지전자 주식회사 Solar cell and the method for manufacturing the solar cell
KR20240000706U (en) 2022-10-25 2024-05-03 박기범 System for automatic recognition of check using pen with ink including iron

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101079213B1 (en) * 2009-12-15 2011-11-03 (유)에스엔티 Solar cell and manufacturing method of the same
US20120305060A1 (en) * 2011-06-02 2012-12-06 Silevo, Inc. Tunneling-junction solar cell with copper grid for concentrated photovoltaic application
US20120318340A1 (en) * 2010-05-04 2012-12-20 Silevo, Inc. Back junction solar cell with tunnel oxide
KR20130117097A (en) * 2012-04-17 2013-10-25 엘지전자 주식회사 Solar cell and method for manufacturing the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101079213B1 (en) * 2009-12-15 2011-11-03 (유)에스엔티 Solar cell and manufacturing method of the same
US20120318340A1 (en) * 2010-05-04 2012-12-20 Silevo, Inc. Back junction solar cell with tunnel oxide
US20120305060A1 (en) * 2011-06-02 2012-12-06 Silevo, Inc. Tunneling-junction solar cell with copper grid for concentrated photovoltaic application
KR20130117097A (en) * 2012-04-17 2013-10-25 엘지전자 주식회사 Solar cell and method for manufacturing the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180036571A (en) * 2016-09-30 2018-04-09 엘지전자 주식회사 Solar cell and the method for manufacturing the solar cell
KR20240000706U (en) 2022-10-25 2024-05-03 박기범 System for automatic recognition of check using pen with ink including iron

Also Published As

Publication number Publication date
KR102132741B1 (en) 2020-07-10

Similar Documents

Publication Publication Date Title
JP6059173B2 (en) Solar cell
KR101613843B1 (en) Solar cell and method for manufacturing the same
KR101622089B1 (en) Solar cell and method for manufacturing the same
KR20140135881A (en) Solar cell and method for manufacturing the same
KR20140143277A (en) Solar cell and method for manufacturing the same
JP2015130527A (en) Solar battery and manufacturing method of the same
US20130160840A1 (en) Solar cell
KR101699743B1 (en) Solar cell
KR20150124292A (en) Solar cell and method for manufacturing the same
KR102132740B1 (en) Solar cell and method for manufacutring the same
KR102547804B1 (en) Bifacial silicon solar cell and method for manufacturing the same
KR20150049211A (en) Solar cell and method for manufacturing the same
KR102053140B1 (en) Solar cell
US9214584B2 (en) Solar cell, method for manufacturing dopant layer, and method for manufacturing solar cell
KR20140143279A (en) Solar cell
KR20140140200A (en) Solar cell and method for manufacturing the same
US9640707B2 (en) Method of manufacturing solar cell and method of forming doping region
KR102132741B1 (en) Solar cell and method for manufacturing the same
KR20150029203A (en) Solar cell
KR101823599B1 (en) Solar cell and method for manufacturing the same
KR20160063010A (en) Solar cell and method for manufacturing the same
KR20160034062A (en) Solar cell and method for manufacturing the same
KR101889774B1 (en) Solar cell
KR20140093382A (en) Method for manufacturing solar cell
KR20160061947A (en) Solar cell and method for manufacturing the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant