KR101983361B1 - Bifacial solar cell - Google Patents

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Abstract

본 발명에 따른 양면 수광형 태양전지는, 제1 도전성 타입의 불순물을 함유하는 반도체 기판; 기판의 제1 면에 위치하며, 제2 도전성 타입의 불순물을 함유하는 에미터부; 에미터부의 전면(front surface)에 위치하고, 복수의 제1 개구부를 구비하는 제1 유전층; 기판의 후면(back surface)에 위치하고, 제1 도전성 타입의 불순물을 함유하는 후면 전계부; 후면 전계부의 후면(back surface)에 위치하고, 복수의 제2 개구부를 구비하는 제2 유전층; 제1 개구부를 통해 노출된 에미터부와 연결되는 제1 전극; 및 제2 개구부를 통해 노출된 후면 전계부와 연결되는 제2 전극을 포함하고, 후면 전계부는 반도체 기판과 접촉하며 불순물을 함유하지 않는 진성 비정질 실리콘(i-a-Si)층, 진성 비정질 실리콘층의 후면에 위치하며 제1 도전성 타입의 불순물을 반도체 기판에 비해 고농도로 함유하는 제1 도전성 타입의 비정질 실리콘(a-Si)층, 및 제1 도전성 타입의 비정질 실리콘층의 후면에 위치하며 제1 도전성 타입의 불순물을 반도체 기판에 비해 고농도로 함유하는 제1 도전성 타입의 미세 결정 실리콘(mc-Si)층을 포함한다.A double-sided light receiving solar cell according to the present invention includes: a semiconductor substrate containing an impurity of a first conductivity type; An emitter section located on a first side of the substrate and containing an impurity of a second conductivity type; A first dielectric layer located on a front surface of the emitter section and having a plurality of first openings; A back electrometer located on a back surface of the substrate and containing an impurity of the first conductivity type; A second dielectric layer located on a back surface of the rear surface electric field portion and having a plurality of second openings; A first electrode connected to the emitter portion exposed through the first opening; And a second electrode connected to the rear electric field portion exposed through the second opening, wherein the rear electric field portion includes an intrinsic amorphous silicon (ia-Si) layer contacting the semiconductor substrate and containing no impurity, An amorphous silicon (a-Si) layer of a first conductivity type and containing a first conductivity type impurity at a higher concentration than a semiconductor substrate, and a second conductivity type amorphous silicon (Mc-Si) layer of the first conductivity type containing impurities of a high concentration in the semiconductor substrate in comparison with the semiconductor substrate.

Description

양면 수광형 태양전지{BIFACIAL SOLAR CELL}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a double-

본 발명은 양면 수광형 태양전지에 관한 것이다.The present invention relates to a double-sided light receiving solar cell.

최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예측되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양전지는 태양 에너지로부터 전기 에너지를 생산하는 전지로서, 에너지 자원이 풍부하고 환경오염에 대한 문제점이 없어 주목 받고 있다. With the recent depletion of existing energy resources such as oil and coal, interest in alternative energy to replace them is increasing. Among them, solar cells produce electric energy from solar energy, and they are attracting attention because they have abundant energy resources and there is no problem about environmental pollution.

통상의 태양전지는 기판 및 기판과 p-n 접합을 형성하는 에미터부를 포함하며, 기판의 한쪽 면을 통해 입사된 빛을 이용하여 전류를 발생시킨다.A typical solar cell includes a substrate and an emitter portion that forms a p-n junction with the substrate, and generates a current by using light incident through one side of the substrate.

따라서, 통상의 태양전지는 빛이 기판의 한쪽 면을 통해서만 입사되므로 전류 변환 효율이 낮다. 이에, 근래에는 기판의 양쪽 면을 통해 빛이 입사되도록 한 양면 수광형 태양전지가 개발되고 있다.Therefore, a conventional solar cell has a low current conversion efficiency because light is incident through only one side of the substrate. In recent years, a double-sided light receiving type solar cell has been developed in which light is incident on both sides of a substrate.

본 발명이 이루고자 하는 기술적 과제는 효율이 향상된 태양전지를 제공하는 것이다.SUMMARY OF THE INVENTION The present invention provides a solar cell with improved efficiency.

본 발명의 실시예에 따른 양면 수광형 태양전지는, 제1 도전성 타입의 불순물을 함유하는 반도체 기판; 기판의 제1 면에 위치하며, 상기 제1 도전성 타입의 반대 도전성을 갖는 제2 도전성 타입의 불순물을 함유하는 에미터부; 에미터부의 전면(front surface)에 위치하고, 복수의 제1 개구부를 구비하는 제1 유전층; 기판의 후면(back surface)에 위치하고, 제1 도전성 타입의 불순물을 함유하는 후면 전계부; 후면 전계부의 후면(back surface)에 위치하고, 복수의 제2 개구부를 구비하는 제2 유전층; 제1 개구부를 통해 노출된 에미터부와 연결되는 제1 전극; 및 제2 개구부를 통해 노출된 후면 전계부와 연결되는 제2 전극을 포함하고, 후면 전계부는 반도체 기판과 접촉하며 불순물을 함유하지 않는 진성 비정질 실리콘(i-a-Si)층, 진성 비정질 실리콘층의 후면에 위치하며 제1 도전성 타입의 불순물을 반도체 기판에 비해 고농도로 함유하는 n형 비정질 실리콘(a-Si)층, 및 제1 도전성 타입의 비정질 실리콘층의 후면에 위치하며 제1 도전성 타입의 불순물을 반도체 기판에 비해 고농도로 함유하는 제1 도전성 타입의 미세 결정 실리콘(mc-Si)층을 포함한다.A double-sided light receiving solar cell according to an embodiment of the present invention includes: a semiconductor substrate containing an impurity of a first conductivity type; An emitter section located on a first side of the substrate, the emitter section containing an impurity of a second conductivity type having opposite conductivity of the first conductivity type; A first dielectric layer located on a front surface of the emitter section and having a plurality of first openings; A back electrometer located on a back surface of the substrate and containing an impurity of the first conductivity type; A second dielectric layer located on a back surface of the rear surface electric field portion and having a plurality of second openings; A first electrode connected to the emitter portion exposed through the first opening; And a second electrode connected to the rear electric field portion exposed through the second opening, wherein the rear electric field portion includes an intrinsic amorphous silicon (ia-Si) layer contacting the semiconductor substrate and containing no impurity, An n-type amorphous silicon (a-Si) layer which is located on the back surface of the first conductivity type amorphous silicon layer and contains impurities of the first conductivity type at a higher concentration than the semiconductor substrate, And a microcrystalline silicon (mc-Si) layer of a first conductivity type containing a higher concentration than the semiconductor substrate.

후면 전계부는 기판의 후면 전체에 위치하며, 제2 유전층에 형성된 복수의 개구부 사이의 간격은 100㎛ 내지 500㎛로 형성된다.The rear electric field portion is located on the entire rear surface of the substrate, and the interval between the plurality of openings formed in the second dielectric layer is formed to be 100 mu m to 500 mu m.

제1 도전성 타입은 n형이고, 상기 제2 도전성 타입은 p형일 수 있다.The first conductivity type may be n-type, and the second conductivity type may be p-type.

제1 전극의 후면(back surface) 전체는 에미터부와 직접 접촉할 수 있으며, 제1 전극은 반도체 기판의 전면에 위치하며 제1 방향으로 연장된 복수의 제1 핑거 전극을 포함할 수 있다.The entire back surface of the first electrode may be in direct contact with the emitter portion. The first electrode may include a plurality of first finger electrodes located on the front surface of the semiconductor substrate and extending in the first direction.

제1 전극은 제1 방향과 직교하는 제2 방향으로 연장된 복수의 제1 버스바 전극을 더 포함할 수 있다. 제1 버스바 전극은 제1 핑거 전극과 물리적으로 연결된다.The first electrode may further include a plurality of first bus bar electrodes extending in a second direction orthogonal to the first direction. The first bus bar electrode is physically connected to the first finger electrode.

제1 핑거 전극과 제1 버스바 전극은 도금층을 포함할 수 있다.The first finger electrode and the first bus bar electrode may include a plating layer.

제2 전극의 전면(front surface) 전체는 제1 도전성 타입의 미세 결정 실리콘층과 직접 접촉한다.The entire front surface of the second electrode is in direct contact with the microcrystalline silicon layer of the first conductivity type.

제2 전극은 반도체 기판의 후면에 위치하며 제1 방향으로 연장된 복수의 제2 핑거 전극을 포함할 수 있다. 제2 전극은 제2 방향으로 연장된 복수의 제2 버스바 전극을 더 포함할 수 있다. 제2 버스바 전극은 제2 핑거 전극과 물리적으로 연결된다.The second electrode may include a plurality of second finger electrodes located on the rear surface of the semiconductor substrate and extending in the first direction. The second electrode may further include a plurality of second bus bar electrodes extending in a second direction. The second bus bar electrode is physically connected to the second finger electrode.

제2 전극, 예컨대 제2 핑거 전극과 제2 버스바 전극은 도금층을 포함할 수 있다.The second electrode, for example, the second finger electrode and the second bus bar electrode may comprise a plating layer.

제1 도전성 타입의 비정질 실리콘층의 두께는 제1 도전성 타입의 미세 결정 실리콘층의 두께보다 크게 형성되고, 제1 도전성 타입의 미세 결정 실리콘층의 두께는 진성 비정질 실리콘층의 두께보다 크게 형성되는 것이 바람직하다.The thickness of the amorphous silicon layer of the first conductivity type is formed larger than the thickness of the microcrystalline silicon layer of the first conductivity type and the thickness of the microcrystalline silicon layer of the first conductivity type is formed larger than the thickness of the intrinsic amorphous silicon layer desirable.

일례로, 진성 비정질 실리콘층은 1㎚ 내지 5㎚의 두께로 형성되고, 제1 도전성 타입의 비정질 실리콘층은 10㎚ 내지 30㎚의 두께로 형성되며, 제1 도전성 타입의 미세 결정 실리콘층은 5㎚ 내지 10㎚의 두께로 형성될 수 있다.In one example, the intrinsic amorphous silicon layer is formed to a thickness of 1 nm to 5 nm, the first conductive type amorphous silicon layer is formed to a thickness of 10 nm to 30 nm, and the first conductive type microcrystalline silicon layer is formed of 5 Nm to 10 nm in thickness.

제2 유전층은 제1 후면 유전층 및 제2 후면 유전층을 포함하며, 상기 제1 후면 유전층 및 상기 제2 후면 유전층은 각각 상기 후면 전계부와 반대 도전의 고정 전하를 갖는다.The second dielectric layer comprises a first rear dielectric layer and a second rear dielectric layer, wherein the first rear dielectric layer and the second rear dielectric layer each have a fixed charge of opposite conductivity to the back electroluminescent layer.

제1 유전층은 에미터부와 반대 도전형의 고정 전하를 갖는 제1 전면 유전층, 에미터부와 동일 도전형의 고정 전하를 가지며 제1 전면 유전층의 전면에 위치하는 제2 전면 유전층, 및 에미터부와 동일 도전형의 고정 전하를 가지며 제2 전면 유전층의 전면에 위치하는 제3 전면 유전층을 포함한다.The first dielectric layer comprises a first front dielectric layer having a fixed charge of opposite conductivity to the emitter portion, a second front dielectric layer having a fixed charge of the same conductivity type as the emitter portion and located on the front surface of the first front dielectric layer, And a third front dielectric layer having a conductive charge type and located on the front surface of the second front dielectric layer.

제1 후면 유전층과 제2 전면 유전층은 서로 동일한 물질, 예컨대 실리콘 질화물로 형성되고, 제2 후면 유전층과 제3 전면 유전층은 서로 동일한 물질, 예컨대 실리콘 산화물로 형성된다.The first and second front dielectric layers are formed of the same material, such as silicon nitride, and the second and third front dielectric layers are formed of the same material, such as silicon oxide.

제1 전면 유전층은 알루미늄 산화막으로 형성된다.The first front dielectric layer is formed of an aluminum oxide film.

종래 결정질 태양전지에서는 에미터부 및 후면 전계부를 확산 또는 이온 주입 공정을 이용하여 형성하였는데, 이러한 구조는 에미터부 및 후면 전계부의 Jo(dark saturation current)를 감소시키기 힘들고, 표면에서 발생하는 재결합(recombination)을 제어하기 어려워 태양전지의 광전 변환 효율이 저하되는 단점이 있다.In the conventional crystalline solar cell, the emitter portion and the rear portion electric field portion are formed by using a diffusion or ion implantation process. This structure is difficult to reduce the dark saturation current (Jo) of the emitter portion and the rear electric field portion, It is difficult to control the photoelectric conversion efficiency of the solar cell.

또한, 기판의 전면에 형성되는 제1 전극과 기판의 후면에 형성되는 제2 전극을 스크린 프린팅 방식으로 형성하는 경우에는 제작 단가가 매우 비싼 문제점이 있다.In addition, when the first electrode formed on the front surface of the substrate and the second electrode formed on the rear surface of the substrate are formed by a screen printing method, manufacturing cost is very high.

그러나 본원 발명은 에미터부의 전면에 위치하는 제1 유전층이 에미터부와 반대 도전형의 고정 전하를 갖는 산화 알루미늄막을 포함하므로, 에미터부의 표면에서 발생하는 재결합이 감소된다.However, in the present invention, the first dielectric layer located on the front surface of the emitter section includes an aluminum oxide film having a fixed charge of the opposite conductivity type to that of the emitter section, so that recombination occurring on the surface of the emitter section is reduced.

또한, 기판의 후면에 위치하는 후면 전계부가 진성 비정질 실리콘층/제1 도전성 타입의 비정질 실리콘층/제1 도전성 타입의 미세 결정 실리콘층의 3층 구조로 형성되어 있다.Further, a back electric field portion located on the rear surface of the substrate is formed in a three-layer structure of an intrinsic amorphous silicon layer / a first conductive type amorphous silicon layer / a first conductive type microcrystalline silicon layer.

따라서, 진성 비정질 실리콘층에 의해 결정질 실리콘과의 계면에서의 패시베이션 특성이 향상되고, 또한, 제1 도전성 타입의 비정질 실리콘층이 제2 유전층의 제1 후면 유전층을 구성하는 실리콘 질화막과 함께 캡핑막(capping layer)로 작용하게 되어 어닐링(annealing)에 의한 패시베이션 특성이 향상된다. 따라서, 후면 전계부에서의 표면에서 발생하는 재결합이 감소된다.Thus, the passivation property at the interface with the crystalline silicon is improved by the intrinsic amorphous silicon layer, and the amorphous silicon layer of the first conductivity type is formed on the capping film (silicon nitride film) together with the silicon nitride film constituting the first rear dielectric layer of the second dielectric layer capping layer, thereby improving passivation characteristics by annealing. Thus, the recombination occurring at the surface in the back electroluminescent portion is reduced.

그리고, 제2 전극이 제1 도전성 타입의 미세 결정 실리콘층과 직접 접촉되므로, 제2 전극과의 접촉 저항이 감소되고, 이에 따라, 필 팩터(fill factor)가 증가한다.And, since the second electrode is in direct contact with the microcrystalline silicon layer of the first conductivity type, the contact resistance with the second electrode is reduced, thereby increasing the fill factor.

아울러, 후면 전계부가 미세 결정 실리콘층을 포함하므로, 제1 유전층 및 제2 유전층에 개구부를 형성할 때 낮은 에너지 밀도를 갖는 레이저 빔을 사용할 수 있으므로, 레이저 빔에 의한 기판의 열손상이 최소화되고, 이에 따라 암전류(Jo)의 발생이 최소화되며, 개방 전압(Voc)이 증가한다.In addition, since the back electric field portion includes the microcrystalline silicon layer, it is possible to use a laser beam having a low energy density when forming the openings in the first and second dielectric layers, thereby minimizing heat damage to the substrate by the laser beam, Thus, the occurrence of the dark current Jo is minimized, and the open-circuit voltage Voc is increased.

그리고 제1 유전층에 위치한 개구부를 통해 노출된 에미터부와 직접 접촉하는 제1 전극과 제2 유전층에 위치한 개구부를 통해 노출된 후면 전계부와 직접 접촉하는 제2 전극이 도금층을 포함하므로 태양전지의 제조 원가를 줄일 수 있다.Since the first electrode directly contacting the exposed emitter through the opening located in the first dielectric layer and the second electrode contacting the exposed backside through the opening located in the second dielectric layer include the plating layer, Cost can be reduced.

또한, 도금 공정시 디글레이징(deglazing) 공정을 생략할 수 있으므로, 태양전지의 제조 공정이 단순화되고, 제1 유전층 및 제2 유전층이 실리콘 질화막 및 실리콘 산화막을 포함하므로 태양전지의 전면 및 후면에서의 빛의 반사도가 감소된다.In addition, since the deglazing process can be omitted in the plating process, the manufacturing process of the solar cell is simplified, and the first and second dielectric layers include the silicon nitride film and the silicon oxide film, The reflectivity of light is reduced.

도 1은 본 발명에 따른 양면 수광형 태양전지의 일부 사시도이다.
도 2는 도 1에 도시한 태양전지를 Ⅱ-Ⅱ선을 따라 잘라 도시한 단면도이다.
도 3은 도 2에서 A부분을 확대한 확대도이다.
도 4는 본 발명에 따른 후면 전계부의 패시베이션 특성을 나타내는 도면이다.
도 5 내지 도 8은 본 발명에 따른 양면 수광형 태양전지를 제조하는 방법의 일례를 설명하기 위한 도이다.
1 is a partial perspective view of a double-sided light receiving type solar cell according to the present invention.
FIG. 2 is a cross-sectional view of the solar cell shown in FIG. 1 cut along the line II-II.
Fig. 3 is an enlarged view of the portion A in Fig. 2. Fig.
4 is a view showing passivation characteristics of a rear surface electric field portion according to the present invention.
5 to 8 are views for explaining an example of a method of manufacturing a double-sided light receiving solar cell according to the present invention.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해될 수 있다.While the invention is susceptible to various modifications and alternative forms, specific embodiments thereof are shown by way of example in the drawings and will herein be described in detail. It is to be understood that the present invention is not intended to be limited to the specific embodiments but includes all changes, equivalents, and alternatives falling within the spirit and scope of the present invention.

본 발명을 설명함에 있어서 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지 않을 수 있다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. In describing the present invention, the terms first, second, etc. may be used to describe various components, but the components may not be limited by the terms. The terms may only be used for the purpose of distinguishing one element from another.

예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.For example, without departing from the scope of the present invention, the first component may be referred to as a second component, and similarly, the second component may also be referred to as a first component.

"및/또는" 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함할 수 있다.The term " and / or " may include any combination of a plurality of related listed items or any of a plurality of related listed items.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "결합되어" 있다고 언급되는 경우는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 결합되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해될 수 있다.Where an element is referred to as being "connected" or "coupled" to another element, it may be directly connected or coupled to the other element, but other elements may be present in between Can be understood.

반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 결합되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해될 수 있다.On the other hand, when it is mentioned that an element is " directly connected " or " directly coupled " to another element, it can be understood that no other element exists in between.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다.The terminology used in this application is used only to describe a specific embodiment and is not intended to limit the invention. The singular expressions may include plural expressions unless the context clearly dictates otherwise.

본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것으로서, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해될 수 있다.In the present application, the terms "comprises", "having", and the like are used interchangeably to designate one or more of the features, numbers, steps, operations, elements, components, But do not preclude the presence or addition of one or more other features, integers, steps, operations, elements, parts, or combinations thereof.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.In the drawings, the thickness is enlarged to clearly represent the layers and regions. When a layer, film, region, plate, or the like is referred to as being "on" another portion, it includes not only the case directly above another portion but also the case where there is another portion in between. Conversely, when a part is "directly over" another part, it means that there is no other part in the middle.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가질 수 있다. Unless otherwise defined, all terms used herein, including technical or scientific terms, may have the same meaning as commonly understood by one of ordinary skill in the art to which this invention belongs.

일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석될 수 있으며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않을 수 있다.Terms such as those defined in commonly used dictionaries can be interpreted as having a meaning consistent with the meaning in the context of the relevant art and are, unless expressly defined in the present application, interpreted in an ideal or overly formal sense .

아울러, 이하의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 보다 완전하게 설명하기 위해서 제공되는 것으로서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.In addition, the following embodiments are provided to explain more fully to the average person skilled in the art. The shapes and sizes of the elements in the drawings and the like can be exaggerated for clarity.

그러면 첨부한 도면을 참고로 하여 본 발명의 실시예를 설명한다.Embodiments of the present invention will now be described with reference to the accompanying drawings.

도 1은 본 발명에 실시예에 따른 양면 수광형 태양전지의 일부 사시도이고, 도 2는 도 1에 도시한 양면 수광형 태양전지를 Ⅱ-Ⅱ선을 따라 잘라 도시한 단면도이고, 도 3은 도 2에서 A부분을 확대한 확대도이다.FIG. 1 is a partial perspective view of a double-sided light receiving solar cell according to an embodiment of the present invention, FIG. 2 is a cross-sectional view taken along a line II-II of the double-sided light receiving solar cell shown in FIG. 1, 2 is an enlarged view of a portion A of FIG.

그리고 도 4는 본 발명에 따른 후면 전계부의 패시베이션 특성을 나타내는 도면이며, 도 5 내지 도 8은 본 발명에 따른 양면 수광형 태양전지를 제조하는 방법의 일례를 설명하기 위한 도면이다.FIGS. 5 to 8 are views for explaining an example of a method of manufacturing a double-sided light receiving type solar cell according to the present invention. FIG. 4 is a view illustrating passivation characteristics of a rear surface electric field portion according to the present invention.

도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 양면 수광형 태양전지는 기판(110), 에미터부(120), 기판(110)의 제1 면, 예컨대 전면(front surface)에 위치하는 제1 유전층(130), 기판(110)의 제2 면, 예컨대 후면(back surface)에 위치하는 후면 전계부(170)(back surface field, BSF), 후면 전계부(170)의 후면에 위치하는 제2 유전층(180), 에미터부(120)에 연결된 제1 전극(140) 및 후면 전계부(170)에 연결된 제2 전극(150)을 포함한다.1, a double-sided photoreceptive solar cell according to an embodiment of the present invention includes a substrate 110, an emitter section 120, a first surface of the substrate 110, A first dielectric layer 130, a back surface field (BSF) 170 located on a second side of the substrate 110, e.g., a back surface, A first electrode 140 connected to the emitter section 120 and a second electrode 150 connected to the rear electric section 170. [

이하에서, "전면"은 첨부 도면에서 위를 향하는 면을 말하고, "후면"은 첨부 도면에서 아래를 향하는 면을 말한다.Hereinafter, " front surface " refers to a surface facing upward in the accompanying drawings, and " rear surface " refers to a surface facing downward in the accompanying drawings.

기판(110)은 제1 도전성 타입, 예를 들어 n형 도전성 타입의 불순물을 함유하는 결정질 실리콘으로 이루어진 반도체 기판(110)이다. 이때, 실리콘은 단결정 실리콘 또는 다결정 실리콘일 수 있다. The substrate 110 is a semiconductor substrate 110 made of a crystalline silicon containing an impurity of a first conductivity type, for example, an n-type conductivity type. At this time, the silicon may be single crystal silicon or polycrystalline silicon.

기판(110)이 n형의 도전성 타입을 가지므로, 기판(110)은 인(P), 비소(As), 안티몬(Sb) 등과 같이 5가 원소의 불순물을 함유한다.Since the substrate 110 has an n-type conductivity type, the substrate 110 contains impurities of pentavalent elements such as phosphorus (P), arsenic (As), antimony (Sb), and the like.

하지만, 이와는 달리, 기판(110)은 p형 도전성 타입일 수 있고, 실리콘 이외의 다른 반도체 물질로 이루어질 수도 있다. 기판(110)이 p형의 도전성 타입을 가질 경우, 기판(110)은 붕소(B), 갈륨, 인듐 등과 같은 3가 원소의 불순물을 함유할 수 있다. Alternatively, however, the substrate 110 may be of the p-type conductivity type and may be made of a semiconductor material other than silicon. When the substrate 110 has a p-type conductivity type, the substrate 110 may contain an impurity of a trivalent element such as boron (B), gallium, indium, or the like.

이하에서는 기판(110)이 n형의 도전성 타입을 가지는 경우를 일례로 설명한다.Hereinafter, a case where the substrate 110 has an n-type conductivity type will be described as an example.

이러한 기판(110)은 표면이 텍스처링(texturing)된 텍스처링 표면(texturing surface)을 갖는다. 보다 구체적으로, 기판(110)은 에미터부(120)가 위치하는 전면(front surface)과 전면의 반대쪽에 위치하는 후면(back surface)이 텍스처링 표면으로 각각 형성된다.Such a substrate 110 has a texturing surface whose surface is textured. More specifically, the substrate 110 is formed with a textured surface having a front surface on which the emitter section 120 is located and a back surface located on the opposite side of the front surface.

기판(110)의 전면(front surface)에 위치하는 에미터부(120)는 기판(110)의 도전성 타입과 반대인 제2 도전성 타입, 예를 들어, p형의 도전성 타입을 갖는 불순물부로서, 기판(110)과 p-n 접합을 이룬다.The emitter portion 120 located on the front surface of the substrate 110 is an impurity portion having a second conductivity type opposite to the conductivity type of the substrate 110, for example, a p-type conductivity type, Lt; RTI ID = 0.0 > 110 < / RTI >

이러한 p-n 접합으로 인한 내부 전위차(built-in potential difference)에 의해, 기판(110)에 입사된 빛에 의해 생성된 전하인 전자-정공 쌍은 전자와 정공으로 분리되어 전자는 n형 쪽으로 이동하고 정공은 p형 쪽으로 이동한다. Due to the built-in potential difference due to the pn junction, the electron-hole pairs, which are charges generated by the light incident on the substrate 110, are separated into electrons and holes, electrons move toward the n- Moves toward the p-type.

따라서, 기판(110)이 n형이고 에미터부(120)가 p형이므로, 분리된 전자는 기판(110) 쪽으로 이동하고 분리된 정공은 에미터부(120) 쪽으로 이동한다.Therefore, the separated electrons move toward the substrate 110 and the separated holes move toward the emitter part 120 because the substrate 110 is n-type and the emitter part 120 is p-type.

에미터부(120)가 p형의 도전성 타입을 가지므로, 에미터부(120)는 붕소(B), 갈륨(Ga), 인듐(In) 등과 같은 3가 원소의 불순물을 기판(110)에 도핑하여 형성할 수 있다.Since the emitter section 120 has a p-type conductivity type, the emitter section 120 is formed by doping an impurity of a trivalent element such as boron (B), gallium (Ga), indium (In) .

본 실시예와 달리, 기판(110)이 p형의 도전성 타입을 가질 경우, 에미터부(120)는 n형의 도전성 타입을 가진다. 이 경우, 분리된 정공은 기판(110) 쪽으로 이동하고, 분리된 전자는 에미터부(120) 쪽으로 이동한다.Unlike the present embodiment, when the substrate 110 has a p-type conductivity type, the emitter portion 120 has an n-type conductivity type. In this case, the separated holes move toward the substrate 110, and the separated electrons move toward the emitter section 120.

에미터부(120)가 n형의 도전성 타입을 가질 경우, 에미터부(120)는 인(P), 비소(As), 안티몬(Sb) 등과 같이 5가 원소의 불순물을 기판(110)에 도핑하여 형성될 수 있다.When the emitter section 120 has an n-type conductivity type, the emitter section 120 dopes impurities of pentavalent elements such as phosphorus (P), arsenic (As), antimony (Sb) .

에미터부(120) 중에서 제1 전극(140)과 중첩하여 접촉하는 에미터부(120)의 제1 영역과 제1 전극(140)과 접촉되지 않거나 중첩되지 않는 에미터부(120)의 제2 영역의 불순물 도핑 농도는 서로 다를 수 있다.A first region of the emitter section 120 in contact with the first electrode 140 in the emitter section 120 and a second region of the emitter section 120 that is not in contact with or overlapped with the first electrode 140 The impurity doping concentrations may be different.

예를 들어, 기판(110)의 전면에 형성된 에미터부(120) 중에서 제1 전극(140)과 중첩하여 접촉하는 에미터부(120)의 제1 영역은 불순물의 도핑 농도가 상대적으로 높은 고농도 에미터부로 형성될 수 있으며, 제1 전극(140)과 접촉되지 않거나 중첩하지 않는 에미터부(120)의 제2 영역은 고농도 에미터부보다 불순물 도핑 농도가 낮은 저농도 에미터부로 형성될 수 있다.For example, the first region of the emitter section 120, which overlaps and contacts the first electrode 140 among the emitter sections 120 formed on the front surface of the substrate 110, may have a relatively high doping concentration of the impurity, And the second region of the emitter section 120 which is not in contact with or overlapped with the first electrode 140 may be formed as a low concentration emitter section having a lower doping concentration than that of the high concentration emitter section.

에미터부(120) 위에 형성된 제1 유전층(130)은 음(-)의 고정 전하(negative fixed charge)를 갖는 물질, 예를 들면 알루미늄 산화물(AlOx) 또는 이트리움 산화물(Y2O3)로 형성된 제1 전면 유전층(130a)을 포함한다.The first dielectric layer 130 formed on the emitter portion 120 may be formed of a material having a negative fixed charge such as aluminum oxide (AlO x ) or yttrium oxide (Y 2 O 3 ) Lt; RTI ID = 0.0 > 130a < / RTI >

제1 전면 유전층(130a)을 형성하는 알루미늄 산화물(AlOx) 또는 이트리움 산화물(Y2O3)은 낮은 인터페이스 트랩 밀도(interface trap density)에 따른 화학적 패시베이션 특성과 음(-)의 고정 전하에 의한 전계 효과 패시베이션 특성이 우수하다. 또한 안정성, 투습률, 내마모성 특성이 매우 우수하다.The aluminum oxide (AlO x ) or the trisium oxide (Y 2 O 3 ) forming the first front dielectric layer 130a has a chemical passivation property due to the low interface trap density and a negative charge The field-effect passivation characteristics are excellent. It also has excellent stability, moisture permeability and abrasion resistance.

따라서, 에미터부(120)의 표면에서 전하의 재결합 속도를 감소시켜 태양전지의 효율을 향상시킬 수 있으며, 장기적인 신뢰성을 향상시킬 수 있다.Therefore, the recombination speed of the charges on the surface of the emitter section 120 can be reduced to improve the efficiency of the solar cell and improve the long-term reliability.

제1 유전층(130)은 제1 전면 유전층(130a) 위에 위치하는 제2 전면 유전층(130b)과 제3 전면 유전층(130c)을 더 포함하며, 제3 전면 유전층(130c)은 제2 전면 유전층(130b) 위에 위치한다.The first dielectric layer 130 further includes a second front dielectric layer 130b and a third front dielectric layer 130c located on the first front dielectric layer 130a and a third front dielectric layer 130c further comprises a second front dielectric layer 130c, 130b.

제2 전면 유전층(130b)은 양(+)의 고정 전하를 갖는 실리콘 질화물(SiNx)로 이루어지며, 제3 전면 유전층(130c)은 양(+)의 고정 전하를 갖는 실리콘 산화물(SiOx)로 이루어진다.The second front dielectric layer 130b is made of silicon nitride (SiN x ) having a positive charge and the third front dielectric layer 130c is made of silicon oxide (SiOx) having a positive charge .

제2 전면 유전층(130b) 및 제3 전면 유전층(130c)은 기판(110)의 전면(front surface)을 통해 입사되는 빛의 반사도를 줄이고 특정한 파장 영역의 선택성을 증가시켜 태양전지의 효율을 높인다.The second front dielectric layer 130b and the third front dielectric layer 130c reduce the reflectivity of light incident through the front surface of the substrate 110 and increase the selectivity of a specific wavelength region to increase the efficiency of the solar cell.

제1 유전층(130)은 라인 타입 또는 스폿 타입으로 형성되어 에미터부(120)의 일부를 노출하는 복수의 개구부(opening)(OP1)을 포함한다.The first dielectric layer 130 includes a plurality of openings OP1 that are formed in a line type or a spot type and expose a part of the emitter layer 120. [

그리고 개구부(OP1)를 통해 노출된 에미터부(120)에는 제1 전극(140)이 형성된다.The first electrode 140 is formed on the emitter 120 exposed through the opening OP1.

제1 전극(140)은 기판 전면(front surface)의 에미터부(120) 위에 위치하며, 에미터부(120)와 전기적 및 물리적으로 연결된다. The first electrode 140 is located on the emitter section 120 on the front surface of the substrate and is electrically and physically connected to the emitter section 120.

이러한 제1 전극(140)은 복수의 제1 핑거 전극(141)과 복수의 제1 버스바 전극(143)을 포함한다.The first electrode 140 includes a plurality of first finger electrodes 141 and a plurality of first bus bar electrodes 143.

이때, 복수의 제1 핑거 전극(141)은 도 1에 도시한 제1 방향, 즉 X-X' 방향을 따라 연장되며, 인접한 제1 핑거 전극(141)과 일정한 간격을 두고 평행하게 뻗어 있다.At this time, the plurality of first finger electrodes 141 extend in the first direction shown in FIG. 1, that is, in the X-X 'direction, and extend parallel to the adjacent first finger electrodes 141 at regular intervals.

이러한 복수의 제1 핑거 전극(141)은 에미터부(120) 쪽으로 이동한 전하, 예를 들면 정공을 수집한다.The plurality of first finger electrodes 141 collects charges, for example, holes, which have migrated toward the emitter section 120.

복수의 제1 핑거 전극(141)은 니켈(Ni), 구리(Cu), 주석(Sn), 아연(Zn), 인듐(In), 티타늄(Ti), 금(Au) 및 이들의 조합으로 이루어진 군으로부터 선택된 적어도 하나의 도전성 물질을 포함한다.The plurality of first finger electrodes 141 may be formed of Ni, Cu, Sn, Zn, In, Ti, Au, or combinations thereof. And at least one conductive material selected from the group consisting of

복수의 제1 핑거 전극(141)은 도전성 물질을 포함하는 도전성 페이스트를 인쇄 및 소성하는 스크린 인쇄법으로 형성하거나, 시드층(seed layer)을 이용한 도금 공정을 이용하여 형성할 수 있다. 도금 공정에 의해 형성된 제1 핑거 전극(141)은 도금층(141a)을 포함한다.The plurality of first finger electrodes 141 may be formed by a screen printing method for printing and firing a conductive paste containing a conductive material, or may be formed using a plating process using a seed layer. The first finger electrode 141 formed by the plating process includes a plating layer 141a.

복수의 제1 버스바 전극(143)은 에미터부(120) 위에서 복수의 제1 핑거 전극(141)과 동일한 층에 위치하고, 복수의 제1 핑거 전극(141)을 서로 전기적으로 연결한다.The plurality of first bus bar electrodes 143 are located on the same layer as the plurality of first finger electrodes 141 on the emitter section 120 and electrically connect the plurality of first finger electrodes 141 to each other.

이때, 복수의 제1 버스바 전극(143)은 제1 방향과 직교하는 제2 방향, 즉 도 1에 도시한 제2 방향(Y-Y' 방향)을 따라 길게 형성되며, 태양전지를 서로 연결시키는 인터커넥터(도시하지 않음)와 연결되며, 복수의 제1 핑거 전극(141)에 의해 수집되어 이동하는 전하를 수집하여 외부 장치로 출력한다.At this time, the plurality of first bus bar electrodes 143 are elongated along the second direction orthogonal to the first direction, that is, the second direction (YY 'direction) shown in FIG. 1, And collects the charges collected and moved by the plurality of first finger electrodes 141 and outputs the collected charges to an external device.

제1 버스바 전극(143)은 제1 핑거 전극(141)과 동일한 물질로 동일한 방법에 따라 형성될 수 있다.The first bus bar electrode 143 may be formed using the same material as the first finger electrode 141 according to the same method.

이러한 구성의 제1 전극(140)은 후면 전체가 에미터부(120)와 직접 접촉한다.The entire surface of the first electrode 140 having such a configuration is in direct contact with the emitter section 120.

기판(110)의 후면에 위치하는 후면 전계부(170)는 반도체 기판과 접촉하며 불순물을 함유하지 않는 진성 비정질 실리콘(i-a-Si)층(170a), 진성 비정질 실리콘층(170a)의 후면에 위치하며 n형의 불순물을 반도체 기판(110)에 비해 고농도로 함유하는 n형 비정질 실리콘(n+ a-Si)층(170b), 및 n형 비정질 실리콘층(170b)의 후면에 위치하며 n형의 불순물을 반도체 기판(110)에 비해 고농도로 함유하는 n형 미세 결정 실리콘(n+ mc-Si)층(170c)을 포함한다.The rear electric field portion 170 located on the rear surface of the substrate 110 includes an intrinsic amorphous silicon (ia-Si) layer 170a contacting the semiconductor substrate and containing no impurities, An n-type amorphous silicon (n + a-Si) layer 170b containing an n-type impurity at a higher concentration than the semiconductor substrate 110 and an n-type impurity And an n-type microcrystalline silicon (n + mc-Si) layer 170c containing a high concentration of the n-type semiconductor layer 110 in comparison with the semiconductor substrate 110.

진성 비정질 실리콘층(170a)은 플라즈마 증착 기상 방법(Plasma-enhanced chemical vapor deposition; PECVD)에 의해 기판(110)의 후면 전체에 형성될 수 있으며, 기판(110)의 후면 근처에서 전하의 재결합율을 감소시키는 패시베이션 기능을 수행하고, 기판(110)을 통과한 빛의 내부 반사율을 향상시켜 기판(110)을 통과한 빛의 재입사율을 증가시킨다.The intrinsic amorphous silicon layer 170a may be formed on the entire rear surface of the substrate 110 by plasma enhanced chemical vapor deposition (PECVD), and the recombination rate of charges near the rear surface of the substrate 110 And enhances the internal reflectance of the light passing through the substrate 110 to increase the re-entrance rate of the light that has passed through the substrate 110.

n형 비정질 실리콘층(170b)은 플라즈마 증착 기상 방법(Plasma-enhanced chemical vapor deposition; PECVD)에 의해 진성 비정질 실리콘층(170a)의 후면 전체에 형성되고, n형 미세 결정 실리콘층(170c)은 n형 비정질 실리콘층(170b)의 후면 전체에 형성된다.The n-type amorphous silicon layer 170b is formed on the entire rear surface of the intrinsic amorphous silicon layer 170a by a plasma enhanced chemical vapor deposition (PECVD) Type amorphous silicon layer 170b.

n형 비정질 실리콘층(170b)은 진성 비정질 실리콘층(170c)과 미세 결정질 실리콘층(170c)이 오믹 콘택(ohmic contact)을 형성하도록 작용한다.The n-type amorphous silicon layer 170b functions to form an ohmic contact between the intrinsic amorphous silicon layer 170c and the microcrystalline silicon layer 170c.

n형 비정질 실리콘층(170b)의 두께(T2)는 n형 미세 결정 실리콘층(170c)의 두께(T3)보다 크게 형성되고, n형 미세 결정 실리콘층(170c)의 두께(T3)는 진성 비정질 실리콘층(170a)의 두께(T1)보다 크게 형성되는 것이 바람직하다.the thickness T2 of the n-type amorphous silicon layer 170b is formed larger than the thickness T3 of the n-type microcrystalline silicon layer 170c and the thickness T3 of the n- Is preferably formed to be larger than the thickness T1 of the silicon layer 170a.

일례로, 진성 비정질 실리콘층(170a)은 1㎚ 내지 5㎚의 두께(T1)로 형성되고, n형 비정질 실리콘층(170b)은 10㎚ 내지 30㎚의 두께(T2)로 형성되며, n형의 미세 결정 실리콘층(170c)은 5㎚ 내지 10㎚의 두께(T3)로 형성될 수 있다.For example, the intrinsic amorphous silicon layer 170a is formed with a thickness T1 of 1 nm to 5 nm, the n-type amorphous silicon layer 170b is formed with a thickness T2 of 10 nm to 30 nm, The microcrystalline silicon layer 170c may be formed to have a thickness T3 of 5 nm to 10 nm.

이와 같은 3층 구조의 후면 전계부(170)는 후면 전계 기능을 수행함으로써, 기판(110)과의 불순물 농도 차이로 인해, 기판(110)과 전위차를 발생시키는 전위 장벽을 형성시킬 수 있다.The rear electric field portion 170 having such a three-layer structure performs a back electric field function, so that a potential barrier that generates a potential difference with the substrate 110 can be formed due to a difference in impurity concentration from the substrate 110.

따라서, 기판(110)이 n형의 도전성 타입을 가지고, 에미터부(120)가 p형의 도전성 타입을 가지는 경우, 후면 전계부(170)는 기판(110)보다 높은 n형 전계를 형성하여, 기판(110)의 다수 캐리어인 전자가 후면 전계부(170)를 통하여 제2 전극(150)으로 보다 잘 이동할 수 있도록 하고, 에미터부(120)의 다수 캐리어인 정공이 제2 전극(150) 방향으로 이동하는 것을 방지하는 기능을 할 수 있다.Accordingly, when the substrate 110 has the n-type conductivity type and the emitter section 120 has the p-type conductivity type, the rear electric section 170 forms an n-type electric field higher than the substrate 110, Electrons that are the majority carriers of the substrate 110 can be moved more easily to the second electrode 150 through the rear electric section 170 and holes that are the majority carriers of the emitter section 120 move toward the second electrode 150 As shown in Fig.

아울러, 후면 전계부(170)는 비정질 실리콘 재질 및 미세 결정 실리콘 재질을 포함하므로, 전술한 후면 전계 기능과 함께 패시베이션 기능도 함께 수행할 수 있다.In addition, since the rear electric section 170 includes an amorphous silicon material and a microcrystalline silicon material, the passivation function can be performed together with the rear electric field function described above.

후면 전계부(170)의 후면에 위치하는 제2 유전층(180)은 후면 전계부(170)와 반대 도전형인 양(+)의 고정 전하를 갖는 제1 후면 유전층(180a) 및 제2 후면 유전층(180b)을 포함한다.The second dielectric layer 180 located on the rear surface of the rear electric 170 includes a first rear dielectric layer 180a and a second rear dielectric layer 180a having a positive positive charge opposite to that of the rear electric conductor 170, 180b.

보다 구체적으로, 제1 후면 유전층(180a)은 제2 전면 유전층(130b)와 동일한 물질, 예컨대 실리콘 질화막(SiNx)으로 형성되며, 제2 후면 유전층(180b)은 제3 전면 유전층(130c)과 동일한 물질, 예컨대 실리콘 산화막(SiOx)으로 형성된다.More specifically, the first rear dielectric layer 180a is formed of the same material as the second front dielectric layer 130b, e.g., silicon nitride (SiNx), and the second rear dielectric layer 180b is formed of the same material as the third front dielectric layer 130c For example, a silicon oxide film (SiOx).

제1 후면 유전층(180a)을 형성하는 실리콘 질화막은 실리콘 산화막에 비해 낮은 공정 온도(300℃ ~ 400℃ 사이)에서 형성할 수 있으므로, 제2 유전층(180)을 형성할 때 비정질 실리콘(a-Si) 재질을 포함하는 후면 전계부(170)에 대한 열 손상이 최소화된다.Since the silicon nitride film forming the first rear dielectric layer 180a can be formed at a lower processing temperature (between 300 ° C and 400 ° C) than the silicon oxide film, the amorphous silicon (a-Si The thermal damage to the backside electrical < RTI ID = 0.0 > 170 < / RTI >

제1 후면 유전층(180a) 및 제2 후면 유전층(180b)은 기판(110)의 후면(back surface)을 통해 입사되는 빛의 반사도를 줄이고 특정한 파장 영역의 선택성을 증가시켜 태양전지의 효율을 높인다.The first and second rear dielectric layers 180a and 180b reduce the reflectivity of light incident through the back surface of the substrate 110 and increase the selectivity of a specific wavelength region to increase the efficiency of the solar cell.

제2 유전층(180)은 라인 타입 또는 스폿 타입의 평면 형상으로 형성되어 후면 전계부(170)의 일부, 특히 n형 미세 결정 실리콘층(170c)의 일부를 노출하는 복수의 개구부(opening)(OP2)을 포함한다.The second dielectric layer 180 is formed in a planar shape of a line type or a spot type to form a plurality of openings OP2 (not shown) exposing a part of the rear electric section 170, in particular, a part of the n-type microcrystalline silicon layer 170c. ).

이때, 복수의 개구부(OP2) 사이의 간격은 100㎛ 내지 500㎛로 형성된다.At this time, the interval between the plurality of openings OP2 is formed to be 100 mu m to 500 mu m.

여기서, 복수의 개구부(OP2) 사이의 간격(D1)을 한정하는 이유는 개구부(OP2)를 형성하기 위해 기판(110)에 레이저 빔을 조사할 때, 개구부 사이의 간격(D1)이 과도하게 좁은 경우에는 기판(110)에 레이저 빔이 조사되는 영역이 과도하게 증가되어 기판(110)의 특성이 나빠지기 때문이고, 개구부 사이의 간격(D1)이 과도하게 큰 경우에는 태양전지의 필 팩터(FF)가 저하되기 때문이다.The reason for defining the interval D1 between the plurality of openings OP2 is that when the laser beam is irradiated on the substrate 110 to form the opening OP2, the interval D1 between the openings becomes excessively narrow The area of the substrate 110 irradiated with the laser beam is excessively increased to deteriorate the characteristics of the substrate 110. If the space D1 between the openings is excessively large, ) Is lowered.

그리고 개구부(OP2)를 통해 노출된 n형 미세 결정 실리콘층(170c)에는 제2 전극(150)이 형성된다.The second electrode 150 is formed on the n-type microcrystalline silicon layer 170c exposed through the opening OP2.

제2 전극(150)은 전면 전체가 n형 미세 결정 실리콘층(170c)에 직접 접촉하며, 복수의 제2 핑거 전극(151) 및 복수의 제2 버스바 전극(153)을 포함한다.The second electrode 150 is entirely in contact with the n-type microcrystalline silicon layer 170c entirely and includes a plurality of second finger electrodes 151 and a plurality of second bus bar electrodes 153.

복수의 제2 핑거 전극(151)은 복수의 제1 핑거 전극(151)과 동일한 제1 방향(X-X')으로 연장되고, 제2 버스바 전극(153)은 제2 버스바 전극(143)과 동일한 제2 방향(Y-Y')으로 연장되며, 제2 버스바 전극(153)은 제1 버스바 전극(143)과 마주보는 위치에 위치한다.The plurality of second finger electrodes 151 extend in the same first direction X-X 'as the plurality of first finger electrodes 151 and the second bus bar electrode 153 extends to the second bus bar electrode 143 And the second bus bar electrode 153 is located at a position facing the first bus bar electrode 143. The second bus bar electrode 153 extends in the second direction Y-Y '

제2 버스바 전극(153)은 제1 버스바 전극(143)과 동일하게, 인터커넥터와 연결되며, 기판(110)으로부터 제2 핑거 전극(151)으로 수집되는 캐리어를 외부 장치로 출력한다. The second bus bar electrode 153 is connected to the interconnector in the same manner as the first bus bar electrode 143 and outputs a carrier collected from the substrate 110 to the second finger electrode 151 to an external device.

제2 핑거 전극(151) 간의 간격은 제1 핑거 전극(141) 간의 간격보다 넓게 형성될 수 있다.The spacing between the second finger electrodes 151 may be greater than the spacing between the first finger electrodes 141.

제2 전극(150)은 제1 전극(140)과 마찬가지로 스크린 인쇄법에 비해 상대적으로 공정 온도가 낮은 도금(plating)법을 이용하여 형성될 수 있다. The second electrode 150 may be formed using a plating method having a relatively low process temperature as compared with the screen printing method, like the first electrode 140.

이 경우, 비정질 실리콘(a-Si) 재질을 포함하는 후면 전계부(170)의 막에 대한 열손상이 최소화되므로, 후면 전계부(170)의 패시베이션 기능이 저하하는 것을 방지할 수 있다.In this case, the thermal damage to the film of the rear electric section 170 including the amorphous silicon (a-Si) material is minimized, so that the passivation function of the rear electric section 170 can be prevented from deteriorating.

제2 핑거 전극(151)과 제2 버스바 전극(153)이 n형 미세 결정 실리콘층(170c)과 직접 접촉하므로, 제2 전극의 접촉 저항이 감소하고, 이에 따라 필 팩터가 증가한다.Since the second finger electrode 151 and the second bus bar electrode 153 are in direct contact with the n-type microcrystalline silicon layer 170c, the contact resistance of the second electrode is reduced, and thus the fill factor is increased.

이러한 구성의 양면 수광형 태양전지로 빛이 조사되어 반사 방지막(130)과 에미터부(120)를 통해 반도체의 기판(110)으로 입사되면, 빛 에너지에 의해 반도체 기판(110)에서 전자-정공 쌍이 발생한다. 이때, 제1 유전층(130)에 의해 기판(110)으로 입사되는 빛의 반사 손실이 줄어들어 기판(110)으로 입사되는 빛의 양이 증가한다. When light is irradiated onto the double-side light-receiving solar cell having such a structure and is incident on the semiconductor substrate 110 through the antireflection film 130 and the emitter section 120, the electron- Occurs. At this time, the reflection loss of the light incident on the substrate 110 is reduced by the first dielectric layer 130, and the amount of light incident on the substrate 110 is increased.

전자-정공 쌍은 기판(110)과 에미터부(120)의 p-n 접합에 의해 서로 분리되며, 분리된 정공은 p형의 도전성 타입을 갖는 에미터부(120) 쪽으로 이동하고, 분리된 전자는 n형의 도전성 타입을 갖는 기판(110) 쪽으로 이동한다.The electron-hole pairs are separated from each other by the pn junction of the substrate 110 and the emitter section 120, and the separated holes move toward the emitter section 120 having the p-type conductivity type, To the substrate 110 having the conductive type.

그리고 에미터부(120) 쪽으로 이동한 정공은 제1 핑거 전극(141)을 통해 제1 버스바 전극(143)에 수집되고, 기판(110) 쪽으로 이동한 전자는 후면 전계부(170)를 통해 제2 핑거 전극(151)에 수집된 후 제2 버스바 전극(153)에 전달된다.The electrons that have moved toward the emitter section 120 are collected in the first bus bar electrode 143 through the first finger electrode 141 and electrons moved toward the substrate 110 pass through the rear electric section 170 2 finger electrodes 151 and then transferred to the second bus bar electrode 153. [

따라서, 이웃한 2개의 태양전지 중 어느 한 태양전지의 제1 버스바 전극(143)과 다른 한 태양전지의 제2 버스바 전극(153)을 인터커넥터로 연결하면 전류가 흐르게 되고, 이를 외부에서 전력으로 이용하게 된다. Accordingly, when the first bus bar electrode 143 of one of two neighboring solar cells and the second bus bar electrode 153 of another solar cell are connected by an inter-connector, a current flows, Power.

한편, 본 발명에 따른 양면 수광형 태양전지는 전술한 바와 같이, 후면 전계부(170)가 진성 비정질 실리콘층(170a), n형 비정질 실리콘층(170b) 및 n형 미세 결정 실리콘층(170c)의 3층 구조로 형성되며, 후면 전계 기능과 패시베이션 기능을 함께 수행한다. In the double-sided light receiving type solar cell according to the present invention, the rear electric section 170 includes the intrinsic amorphous silicon layer 170a, the n-type amorphous silicon layer 170b and the n-type microcrystalline silicon layer 170c, Layer structure, and performs the back surface electric field function and the passivation function together.

이러한 구조의 후면 전계부(170)는 기판(110)의 다수 캐리어인 전자가 기판(110)의 후면으로 이동할 때, 기판(110)의 후면 근처에서 댕글링 본드(dangling bond)에 의해 재결합되는 캐리어의 양을 더욱 감소시킬 수 있어, 캐리어의 재결합을 발생시키는 암전류(Jo, dark saturation current)의 크기를 더욱 감소시킬 수 있고, 기판(110)의 다수 캐리어인 전자가 후면 전계부(170)를 통하여 제2 전극(150)으로 더욱 잘 이동할 수 있도록 하면서, 에미터부(120)의 다수 캐리어인 정공이 제2 전극(150) 방향으로 이동하는 것을 더욱 방지할 수 있다.The rear electric conductor 170 of this structure is a carrier which is recombined by a dangling bond near the rear side of the substrate 110 when electrons which are the majority carriers of the substrate 110 move to the rear side of the substrate 110 The magnitude of the dark current (Jo) causing the recombination of carriers can be further reduced, and electrons, which are the majority carriers of the substrate 110, can be transmitted through the rear electric section 170 It is possible to further prevent the positive carriers, which are the majority carriers of the emitter section 120, from moving toward the second electrode 150, while moving to the second electrode 150 more easily.

여기에서, 암전류(Jo)는 캐리어의 재결합을 발생시키는 전류 값을 의미한다. 따라서, 암전류(Jo)의 크기가 커질수록 캐리어가 재결합되는 양이 증가하고, 이에 따라 태양전지의 단락 전류(Jsc)가 감소하고, 태양전지의 효율은 감소하게 된다.Here, the dark current Jo means a current value that causes recombination of carriers. Therefore, as the dark current Jo increases, the amount of recombination of the carriers increases. As a result, the short circuit current Jsc of the solar cell decreases and the efficiency of the solar cell decreases.

즉, 암전류(Jo)의 크기가 작을수록 패시베이션 효과는 증가하며, 암전류(Jo)의 크기가 클수록 패시베이션 효과는 감소하므로, 암전류(Jo)의 크기가 작을수록 태양전지의 효율에 유리할 수 있다.That is, the passivation effect increases as the dark current (Jo) decreases, and the passivation effect decreases as the dark current (Jo) increases. Therefore, as the dark current (Jo) decreases, the solar cell efficiency may be improved.

그리고 후면 전계부(170)가 n형 미세 결정 실리콘층(170c)을 포함하므로, 기판(110)으로부터 제2 전극(150) 방향으로 이동하는 캐리어의 이동이 더욱 원활하게 이루어진다.Since the rear electric field portion 170 includes the n-type microcrystalline silicon layer 170c, the carrier moving in the direction from the substrate 110 toward the second electrode 150 is more smoothly moved.

도 4는 3층 구조의 후면 전계부(170)와 2층 구조의 제2 유전층(180)을 갖는 본 발명의 태양전지와 종래의 태양전지의 패시베이션 특성 차이를 나타낸 그래프이다.4 is a graph showing the difference in passivation characteristics between the solar cell of the present invention and the conventional solar cell having the rear electric section 170 of the three-layer structure and the second dielectric layer 180 of the two-layer structure.

도 4를 참조하면, 본 발명의 태양전지는 패시베이션 특성이 종래에 비해 우수하므로, 본 발명의 태양전지의 개방 전압(Implied Voc)이 종래의 태양전지의 개방 전압에 증가한 것을 알 수 있다.Referring to FIG. 4, since the passivation characteristic of the solar cell of the present invention is superior to that of the conventional solar cell, the open voltage (Implied Voc) of the solar cell of the present invention is increased to the open circuit voltage of the conventional solar cell.

이러한 구성의 태양전지를 제조하는 방법에 대해 도 5 내지 도 9를 참조하여 설명한다.A method of manufacturing a solar cell having such a structure will be described with reference to Figs. 5 to 9. Fig.

먼저, 도 5에 도시한 바와 같이, n형의 불순물을 함유하는 기판(110)의 전면에 p형의 불순물을 함유하는 에미터부(120)를 형성한다.First, as shown in Fig. 5, an emitter section 120 containing a p-type impurity is formed on the entire surface of a substrate 110 containing an n-type impurity.

다음, 도 6에 도시한 바와 같이, 기판(110)의 후면에 진성 비정질 실리콘층(170a), n형 비정질 실리콘층(170b) 및 n형 미세 결정 실리콘층(170c)을 순차적으로 형성한다.Next, as shown in Fig. 6, an intrinsic amorphous silicon layer 170a, an n-type amorphous silicon layer 170b and an n-type microcrystalline silicon layer 170c are sequentially formed on the back surface of the substrate 110. [

이후, 도 7에 도시한 바와 같이, 에미터부(120)의 전면에 알루미늄 산화물을 증착하여 제1 전면 유전층(130a)을 형성하고, 실리콘 산화물에 비해 낮은 공정 온도에서 증착이 가능한 실리콘 질화물을 제1 전면 유전층(130a)의 전면에 증착하여 제2 전면 유전층(130b)을 형성하며, 실리콘 질화물에 비해 높은 공정 온도에서 증착이 가능한 실리콘 산화물을 제2 전면 유전층(130b) 위에 증착하여 제3 전면 유전층(130c)을 형성한다.7, aluminum oxide is deposited on the entire surface of the emitter layer 120 to form a first front dielectric layer 130a, and silicon nitride, which can be deposited at a lower processing temperature than silicon oxide, A second front dielectric layer 130b is deposited over the front dielectric layer 130a and a silicon oxide is deposited over the second front dielectric layer 130b to enable deposition at a higher process temperature than silicon nitride, 130c.

한편, n형 미세 결정 실리콘층(170c)의 후면에 위치하는 제2 유전층(180) 중 제1 후면 유전층(180a)은 제2 전면 유전층(130b)과 동시에 형성하고, 제2 후면 유전층(180b)은 제3 전면 유전층(130c)과 동시에 형성한다.The first rear dielectric layer 180a of the second dielectric layer 180 located on the rear surface of the n-type microcrystalline silicon layer 170c is formed simultaneously with the second front dielectric layer 130b and the second rear dielectric layer 180b, Is formed simultaneously with the third front dielectric layer 130c.

이후, 도 8에 도시한 바와 같이, 기판(110)의 전면에 위치한 제1 유전층(130)에는 레이저 어블레이션(laser ablation)을 이용하여 복수의 개구부(OP1)를 형성하고, 기판(110)의 후면에 위치한 제2 유전층(180)에는 레이저 어블레이션을 이용하여 복수의 개구부(OP2)를 형성한다.8, a plurality of openings OP1 are formed in the first dielectric layer 130 located on the front surface of the substrate 110 by laser ablation, A plurality of openings OP2 are formed in the second dielectric layer 180 located on the rear side using laser ablation.

이후, 도금 공정을 이용하여, 개구부(OP1)에 의해 노출된 에미터부(120)에는 제1 전극(130)을 형성하고, 개구부(OP2)에 의해 노출된 n형 미세 결정 실리콘층(170c)에는 제2 전극(140)을 형성하여 도 1에 도시한 태양전지를 제조한다.Thereafter, the first electrode 130 is formed in the emitter section 120 exposed by the opening OP1 and the n-type microcrystalline silicon layer 170c exposed by the opening OP2 The second electrode 140 is formed to manufacture the solar cell shown in FIG.

이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, It belongs to the scope of right.

Claims (18)

제1 도전성 타입의 불순물을 함유하는 반도체 기판;
상기 기판의 제1 면에 위치하며, 상기 제1 도전성 타입의 반대 도전성을 갖는 제2 도전성 타입의 불순물을 상기 기판으로 확산시켜 형성한 에미터부;
상기 에미터부의 전면(front surface)에 위치하고, 복수의 제1 개구부를 구비하는 제1 유전층;
상기 기판의 후면(back surface)과 접촉하며, 불순물을 함유하지 않는 진성 비정질 실리콘(i-a-Si)층;
상기 진성 비정질 실리콘층의 후면에 위치하며, 상기 제1 도전성 타입의 불순물을 상기 반도체 기판에 비해 고농도로 함유하는 비정질 실리콘(a-Si) 후면 전계부;
상기 비정질 실리콘 후면 전계부의 후면(back surface)에 위치하고, 복수의 제2 개구부를 구비하는 제2 유전층;
상기 제1 개구부를 통해 노출된 상기 에미터부와 연결되는 제1 전극; 및
상기 제2 개구부를 통해 노출된 상기 후면 전계부와 연결되는 제2 전극
을 포함하는 양면 수광형 태양전지.
A semiconductor substrate containing an impurity of a first conductivity type;
An emitter section located on a first surface of the substrate, the emitter section being formed by diffusing impurities of a second conductivity type of the first conductivity type into the substrate;
A first dielectric layer located on a front surface of the emitter section and having a plurality of first openings;
An intrinsic amorphous silicon (ia-Si) layer in contact with the back surface of the substrate and free of impurities;
An amorphous silicon (a-Si) rear electric field portion located on the back surface of the intrinsic amorphous silicon layer and containing the impurity of the first conductive type at a higher concentration than the semiconductor substrate;
A second dielectric layer located on a back surface of the amorphous silicon rear surface electric field portion and having a plurality of second openings;
A first electrode connected to the emitter portion exposed through the first opening; And
A second electrode connected to the rear electric field portion exposed through the second opening,
Type solar cell.
제1항에서,
상기 비정질 실리콘 후면 전계부는 상기 기판의 후면 전체에 위치하는 양면 수광형 태양전지.
The method of claim 1,
Wherein the amorphous silicon back surface electric field portion is located on the entire rear surface of the substrate.
제1항에서,
상기 제2 유전층에 형성된 복수의 개구부 사이의 간격은 100㎛ 내지 500㎛로 형성되는 양면 수광형 태양전지.
The method of claim 1,
Wherein a distance between the plurality of openings formed in the second dielectric layer is 100 占 퐉 to 500 占 퐉.
제1항에서,
상기 제1 도전성 타입은 n형이고, 상기 제2 도전성 타입은 p형인 양면 수광형 태양전지.
The method of claim 1,
Wherein the first conductivity type is an n-type and the second conductivity type is a p-type.
제1항에서,
상기 제1 전극은 상기 반도체 기판의 전면에 위치하며 제1 방향으로 연장된 복수의 제1 핑거 전극을 포함하는 양면 수광형 태양전지.
The method of claim 1,
Wherein the first electrode comprises a plurality of first finger electrodes located on a front surface of the semiconductor substrate and extending in a first direction.
제5항에서,
상기 제1 전극은 상기 제1 방향과 직교하는 제2 방향으로 연장된 복수의 제1 버스바 전극을 더 포함하며, 상기 제1 버스바 전극은 상기 제1 핑거 전극과 물리적으로 연결되는 양면 수광형 태양전지.
The method of claim 5,
Wherein the first electrode further comprises a plurality of first bus bar electrodes extending in a second direction orthogonal to the first direction, wherein the first bus bar electrode is a double-sided light receiving type Solar cells.
제6항에서,
상기 제1 핑거 전극과 상기 제1 버스바 전극은 도금층을 포함하는 양면 수광형 태양전지.
The method of claim 6,
Wherein the first finger electrode and the first bus bar electrode comprise a plating layer.
제1항에서,
상기 비정질 실리콘 후면 전계부의 후면에 위치하며 상기 제1 도전성 타입의 불순물을 상기 반도체 기판에 비해 고농도로 함유하는 미세 결정 실리콘(mc-Si)층을 더 포함하며,
상기 제2 전극의 전면(front surface) 전체는 상기 미세 결정 실리콘층과 직접 접촉하는 양면 수광형 태양전지.
The method of claim 1,
And a microcrystalline silicon (mc-Si) layer located on the rear surface of the amorphous silicon back surface electric field portion and containing the impurity of the first conductivity type at a higher concentration than the semiconductor substrate,
Wherein the entire surface of the second electrode is in direct contact with the microcrystalline silicon layer.
제8항에서,
상기 제2 전극은 도금층을 포함하는 양면 수광형 태양전지.
9. The method of claim 8,
Wherein the second electrode comprises a plating layer.
제1항에서,
상기 비정질 실리콘 후면 전계부의 후면에 위치하며 상기 제1 도전성 타입의 불순물을 상기 반도체 기판에 비해 고농도로 함유하는 미세 결정 실리콘(mc-Si)층을 더 포함하며,
상기 비정질 실리콘 후면 전계부의 두께는 상기 미세 결정 실리콘층의 두께보다 크게 형성되고, 상기 미세 결정 실리콘층의 두께는 상기 진성 비정질 실리콘층의 두께보다 크게 형성되는 양면 수광형 태양전지.
The method of claim 1,
And a microcrystalline silicon (mc-Si) layer located on the rear surface of the amorphous silicon back surface electric field portion and containing the impurity of the first conductivity type at a higher concentration than the semiconductor substrate,
Wherein the thickness of the amorphous silicon back surface electric field portion is greater than the thickness of the microcrystalline silicon layer and the thickness of the microcrystalline silicon layer is greater than the thickness of the intrinsic amorphous silicon layer.
제10항에서,
상기 진성 비정질 실리콘층은 1㎚ 내지 5㎚의 두께로 형성되는 양면 수광형 태양전지.
11. The method of claim 10,
Wherein the intrinsic amorphous silicon layer is formed to a thickness of 1 nm to 5 nm.
제10항에서,
상기 비정질 실리콘 후면 전계부는 10㎚ 내지 30㎚의 두께로 형성되는 양면 수광형 태양전지.
11. The method of claim 10,
Wherein the amorphous silicon back surface electric field portion is formed to a thickness of 10 nm to 30 nm.
제10항에서,
상기 미세 결정 실리콘층은 5㎚ 내지 10㎚의 두께로 형성되는 양면 수광형 태양전지.
11. The method of claim 10,
Wherein the microcrystalline silicon layer is formed to a thickness of 5 nm to 10 nm.
제1항 내지 제13항 중 어느 한 항에서,
상기 제2 유전층은 제1 후면 유전층 및 제2 후면 유전층을 포함하며, 상기 제1 후면 유전층 및 상기 제2 후면 유전층은 각각 상기 비정질 실리콘 후면 전계부와 반대 도전의 고정 전하를 갖는 양면 수광형 태양전지.
14. The method according to any one of claims 1 to 13,
Wherein the second dielectric layer comprises a first rear dielectric layer and a second rear dielectric layer, the first rear dielectric layer and the second rear dielectric layer each having a fixed charge of opposite conductivity to the amorphous silicon backplane, .
제14항에서,
상기 제1 유전층은 상기 에미터부와 반대 도전형의 고정 전하를 갖는 제1 전면 유전층, 상기 에미터부와 동일 도전형의 고정 전하를 가지며 상기 제1 전면 유전층의 전면에 위치하는 제2 전면 유전층, 및 상기 에미터부와 동일 도전형의 고정 전하를 가지며 상기 제2 전면 유전층의 전면에 위치하는 제3 전면 유전층을 포함하는 양면 수광형 태양전지.
The method of claim 14,
Wherein the first dielectric layer comprises a first front dielectric layer having a fixed charge of opposite conductivity to the emitter portion, a second front dielectric layer having a fixed charge of the same conductivity type as the emitter portion and located on the front surface of the first front dielectric layer, And a third front dielectric layer having a fixed electric charge of the same conductivity type as that of the emitter portion and located on the front surface of the second front dielectric layer.
제15항에서,
상기 제1 후면 유전층과 상기 제2 전면 유전층은 서로 동일한 물질로 형성되고, 상기 제2 후면 유전층과 상기 제3 전면 유전층은 서로 동일한 물질로 형성되는 양면 수광형 태양전지.
16. The method of claim 15,
Wherein the first rear dielectric layer and the second front dielectric layer are formed of the same material and the second rear dielectric layer and the third front dielectric layer are formed of the same material.
제16항에서,
상기 제1 후면 유전층과 상기 제2 전면 유전층은 실리콘 질화막으로 형성되고, 상기 제2 후면 유전층과 상기 제3 전면 유전층은 실리콘 산화막으로 형성되는 양면 수광형 태양전지.
17. The method of claim 16,
Wherein the first front dielectric layer and the second front dielectric layer are formed of a silicon nitride film and the second rear dielectric layer and the third front dielectric layer are formed of a silicon oxide film.
제16항에서,
상기 제1 전면 유전층은 알루미늄 산화막으로 형성되는 양면 수광형 태양전지.
17. The method of claim 16,
Wherein the first front dielectric layer is formed of an aluminum oxide film.
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