KR20130065196A - 반도체 패키지 - Google Patents

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Abstract

본 발명은 반도체 패키지에 포함된 수동소자 또는 반도체 칩 등을 외력으로부터 보호하면서 동시에 접지층의 팽창을 최소화할 수 있는 반도체 패키지에 관한 것이다.
이를 위한 본 발명에 따른 반도체 패키지는, 적어도 하나의 접지층을 구비하는 기판; 및 상기 기판의 일면에 실장되는 적어도 하나의 전자 부품;을 포함하며, 상기 접지층은 열팽창 시, 팽창되는 부분을 수용하는 팽창 수용부를 포함할 수 있다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 패키지에 포함된 수동소자 또는 반도체 칩 등을 외력으로부터 보호하면서 동시에 접지층의 팽창을 최소화할 수 있는 반도체 패키지에 관한 것이다.
최근 전자제품 시장은 휴대용으로 급격히 그 수요가 증가하고 있으며, 이를 만족하기 위해 이들 시스템에 실장되는 전자 부품들의 소형화 및 경량화가 요구되고 있다.
이러한 전자 부품들의 소형화 및 경량화를 실현하기 위해서는 실장 부품의 개별 사이즈를 감소시키는 기술뿐만 아니라, 다수의 개별 소자들을 원칩화하는 시스템 온 칩(System On Chip: SOC) 기술 또는 다수의 개별 소자들을 하나의 패키지로 집적하는 시스템 인 패키지(System In Package: SIP) 기술 등이 요구되고 있다.
특히, 휴대용 TV(DMB 또는 DVB) 모듈이나 네트워크 모듈과 같이 고주파 신호를 취급하는 고주파 반도체 패키지는 소형화뿐만 아니라 전자파 간섭(EMI) 또는 전자파 내성(EMS) 특성을 우수하게 구현하기 위해 다양한 전자파 차폐 구조를 구비할 것이 요구되고 있다.
일반적인 고주파 반도체 패키지의 경우, 기판에 개별 소자들을 실장한 후 이 개별 소자들을 감싸며 커버하는 차폐 쉴드를 이용하여 전자파를 차폐하는 구조가 널리 이용되고 있다.
이러한 차폐 쉴드는 개별 소자들을 모두 커버함으로써 외부의 충격으로부터 내부의 개별 소자들을 충격으로부터 보호할 뿐만 아니라 접지와 전기적으로 연결됨으로써 전자파를 차폐한다.
차폐 실드는 기본적으로 기판에 형성되는 접지층과 전기적으로 연결된다. 접지층은 기판의 내부 또는 일면에 형성되며, 개별 소자들의 접지 단자와도 전기적으로 연결될 수 있다.
종래의 반도체 패키지는 이러한 접지층을 기판의 일면 전체에 형성하여 이용하고 있다. 접지층은 금속 재질로 형성되므로, 기판의 절연층보다 열팽창이 크다. 따라서, 종래의 반도체 패키지는 제조 과정이나, 실제 사용 과정에서 발생되는 열에 의해 접지층이 팽창하게 되고, 이로 인해 접지층과 기판의 절연층이 박리되는 문제가 발생하고 있다.
이러한 문제는 반도체 패키지의 불량을 유발시키므로, 접치층의 팽창을 최소화할 수 있는 반도체 패키지가 요구되고 있는 실정이다.
본 발명은 내부의 개별 소자를 충격으로부터 보호하면서 동시에 전자파 간섭(EMI) 또는 전자파 내성(EMS) 특성이 우수한 전자파 차폐구조를 갖는 반도체 패키지를 제공하는 것을 목적으로 한다.
또한 본 발명은 기판에 구비되는 접지층의 열팽창을 최소화할 수 있는 반도체 패키지를 제공하는 것을 목적으로 한다.
본 발명의 실시예에 따른 반도체 패키지는, 적어도 하나의 접지층을 구비하는 기판; 및 상기 기판의 일면에 실장되는 적어도 하나의 전자 부품;을 포함하며, 상기 접지층은 열팽창 시, 팽창되는 부분을 수용하는 팽창 수용부를 포함할 수 있다.
본 실시예에 있어서 상기 팽창 수용부는, 상기 접지층을 다수 개로 분할하는 관통 분할부를 포함할 수 있다.
본 실시예에 있어서 상기 팽창 수용부는, 상기 접지층의 가장자리를 따라 홈의 형태로 형성되는 적어도 하나의 홈부를 포함할 수 있다.
본 실시예에 있어서 상기 팽창 수용부는, 상기 접지층의 가장자리와 인접한 위치에서 관통 구멍 형태로 형성되는 적어도 하나의 관통부를 포함할 수 있다.
본 실시예에 있어서 상기 관통부는, 상기 접지층의 가장자리를 따라 다수 개가 나란하게 배치될 수 있다.
본 실시예에 있어서, 상기 접지층과 전기적으로 연결되는 적어도 하나의 접지 비아를 더 포함할 수 있다.
본 실시예에 있어서 상기 접지 비아 중 적어도 하나는, 상기 팽창 수용부와 인접한 위치에서 상기 접지층에 접합되어 상기 접지층의 팽창을 억제할 수 있다.
본 실시예에 있어서, 상기 전자 부품을 수용하며, 상기 접지층과 전기적으로 연결되는 도전성의 실드부를 더 포함할 수 있다.
본 실시예에 있어서 상기 실드부는, 상기 기판의 측면에서 노출되는 상기 접지층에 접합될 수 있다.
본 발명에 따른 반도체 패키지는 몰드부에 의해 기판에 실장되는 전자 부품을 외부의 외력으로부터 보호할 수 있을 뿐만 아니라, 몰드부의 외부면에 형성되는 실드부에 의해 전자파를 차폐할 수 있다.
또한, 전자파 차폐를 위한 실드부를 접지하기 위해, 기판의 측면으로 노출되는 접지층을 이용함으로써, 실드부를 용이하게 접지할 수 있다.
특히, 본 발명의 실시예에 따른 접지층은 연속된 하나의 평면으로 형성하지 않고, 다수 개로 분할되고, 접지층의 가장자리에는 적어도 하나의 홈부가 형성될 수 있다. 또한, 다수의 관통부가 형성될 수 있다.
이로 인해 본 실시예에 따른 반도체 패키지는 열이 가해지더라도 접지층이 대부분 기판의 내부로 팽창하게 되므로, 기판의 외부로 팽창되는 양을 최소화할 수 있다. 따라서, 반도체 패키지에 열이 지속적으로 가해지더라도, 실드부와 접합 신뢰성을 확보할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 패키지의 단면도.
도 2는 도 1에 도시된 반도체 패키지의 A-A'에 따른 단면을 도시한 단면도.
도 3은 도 1에 도시된 반도체 패키지의 기판을 개략적으로 도시한 투시 사시도.
도 4는 본 발명의 다른 실시예에 따른 반도체 패키지의 단면을 도시한 단면도.
도 5는 도 4에 도시된 반도체 패키지의 기판을 개략적으로 도시한 투시 사시도.
본 발명의 상세한 설명에 앞서, 이하에서 설명되는 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니 되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념으로 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 실시예에 불과할 뿐, 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형 예들이 있을 수 있음을 이해하여야 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 이때, 첨부된 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음을 유의해야 한다. 또한, 본 발명의 요지를 흐리게 할 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략할 것이다. 마찬가지의 이유로 첨부 도면에 있어서 일부 구성요소는 과장되거나 생략되거나 또는 개략적으로 도시되었으며, 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것이 아니다.
이하, 본 발명의 실시예를 첨부된 도면에 의거하여 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 반도체 패키지의 단면도이다.
도 1을 참조하면, 본 실시예에 따른 반도체 패키지(100)는, 전자 부품(30), 기판(11), 몰드부(14) 및 실드부(15)를 포함하여 구성된다.
전자 부품(30)은 수동 소자와 능동 소자와 같은 다양한 전자 소자들을 포함할 수 있으며, 기판(11) 상에 실장되거나 기판(11) 내부에 내장될 수 있는 전자 소자들이라면 모두 전자 부품(30)으로 이용될 수 있다. 즉, 본 실시예에 따른 전자 부품(30)은 반도체 칩과 같은 적어도 하나의 능동 소자와, 다양한 수동 소자들을 포함할 수 있다.
한편, 본 실시예에서는 도 1에 도시된 바와 같이 반도체 칩이 본딩 와이어를 통해 기판(11)과 전기적으로 연결된다. 그러나 본 발명은 이에 한정되지 않으며, 필요에 따라 반도체 칩을 플립 칩(Flip chip) 형태로 제조하여 플립 칩 본딩을 통해 기판(11)과 전기적으로 연결하는 등 다양한 응용이 가능하다.
기판(11)은 상면에 적어도 하나의 전자 부품(30)이 실장된다. 기판(11)은 당 기술분야에서 잘 알려진 다양한 종류의 기판(예를 들어, 세라믹 기판, 인쇄 회로 기판, 유연성 기판 등)이 이용될 수 있다.
기판(11)의 상면에는 전자 부품(30)을 실장하기 위한 실장용 전극(20)이나 실장용 전극(20)들 상호간을 전기적으로 연결하는 회로 패턴(도시되지 않음)이 형성될 수 있다. 또한, 기판(11)은 절연층(16)과 배선층(12, 13)이 복수로 적층된 다층 기판일 수 있다.
또한, 본 실시예에 따른 기판(11)은 상면에 형성되는 실장용 전극(20), 기판(11) 내부에 형성되는 배선 패턴(12) 등과 전기적으로 연결되는 외부 접속 단자(18), 그리고 이들 상호 간을 전기적으로 연결하는 도전성 비아(17)를 포함할 수 있다.
특히, 본 실시예에 따른 기판(11)은 접지층(13)을 포함한다.
도 2는 도 1에 도시된 반도체 패키지의 A-A'에 따른 단면을 도시한 단면도로, 접지층(13)을 도시하고 있다.
또한, 도 3은 도 1에 도시된 반도체 패키지의 기판을 개략적으로 도시한 투시 사시도로, 기판(11)을 투시하여 접지층(13)과 접지 비아(19)만을 도시하고 있다.
이를 함께 참조하면, 본 실시예에 따른 접지층(13)은 기판(11)의 측면으로 노출될 수 있으며, 이를 통해 후술되는 실드부(15)와 전기적으로 연결될 수 있다.
본 실시예에서는 접지층(13)이 기판(11)의 내부에서 하나의 층을 형성하는 형태로 형성된다. 그러나 본 발명이 이에 한정되는 것은 아니다. 즉, 접지층(13)을 기판(11)의 내부가 아닌, 하부면에 형성하는 등 필요에 따라 다양한 위치에 배치할 수 있다.
특히, 본 실시예에 따른 접지층(13)은 열이 가해질 때 평면 방향(즉 수평 방향)으로 열팽창하는 것을 최소화 하기 위해, 팽창 수용부(13')를 포함한다. 여기서 팽창 수용부(13')는 접지층(13)의 일부분이 제거되는 형태로 형성될 수 있다.
본 실시예에 따른 팽창 수용부(13')는 관통 분할부(13a)와 홈부(13b)를 포함할 수 있다.
관통 분할부(13a)는 접지층(13)을 다수 개로 분할한다. 이에 따라 본 실시예에 따른 접지층(13)은 하나의 연속된 평면으로 형성되지 않고, 다수 개로 분할되어 형성될 수 있다. 또한, 관통 분할부(13a)는 접지층(13)을 관통하는 형태로 절개하며 형성된다. 따라서, 관통 분할부(13a) 내에는 절연층(16)이나, 이에 대응하는 부재가 채워질 수 있다.
본 실시예의 경우, 접지층(13)이 균등하게 4개로 분할되어 형성되는 경우를 예로 들고 있다. 그러나 본 발명은 이에 한정되지 않으며, 필요에 따라 다양한 개수 및 다양한 형태로 분할되도록 형성될 수 있다.
이처럼 접지층(13)이 분할되면, 접지층(13)에 열이 가해지더라도 접지층(13)은 기판(11)의 외부만이 아닌, 기판(11)의 내부 즉, 관통 분할부(13a)를 향해서도 팽창하게 된다. 따라서, 접지층(13)이 기판(11)의 외부로만 팽창함에 따라 접지층(13)과 실드부(15)의 접합 부분이 파손되는 등의 문제를 최소화할 수 있다.
또한 본 실시예에 따른 접지층(13)은 기판(11)의 측면으로 노출되는 가장자리 부분이 일부 제거되어 형성되는 홈부(13b)가 적어도 하나 형성될 수 있다. 본 실시예의 경우, 접지층(13)의 가장자리를 따라 전체적으로 다수의 홈부(13b)가 형성되는 경우를 예로 들고 있다. 그러나 본 발명은 이에 한정되지 않는다. 즉, 반도체 패키지(100)의 설계에 따라 각 홈부(13b)의 크기와 깊이, 형상이나 위치 등은 다양한 형태로 형성될 수 있다.
이처럼 접지층(13)이 노출되는 부분에 홈부(13b)를 형성하는 경우, 접지층(13)에 열이 가해지면 홈부(13b)가 형성되지 않은 부분만이 외부로 팽창하게 된다. 따라서, 접지층(13)이 기판(11)의 외부로 팽창하는 부분을 최소화할 수 있으며, 이에 접지층(13)과 차폐 실드 간의 접합 신뢰성을 확보할 수 있다.
이에 더하여, 본 실시예에 따른 반도체 패키지(100)는 접지층(13)의 열팽창을 억제하기 위해 적어도 하나의 접지 비아(19)를 포함할 수 있다.
따라서, 접지 비아(19)는 분할된 각각의 접지층(13)에 각각 적어도 하나가 형성될 수 있으며, 필요에 따라 다수개가 형성될 수 있다.
접지 비아(19)는 접지층(13) 상에서 다양한 위치에 형성될 수 있으며, 특히 팽창 수용부(13')와 인접한 위치에 형성될 수 있다. 본 실시예에서는 홈부(13b) 사이에 형성되는 경우를 예로 들고 있다.
이러한 접지 비아(19)는 접지층(13)과 수직한 방향을 따라 물리적으로 접합되며 절연층(16)에 의해 구속되므로, 접지층(13)이 평면 방향으로 열팽창하는 것을 억제하는 억제력을 제공하게 된다.
따라서 접지 비아(19)가 기판(11)의 측면과 인접한 위치 즉, 홈부(13b) 사이에 형성되는 경우, 열에 의해 접지층(13)이 기판(11)의 외부로 팽창하는 것을 가장 효과적으로 억제할 수 있다.
또한 접지 비아(19)는 분할된 각각의 접지층들(13)을 서로 전기적으로 연결하는 경로로 이용될 수도 있다. 이 경우, 기판(11) 내에 형성된 배선 패턴(12)이 접지 비아들(19)을 서로 연결하는 경로로 이용될 수 있다.
이러한 접지 비아(19)는 도전성 비아(17)의 제조 방법과 동일하게 제조될 수 있다. 따라서, 기판(11) 제조 시 도전성 비아(17)를 형성하는 과정에서 함께 형성될 수 있다.
몰드부(14)는 기판(11) 상에 실장된 전자 부품(30) 사이에 충진됨으로써, 전자 부품(30) 간의 전기적인 단락을 방지할 뿐만 아니라, 전자 부품(30)을 외부에서 둘러싼 형태로 고정함으로써 외부의 충격으로부터 전자 부품(30)을 안전하게 보호한다.
몰드부(14)는 몰딩(molding) 방식에 의해 형성될 수 있으며, 이 경우 에폭시 몰드 컴파운드(EMC: Epoxy Mold Compound)가 몰드부(14)의 재질로 사용될 수 있다. 그러나 본 발명은 이에 한정되지 않으며, 몰드부(14)를 형성하기 위해 반경화 상태의 수지를 압착하는 등 필요에 따라 다양한 방법이 이용될 수 있다.
실드부(15)는 몰드부(14)를 내부에 수용하는 형태로 형성된다. 즉, 몰드부(14)에 밀착하여 몰드부(14)의 외부면을 덮도록 형성된다.
실드부(15)는 전자파 차폐를 위해 필수적으로 접지되어야 한다. 이를 위해 본 실시예에 따른 반도체 패키지(100)는 실드부(15)가 기판의 측면을 통해 접지층(13)과 전기적으로 연결된다.
보다 구체적으로, 본 실시예에 따른 실드부(15)는 기본적으로 몰드부(14)의 외부면을 따라 형성되며, 기판(11)의 측면까지 연장되어 형성된다. 그리고 기판(11)의 측면으로 노출된 접지층(13)에 물리적, 전기적으로 연결된다.
이러한 실드부(15)는 도전성을 갖는 다양한 재료로 형성될 수 있다. 예를 들어, 실드부(15)는 도전성 분말을 포함하는 수지재로 형성되거나, 직접 금속 박막을 형성하여 완성될 수 있다. 금속 박막을 형성하는 경우 스퍼터링, 기상증착법, 전해 도금, 비전해 도금과 같은 다양한 기술들이 사용될 수 있다.
특히 본 실시예에 따른 실드부(15)는 스프레이 코팅법으로 형성된 금속 박막일 수 있다. 스프레이 코팅법은 균일한 도포막을 형성할 수 있으며 다른 공정에 비해 설비 투자에 소요되는 비용이 적은 장점이 있다. 그러나 이에 한정되지 않으며 스크린 프린팅 방식을 통해 금속 박막을 형성하여 실드부(15)로 이용하는 등 다양한 응용이 가능하다.
이상에서 전술한 본 실시예에 따른 반도체 패키지는 몰드부에 의해 기판에 실장되는 전자 부품을 외부의 외력으로부터 보호할 수 있을 뿐만 아니라, 몰드부의 외부면에 형성되는 실드부에 의해 전자파를 차폐할 수 있다.
또한, 전자파 차폐를 위한 실드부를 접지하기 위해, 기판의 측면으로 노출되는 접지층을 이용함으로써, 실드부를 용이하게 접지할 수 있다.
특히, 본 실시예에 따른 접지층은 연속된 하나의 평면으로 형성하지 않고, 다수 개로 분할되어 형성한다. 또한, 접지층의 가장자리에는 적어도 하나의 홈부가 형성된다.
이로 인해 본 실시예에 따른 반도체 패키지는 열이 가해지더라도 접지층이 기판의 내부로도 팽창하게 되어 기판의 외부로 팽창되는 양을 최소화할 수 있다. 따라서, 반도체 패키지에 열이 지속적으로 가해지더라도, 실드부와 접합 신뢰성을 확보할 수 있다.
또한, 접지층의 열팽창을 최대한 억제할 수 있으므로, 접지층의 팽창으로 인해 접지층이 절연층과 박리되는 등의 문제도 해소할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 반도체 패키지의 단면을 도시한 단면도로, 도 1의 A-A'에 따른 단면을 도시하고 있다.
또한, 도 5는 도 4에 도시된 반도체 패키지의 기판을 개략적으로 도시한 투시 사시도로, 기판을 투시하여 접지층과 접지 비아만을 도시하고 있다.
도 4 및 도 5를 참조하면, 본 실시예에 따른 반도체 패키지(200)는 전술한 실시예의 반도체 패키지(도 1의 100)와 유사하게 구성되며, 팽창 수용부의 구성에 있어서만 차이를 갖는다. 따라서 전술한 실시예와 동일한 구성에 대해서는 상세한 설명을 생략하고, 차이를 갖는 팽창 수용부의 구성을 중심으로 하여 설명하기로 한다.
본 실시예에 따른 반도체 패키지(200)는 분할되지 않은 일체의 평면으로 접지층(13)이 형성된다.
또한, 본 실시예에 따른 팽창 수용부는 측면 즉 가장자리와 인접한 위치에 형성되는 적어도 하나의 관통부(13c)를 포함할 수 있다.
관통부(13c)는 관통 구멍 형태로 형성되며, 접지층(13)의 가장자리에서 일정 간격 이격된 위치에서 가장자리의 길이 방향을 따라 여러 개가 나란하게 배치될 수 있다.
이러한 관통부(13c)에 의해, 인접하게 배치되는 관통부(13c)들 사이에는 좁은 폭의 접지층(13, 이하 연결부)이 형성된다. 접지층(13)이 이와 같이 구성되는 경우, 접지층(13)의 내부에서 발생되는 팽창은 관통부(13c) 내로 팽창하게 된다.
따라서 이처럼 관통부(13c)가 형성되고, 관통부(13c)들 사이에 좁은 폭으로 연결부(13d)가 형성되는 경우, 접지층(13)의 중심부에서 발생되는 팽창은 대부분 관통부(13c)의 내부를 향해 이루어진다. 따라서 대부분 접지층(13)의 가장자리까지 영향을 미치지 않는다.
이처럼 본 실시예에 따른 관통부(13c)는 접지층(13)의 중심부로부터 발생하는 열팽창이 접지층(13)의 가장자리까지 영향을 미치는 것을 차단하는 역할을 한다.
또한, 본 실시예에 따른 반도체 패키지(200)는 전술한 실시예와 마찬가지로 접지 비아(19)를 포함할 수 있다.
본 실시예에 따른 접지 비아(19)는 인접하게 배치되는 관통부(13c)들 사이 즉, 연결부(13d)에 형성될 수 있다. 접지 비아(19)는 전술한 바와 같이 접지층(13)과 수직한 방향을 따라 물리적으로 접합되며 절연층(16)에 의해 구속되므로, 연결부(13d)가 평면 방향으로 열팽창하는 것을 억제한다.
이와 같은 구성으로 인해, 본 실시예에 따른 반도체 패키지(200)는 관통부(13c)를 이용하여 외부를 향해 팽창되는 것을 차단하고, 연결부(13d)를 통해 팽창되는 것은 접지 비아(19)를 이용하여 억제할 수 있다.
따라서, 접지층(13) 전체적으로 열에 의해 가장자리가 팽창하는 것을 최소화할 수 있어 실드부(15)와 접합 신뢰성을 확보할 수 있다.
한편, 이상에서 설명한 본 발명에 따른 반도체 패키지는 전술한 실시예에 한정되지 않으며, 다양한 응용이 가능하다.
또한, 전술된 실시예에서는 반도체 패키지를 예로 들어 설명하였으나, 이에 한정되지 않으며 접지층이 형성된 기판을 갖는 장치라면 다양하게 적용될 수 있다.
100: 반도체 패키지
11: 기판
12: 배선 패턴
13: 접지층 13': 팽창 수용부
13b: 홈부 13d: 연결부
13c: 관통부
14: 몰드부 15: 실드부
16: 절연층 17: 도전성 비아
18: 외부 접지 단자 19: 접지 비아
20: 실장용 전극 30: 전자 부품

Claims (9)

  1. 적어도 하나의 접지층을 구비하는 기판; 및
    상기 기판의 일면에 실장되는 적어도 하나의 전자 부품;
    을 포함하며,
    상기 접지층은 열팽창 시, 팽창되는 부분을 수용하는 팽창 수용부를 포함하는 반도체 패키지.
  2. 제1항에 있어서, 상기 팽창 수용부는,
    상기 접지층을 다수 개로 분할하는 관통 분할부를 포함하는 반도체 패키지.
  3. 제1항에 있어서, 상기 팽창 수용부는,
    상기 접지층의 가장자리를 따라 홈의 형태로 형성되는 적어도 하나의 홈부를 포함하는 반도체 패키지.
  4. 제1항에 있어서, 상기 팽창 수용부는,
    상기 접지층의 가장자리와 인접한 위치에서 관통 구멍 형태로 형성되는 적어도 하나의 관통부를 포함하는 반도체 패키지.
  5. 제4항에 있어서, 상기 관통부는,
    상기 접지층의 가장자리를 따라 다수 개가 나란하게 배치되는 반도체 패키지.
  6. 제1항에 있어서,
    상기 접지층과 전기적으로 연결되는 적어도 하나의 접지 비아를 더 포함하는 반도체 패키지.
  7. 제6항에 있어서, 상기 접지 비아 중 적어도 하나는,
    상기 팽창 수용부와 인접한 위치에서 상기 접지층에 접합되어 상기 접지층의 팽창을 억제하는 반도체 패키지.
  8. 제1항에 있어서,
    상기 전자 부품을 수용하며, 상기 접지층과 전기적으로 연결되는 도전성의 실드부를 더 포함하는 반도체 패키지.
  9. 제8항에 있어서, 상기 실드부는,
    상기 기판의 측면에서 노출되는 상기 접지층에 접합되는 반도체 패키지.
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