KR20130061603A

KR20130061603A - 입출력 동기 신호의 동기화 방법 및 회로와, 그를 이용한 액정 표시 장치의 백라이트 드라이버 및 그 구동 방법

Info

Publication number: KR20130061603A
Application number: KR20110127998A
Authority: KR
Inventors: 최용우
Original assignee: 엘지디스플레이 주식회사
Priority date: 2011-12-01
Filing date: 2011-12-01
Publication date: 2013-06-11
Also published as: TWI463470B; TW201324489A; US20150332633A1; US20130141479A1; KR102000040B1; CN103137087B; CN103137087A; US9111494B2; US9672775B2

Abstract

본원 발명은 입력 동기 신호의 주파수 가변에 따라 출력 동기 신호를 동기화함과 아울러 입출력 주기를 제한하여 플리커를 방지할 수 있는 입출력 동기 신호의 동기화 방법 및 회로와, 그를 이용한 액정 표시 장치의 백라이트 드라이버 및 그 구동 방법에 관한 것으로, 본 발명의 입출력 동기 신호의 동기화 방법은 입력 동기 신호의 입력 주기와 출력 동기 신호의 이전 출력 주기를 비교한 결과에 따라 설정된 출력 주기를 갖는 출력 동기 신호를 생성하는 단계와; 상기 출력 동기 신호의 출력 주기를 이전 출력 주기로부터 정해진 제한 범위 이내로 제한하는 단계를 포함한다.

Description

입출력 동기 신호의 동기화 방법 및 회로와, 그를 이용한 액정 표시 장치의 백라이트 드라이버 및 그 구동 방법{METHOD AND CIRCUIT FOR SYNCHRONIZING INPUT AND OUTPUT SYNCHRONIZATION SIGNALS, BACKLIGHT DRIVER OF LIQUID CRYSTAL DISPLAY DEVICE USING THE SAME, AND METHOD FOR DRIVING THE BACKLIGHT DRIVER}

본원 발명은 입출력 동기 신호의 동기화 방법 및 회로에 관한 것으로, 특히 입력 동기 신호의 주파수 가변에 따라 출력 동기 신호를 동기화함과 아울러 입출력 주기를 제한하여 플리커를 방지할 수 있는 입출력 동기 신호의 동기화 방법 및 회로와, 그를 이용한 액정 표시 장치의 백라이트 드라이버 및 그 구동 방법에 관한 것이다.

디지털 데이터를 이용하여 영상을 표시하는 평판 표시 장치로는 액정을 이용한 액정 표시 장치(Liquid Crystal Display; LCD), 불활성 가스의 방전을 이용한 플라즈마 디스플레이 패널(Plasma Display Panel; PDP), 유기 발광 다이오드를 이용한 유기 발광 다이오드(Organic Light Emitting Diode; OLED) 표시 장치 등이 대표적이다. 이중 액정 표시 장치는 TV, 모니터, 노트북 및 휴대 전화기 등과 같은 여러 응용 분야에서 널리 사용되고 있다.

액정 표시 장치는 굴절율 및 유전율 등의 이방성을 갖는 액정의 전기적 및 광학적 특성을 이용한 화소 매트릭스를 통해 화상을 표시한다. 액정 표시 장치의 각 화소는 데이터 신호에 따른 액정 배열 방향의 가변으로 편광판을 투과하는 광 투과율을 조절함으로써 계조를 구현한다. 액정 표시 장치는 화소 매트릭스를 통해 화상을 표시하는 액정 패널과, 액정 패널을 구동하는 구동 회로와, 액정 패널에 광을 조사하는 백라이트 유닛과, 백라이트 유닛을 구동하는 백라이트 드라이버를 구비한다.

최근 백라이트 유닛은 기존 램프와 대비하여 점등 속도가 빠르고 고휘도 및 저소비전력의 장점을 갖는 발광 다이오드(Light Emitting Diode; 이하 LED)를 광원으로 이용한 LED 백라이트를 이용하고 있다. LED 백라이트는 백색 LED를 이용하거나, 적/녹/청색 LED의 조합을 이용하여 백색광을 만들어 출사한다. 또한, LED 백라이트는 전체적으로 백라이트 휘도를 제어하는 글로벌 디밍(Global Dimming) 뿐만 아니라 위치별, 즉 분할 블록별로 백라이트 휘도를 제어하는 로컬 디밍(Local Dimming)이 가능한 장점도 갖고 있다.

LED 백라이트 유닛을 구동하는 백라이트 드라이버는 TV 세트와 같은 외부 시스템 또는 타이밍 컨트롤러로부터 입력되는 디밍값에 대응하는 듀티비를 갖는 펄스폭변조(Pulse Width Modulation; PWM) 신호를 생성하고, PWM 신호에 따라 LED 백라이트의 턴-온/턴-오프 시간을 조절하여 LED 백라이트의 휘도를 조정한다.

백라이트 드라이버는 LED 백라이트를 액정 패널과 동기화시켜 구동하기 위하여, 영상 데이터의 프레임을 구분하는 VSYNC를 외부 시스템으로부터 입력하여 이용한다. 백라이트 드라이버는 입력 VSYNC의 주파수 변경에 대응하기 위하여, 매 프레임마다 VSYNC의 입력 주기를 계산하여 출력 주기를 설정하고, VSYNC의 출력 주기를 이용하여 PWM 신호의 듀티 생성에 필요한 내부 클럭을 만들고 있다.

그러나, 매 프레임마다 VSYNC의 입출력 주기를 계산하는 경우 VSYNC의 주파수가 갑작스럽게 변경되면, 종래의 백라이트 드라이버에서는 급변된 입력 주기에 맞춰 출력 주기를 설정하지 못하여 내부 클럭을 생성하지 못하는 경우가 발생하고 있다. 이에 따라, 내부 클럭의 생성 오류로 PWM 신호의 듀티비가 원하는 값을 벗어나게 되고, 이 결과 LED 백라이트의 휘도가 변동하여 화면상에서 플리커 등과 같은 화질 저하 문제가 발생한다.

본 발명은 전술한 종래의 문제점을 해결하기 위하여 안출된 것으로, 본 발명이 해결하려는 과제는 입력 동기 신호의 주파수 가변에 따라 입출력 동기 신호를 동기화하는 과정에서도 출력 동기 신호를 기준으로 안정된 내부 클럭을 생성할 수 있는 입출력 동기 신호의 동기화 방법 및 회로와, 그를 이용한 액정 표시 장치의 백라이트 드라이버 및 그 구동 방법을 제공하는 것이다.

본 발명이 해결하려는 다른 과제는 입력 동기 신호의 주파수 가변에 따른 출력 동기 신호의 급변을 제한하여 플리커를 방지할 수 있는 입출력 동기 신호의 동기화 방법 및 회로와, 그를 이용한 액정 표시 장치의 백라이트 드라이버 및 그 구동 방법을 제공하는 것이다.

상기 과제를 해결하기 위하여, 본 발명의 실시예에 따른 입출력 동기 신호의 동기화 방법은 입력 동기 신호의 입력 주기와 출력 동기 신호의 이전 출력 주기를 비교한 결과에 따라 설정된 출력 주기를 갖는 출력 동기 신호를 생성하는 단계와; 상기 출력 동기 신호의 출력 주기를 이전 출력 주기로부터 정해진 제한 범위 이내로 제한하는 단계를 포함한다.

상기 출력 동기 신호의 출력 주기를 제한하는 단계는, 상기 출력 주기를 상기 제한 범위와 비교하는 단계와; 상기 출력 주기가 상기 제한 범위 이내이면 상기 출력 주기를 유지하여 출력하는 단계와; 상기 출력 주기가 상기 제한 범위 이내를 벗어나면 상기 출력 주기를 상기 제한 범위의 최소치 또는 최대치로 설정하여 출력하는 단계를 포함한다.

상기 출력 주기의 제한 범위는 "상기 이전 출력 주기 ± 임계치"로 미리 설정되고, 상기 임계치는 상기 이전 출력 주기 보다 작게 설정된다.

상기 출력 주기가 상기 제한 범위 보다 작은 경우 상기 출력 주기를 상기 제한 범위의 최소치로 설정하여 출력하고, 상기 출력 주기가 상기 제한 범위 보다 큰 경우 상기 출력 주기를 상기 제한 범위의 최대치로 설정하여 출력한다.

상기 출력 동기 신호를 생성하는 단계는, 상기 입력 동기 신호의 N번째(N은 양의 정수) 입력 주기를 검출하는 단계와; 검출한 N번째 입력 주기가 상기 출력 동기 신호의 이전 N-1번째 출력 주기와 동일한지를 판단하는 단계와; 상기 검출한 N번째 입력 주기가 상기 N-1번째 출력 주기와 동일하지 않으면, 상기 N-1번째 출력 주기의 종료 시점과 상기 N번째 입력 주기의 종료 시점과의 차이를 검출하는 단계와; 상기 검출한 차이를 상기 N번째 입력 주기와 연산하고, 그 연산값을 N번째 출력 주기로 설정하는 단계와; 상기 설정한 N번째 출력 주기를 갖는 출력 동기 신호를 생성하여 출력하는 단계를 포함한다.

상기 N번째 입력 주기를 검출하는 단계 이후에, 상기 검출한 N번째 입력 주기가 미리 설정된 기준 범위 안에 있는지를 판단하는 단계와; 상기 N번째 입력 주기가 상기 기준 범위를 벗어나면, 상기 N-1번째 출력 주기를 갖는 출력 동기 신호를 생성하여 출력하는 단계를 추가로 포함하고, 상기 N번째 입력 주기가 상기 기준 범위 내에 있으면, 상기 N번째 입력 주기와 상기 N-1번째 출력 주기와 동일한지를 판단하는 단계로 진행한다.

상기 N번째 입력 주기가 상기 N-1번째 출력 주기와 동일하면, 상기 N번째 입력 주기를 상기 N번째 출력 주기로 설정한 다음, 상기 N번째 출력 동기 신호를 출력하는 단계로 진행하는 단계를 추가로 포함한다.

상기 연산값을 상기 N번째 출력 주기로 설정하는 단계는, 상기 N번째 입력 주기가 상기 N-1번째 출력 주기보다 증가한 경우, 상기 검출한 차이와 상기 N번째 입력 주기와 가산한 값을 상기 N번째 출력 주기로 설정하고; 상기 N번째 입력 주기가 상기 N-1번째 출력 주기보다 감소한 경우, 상기 검출한 차이와 상기 N번째 입력 주기와 감산한 값을 상기 N번째 출력 주기로 설정한다.

상기 동기 신호의 N번째 입력 주기와 상기 N번째 출력 주기는 적어도 한 주기의 시간차를 갖는다.

상기 입력 동기 신호의 입력 주기는 인접한 다수의 입력 주기를 로우 패스 필터링한 필터링 입력 주기이다.

본 발명의 다른 실시예에 따른 입출력 동기 신호의 동기화 방법은 입력 동기 신호의 인접한 다수의 입력 주기를 로우 패스 필터링하여 출력하는 단계와; 상기 필터링 입력 주기와 출력 동기 신호의 이전 출력 주기를 비교한 결과에 따라 설정된 출력 주기를 갖는 출력 동기 신호를 생성하는 단계를 포함한다.

상기 필터링 입력 주기는 상기 입력 동기 신호의 현재 입력 주기 및 상기 현재 입력 주기와 인접한 다수의 이전 입력 주기 각각에 가중치를 부여하여 합산한 결과이다.

본 발명의 실시예에 따른 입출력 동기화 회로는 입력 동기 신호의 입력 주기와 출력 동기 신호의 이전 출력 주기를 비교한 결과에 따라 설정된 출력 주기를 갖는 내부 동기 신호를 생성하는 내부 동기 신호 생성부와; 상기 출력 동기 신호의 출력 주기를 이전 출력 주기로부터 정해진 제한 범위 이내로 제한하는 주기 리미터를 구비한다.

상기 주기 리미터는 상기 출력 주기를 상기 제한 범위와 비교하여, 상기 출력 주기가 상기 제한 범위 이내이면 상기 출력 주기를 유지하여 출력하고, 상기 출력 주기가 상기 제한 범위 이내를 벗어나면 상기 출력 주기를 상기 제한 범위의 최소치 또는 최대치로 설정하여 출력한다.

상기 내부 동기 신호 생성부는 상기 입력 동기 신호의 N번째(N은 양의 정수) 입력 주기를 검출하여 상기 출력 동기 신호의 이전 N-1번째 출력 주기와 동일한지를 판단하고, 상기 검출한 N번째 입력 주기가 상기 N-1번째 출력 주기와 동일하지 않으면, 상기 N-1번째 출력 주기의 종료 시점과 상기 N번째 입력 주기의 종료 시점과의 차이를 검출하고, 상기 검출한 차이를 상기 N번째 입력 주기와 연산하고, 그 연산값을 N번째 출력 주기로 설정하고, 상기 설정한 N번째 출력 주기를 갖는 출력 동기 신호를 생성하여 출력한다.

상기 내부 동기 신호 생성부는 상기 N번째 입력 주기를 검출한 이후, 상기 검출한 N번째 입력 주기가 미리 설정된 기준 범위 안에 있는지를 판단하여, 상기 N번째 입력 주기가 상기 기준 범위를 벗어나면 상기 N-1번째 출력 주기를 갖는 출력 동기 신호를 생성하여 출력하고, 상기 N번째 입력 주기가 상기 기준 범위내에 있으면, 상기 N번째 입력 주기와 상기 N-1번째 출력 주기와 동일한지를 판단한다.

상기 내부 동기 신호 생성부는 상기 N번째 입력 주기가 상기 N-1번째 출력 주기와 동일하면, 상기 N번째 입력 주기를 상기 N번째 출력 주기로 설정한 다음, 상기 N번째 출력 동기 신호를 출력하고, 상기 N번째 입력 주기가 상기 N-1번째 출력 주기보다 증가한 경우, 상기 검출한 차이와 상기 N번째 입력 주기와 가산한 값을 상기 N번째 출력 주기로 설정하고, 상기 N번째 입력 주기가 상기 N-1번째 출력 주기보다 감소한 경우, 상기 검출한 차이와 상기 N번째 입력 주기와 감산한 값을 상기 N번째 출력 주기로 설정한다.

또한, 본 발명의 입출력 동기 신호의 동기화 회로는 상기 입력 동기 신호의 인접한 다수의 입력 주기를 로우 패스 필터링하여 필터링 입력 주기를 상기 내부 동기 신호 생성부에 상기 입력 주기로 공급하는 로우 패스 필터를 추가로 구비한다.

본 발명의 다른 실시예에 따른 입출력 동기 신호의 동기화 회로는 입력 동기 신호의 인접한 다수의 입력 주기를 로우 패스 필터링하여 출력하는 로우 패스 필터와; 상기 필터링 입력 주기와 출력 동기 신호의 이전 출력 주기를 비교한 결과에 따라 설정된 출력 주기를 갖는 출력 동기 신호를 생성하는 내부 동기 신호 생성부를 구비한다.

상기 로우 패스 필터는 상기 입력 동기 신호의 현재 입력 주기 및 상기 현재 입력 주기와 인접한 다수의 이전 입력 주기 각각에 가중치를 부여하여 합산한 결과를 출력하는 FIR 필터이다.

본 발명의 실시예에 따른 액정 표시 장치의 백라이트 드라이버의 구동 방법은 상기 입출력 동기 신호의 동기화 방법을 이용하여, 입력 수직 동기 신호의 입력 주기 가변에 따라 동기화된 내부 수직 동기 신호를 생성하여 출력하는 단계와; 상기 설정된 출력 주기를 기준으로 내부 클럭을 생성하는 단계와; 상기 내부 클럭을 이용하여 원하는 듀티비를 갖는 펄스폭변조 신호를 생성하여 백라이트 유닛을 구동하는 단계를 포함G한다.

본 발명의 실시예에 따른 액정 표시 장치의 백라이트 드라이버는 상기 입출력 동기 신호의 동기화 회로를 이용하여 입력 수직 동기 신호의 입력 주기 가변에 따라 동기화된 내부 수직 동기 신호를 생성하여 출력하는 동기화 회로와; 상기 동기화 회로에서 설정된 출력 주기를 기준으로 내부 클럭을 생성하는 클럭 생성부와; 상기 내부 클럭을 이용하여 원하는 듀티비를 갖는 펄스폭변조 신호를 생성하여 백라이트 유닛을 구동하는 펄스폭변조 신호 생성부를 구비한다.

본 발명에 따른 입출력 동기 신호의 동기화 방법 및 회로와, 그를 이용한 액정 표시 장치의 백라이트 드라이버 및 그 구동 방법은 동기 신호의 입력 주기와 이전 출력 주기의 비교 결과에 따라 출력 주기를 설정함과 아울러 입출력 주기를 제한 범위 이내로 제한함으로써 입력 주기가 급변하거나 반복적으로 변화하는 경우에도 출력 주기의 급변을 방지하면서도 입출력 주기를 동기화시킬 수 있을 뿐만 아니라 동기화 과정에서도 안정적인 출력 동기 신호를 생성하여 출력할 수 있다.

이에 따라, 본 발명에 따른 액정 표시 장치의 백라이트 드라이버 및 그 구동 방법은 안정적인 출력 주기를 기준으로 정해진 내부 클럭을 생성하고 원하는 듀티비를 갖는 PWM 신호를 안정적으로 생성하여 백라이트 유닛을 구동함으로써 플리커를 방지할 수 있다.

도 1은 본 발명의 실시예에 따른 액정 표시 장치를 개략적으로 나타낸 블록도이다.
도 2는 본 발명의 제1 실시예에 따른 백라이트 드라이버의 내부 구성을 나타낸 블록도이다.
도 3은 도 2에 도시된 백라이트 드라이버의 입출력 동기화 방법을 단계적으로 나타낸 흐름도이다.
도 4는 도 3에 도시된 내부 VSYNC 생성 단계를 구체적으로 나타낸 흐름도이다.
도 5는 도 2에 도시된 백라이트 드라이버에서 주파수가 빨라지는 경우 입출력 동기 신호의 동기화 과정 및 출력 주기 변화 과정을 나타낸 파형도이다.
도 6은 도 2에 도시된 백라이트 드라이버에서 주파수가 느려지는 경우 입출력 동기 신호의 동기화 과정 및 출력 주기 변화 과정을 나타낸 파형도이다.
도 7은 본 발명의 제2 실시예에 따른 백라이트 드라이버의 내부 구성을 나타낸 블록도이다.
도 8은 도 7에 도시된 FIR 필터의 구성을 예를 들어 나타낸 블록도이다.
도 9는 본 발명의 제3 실시예에 따른 백라이트 드라이버의 내부 구성을 나타낸 블록도이다.
도 10은 도 9에 도시된 백라이트 드라이버에서 주파수가 빨라지는 경우 입출력 동기 신호의 동기화 과정 및 출력 주기 변화 과정을 나타낸 파형도이다.
도 11은 도 9에 도시된 백라이트 드라이버에서 주파수가 느려지는 경우 입출력 동기 신호의 동기화 과정 및 출력 주기 변화 과정을 나타낸 파형도이다.
도 12는 도 9에 도시된 백라이트 드라이버에서 주파수 변화가 반복되는 경우 입출력 동기 신호의 동기화 과정 및 출력 주기 변화 과정을 나타낸 파형도이다.

도 1은 본 발명의 실시예에 따른 액정 표시 장치를 개략적으로 나타낸 블록도이다.

도 1에 도시된 액정 표시 장치는 액정 패널(28) 및 백라이트 유닛(50)과, 액정 패널(28)을 구동하는 데이터 드라이버(24) 및 게이트 드라이버(26)를 포함하는 패널 드라이버(22)와, 백라이트 유닛(50)을 구동하는 백라이트 드라이버(30)와, 패널 구동부(22) 및 백라이트 드라이버(30)의 구동을 제어하는 타이밍 컨트롤러(20)를 구비한다.

타이밍 컨트롤러(20)는 화질 향상이나 소비 전력 감소를 위한 다양한 데이터 처리 방법을 이용하여 외부로부터 입력된 데이터를 보정하여 패널 구동부(22)인 데이터 드라이버(24)로 출력한다. 예를 들면, 타이밍 컨트롤러(20)는 LED를 이용하는 백라이트 유닛(50)을 로컬 디밍 방법으로 구동하는 경우 입력 데이터를 분석하여 백라이트 유닛(50)의 휘도를 블록별로 제어하기 위한 로컬 디밍값을 결정함과 아울러 로컬 디밍으로 감소된 휘도만큼 데이터를 보상하여 출력한다. 타이밍 컨트롤러(20)는 액정의 응답 속도를 향상시키기 위하여 인접 프레임간의 데이터 차에 따라 룩업 테이블로부터 선택한 오버슈트(Overshoot) 값 또는 언더슈트(Undershoot) 값을 적용하여 입력 데이터를 오버드라이빙(Overdriving) 데이터로 보정하여 출력하기도 한다. 또한, 타이밍 컨트롤러(20)는 외부로부터 입력된 다수의 동기 신호, 즉 VSYNC, 수평 동기 신호, 데이터 이네이블 신호, 도트 클럭을 이용하여 데이터 드라이버(24)의 구동 타이밍을 제어하는 데이터 제어 신호와, 게이트 드라이버(26)의 구동 타이밍을 제어하는 게이트 제어 신호를 생성한다. 타이밍 컨트롤러(20)는 생성된 데이터 제어 신호 및 게이트 제어 신호를 데이터 드라이버(24) 및 게이트 드라이버(14)로 각각 출력한다. 데이터 제어 신호는 데이터 신호의 래치를 제어하는 소스 스타트 펄스 및 소스 샘플링 클럭과, 데이터 신호의 극성을 제어하는 극성 제어 신호와, 데이터 신호의 출력 기간을 제어하는 소스 출력 이네이블 신호 등을 포함한다. 게이트 제어 신호는 게이트 신호의 스캐닝을 제어하는 게이트 스타트 펄스 및 게이트 쉬프트 클럭과, 게이트 신호의 출력 기간을 제어하는 게이트 출력 이네이블 신호 등을 포함한다.

패널 구동부(22)는 액정 패널(28)의 데이터 라인(DL)을 구동하는 데이터 드라이버(24)와, 액정 패널(28)의 게이트 라인(GL)을 구동하는 게이트 드라이버(26)를 포함한다.

데이터 드라이버(24)는 타이밍 컨트롤러(20)로부터의 데이터 제어 신호 에 응답하여 타이밍 컨트롤러(20)로부터의 영상 데이터를 액정 패널(28)의 다수의 데이터 라인(DL)에 공급한다. 데이터 드라이버(24)는 타이밍 컨트롤러(20)로부터 입력되는 디지털 데이터를 감마 전압을 이용하여 정극성/부극성 아날로그 데이터 신호로 변환하여 각 게이트 라인(GL)이 구동될 때마다 데이터 신호를 데이터 라인(DL)으로 공급한다. 데이터 드라이버(24)는 적어도 하나의 데이터 IC로 구성되어 TCP, COF, FPC 등과 같은 회로 필름에 실장되어 액정 패널(28)에 TAB(Tape Automatic Bonding) 방식으로 부착되거나, COG(Chip On Glass) 방식으로 액정 패널(28) 상에 실장될 수 있다.

게이트 드라이버(26)는 타이밍 컨트롤러(20)로부터의 게이트 제어 신호에 응답하여 액정 패널(28)의 박막 트랜지스터 어레이에 형성된 다수의 게이트 라인(GL)을 순차 구동한다. 게이트 드라이버(26)는 각 게이트 라인(GL)의 해당 스캔 기간마다 게이트 온 전압의 스캔 펄스를 공급하고, 다른 게이트 라인(GL)이 구동되는 나머지 기간에는 게이트 오프 전압을 공급한다. 게이트 드라이버(26)는 적어도 하나의 게이트 IC로 구성되고 TCP(Tape Carrier Package), COF(Chip On Film), FPC(Flexible Print Circuit) 등과 같은 회로 필름에 실장되어 액정 패널(28)에 TAB(Tape Automatic Bonding) 방식으로 부착되거나, COG(Chip On Glass) 방식으로 액정 패널(28) 상에 실장될 수 있다. 또한, 게이트 드라이버(26)는 GIP(Gate In Panel) 방식으로 표시 패널(10)에 내에 내장되어 화소 어레이와 함께 박막 트랜지스터 기판 상에 형성될 수 있다.

액정 패널(28)은 컬러 필터 어레이가 형성된 컬러 필터 기판과, 박막 트랜지스터 어레이가 형성된 박막 트랜지스터 기판과, 컬러 필터 기판 및 박막 트랜지스터 기판 사이의 액정층과, 컬러 필터 기판 및 박막 트랜지스터 기판의 외측면에 각각 부착된 편광판을 구비한다. 액정 패널(28)은 다수의 화소들이 배열된 화소 매트릭스를 통해 영상을 표시한다. 각 화소는 데이터 신호에 따른 액정 배열의 가변으로 광투과율을 조절하는 적, 녹, 청 서브화소의 조합으로 원하는 색을 구현한다. 각 서브화소는 게이트 라인(GL) 및 데이터 라인(DL)과 접속된 박막 트랜지스터(TFT), 박막 트랜지스터(TFT)와 병렬 접속된 액정 커패시터(Clc) 및 스토리지 커패시터(Cst)를 구비한다. 액정 커패시터(Clc)는 박막 트랜지스터(TFT)를 통해 화소 전극에 공급된 데이터 신호와, 공통 전극에 공급된 공통 전압(Vcom)과의 차전압을 충전하고 충전된 전압에 따라 액정을 구동하여 광투과율을 조절한다. 스토리지 커패시터(Cst)는 액정 커패시터(Clc)에 충전된 전압을 안정적으로 유지시킨다. 액정층은 TN(Twisted Nematic) 모드 또는 VA(Vertical Alignment) 모드와 같이 수직 전계에 의해 구동되거나, IPS(In-Plane Switching) 모드 또는 FFS(Fringe Field Switching) 모드와 같이 수평 전계에 의해 구동된다.

백라이트 유닛(50)은 직하형 또는 에지형 LED 백라이트를 이용하고, 백라이트 드라이버(30)에 의해 LED 백라이트가 다수의 블록으로 분할 구동되어 액정 패널(28)에 광을 조사한다. 직하형 LED 백라이트는 LED 어레이가 액정 패널(28)과 대면하면서 표시 영역 전체에 배열된다. 에지형 LED 백라이트는 액정 패널(28)과 대면하는 도광판의 적어도 2개의 에지와 마주하도록 LED 어레이가 배열되고, LED 어레이로부터 조사된 광은 도광판을 통해 면광원으로 변환되어서 액정 패널(28)에 조사된다.

백라이트 드라이버(30)는 외부 시스템 또는 타이밍 컨트롤러(20)로부터의 디밍값에 따라 LED 백라이트 유닛(50)을 LED 블록별로 구동하여 블록별로 휘도를 제어한다. 백라이트 유닛(50)이 다수의 포트 영역으로 분할 구동되면 다수의 포트 영역을 독립적으로 구동하기 위한 다수의 백라이트 드라이버(30)를 구비할 수 있다. 백라이트 드라이버(30)는 디밍값에 대응하는 듀티비를 갖는 PWM 신호를 블록별로 생성하고, 생성된 PWM 신호에 대응하는 LED 구동 신호를 LED 블록별로 공급함으로써 백라이트 유닛(50)을 구동한다. 이때, 백라이트 드라이버(30)는 LED 백라이트 유닛(50)을 액정 패널(28)과 동기화시키기 위하여 외부 시스템 또는 타이밍 컨트롤러(20)로부터 입력되는 프레임 구분 신호인 수직 동기 신호(이하 VSYNC)를 이용하여 PWM 신호를 생성한다.

특히, 백라이트 드라이버(30)는 입력 VSYNC의 주파수 가변에 적응적으로 대응하기 위하여, 각 프레임마다(각 주기마다) 입력 VSYNC의 입력 주기와 내부 VSYNC의 이전 출력 주기의 비교 결과에 따라 설정된 출력 주기를 갖는 내부 VSYNC를 생성하여 출력한다. 입출력 VSYNC를 동기화하는 구체적인 방법은 동일 출원인에 의해 출원된 특허출원 제10-2010-0140615호(2010년 12월 31일)에 기재된 바와 같다.

선특허 출원에 기재된 입출력 VSYNC의 동기화 방법을 요약하면, 백라이트 드라이버(30)는 입출력 VSYNC를 동기화하기 위하여 각 프레임마다(각 주기마다) 입력 VSYNC의 입력 주기를 검출하여 내부 VSYNC의 이전 출력 주기와 비교한다. VSYNC의 입력 주기가 이전 출력 주기와 동일하면 입력 주기(즉, 이전 출력 주기)와 동일한 출력 주기를 갖는 VSYNC를 생성하여 출력한다. 반면에, 백라이트 드라이버(30)는 VSYNC의 입력 주기가 이전 출력 주기와 동일하지 않으면 입력 주기의 종료 시점과 이전 출력 주기의 종료 시점(이전 출력 주기가 종료될 시점)과의 차이를 검출하여 그 차이만큼 입력 주기를 조정한다. 그리고, 백라이트 드라이버(30)는 조정된 입력 주기를 출력 주기로 설정하고, 설정된 출력 주기를 갖는 내부 VSYNC를 생성하여 출력한다.

또한, 백라이트 드라이버(30)는 VSYNC의 입력 주기 급변에 따른 출력 주기 급변을 방지하기 위하여 입력 주기, 출력 주기 또는 입출력 주기를 더 제한한다. 내부 VSYNC의 주기의 제한 방법으로, 백라이트 드라이버(30)는 이전 출력 주기로부터 정해진 제한 범위 이내로 현재 출력 주기를 제한하는 방법 및/또는 인접한 다수의 입력 주기에 가중치를 부여하여 현재 입력 주기에 반영하는 FIR(Finite Impulse Response) 필터링으로 입력 주기를 제한하는 방법을 이용한다. 이에 따라, 백라이트 드라이버(30)는 입력 VSYNC의 주파수(주기)가 급변하더라도 출력 주기의 변화 폭이 제한된 안정적인 내부 VSYNC를 생성할 수 있다.

그리고, 백라이트 드라이버(30)는 내부(출력) VSYNC의 출력 주기를 기준으로 PWM 신호의 듀티 생성에 필요한 내부 클럭을 생성한다. 백라이트 드라이버(30)는 생성된 내부 클럭을 카운트하여 미리 설정되거나 외부의 휘도 조절에 따라 조정된 듀티비를 갖는 PWM 신호를 생성하여 백라이트 유닛(50)을 구동한다. PWM 신호의 주기는 내부 VSYNC의 출력 주기와 동일하다.

이와 같이, 백라이트 드라이버(30)는 VSYNC의 입력 주기와 이전 출력 주기의 비교 결과에 따라 출력 주기를 설정함과 아울러 입출력 주기를 제한 범위 이내로 제한함으로써 입력 주기가 급변하거나 반복적으로 변화하는 경우에도 출력 주기의 급변을 방지하면서도 입출력 주기를 동기화시킬 수 있을 뿐만 아니라 동기화 과정에서도 안정적인 출력 동기 신호를 생성하여 출력할 수 있다. 이 결과, 백라이트 드라이버(30)는 입력 VSYNC의 주파수 가변으로 인한 내부 클럭의 누락 및 동기화 깨짐을 방지하고 원하는 듀티비를 갖는 PWM 신호를 안정적으로 생성할 수 있음과 아울러 플리커를 방지할 수 있다.

한편, 백라이트 드라이버(30)는 VSYNC의 입력 주기와 이전 출력 주기를 비교하고, 그 비교 결과에 따라 입력 주기를 조정하고, 조정된 입력 주기를 출력 주기로 이용하기 위한 연산 시간을 확보하기 위하여, 내부 VSYNC가 입력 VSYNC와 적어도 1프레임(1 주기) 정도의 지연 시간을 갖도록 내부 VSYNC를 생성하여 출력한다.

또한, 백라이트 드라이버(30)는 입출력 VSYNC를 동기화시키기 이전에, 즉 입력 VSYNC의 입력 주기와 내부 VSYNC의 이전 주기를 비교하기 이전에, 검출된 입력 주기를 미리 설정된 하한치(MIN) 및 상한치(MAX)를 갖는 기준 기준 범위와 비교하는 단계를 추가로 수행하고, 그 비교 결과에 따라 입내부 VSYNC를 동기화시키는 단계를 선택적으로 수행하기도 한다.

예를 들면, 백라이트 드라이버(30)는 검출된 VSYNC의 입력 주기가 기준 범위에 포함되는 경우 입력 VSYNC의 입력 주기와 내부 VSYNC의 이전 주기를 비교하여 그 비교 결과에 따라 입내부 VSYNC를 동기화시키는 과정을 진행한다. 반면에, 백라이트 드라이버(30)는 검출된 VSYNC의 입력 주기가 기준 범위를 벗어나는 경우 입내부 VSYNC의 동기화 과정없이 이전 출력 주기를 유지하는 내부 VSYNC를 생성하여 출력한다. VSYNC의 주기 기준 범위는 설계자에 의해 미리 설정되어 백라이트 드라이버(30)의 내부 레지스터에 저장된다.

이에 따라, 백라이트 드라이버(30)는 외부 노이즈 등으로 인하여 입력 VSYNC가 기준 범위를 벗어난 불안정한 경우에도 안정된 내부 VSYNC를 생성하여 출력할 수 있다.

도 2는 본 발명의 제1 실시예에 따른 백라이트 드라이버의 내부 구성을 나타낸 블록도이고, 도 3은 도 2에 도시된 백라이트 드라이버의 입출력 VSYNC 동기화 방법을 단계적으로 나타낸 흐름도이다.

도 2에 나타낸 백라이트 드라이버(30)는 직렬 접속되는 내부 VSYNC 생성부(52), 주기 리미터(Limiter)(54), 내부 클럭(이하 PCLK) 생성부(56), PWM 생성부(58)를 구비한다.

내부 VSYNC 생성부(52)는 주기마다 입력 VSYNC(I_VSYNC)의 입력 주기를 검출하고, 검출된 입력 주기를 이전 출력 주기와 비교하여 그 비교 결과에 따라 설정된 출력 주기를 갖는 내부 VSYNC(O_VSYNC_A)를 생성하여 출력한다.(S100)

구체적으로, 내부 VSYNC 생성부(52)는 외부 시스템 또는 타이밍 컨트롤러(20)로부터 입력되는 입력 VSYNC(I_VSYNC)의 입력 주기를 검출하여 미리 설정된 주기 기준 범위(MIN~MAX) 안에 있는지를 판단한다. 입력 주기가 기준 범위(MIN~MAX)를 벗어나면, 내부 VSYNC 생성부(52)는 이전 출력 주기를 유지하는 내부 VSYNC(O_VSYNC)를 생성하여 출력한다. 입력 주기가 기준 범위(MIN~MAX) 안에 있으면, 내부 VSYNC 생성부(52)는 입력 주기가 이전 출력 주기와 동일한지를 판단한다. 내부 VSYNC 생성부(52)는 입력 VSYNC(I_SYNC)의 입력 주기가 내부 VSYNC(O_VSYNC)의 이전 출력 주기와 동일하면 입력 주기를 출력 주기로 설정하고 설정된 출력 주기를 갖는 내부 VSYNC(O_VSYNC_A)를 생성하여 출력한다. 반면에, 내부 VSYNC 생성부(52)는 입력 VSYNC(I_SYNC)의 입력 주기가 내부 VSYNC(O_VSYNC)의 이전 출력 주기와 동일하지 않으면 입력 주기의 종료 시점과 이전 출력 주기의 종료 시점(이전 출력 주기가 종료될 시점)과의 차이를 검출하고, 검출한 차이와 입력 주기를 연산(가산 또는 감산)한 값을 출력 주기로 설정하고 설정된 출력 주기를 갖는 내부 VSYNC(O_VSYNC_A)를 생성하여 출력한다.

주기 리미터(54)는 내부 VSYNC 생성부(52)로부터 공급된 내부 VSYNC(O_VSYNC_A)의 출력 주기를 이전 출력 주기로부터 정해진 범위 이내로 제한하여 출력한다(S200 ~ S204).

구체적으로, 주기 리미터(54)는 내부 VSYNC(O_VSYNC)의 현재 출력 주기(O_VSYNC[n])를 이전 출력 주기(O_VSYNC[n-1])로부터 정해진 제한 범위(O_VSYNC[n-1]±LMT)(여기서, LMT는 임계치)와 비교한다(S200). 주기 리미터(54)는 현재 출력 주기(O_VSYNC[n])가 제한 범위(O_VSYNC[n-1]±LMT) 이내로 판단되면 현재 출력 주기(O_VSYNC[n])를 갖는 내부 VSYNC(O_VSYNC_B)를 생성하여 출력한다.(S202) 반면에, 주기 리미터(54)는 내부 VSYNC(O_VSYNC)의 현재 출력 주기(O_VSYNC[n])가 제한 범위(O_VSYNC[n-1]±LMT)를 벗어나면 그 제한 범위(O_VSYNC[n-1]±LMT), 즉 "이전 출력 주기(O_VSYNC[n-1])±임계치(LMT)"를 출력 주기로 설정하고 설정된 출력 주기를 갖는 내부 VSYNC(O_VSYNC_B)를 생성하여 출력한다(S204). 현재 출력 주기(O_VSYNC[n])가 제한 범위(O_VSYNC[n-1]±LMT) 보다 작으면 출력 주기는 "이전 출력 주기(O_VSYNC[n-1])-임계치(LMT)"로 설정된다. 반면에, 현재 출력 주기(O_VSYNC[n])가 제한 범위(O_VSYNC[n-1]±LMT) 보다 크면 출력 주기는 "이전 출력 주기(O_VSYNC[n-1])+임계치(LMT)"로 설정된다. 여기서, 내부 VSYNC(O_VSYNC)의 출력 주기를 제한하는 임계치(LMT)는 이전 출력 주기 범위 내에서 설계자에 의해 실험적으로 적절하게 미리 설정되어 내부 레지스터에 저장된다. 예를 들면, 내부 VSYNC(O_VSYNC)의 출력 주기를 제한하는 임계치(LMT)는 이전 출력 주기의 ±10% 이내로 설정될 수 있다. 주기 리미터(54)는 내부 VSYNC(O_VSYNC_B)을 PCLK 생성부(56)으로 출력한다. 또한, 다수의 백라이트 드라이버가 캐스케이드 방식으로 접속된 경우 주기 리미터(54)는 내부 VSYNC(O_VSYNC_B)을 다음단의 백라이트 드라이버로 출력하기도 한다.

PCLK 생성부(56)는 주기 리미터(54)로부터 공급된 내부 VSYNC(O_VSYNC_B)의 출력 주기를 기준으로 내부 클럭(PCLK)을 생성하여 출력한다.

PWM 생성부(58)는 PCLK 생성부(56)로부터 공급된 내부 클럭(PCLK)을 이용하여 외부 시스템 또는 타이밍 컨트롤러(20)로부터 입력되는 디밍값에 따른 듀티비를 갖는 PWM 신호를 생성하여 백라이트 유닛(50)으로 출력한다.

도 4는 도 3에 도시된 내부 VSYNC 생성 단계(S100)를 구체적으로 나타낸 흐름도이다.

단계 2(S2)에서 내부 VSYNC 생성부(52)는 입력 VSYNC(I_VSYNC)로부터 현재의 N번째(N은 양의 정수) 주기를 검출한다. VSYNC(I_VSYNC)의 입력 주기는 백라이트 드라이버(30)의 내부에서 생성된 시스템 클럭(SCLK)으로 입력 VSVSYNC(I_VSYNC)의 카운트함으로써 검출한다. 내부 VSYNC 생성부(52)는 검출된 N번째 입력 주기를 내부 레지스터에 저장한다. 내부 VSYNC 생성부(52)는 각 주기마다 입력 주기를 검출하여 내부 레지스터의 입력 주기를 업데이트한다.

단계 4(S4)에서 내부 VSYNC 생성부(52)는 상기 단계 2(S2)에서 검출된 VSYNC(I_VSYNC)의 N번째 입력 주기를 미리 설정된 주기 기준 범위(MIN~MAX)와 비교하여 N번째 입력 주기가 주기 기준 범위(MIN~MAX) 안에 있는지를 판단한다. 입력 VSYNC(I_VSYNC)에 대한 주기 기준 범위(MIN~MAX)는 노이즈 등을 방지하기 위하여 설계자에 의해 미리 설정되어 백라이트 드라이버(30)의 내부 레지스터에 저장되어 있다.

상기 단계 4(S4)에서 입력 VSYNC(I_VSYNC)의 N번째 입력 주기가 주기 기준 범위(MIN~MAX)를 벗어나면(NO), 내부 VSYNC 생성부(52)는 다음 단계 6(S6)으로 진행한다. 단계 6(S6)에서 내부 VSYNC 생성부(52)는 내부 레지스터에 저장되어 있는 이전 N-1번째 출력 주기와 동일한 N번째 내부 VSYNC(O_VSYNC_A)를 생성하여 출력한다. 다시 말하여, 내부 VSYNC 생성부(52)는 N번째 입력 VSYNC(VYNC_IN)의 입력 주기가 기준 범위(MIN~MAX)의 하한치(MIN) 보다 작거나, 상한치(MAX)보다 큰 경우로 판단되면, 이전의 N-1번째 출력 주기를 N번째 출력 주기로 설정하여 N번째 내부 VSYNC(O_VSYNC_A)를 안정적으로 생성하여 출력한다. 이에 따라, 내부 VSYNC 생성부(52)는 외부 노이즈 등으로 인하여 입력 VSYNC(I_VSYNC)가 불안정한 경우에도 안정된 내부 VSYNC(O_VSYNC)를 생성하여 출력할 수 있다. 내부 VSYNC 생성부(52)는 생성된 내부 VSYNC(O_VSYNC_A)의 N번째 출력 주기를 내부 레지스터에 저장하여 다음 주기에서 이전 주기값으로 이용한다.

반면에, 상기 단계 4(S4)에서 입력 VSYNC(I_VSYNC)의 N번째 입력 주기가 주기 기준 범위(MIN~MAX) 안에 있으면(YES), 내부 VSYNC 생성부(52)는 다음 단계 8(S8)로 진행한다. 단계 8(S8)에서 내부 VSYNC 생성부(52)는 레지스터에 저장되어 있는 입력 VSYNC(I_VSYNC)의 N번째 입력 주기와 내부 VSYNC(O_VSYNC_A)의 이전 N-1번째 출력 주기를 비교하여 N번째 입력 주기와 N-1번째 출력 주기가 동일한지를 판단한다.

상기 단계 8(S8)에서 입력 VSYNC(I_VSYNC)의 N번째 입력 주기가 내부 VSYNC(O_VSYNC_A)의 이전 N-1번째 출력 주기와 동일하면(YES), 내부 VSYNC 생성부(52)는 다음 단계 10(S10)으로 진행한다. 단계 10(S10)에서 내부 VSYNC 생성부(52)는 N번째 입력 주기를 N번째 출력 주기로 설정하여 내부 레지스터에 저장하고, 저장된 출력 주기를 갖는 N번째 VSYNC(O_VSYNC_A)를 생성하여 출력한다.

반면에, 상기 단계 8(S8)에서 입력 VSYNC(I_VSYNC)의 N번째 입력 주기가 내부 VSYNC(O_VSYNC)의 이전 N-1번째 출력 주기와 동일하지 않으면(NO), 내부 VSYNC 생성부(52)는 다음 단계 12(S12)로 진행한다. 단계 12(S12)에서내부 VSYNC 생성부(52)는 입력 VSYNC(I_VSYNC)의 N번째 입력 주기가 계산되기(끝나기) 이전에, 내부 VSYNC(O_VSYNC)의 N-1번째 출력 주기가 끝났는지를 판단한다. 다시 말하여, 내부 VSYNC 생성부(52)는 입력 VSYNC(I_VSYNC)의 N번째 입력 주기가 N-1번째 출력 주기보다 큰지를, 즉 입력 VSYNC(I_VSYNC)의 주파수가 증가하였는지를 판단한다.

상기 단계 12(S12)에서 입력 VSYNC(I_VSYNC)의 N번째 입력 주기가 계산되기(끝나기) 이전에, 내부 VSYNC(O_VSYNC_A)의 이전 N-1번째 출력 주기가 끝난 경우(YES), 즉 N번째 입력 주기가 N-1번째 출력 주기보다 커진 경우(입력 VSYNC(I_VSYNC)의 주파수가 증가한 경우), 내부 VSYNC 생성부(52)는 단계 14(S14)로 진행한다. 단계 14(S14)에서 내부 VSYNC 생성부(52)는 내부 VSYNC(O_VSYNC_A)의 N-1번째 출력 주기가 종료될 시점과 입력 VSYNC(I_VSYNC)의 N번째 입력 주기의 종료 시점과의 차이를 검출한다. 여기서, 내부 VSYNC(O_VSYNC_A)의 N-1번째 출력 주기가 종료될 시점은 레지스터에 저장된 N-1번째 출력 주기값으로부터 예측할 수 있다.

그 다음 단계 16(S16)에서 내부 VSYNC 생성부(52)는 상기 단계 14(S14)에서 검출된, 내부 VSYNC(O_VSYNC_A)의 N-1번째 출력 주기가 종료될 시점과 입력 VSYNC(I_VSYNC)의 N번째 입력 주기의 종료 시점과의 차이를 N번째 입력 주기와 가산하여 N번째 출력 주기로 설정한다. 그리고, 내부 VSYNC 생성부(52)는 단계 10(S10)으로 진행하여 상기 단계 16(S16)에서 설정된 N번째 출력 주기를 갖는 내부 VSYNC(O_VSYNC_A)를 생성하여 출력한다.

한편, 상기 단계 12(S12)에서 입력 VSYNC(I_VSYNC)의 N번째 입력 주기가 계산되기(끝나기) 이전에, 내부 VSYNC(O_VSYNC_A)의 이전 N-1번째 출력 주기가 끝나지 않은 경우(NO), 즉 N번째 입력 주기가 N-1번째 출력 주기보다 작아진 경우(입력 VSYNC(I_VSYNC)의 주파수가 감소한 경우), 내부 VSYNC 생성부(52)는 단계 18(S18)로 진행한다. 단계 18(S18)에서 내부 VSYNC 생성부(52)는 내부 VSYNC(O_VSYNC_A)의 N-1번째 출력 주기가 종료된 시점과 입력 VSYNC(I_VSYNC)의 N번째 입력 주기의 종료 시점과의 차이를 검출한다.

그 다음 단계 20(S20)에서 내부 VSYNC 생성부(52)는 상기 단계 18(S18)에서 검출된, 내부 VSYNC(O_VSYNC_A)의 N-1번째 출력 주기가 종료된 시점과 입력 VSYNC(I_VSYNC)의 N번째 입력 주기의 종료 시점과의 차이를 N번째 입력 주기와 감산하여 N번째 출력 주기로 설정한다. 그리고, 내부 VSYNC 생성부(52)는 단계 10(S10)으로 진행하여 상기 단계 20(S20)에서 설정된 N번째 출력 주기를 갖는 내부 VSYNC(O_VSYNC_A)를 생성하여 출력한다.

도 5는 도 2에 도시된 백라이트 드라이버에서 입력 VSYNC의 주파수가 빨라지는 경우 입출력 VSYNC 동기화 과정 및 주기 변화 과정을 나타낸 파형도이고, 도 6은 입력 VSYNC의 주파수가 느려지는 경우 입출력 VSYNC 동기화 과정 및 주기 변화 과정을 나타낸 파형도이다.

도 5 및 도 6을 참조하면, 입력 VSYNC가 빨라지거나 느려지는 경우 내부 VSYNC 생성부(52)에서 생성되는 내부 VSYNC(O_VSYNC_A)는 빠르게 입력 VSYNC를 따라가면서 동기화되지만 주기의 변화 폭이 상대적으로 커서 플리커를 유발할 수 있는 단점이 있음을 알 수 있다. 반면에, 주기 리미터(54)를 이용하여 이전 출력 주기로부터 정해진 제한 범위 이내로 출력 주기를 제한하는 경우 내부 VSYNC(O_VSYNC_B)가 비록 느리게 입력 VSYNC를 따라가면서 동기화되더라도 주기의 변화 폭이 상대적으로 작음으로써, 주기 급변으로 인한 플리커를 방지할 수 있는 효과가 있음을 알 수 있다.

도 7은 본 발명의 제2 실시예에 따른 백라이트 드라이버의 내부 구성을 나타낸 블록도이고, 도 8은 도 7에 도시된 FIR 필터(51)의 내부 구성을 예를 들어 나타낸 블록도이다.

도 7에 도시된 백라이트 드라이버는 도 2에 도시된 백라이트 드라이버와 대비하여 주기 리미터(54) 대신 VSYNC 생성부(52)의 입력단에 FIR 필터(51)를 구비한 것을 제외하고는 동일 구성을 구비하므로 도 2와 중복된 구성에 대한 구체적인 설명은 생략한다.

FIR 필터(51)는 로우 패스 필터로, 입력 VSYNC(I_VSYNC)의 현재 입력 주기와 인접한 다수의 이전 입력 주기에 가중치를 부여하여 현재 입력 주기에 반영함으로써 다수의 입력 주기에 대한 평균값을 출력하므로 입력 주기의 변화 폭을 감소시킨다. FIR 필터(51)는 입력 VSYNC(I_VSYNC)의 입력 주기가 주기적으로 변화하는 경우 입력 주기의 변화 폭을 감소시키는데 효과적이다.

예를 들면, FIR 필터(51)는 도 8에 도시된 바와 같이 입력 VSYNC(I_VSYNC)의 입력 주기(I_VSYNC[n], 여기서 n은 양의 정수)를 입력 VSYNC(I_VSYNC)에 따라 순차적으로 지연시켜 출력하는 제1 내지 제3 플립-플립(FF1~FF3)과, 입력 VSYNC(I_VSYNC)의 현재 입력 주기(I_VSYNC[n]) 및 제1 내지 제3 플립-플립(FF1~FF3)으로부터 출력되는 이전 입력 주기(I_VSYNC[n-1], I_VSYNC[n-2], I_VSYNC[n-3]) 각각에 가중치(a_0, a_1, a_2, a_3)를 각각 부여하는 제1 내지 제4 승산기(61, 62, 63, 64)와, 제1 내지 제4 승산기(61, 62, 63, 64)에서 가중치가 부여된 다수의 이전 입력 주기를 합산하여 필터링 입력 주기(I_VSYNC_FIR)로 출력하는 가산기(65)를 구비한다. 가산기(65)로부터 출력되는 입력 VSYNC(I_VSYNC)의 필터링 입력 주기(I_VSYNC_FIR)는 아래와 같다.

I_VSYNC_FIR = a_0×I_VSYNC[n] + a_1×I_VSYNC[n-1] + a_2×I_VSYNC[n-2] + a_3×I_VSYNC[n-3]

상기에서, 입력 VSYNC(I_VSYNC)의 현재 입력 주기(I_VSYNC[n]) 및 다수의 이전 입력 주기(I_VSYNC[n-1], I_VSYNC[n-2], I_VSYNC[n-3]) 각각에 부여되는 가중치(a_0, a_1, a_2, a_3)는 서로 동일하거나, 현재 입력 주기에 가까울 수록 작아지거나 커지는 값으로 미리 설정된다. 예를 들면, 가중치(a_0, a_1, a_2, a_3)는 1/4로 동일하게 설정되거나, 가중치(a_0, a_1)는 1/8로 가중치(a_2)는 1/4로, 가중치(a_3)는 1/2로 설정될 수 있다.

내부 VSYNC 생성부(52)는 FIR 필터(51)에서 필터링된 입력 주기(I_VSYNC_FIR)를 이전 출력 주기와 비교하여 그 비교 결과에 따른 출력 주기를 갖는 내부 VSYNC(O_VSYNC)를 생성하여 출력한다. 구체적인 방법은 도 4에 도시된 바와 같다. 내부 VSYNC 생성부(52)는 FIR 필터링으로 변화 폭이 감소된 입력 주기(I_VSYNC_FIR)를 이용하므로 제1 실시예에서의 주기 리미터(54)를 이용하는 경우와 같이 내부 VSYNC(O_VSYNC)의 출력 주기의 변화 폭을 제한할 수 있다.

PCLK 생성부(56)는 내부 VSYNC 생성부(52)로부터 공급된 내부 VSYNC(O_VSYNC)의 출력 주기를 기준으로 내부 클럭(PCLK)을 생성하여 출력한다.

도 9는 본 발명의 제3 실시예에 따른 백라이트 드라이버의 내부 구성을 나타낸 블록도이다.

도 9에 도시된 제3 실시예의 백라이트 드라이버는 도 2에 도시된 제1 실시예의 백라이트 드라이버와 도 7에 도시된 제2 실시예의 백라이트 드라이버를 조합한 경우로, VSYNC 생성부(52) 입출력단에 FIR 필터(51) 및 주기 리미터(54)를 각각 구비하며, 전술한 실시예에와 중복된 구성에 대한 구체적인 설명은 생략한다.

FIR 필터(51)는 입력 VSYNC(I_VSYNC)의 현재 입력 주기와 인접한 다수의 이전 입력 주기에 가중치를 부여하여 현재 입력 주기에 반영함으로써 다수의 입력 주기에 대한 평균값을 값는 필터링된 입력 주기(I_VSYNC_FIR)를 출력한다.

내부 VSYNC 생성부(52)는 FIR 필터(51)에서 필터링된 입력 주기(I_VSYNC_FIR)를 이전 출력 주기와 비교하여 그 비교 결과에 따른 출력 주기를 갖는 내부 VSYNC(O_VSYNC_A)를 생성하여 출력한다.

주기 리미터(54)는 내부 VSYNC 생성부(52)로부터 공급된 내부 VSYNC(O_VSYNC_A)의 출력 주기를 이전 출력 주기로부터 정해진 범위 이내로 제한하여 출력 주기가 제한된 내부 VSYNC(O_VSYNC_B)를 출력한다. 출력 주기의 제한 방법은 도 3에서 전술한 바와 같다.

이와 같이, 백라이트 드라이버가 내부 VSYNC 생성부(52)의 입출력단에 FIR 필터(51) 및 주기 리미터(54)를 각각 구비하여 VSYNC의 입출력 주기를 제한함으로써 입력 VSYNC의 주기가 주기적으로 변화하는 경우 입출력 VSYNC의 동기화가 깨지는 현상을 방지할 수 있다.

도 10은 도 9에 도시된 백라이트 드라이버에서 입력 VSYNC의 주파수가 빨라지는 경우 입출력 VSYNC 동기화 과정 및 주기 변화 과정을 나타낸 파형도이고, 도 11은 입력 VSYNC의 주파수가 느려지는 경우 입출력 VSYNC 동기화 과정 및 주기 변화 과정을 나타낸 파형도이며, 도 12는 입력 VSYNC의 주파수 변화가 주기적으로 반복되는 경우 입출력 VSYNC 동기화 과정 및 주기 변화 과정을 나타낸 파형도이다.

도 10 및 도 11을 참조하면, 입력 VSYNC가 빨라지거나 느려지는 경우 FIR 필터(51)를 제외한 주기 리미터(54)를 이용하여 내부 VSYNC(O_VSYNC_A)의 출력 주기를 제한하는 경우와 같이, FIR 필터(51) 및 주기 리미터(54)를 이용하여 내부 VSYNC(O_VSYNC_A)의 입출력 주기를 제한하는 경우 내부 VSYNC(O_VSYNC_B)가 입력 VSYNC를 따라가면서 동기화되면서도 주기의 변화 폭이 상대적으로 작음으로써 주기 급변으로 인한 플리커를 방지할 수 있는 효과가 있음을 알 수 있다. 여기서, FIR 필터(51)는 도 8에서 가중치(a_0, a_1)는 1/8, 가중치(a_2)는 1/4, 가중치(a_3)는 1/2로 적용한 경우이다.

도 12를 참조하면, 입력 VSYNC가 빨라졌다 느려졌다를 반복하는 경우, 즉 주파수가 변화가 주기적으로 반복되는 경우, FIR 필터(51)를 제외한 주기 리미터(54)를 이용하여 내부 VSYNC(O_VSYNC_A)의 출력 주기만 제한하면 일정 주기(Tc)로 입출력 동기가 맞지 않는 경우가 발생할 수 있음을 알 수 있다. 반면에, FIR 필터(51) 및 주기 리미터(54)를 이용하여 내부 VSYNC(O_VSYNC_A)의 입출력 주기를 모두 제한하는 경우 내부 VSYNC(O_VSYNC_B)가 입력 VSYNC를 따라 반복적으로 주기가 변화하면서도 입력 VSYNC에 동기화됨을 알 수 있다.

이와 같이, 본 발명에 따른 입출력 동기 신호의 동기화 방법 및 회로와, 그를 이용한 액정 표시 장치의 백라이트 드라이버 및 그 구동 방법은 동기 신호의 입력 주기와 이전 출력 주기의 비교 결과에 따라 출력 주기를 설정함과 아울러 입출력 주기를 제한 범위 이내로 제한함으로써 입력 주기가 급변하거나 반복적으로 변화하는 경우에도 출력 주기의 급변을 방지하면서도 입출력 주기를 동기화시킬 수 있을 뿐만 아니라 동기화 과정에서도 안정적인 출력 동기 신호를 생성하여 출력할 수 있다. 이에 따라, 안정적인 출력 주기를 기준으로 정해진 내부 클럭을 생성하고 원하는 듀티비를 갖는 PWM 신호를 안정적으로 생성하여 백라이트 유닛을 구동함으로써 플리커를 방지할 수 있다.

한편, 본 발명의 실시예에서는 백라이트 드라이버가 입내부 VSYNC를 동기화하는 방법만을 예를 들어 설명하였으나, 전술한 입내부 VSYNC의 동기화 방법은 백라이트 드라이버 뿐만 아니라 VSYNC를 이용하여 다른 디바이스에도 적용될 수 있으며, VSYNC 뿐만 아니라 다른 동기 신호의 입출력을 동기화시키는 방법에도 적용할 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

20: 타이밍 컨트롤러 22: 패널 구동부
24: 데이터 드라이버 26: 게이트 드라이버
28: 액정 패널 30: 백라이트 드라이버
51: FIR 필터 52: 내부 VSYNC 생성부
54: 주기 리미터 56: PCLK 생성부
58: PWM 생성부

Claims

입력 동기 신호의 입력 주기와 출력 동기 신호의 이전 출력 주기를 비교한 결과에 따라 설정된 출력 주기를 갖는 출력 동기 신호를 생성하는 단계와;
상기 출력 동기 신호의 출력 주기를 이전 출력 주기로부터 정해진 제한 범위 이내로 제한하는 단계를 포함하는 것을 특징으로 하는 입출력 동기 신호의 동기화 방법.
청구항 1에 있어서,
상기 출력 동기 신호의 출력 주기를 제한하는 단계는,
상기 출력 주기를 상기 제한 범위와 비교하는 단계와;
상기 출력 주기가 상기 제한 범위 이내이면 상기 출력 주기를 유지하여 출력하는 단계와;
상기 출력 주기가 상기 제한 범위 이내를 벗어나면 상기 출력 주기를 상기 제한 범위의 최소치 또는 최대치로 설정하여 출력하는 단계를 포함하는 것을 특징으로 하는 입출력 동기 신호의 동기화 방법.
청구항 2에 있어서,
상기 출력 주기의 제한 범위는 "상기 이전 출력 주기 ± 임계치"로 미리 설정되고, 상기 임계치는 상기 이전 출력 주기 보다 작은 것을 특징으로 하는 입출력 동기 신호의 동기화 방법.
청구항 3에 있어서,
상기 출력 주기가 상기 제한 범위 보다 작은 경우 상기 출력 주기를 상기 제한 범위의 최소치로 설정하여 출력하고,
상기 출력 주기가 상기 제한 범위 보다 큰 경우 상기 출력 주기를 상기 제한 범위의 최대치로 설정하여 출력하는 것을 특징으로 하는 입출력 동기 신호의 동기화 방법.
청구항 1에 있어서,
상기 출력 동기 신호를 생성하는 단계는
상기 입력 동기 신호의 N번째(N은 양의 정수) 입력 주기를 검출하는 단계와;
검출한 N번째 입력 주기가 상기 출력 동기 신호의 이전 N-1번째 출력 주기와 동일한지를 판단하는 단계와;
상기 검출한 N번째 입력 주기가 상기 N-1번째 출력 주기와 동일하지 않으면, 상기 N-1번째 출력 주기의 종료 시점과 상기 N번째 입력 주기의 종료 시점과의 차이를 검출하는 단계와;
상기 검출한 차이를 상기 N번째 입력 주기와 연산하고, 그 연산값을 N번째 출력 주기로 설정하는 단계와;
상기 설정한 N번째 출력 주기를 갖는 출력 동기 신호를 생성하여 출력하는 단계를 포함하는 것을 특징으로 하는 입출력 동기 신호의 동기화 방법.
청구항 5에 있어서,
상기 N번째 입력 주기를 검출하는 단계 이후에,
상기 검출한 N번째 입력 주기가 미리 설정된 기준 범위 안에 있는지를 판단하는 단계와;
상기 N번째 입력 주기가 상기 기준 범위를 벗어나면, 상기 N-1번째 출력 주기를 갖는 출력 동기 신호를 생성하여 출력하는 단계를 추가로 포함하고,
상기 N번째 입력 주기가 상기 기준 범위내에 있으면, 상기 N번째 입력 주기와 상기 N-1번째 출력 주기와 동일한지를 판단하는 단계로 진행하는 것을 특징으로 하는 입출력 동기 신호의 동기화 방법.
청구항 5에 있어서,
상기 N번째 입력 주기가 상기 N-1번째 출력 주기와 동일하면, 상기 N번째 입력 주기를 상기 N번째 출력 주기로 설정한 다음, 상기 N번째 출력 동기 신호를 출력하는 단계로 진행하는 단계를 추가로 포함하고,
상기 연산값을 상기 N번째 출력 주기로 설정하는 단계는,
상기 N번째 입력 주기가 상기 N-1번째 출력 주기보다 증가한 경우, 상기 검출한 차이와 상기 N번째 입력 주기와 가산한 값을 상기 N번째 출력 주기로 설정하고;
상기 N번째 입력 주기가 상기 N-1번째 출력 주기보다 감소한 경우, 상기 검출한 차이와 상기 N번째 입력 주기와 감산한 값을 상기 N번째 출력 주기로 설정하는 것을 특징으로 하는 입출력 동기 신호의 동기화 방법.
청구항 5에 있어서,
상기 동기 신호의 N번째 입력 주기와 상기 N번째 출력 주기는 적어도 한 주기의 시간차를 갖는 것을 특징으로 하는 입출력 동기 신호의 동기화 방법.
청구항 5에 있어서,
상기 입력 동기 신호의 입력 주기는 인접한 다수의 입력 주기를 로우 패스 필터링한 필터링 입력 주기인 것을 특징으로 하는 입출력 동기 신호의 동기화 방법.
청구항 9에 있어서,
상기 필터링 입력 주기는
상기 입력 동기 신호의 현재 입력 주기 및 상기 현재 입력 주기와 인접한 다수의 이전 입력 주기 각각에 가중치를 부여하여 합산한 결과인 것을 특징으로 하는 입출력 동기 신호의 동기화 방법.
입력 동기 신호의 인접한 다수의 입력 주기를 로우 패스 필터링하여 출력하는 단계와;
상기 필터링 입력 주기와 출력 동기 신호의 이전 출력 주기를 비교한 결과에 따라 설정된 출력 주기를 갖는 출력 동기 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 입출력 동기 신호의 동기화 방법.
청구항 11에 있어서,
상기 필터링 입력 주기는
상기 입력 동기 신호의 현재 입력 주기 및 상기 현재 입력 주기와 인접한 다수의 이전 입력 주기 각각에 가중치를 부여하여 합산한 결과인 것을 특징으로 하는 입출력 동기 신호의 동기화 방법.
입력 동기 신호의 입력 주기와 출력 동기 신호의 이전 출력 주기를 비교한 결과에 따라 설정된 출력 주기를 갖는 내부 동기 신호를 생성하는 내부 동기 신호 생성부와;
상기 출력 동기 신호의 출력 주기를 이전 출력 주기로부터 정해진 제한 범위 이내로 제한하는 주기 리미터를 구비하는 것을 특징으로 하는 입출력 동기 신호의 동기화 회로.
청구항 13에 있어서,
상기 주기 리미터는
상기 출력 주기를 상기 제한 범위와 비교하여, 상기 출력 주기가 상기 제한 범위 이내이면 상기 출력 주기를 유지하여 출력하고, 상기 출력 주기가 상기 제한 범위 이내를 벗어나면 상기 출력 주기를 상기 제한 범위의 최소치 또는 최대치로 설정하여 출력하는 것을 특징으로 하는 입출력 동기 신호의 동기화 회로.
청구항 14에 있어서,
상기 출력 주기의 제한 범위는 "상기 이전 출력 주기 ± 임계치"로 미리 설정되고, 상기 임계치는 상기 이전 출력 주기 보다 작은 것을 특징으로 하는 입출력 동기 신호의 동기화 회로.
청구항 15에 있어서,
상기 출력 주기가 상기 제한 범위 보다 작은 경우 상기 출력 주기를 상기 제한 범위의 최소치로 설정하여 출력하고,
상기 출력 주기가 상기 제한 범위 보다 큰 경우 상기 출력 주기를 상기 제한 범위의 최대치로 설정하여 출력하는 것을 특징으로 하는 입출력 동기 신호의 동기화 회로.
청구항 13에 있어서,
상기 내부 동기 신호 생성부는
상기 입력 동기 신호의 N번째(N은 양의 정수) 입력 주기를 검출하여 상기 출력 동기 신호의 이전 N-1번째 출력 주기와 동일한지를 판단하고,
상기 검출한 N번째 입력 주기가 상기 N-1번째 출력 주기와 동일하지 않으면, 상기 N-1번째 출력 주기의 종료 시점과 상기 N번째 입력 주기의 종료 시점과의 차이를 검출하고,
상기 검출한 차이를 상기 N번째 입력 주기와 연산하고, 그 연산값을 N번째 출력 주기로 설정하고,
상기 설정한 N번째 출력 주기를 갖는 출력 동기 신호를 생성하여 출력하는 것을 특징으로 하는 입출력 동기 신호의 동기화 회로.
청구항 17에 있어서,
상기 내부 동기 신호 생성부는
상기 N번째 입력 주기를 검출한 이후, 상기 검출한 N번째 입력 주기가 미리 설정된 기준 범위 안에 있는지를 판단하여,
상기 N번째 입력 주기가 상기 기준 범위를 벗어나면 상기 N-1번째 출력 주기를 갖는 출력 동기 신호를 생성하여 출력하고,
상기 N번째 입력 주기가 상기 기준 범위내에 있으면, 상기 N번째 입력 주기와 상기 N-1번째 출력 주기와 동일한지를 판단하는 것을 특징으로 하는 입출력 동기 신호의 동기화 회로.
청구항 18에 있어서,
상기 내부 동기 신호 생성부는
상기 N번째 입력 주기가 상기 N-1번째 출력 주기와 동일하면, 상기 N번째 입력 주기를 상기 N번째 출력 주기로 설정한 다음, 상기 N번째 출력 동기 신호를 출력하고,
상기 N번째 입력 주기가 상기 N-1번째 출력 주기보다 증가한 경우, 상기 검출한 차이와 상기 N번째 입력 주기와 가산한 값을 상기 N번째 출력 주기로 설정하고;
상기 N번째 입력 주기가 상기 N-1번째 출력 주기보다 감소한 경우, 상기 검출한 차이와 상기 N번째 입력 주기와 감산한 값을 상기 N번째 출력 주기로 설정하는 것을 특징으로 하는 입출력 동기 신호의 동기화 회로.
청구항 17에 있어서,
상기 동기 신호의 N번째 입력 주기와 상기 N번째 출력 주기는 적어도 한 주기의 시간차를 갖는 것을 특징으로 하는 입출력 동기 신호의 동기화 회로.
청구항 17에 있어서,
상기 입력 동기 신호의 인접한 다수의 입력 주기를 로우 패스 필터링하여 필터링 입력 주기를 상기 내부 동기 신호 생성부에 상기 입력 주기로 공급하는 로우 패스 필터를 추가로 구비하는 것을 특징으로 하는 입출력 동기 신호의 동기화 회로.
청구항 21에 있어서,
상기 로우 패스 필터는
상기 입력 동기 신호의 현재 입력 주기 및 상기 현재 입력 주기와 인접한 다수의 이전 입력 주기 각각에 가중치를 부여하여 합산한 결과를 출력하는 FIR 필터인 것을 특징으로 하는 입출력 동기 신호의 동기화 회로.
입력 동기 신호의 인접한 다수의 입력 주기를 로우 패스 필터링하여 출력하는 로우 패스 필터와;
상기 필터링 입력 주기와 출력 동기 신호의 이전 출력 주기를 비교한 결과에 따라 설정된 출력 주기를 갖는 출력 동기 신호를 생성하는 내부 동기 신호 생성부를 구비하는 것을 특징으로 하는 입출력 동기 신호의 동기화 회로.
청구항 23에 있어서,
상기 로우 패스 필터는
상기 입력 동기 신호의 현재 입력 주기 및 상기 현재 입력 주기와 인접한 다수의 이전 입력 주기 각각에 가중치를 부여하여 합산한 결과를 출력하는 FIR 필터인 것을 특징으로 하는 입출력 동기 신호의 동기화 회로.
청구항 1 내지 청구항 12 중 어느 한 항에 기재된 입출력 동기 신호의 동기화 방법을 이용하여, 입력 수직 동기 신호의 입력 주기 가변에 따라 동기화된 내부 수직 동기 신호를 생성하여 출력하는 단계와;
상기 설정된 출력 주기를 기준으로 내부 클럭을 생성하는 단계와;
상기 내부 클럭을 이용하여 원하는 듀티비를 갖는 펄스폭변조 신호를 생성하여 백라이트 유닛을 구동하는 단계를 포함하는 것을 특징으로 하는 액정 표시 장치의 백라이트 드라이버의 구동 방법.
청구항 13 내지 청구항 24 중 어느 한 항에 기재된 입출력 동기 신호의 동기화 회로를 이용하여 입력 수직 동기 신호의 입력 주기 가변에 따라 동기화된 내부 수직 동기 신호를 생성하여 출력하는 동기화 회로와;
상기 동기화 회로에서 설정된 출력 주기를 기준으로 내부 클럭을 생성하는 클럭 생성부와;
상기 내부 클럭을 이용하여 원하는 듀티비를 갖는 펄스폭변조 신호를 생성하여 백라이트 유닛을 구동하는 펄스폭변조 신호 생성부를 구비하는 것을 특징으로 하는 액정 표시 장치의 백라이트 드라이버.