KR20130060312A - 발광 다이오드 칩 및 발광 다이오드 칩 생산을 위한 방법 - Google Patents

발광 다이오드 칩 및 발광 다이오드 칩 생산을 위한 방법 Download PDF

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Abstract

발광 다이오드 칩이 명시되고, 이는 n 전도 영역(1), p 전도 영역(2), n 전도 영역(1)과 p 전도 영역(2) 사이의 활성 영역(3), 활성 영역(3)으로부터 멀리 떨어진 p 전도 영역(2)의 측에 위치한 거울층(4) 및 전기 절연성 재료로 형성되는 절연층(5)을 포함하고, 거울층(4)은 활성 영역(3)에서 생성되는 전자기 복사를 반사하도록 설계되고, 거울층(4)은 천공(41)을 가지며, 거울층(4)의 측면(4a)은 천공(41) 영역 내의 절연층(5)에 의해 완전히 덮인다.

Description

발광 다이오드 칩 및 발광 다이오드 칩 생산을 위한 방법{LIGHT-EMITTING DIODE CHIP AND METHOD FOR PRODUCING THE SAME}
발광 다이오드 칩(light-emitting diode chip)이 명시된다. 더 나아가, 발광 다이오드 칩을 생산하기 위한 방법이 명시된다.
발광 다이오드 칩의 적어도 하나의 실시예에 따라, 발광 다이오드 칩은 n 전도(conducting) 영역, p 전도 영역, 및 n 전도 영역과 p 전도 영역 사이의 활성 영역(active region)을 포함한다. 이 경우, 전도 영역들 및 활성 영역은 바람직하게 Ⅲ-Ⅴ족의 화합물 반도체 재료로 형성된다. 특히, 전도 영역들 및 활성 영역은 질화물 기반의 화합물 반도체 재료로 형성될 수 있다.
Ⅲ/Ⅴ족 화합물 반도체 재료는, 적어도 예를 들어 B, Al, Ga, In과 같은 제 3 주족(the third main group)의 원소, 및 N, P, AS와 같은 제 5 주족(the fifth main group)의 원소를 포함한다. 특히, "Ⅲ/Ⅴ족 화합물 반도체 재료" 라는 용어는, 예를 들어 질화물 및 인화물의 화합물 반도체와 같이, 제 3 주족으로부터의 적어도 하나의 원소 및 제 5 주족으로부터의 적어도 하나의 원소를 포함하는 2원소, 3원소 또는 4원소 화합물 군을 포함한다. 이러한 2원소, 3원소 또는 4원소 화합물은, 예를 들어, 하나 또는 복수의 도펀트(dapant) 및 부가적인 구성 성분을 부가적으로 포함할 수 있다.
본 맥락에서, 질화물 화합물 기반 반도체 재료는, 반도체 층 시퀀스 또는 그것의 적어도 일부분, 특히 바람직하게는 적어도 활성 존 및/또는 성장 기판 웨이퍼가 질화물 화합물 반도체 재료, 바람직하게는, AlnGamIn1 -n- mN (0≤n≤1, 0≤m≤1 및 n+m≤1)를 포함하거나 이로 구성되는 것을 의미한다. 이 경우에, 상기 재료는 반드시 위의 공식에 따른 수학적으로 정확한 조성을 가질 필요가 없다. 오히려, 그것은 예를 들어, 하나 또는 복수의 도펀트 및 부가적인 구성 성분을 포함할 수 있다. 그렇지만, 단순함을 위하여, 위의 공식은 오직 결정 격자의 필수적인 구성 요소들(Al, Ga, In, N) - 비록 이들이 미량의 추가적인 물질에 의해 부분적으로 교체 및/또는 보충될 수 있다고 하더라도 - 만을 포함한다.
이 경우에, 활성 영역은 발광 다이오드 칩의 동작 동안에, 예를 들어 자외선(UV radiation) 및 적외선(infrared radiation) 사이의 주파수 범위로부터, 전자기 복사(electromagnetic radiation), 특히 가시광선을 생성하기 위하여 제공된다. 이 목적을 위해, 활성 영역은, 예를 들어 단일 양자 우물 구조 또는 다중 양자 우물 구조를 포함한다.
본 발명의 일 목적은 특히 단순한 방식으로 생산될 수 있는 발광 다이오드 칩 및 본 명세서에 기술된 발광 다이오드 칩의 생산을 위한 방법을 명시하는 것에 있다,
발광 다이오드 칩의 적어도 하나의 실시예에 따라, 발광 다이오드 칩은 n 전도(conducting) 영역, p 전도 영역, 및 n 전도 영역과 p 전도 영역 사이의 활성 영역(active region)을 포함한다. 이 경우, 전도 영역들 및 활성 영역은 바람직하게 Ⅲ-Ⅴ족의 화합물 반도체 재료로 형성된다. 특히, 전도 영역들 및 활성 영역은 질화물 기반의 화합물 반도체 재료로 형성될 수 있다.
발광 다이오드 칩의 적어도 하나의 실시예에 따라, 발광 다이오드 칩은 활성 영역으로부터 멀리 떨어진 p 전도 영역의 측에 배치되는 거울층(mirror layer)을 포함한다. 거울층은, 바람직하게는, p 전도 영역의 방향으로 발광 다이오드 칩이 동작하는 동안에 활성 영역에서 생성되는 전자기 복사를 반사하도록 설계된다. 이 목적을 위해, 거울층은 금속을 포함하거나 금속으로 구성될 수 있다. 특히, 거울층이, 공동으로(jointly) 거울층을 형성하는 복수의 서브층들을 포함하는 것 또한 가능하다. 본 경우에서, 거울층은 바람직하게는 전기 전도성 있는 방식으로 구현된다.
발광 다이오드 칩의 적어도 하나의 실시예에 따라, 거울층은 천공(perforation)을 갖는데, 이 거울층의 측면(side area)은 천공의 영역 내의 절연층에 의해 완전히 덮이며, 상기 절연층은 전기적 전열 재료로 형성된다. 천공은 거울층 내의 거울층이 완전히 제거되는 적어도 하나의 부분(place)을 갖는다. 천공은 따라서 거울층 내의 개구부(opening)를 구성한다. 천공 영역 내에서, 거울층은 천공과 접하는 적어도 한 측면을 가진다. 천공은 예를 들어, 거울층이 천공을 측면으로(laterally) 둘러싸는(enclose) 방식으로 거울층 내에 배치된다. 천공은 따라서 거울층의 적어도 한 측면에 의해서 거울층을 향한 범위가 정해진다.
발광 다이오드 칩의 적어도 하나의 실시예에 따라, 상기 측면은 전기적 절연 재료로 구성된 절연층에 의해 완전히 덮인다. 바꾸어 말하면, 절연층은 거울층의 상기 측면을 전기적으로 보호한다(passivate).
만일 이 경우에 거울층이 천공과 마주하는 복수의 측면들을 가진다면, 바꾸어 말하면 측면으로 천공의 범위를 정한다면, 바람직하게는 거울층의 모든 측면들이 천공 영역 내의 절연층에 의해서 완전히 덮인다. 즉, 거울층은 절연층에 의하여 천공쪽으로 전기적으로 보호된다.
절연층은 바람직하게 거울층의 두께와 동일한 두께를 가지는데, 이는 바꾸어 말하면, 절연층이 바람직하게 수직(vertical) 방향으로 거울 층을 넘어서 돌출하지 않는다. 수직 방향은 거울층의 주요 확장 평면에 대해 가로지르거나 또는 수직으로(perpendicularly) 진행하는 방향이다. 거울층의 주요 확장 평면에 평행(parallel)한 방향들은 측면(lateral) 방향으로 명시된다.
발광 다이오드 칩의 적어도 하나의 실시예에 따라, 발광 다이오드 칩은 n 전도 영역, p 전도 영역, 및 n 전도 영역과 p 전도 영역 사이의 활성 영역을 포함한다. 또한, 발광 다이오드 칩은 활성 영역으로부터 멀리 떨어진 p 전도 영역 측에 거울층을 가진다. 또한, 발광 다이오드 칩은 전기적 절연 재료로 형성된 절연층을 포함한다. 이 경우, 거울층은 활성 영역에서 생성된 전자기 복사를 반사하도록 설계되고, 거울층은 천공을 가지며, 거울층의 측면이 천공 영역 내의 절연층에 의해 완전히 덮인다.
이 경우, 절연층은 발광 다이오드 칩의 동작 동안 전기적 절연층으로서 뿐만 아니라, 특히 발광 다이오드 칩의 생산 동안에도 유용하다는 것이 판명된다. 절연층에 의하여, 중공 그루브(hollow groove) 또는 언더컷(undercut) 또는 필렛(fillet)이 전도 영역들 및 활성 영역을 포함하는 발광 다이오드 칩의 반도체 몸체의 가장자리 영역에서 형성될 수 있으며, 중공 그루브에서 거울층을 보호하기 위한 패시베이션(passivation)층이 배치될 수 있다.
발광 다이오드 칩의 적어도 하나의 실시예에 따라, 거울층의 나머지 외측 영역에는 절연층이 없다. 바꾸어 말하면, 절연층은 거울층의 천공 영역에서만 배치된다. 특히, 절연층은 거울층과 직접 접촉하는 곳에 위치될 수 있다. 반면에, 거울층의 외측 영역의 다른 영역들에는 절연층이 없다. 예를 들어, 절연층은 발광 다이오드 칩의 생산 중에 거울층의 외측 영역의 다른 영역들에서 제거된다.
발광 다이오드 칩의 적어도 하나의 실시예에 따라, 절연층은 인산, 특히 오르토인산(H3PO4)에 의하여 에칭(etch)될 수 있다. 이는 이런 방식으로, 발광 다이오드 칩의 생산 동안, 절연층이 인산, 특히 오르토인산에 의하여 마찬가지로 에칭될 수 있는 반도체 재료들과 공동으로 제거될 수 있기 때문에 특히 유리한 것으로 판명된다.
발광 다이오드 칩의 적어도 하나의 실시예에 따라, 절연층은 비정질 세라믹 재료로 형성되거나 또는 비정질 세라믹 재료로 구성된다. 이 경우, 특히, 비정질 알루미늄 옥사이드(Al2O3)의 이용은 이 재료가 인산, 특히 오르토인산을 사용하여 특히 쉽게 제거될 수 있기 때문에 특히 유리한 것으로 판명된다.
절연층은 예를 들어 스퍼터링(sputtering) 또는 진공 증착(vapour deposition)에 의해 생산된다. 이 경우, "스퍼터링에 의한 생산"은 또한, 예를 들어 전자 현미경에 의해 수행된 검사에 의해서 스퍼터링에 의해 생산된 층이 상이하게 생산된 층과 구분 가능하기 때문에, 특히 실질적인 특징을 나타낸다.
발광 다이오드 칩의 적어도 하나의 실시예에 따라, 거울층 내의 천공은, p 전도 영역 및 활성 영역을 통과하여 n 전도 영역에 다다르거나 또는 n 전도 영역 바로 안쪽으로(right into) 확장된 개구부와 접한다. 즉, 개구부는 p 전도 영역 및 활성 영역을 통과하여 형성되고, 개구부는 바로 n 전도 영역 내로 또는 n 전도 영역까지 확장할 수 있다. 이 경우, 개구부는 n 전도 영역을 완전히 관통하지 않는다. 개구부가 천공과 접하는 방식으로 개구부가 배치되며, 이에 의해 천공 및 개구부는, n 전도 영역에 다다르거나 또는 n 전도 영역 바로 안쪽으로 확장된 연속적인 컷아웃(cutout)을 형성한다. 이 경우, 천공 및 개구부는 바람직하게는, 서로 개별적으로 생산되고, 서로에 대해 중앙에 있다. 천공 및 개구부는 측면 방향으로 동일한 치수(dimensions)를 가질 수 있다.
발광 다이오드 칩의 적어도 하나의 실시예에 따라, 천공 및 개구부는 전기 전도성 재료로 채워지며, 절연층은 전기 전도성 재료 및 거울 층 사이에 배치된다. 바꾸어 말하면, 절연층은 전기 절연성 방식으로 거울층으로부터 전기 전도성 재료를 분리시킨다. 따라서, 전기 전도성 재료와 거울층 사이에는 직접적인 전기적 연결이 존재하지 않는다. 천공 및 개구부 내의 전기 전도성 재료는 n 영역 상에서 발광 다이오드 칩과의 콘택을 제공한다. 바꾸어 말하면 전기 전도성 재료는 발광 다이오드 칩의 n 전도성 반도체 재료와의 전기 전도성 콘택 내에 위치한다. 이 경우, 전기 전도성 재료는 발광 다이오드 칩의 동작 동안 활성 존에서 생성된 전자기 복사에 반사되는 성질을 갖는 금속과 함께 또는 금속으로부터 형성될 수 있다. 즉, 전기 전도성 재료는 발광 다이오드 칩의 추가의 거울과 연결될 수 있고 또는 발광 다이오드의 추가의 거울을 형성할 수 있다.
발광 다이오드 칩의 적어도 하나의 실시예에 따라, 발광 다이오드 칩은 복사 통과 영역을 가지며, 이는 p 전도 영역으로부터 멀리 떨어진 n 전도 영역의 외측 영역에 의하여 곳곳에 형성된다. 바꾸어 말하면 동작하는 동안에 발광 다이오드 칩에 의하여 방출된 전자기 복사의 대부분 또는 전체가, n 전도 영역의 외측 영역에 의해 형성된 복사 통과 영역을 통해 지나간다. 복사는 거기에서 예를 들어 발광 다이오드 칩의 복사 출구면으로 통과하며, 복사 출구면은 n 전도 영역으로부터 멀리 떨어진 패시베이션층의 외측 영역에 의해 형성된다. 이 경우, 발광 다이오드 칩의 동작 동안 활성 영역을 활성화시키기(energizing) 위한 전류 분포는 바람직하게는, n 전도 영역의 외측 영역에 의해 형성된 복사 통과 영역 아래에서 일어난다. 바꾸어 말하면, 특히, 발광 다이오드 칩은 복사 통과 영역에서 나쁜 영향을 주는 전자기 복사를 흡수하는 전류의 분포 구조 또는 콘택 영역이 없다.
발광 다이오드 칩의 적어도 하나의 실시예에 따라, 거울층은 은을 포함하거나 은으로 구성된다. 은은 전기장에서 마이그레이션(migration) - 소위 일렉트로마이그레이션(electromigration) - 하는 경향이 있는 금속이다. 본 명세서에 기술한 발광 다이오드 칩의 경우, 특히 단순한 방식으로 습기로부터 거울층을 보호하는 것이 가능하다. 이 목적을 위해, 예를 들어, 전기적 절연 재료인 유전체(dielectric)가 전체 반도체 몸체 주위에서 확장된 중공 그루브 내에 배치된다. 상기 중공 그루브는 절연층에 의하여 특히 단순한 방식으로 생산될 수 있다. 은은 특히 습기의 영향하에서 전기장 내에서 마이그레이션을 하는 경향이 있고, 습기는 거울층의 부식을 초래할 수 있기 때문에, 본 명세서에 기술된 발광 다이오드 칩은 노화(ageing) 면에서 특히 안정적(stable)이라는 것이 판명된다.
발광 다이오드 칩의 적어도 하나의 실시예에 따라, 전기 전도성 층은 p 전도 영역으로부터 멀리 떨어진 거울층의 외측 영역에 배치되고, 상기 전기 전도성 층은 거울층, n 전도 영역, p 전도 영역 및 활성 영역을 넘어서 측면 방향으로 돌출하고, 전기 전도성 층은 거울층과 마주한 측면 곳곳에서 자유롭게 접근가능하다. 즉, 전기 전도성 층은, 측면 방향으로 외측을 향하는 거울층 아래의 p 전도 영역, n 전도 영역, 및 활성 영역을 포함하는 반도체 몸체로부터 떨어져 있다. 이 경우, 전기 전도성 층은 거울층과 마주한 측면에서 발광 다이오드 칩의 외측으로부터 곳곳에서 자유롭게 접근가능하다. 곳곳에 있는 자유롭게 접근 가능한 영역 내에서, 전기 전도성 층은 발광 다이오드 칩의 p 측 연결 영역을 형성한다. 이 방식으로, 발광 다이오드 칩의 p 측 연결 영역은 측면 방향으로 발광 다이오드 칩의 반도체 몸체로부터 간격을 두고 이격되는 방식으로 배치된다. 이것은, 만일 활성 영역에서 생성된 전자기 복사가 더 높은 파장을 갖는 전자기 복사로 완전히 또는 부분적으로 변환(converting)하기 위한 변환 요소가 발광 다이오드 칩의 복사 통과 영역에 배치되는 것이 의도된다면, 특히 유리한 것으로 판명된다. p 측 연결 영역이 반도체 몸체로부터 간격을 두고 떨어져 배치되어 있다는 사실 때문에, 예를 들어, 변환 요소는 콘택 와이어를 위한 컷아웃(cutout)을 가질 필요가 없다. 또한, 콘택 와이어는 변환 요소를 적용하는 프로세스를 방해하지 않는다.
발광 다이오드 칩의 적어도 하나의 실시예에 따라, 전기 전도성 재료는 패시베이션층에 의한 전기 절연성 방식으로 전기 전도성 층으로부터 분리되며, 패시베이션층은 전기 전도성 재료로 채워진 개구부를 가진다. 개구부 내의 전기 전도성 재료는 측면 방향으로 둘레에서(circumferentially) 발광 다이오드 칩의 반도체 몸체를 둘러싼다. 패시베이션층 내의 개구부는 습기를 향하는 발광 다이오드 칩의 저항을 증가시킨다.
또한, 발광 다이오드 칩을 생산하기 위한 방법이 명시된다. 예를 들어, 본 명세서에 기술된 실시예 중의 하나, 복수 또는 전부에 따라, 본 명세서에 개시된 발광 다이오드 칩이 그 방법에 의하여 생산될 수 있다. 즉, 발광 다이오드 칩에 대해 기술된 모든 특징은 또한, 발광 다이오드 칩을 생산하기 위한 방법에 대해서도 개시된다. 또한 발광 다이오드 칩을 생산하기 위한 방법에 대해 기술된 모든 특징은 발광 다이오드 칩에 대해서도 개시된다.
방법은, 적어도 하나의 실시예에 따라, 아래의 단계들을 포함한다:
첫 번째로, p 도핑층이 제공된다. p 도핑층은 예를 들어, 에피택시로(epitaxially) 성장될 수 있다. 이 목적을 위해, n 도핑층은 성장 기판상에서 에피택시로 증착될 수 있다. 활성 영역은 성장 기판으로부터 멀리 떨어진 n 도핑층 측상에 에피택시로 증착될 수 있다. 그 다음 활성 영역은 예를 들어 마찬가지로 에피택시로 증착되는 p 도핑층에 의해 달성된다.
추가적인 방법 단계에서, 거울층은 p 도핑 영역의 외측 영역에 도포된다. 이 경우 외측 영역은 바람직하게는 활성 영역으로부터 멀리 떨어진 p 도핑층의 외측 영역이다.
다음으로 적어도 곳곳에서 거울층을 제거하여, 곳곳에서 p 도핑층을 드러나게 하는 단계(uncovering)가 이어진다. 바꾸어 말하면, 거울층이 미리 정해진 영역들에서 제거되고 따라서 p 도핑층이 거울층 아래에서 드러난다.
다음으로 거울층이 없는 영역들 내로 절연층을 도포하는 단계가 이어지는데, 거기서 거울층은 p 도핑층으로부터 멀리 떨어진 거울층의 측에서, 절연층과 직접적으로 접한 p 도핑층의 측면들 및 절연층과 동일한 높이로 끝난다(terminate flush with). 즉, 거울층이 제거된 영역들에는 절연층으로 채워진다. 이 경우, 절연층의 두께는 거울층의 두께에 대응하도록 선택된다. 이 경우, "동일한 높이로 끝나는 것 (terminating flush)"은 또한 거울층이 절연층보다 절연층 두께의 +/- 10% 만큼 더 두껍거나 얇은 실시예들을 포함한다. 바꾸어 말하면, 예를 들어 생산에 의해 규율되는 방식에서, 절연층은 거울층을 넘어서 약간 돌출될 수 있거나 또는 거울층은 절연층을 넘어서 약간 돌출될 수 있다.
이 경우, 절연층은 p 도핑층을 드러내는(uncovering) 프로세스 동안에 생산되는 거울층의 측면에 대해 절연층이 파고드는(nestle) 방식으로 절연층이 도포되고, 상기 측면에 직접 접촉하는 위치에 있게 된다.
추가적인 방법 단계에서, 캐리어가 p 도핑층으로부터 멀리 떨어진 거울층의 측에 도포된다. 이 경우, 거울층 내로의 또는 거울층으로부터의 원자들 및/또는 분자들의 확산을 억제하기 위한 장벽층(barrier layers) 및 거울층에서 기계적으로 캐리어를 연결하도록 하기 위한 연결층(connecting layers)과 같은 추가적인 층들이 거울층과 캐리어 사이에 위치할 수 있다.
마지막으로, 절연층은 곳곳에서 제거되고, 중공 그루브가 캐리어와 p 도핑층 사이에서 생산된다. 상기 중공 그루브는 바람직하게는, 측면 방향으로 p 도핑층 주위에서 완전히 확장된다.
중공 그루브는 그 후에 패시베이션층을 형성하기 위한 보호막 재료로 채워질 수 있다. 상기 패시베이션 재료는 그러면 습기에 대하여 반도체 몸체를 보호하기 위한 역할을 한다.
본 명세서에 기술된 발광 다이오드 칩 및 발광 다이오드 칩을 생산하기 위한 방법은 또한 관련된 도면들을 참조하여 예시적 실시예에 기초하여, 아래에서 더 상세히 설명된다.
이 경우, 도 1P 및 1Q는 본 명세서에 기술된 발광 다이오드 칩의 예시적 실시예의 개략도(schematic view)를 도시한다.
도 1A 내지 1Q와 함께, 발광 다이오드 칩의 생산을 위해 본 명세서에 기술된 방법들의 예시적 실시예가 더 상세히 설명된다.
동일한 유형 또는 동일하게 행동하는 동일한 요소들은 도면에서 같은 참조 기호로 제공된다. 서로 간의 도면에 도시된 요소들의 수치 및 크기 관계는 크기 조정(scale)된 것으로 간주되어서는 안 된다. 오히려, 개별 요소가 더 나은 설명(illustration)이 가능하도록 및/또는 더 나은 이해를 부여할 수 있도록 과장된 크기로 도시될 수 있다.
도 1P는, 본 명세서에 기술된 발광 다이오드 칩의 제 1 예시적 실시예의 개략적인 부분도에 기초하여 보여준다. 발광 다이오드 칩은 n 전도 영역(1) 및 p 전도 영역(2)을 포함한다. 복사를 생성하기 위해 제공되는 활성 영역(3)은 n 전도 영역(1) 및 p 전도 영역(2) 사이에 배치된다. 이 경우, 전도 영역들(1,2) 및 활성 영역(3)은 발광 다이오드 칩의 반도체 몸체를 형성한다. 예를 들어, 은을 포함하거나 은으로 구성되는 거울층(4)은 n 전도 영역(1)으로부터 멀리 떨어진 p 전도 영역(2) 측에 배치된다. 거울층(4)은 예를 들어 원기둥 영역과 같은, 거울 층이 제거되는 영역에 천공(41)을 가진다. 현재의 경우에서 예를 들어, 비정질 알루미늄 옥사이드로 구성된, 절연층(5)은 천공(41)과 마주한 거울층(4)의 측면(4a)에 배치된다.
개구부(8)는 중심이 일치하는(centred) 방식으로 거울층(4)의 천공(41)과 접하고, 상기 개구부는 n 전도 영역(1)까지 p 전도 영역 및 활성 존(3)을 통과하여 확장된다. 중화된(neutralized) 영역(2'')은 개구부(8)와 마주한 p 전도 영역(2)의 측면들에 배치되고, 상기 중화된 영역은 p 도핑층(2')의 중화에 의해서 생성된다. 이 경우, 중화된 영역(2'')은 그것의 측면들에서 p 전도 영역(2)을 둘러싸듯이(circumferentially) 캡슐화(encapsulate)한다. 중화된 영역(2'')은 p 전도 영역(2)과 함께 p 도핑층(2')을 형성한다.
천공(41) 및 개구부(8)는 예를 들어 은 및 티타늄을 포함하는 전기 전도성 재료(6)로 채워진다. 이 경우, 전기 전도성 재료(6)는 마찬가지로, 활성 영역(3)에서 생성된 전자기 복사에 대해 반사성이 있으며, 그 결과로 전기 전도성 재료(6)가 전자기 복사에 대해 거울을 형성하도록 구현된다.
전기 전도성 층(7)은 거울층(4)과 전기 전도성 재료(6) 사이에 p 전도 영역으로부터 멀리 떨어진 거울층(4)의 외측 영역에 배치되고, 상기 전기 전도성 층은 예를 들어 금을 포함하고, 예를 들어 티타늄/금/티타늄 층 시퀀스에 의하여 형성될 수 있다. 전기 전도성 층(7)은 거울층(4)을 통하여 p 전도 영역과 전기적 콘택을 할 수 있도록 기능한다. 전기 전도성 층(7)은 거울층(4), p 전도 영역(2), n 전도 영역(1) 및 활성 영역(3)으로부터 측면 방향(1)으로 확장된다. 발광 다이오드 칩의 반도체 몸체 외측에서, 전기 전도성 층(7)은 곳곳에서 자유롭게 접근가능하다. 전기 전도성 층(7)은 예를 들어 p 측 연결 영역(16)을 갖는 p 측 연결 위치와 같은 역할을 한다. 콘택은 예를 들어 콘택 와이어에 의해 거기에서 만들어질 수 있다.
전기 전도성 재료(6)를 향하여, 전기 전도성 층(7)은 패시베이션층(12)에 의하여 전기적으로 절연되는 방식으로 분리된다. 전기 절연 층(12)은 예를 들어 이산화규소(silicon dioxide)로 구성되고, 예를 들어 400 nm 와 600 nm 사이, 예를 들어 450 nm의 두께를 가진다.
본 경우에서, 전기 전도성 재료(6)는 n 전도 영역(1)과의 전기적 콘택을 제공한다. 이 경우, 발광 다이오드 칩은 본 경우에서 캐리어(9)를 통해 n 측에서 활성화되며, 캐리어(9)는 예를 들어 금을 포함하는 연결층(14)에 의해서 전기 전도성 재료(6)와 전기적으로 전도성을 가지고 기계적으로 고정적으로 연결된다. 이 경우, 장벽층(13)이 전기 전도성 재료(6)와 연결층(14) 사이에 배치될 수 있고, 그 장벽층은 예를 들어 티타늄을 포함한다. 장벽층(13)은 전기 전도성 재료(6)로의 또는 전기 전도성 재료(6)로부터의 확산 프로세스를 방지한다.
캐리어(9)는 바람직하게, 게르마늄, 몰리브덴, 실리콘 또는 구리와 같은 전기 전도성 재료로 구성되거나 이를 포함한다. 도 1P의 예시적 실시예에서, 캐리어(9)는 바람직하게 전기분해로 생성되고, 바꾸어 말하면 캐리어(9)는 발광 다이오드 칩의 나머지 영역들에 본딩 프로세스에 의해서 연결되지 않는다. 이러한 방식으로, 패시베이션층(12)은 과도하게 높은 열 부하에 노출되지 않는다. 예를 들어, 이산화규소로 구성된 패시베이션층(12)은 이러한 방식으로 습기에 대한 불침투성을 유지한다.
캐리어(9)로부터 멀리 떨어진 쪽에서, 발광 다이오드 칩에는 특히 p 도핑층(2'')과 캐리어(9) 사이의 중공 그루브(10)를 채우는 추가적인 패시베이션층(15)이 제공된다. 이 경우, 패시베이션층(15)은 예를 들어 원자 층 증착(atomic layer deposition; ALD)에 의해 도포된다. 이 방법에 의해, 중공 그루브(10)는 특히 추가적인 패시베이션층(15)의 재료로 특히 잘 채워질 수 있다. 이 경우, 패시베이션층(15)은 Al2O3, ZrO2, TiO2, 및 HfO2 중 하나를 포함할 수 있거나 이들 재료들 중 하나로 구성될 수 있다.
추가적인 패시베이션층(15)은 바람직하게 복사 투과성으로, 특히 투명하게 구현된다. 추가적인 패시베이션층(15)은 p 전도 영역으로부터 멀리 떨어진 n 전도층(1)의 측에서 전자기 복사의 발생 동안에 전반사를 감소시키기 위해 제공되는 거친 표면(roughening)(101)을 덮는다. 추가적인 패시베이션층(15)과 마주하고, p 전도 영역(2)으로부터 멀리 떨어진 n 전도층(1)의 외측 영역은 복사 통과 영역(102)을 형성한다.
도 1P의 예시적 실시예와 반대로 하여, 본 명세서에 기술된 발광 다이오드 칩의 추가적인 예시적 실시예가, 패시베이션층(12)이 전도성 재료(6)로 채워진 개구부(12')를 가지는 도 1Q의 예시적 실시예와 함께 기술된다. 이런 식으로, 전도성 재료(6)는 발광 다이오드 칩의 모든 반도체 영역들 주위를 완전히 측면으로 확장된다.
다시 말해서, 전체 발광 다이오드 칩 주위에서 확장된 중단(interruption)은 전기 전도성 재료(6)로 채워진 개구부(12')의 형태로 패시베이션층(12)에 도입된다. 이런 식으로, 발광 다이오드 칩은 전기 전도성 재료(6)로 금속성으로 측면으로 둘러싸듯이 캡슐화된다. 도 1Q의 예시적 실시예에서, 캐리어(9)는 발광 다이오드 칩의 나머지 영역들에 본딩 프로세스에 의해서 연결될 수 있다. 실리콘 또는 게르마늄과 같은 전도성 반도체 재료는 또한 캐리어를 위한 재료로서 적절하다. 둘러싸듯이 확장된 개구부(12')에 의한 패시베이션층(12)의 중단때문에, 본딩 프로세스의 결과로 발생하는 열 부하는 해롭지 않은 것으로 판명된다. 상기 열 부하 없이, 패시베이션층(12) 그 자체로 이미 습기에 대한 불침투성을 가진다. 그렇지만, 본딩의 열 부하는 개구부(12')에 의해 중단되는, 습기를 위한 통로를 개방한다.
본 명세서에 기술된 발광 다이오드 칩의 생산을 위한 방법의 예시적 실시예들은 도 1A 내지 1Q의 개략적인 부분도들과 함께 더 상세히 설명된다.
첫 번째로, 반도체 층 스택(layer stack)은 예를 들어, 사파이어에 의해 형성될 수 있는 성장 기판(11)상에서 에피택시로 성장된다. 반도체 층 스택은 n 전도 영역(1) 및 p 도핑층(2')을 포함한다. 활성 영역(3)은 n 전도 영역(1)과 p 도핑층(2') 사이에 배치된다(도 1A).
추가적인 방법 단계에서(도 1B), 거울층(4)은 성장 기판으로부터 멀리 떨어진 p 도핑층(2') 측에 도포되고, 상기 거울층은 예를 들어, 진공 증착(vapour deposition)에 의하여 증착될 수 있다. 거울층(4)은 은 층을 포함할 수 있고, p 도핑층(2')으로부터 멀리 떨어진 측에, 티타늄으로 구성된 덮개층이 제공될 수 있다.
이어지는 방법 단계에서(도 1C), 포토마스크(미도시)에 의해, 거울층(4)이 곳곳에서 제거되고 p 도핑층(2')이 드러나는 것에 의하여, 거울층(4)의 패터닝이 수행된다.
포토마스크(미도시)는 또한 다음 방법 단계(도 1D)인 p 도핑층(2')의 영역들을 중화하여 중화된 영역(2'')들을 형성하기 위해 유지된다. 이것은 예를 들어 Ar 스퍼터링에 의해 수행될 수 있다. 이런 식으로, p 전도 영역(2)은 거울층(4)의 아래에서 발생하고, 상기 p 전도 영역은 측면으로, 바꾸어 말하면 측면 방향으로 중화된 영역(2')에 의해 둘러싸듯이 캡슐화된다.
다음 방법 단계에서(도 1E), 본 경우에 비정질 Al2O3로 구성된 절연층(5)이 스퍼터링에 의해 p 도핑층(2')의 덮이지 않은 영역들에 도포된다. 이 경우, 절연층(5)은 특히 천공(41)에서 거울층(4)의 측면(4a)들을 덮는다. 절연층(5)의 두께는 거울층(4)의 두께와 동일하게 선택된다. 이 방법 단계는 또한 도 1C 내의 방법 단계를 위해 도포되는 포토마스크의 도움으로 수행된다. 포토마스크는 그 후에 제거될 수 있다.
다음 방법 단계에서(도 1F), 후에 부분적으로 발광 다이오드 칩의 p 타입 연결 영역을 형성하는 전기 전도성 층(7)이 도포된다. 예를 들어, 전기 전도성 층(7)은 티타늄/금/티타늄의 층 시퀀스이다.
추가적인 방법 단계에서(도 1G), 예를 들어 CVD에 의하여, 패시베이션층(12)이 성장 기판(11)으로부터 멀리 떨어진 외측 영역에 도포될 수 있다.
도 1H는 선택적인(optional) 방법 단계를 도시하는데, 여기서 거울층(4)을 측면으로 에워싸는(enclose) 둘러싸듯이 확장된 개구부(12')가 패시베이션층(12)내로 도입된다. 사진기술(phototechnique)이 이 목적을 위해 필요하다. 이 개구부는 도 1Q의 예시적 실시예로 이어진다. 개구부에 의해서, 예를 들어 이산화규소로 구성된 패시베이션층이 발광 다이오드 칩의 가장자리까지 진행되지 않으며, 거기에서 거울층(4)까지 확장되는 가능한 습기 채널이 열린다는 것이 보장된다.
추가적인 방법 단계에서(도 1I), 거울층(4) 내의 천공(41)은 패시베이션층(12) 및 절연층(5)의 제거에 의하여 드러나고, 개구부(8)는 p 전도 영역(2) 및 활성 영역(3)을 통과하여 n 전도 영역(1)에 다다르거나 또는 n 전도 영역 바로 안쪽까지 생산된다. 추가적인 사진기술이 이 목적을 위해 필요하다.
다음 방법 단계에서(도 1J), 전기 전도성 재료(6)는 성장 기판(11)으로부터 멀리 떨어진 덮이지 않은 외측 영역들에 도포되며, 전기 전도성 재료(6)는 예를 들어 티타늄/은/티타늄 층들에 의해 형성된다.
도 1K의 방법 단계는 연결층(14)에 의한 캐리어(9)의 적용 및 본딩 또는 전착(electrodeposition)에 의한 장벽층(13)을 도포를 포함한다.
도 1L의 방법 단계에서, 성장 기판은 예를 들어 레이저 리프트-오프 방법에 의해 제거된다.
다음으로, 캐리어(9)로부터 멀리 떨어진 n 전도 영역(1)의 외측 영역에서 예를 들어, KOH 에칭에 의해, 거친 표면(101)이 생성된다(도 1M).
다음 방법 단계에서(도 1N), 예를 들어 H3PO4에 의한 메사 에치(mesa etch)가 네 번째 사진기술에 의해 실행된다. 이 경우, 에천트는 예를 들어 은상에서 멈추지만 영역(1, 2, 2'')의 반도체 재료를 제거하고 또한 절연층(5)을 제거한다. 바꾸어 말하면 절연층(5)은 중화된 영역(2') 밑에서 제거되고, 이에 따라 중공 그루브가 생기며, 여기에서 거울층(4)의 측면들이 드러난다. 즉, 패터닝 후에, 반도체 몸체는 측면 방향으로 거울층(4)을 넘어서 횡으로 돌출한다. 패시베이션층(12)은 에천트에 의해 공격받지 않은 채로 유지된다.
다음 방법 단계에서(도 1O), 추가적인 패시베이션층(15)이 특히 중공 그루브(10)를 완전히 채우도록 도포된다. 이 경우, 패시베이션층(15)은 바람직하게는 ALD에 의해 도포된다.
추가적인 방법 단계에서(도 1P, 1Q), 추가적인 패시베이션층(15)이 p 타입 연결 영역(16)의 부근에서 제거된다.
예시적 실시예의 대안으로서, 발광 다이오드 칩이 캐리어(9)를 통하지 않고 오히려 캐리어(9)로부터 멀리 떨어진 전기 전도성 재료(6)의 측에서 추가적인 연결 영역에 의해 n 측 상에 접촉-연결되도록 하는 것이 가능하다. 이 경우, 전기 절연성 재료는 또한 캐리어를 위해 사용될 수 있다.
본 발명은 상기 예시적 실시예들에 기초하여 기술된 예시적 실시예들로 제한되지 않는다. 오히려, 비록 이러한 특징 또는 특징 조합 자체가 본 특허 청구항 또는 예시적 실시예에 명시적으로 기재되어 있지 않더라도, 본 발명은 특히 본 특허 청구항의 특징들의 임의의 조합을 포함하는 임의의 새로운 특징 및 특징들의 임의의 조합들을 포함한다.
본 특허 출원은 독일 특허 출원 10 2010 044 986.5호를 우선권으로 주장하며, 상기 우선권 서류의 개시 내용은 본 출원서에 참조로서 통합된다.
1 n 전도 영역
101 거친 표면
102 복사 통과 영역
2 p 전도 영역
2' p 도핑층
2'a p 도핑층의 측면
2'' 중화된 영역
3 활성 영역
4 거울층
4a 거울층의 측면
41 천공
5 절연층
6 전기 전도성 재료
7 전기 전도성 층
8 개구부
9 캐리어
10 중공 그루브 (또는 언더컷 또는 필렛)
11 성장 기판
12 패시베이션층
12' 패시베이션층 내의 개구부
13 장벽층
14 연결층
15 추가적인 패시베이션층
16 연결 영역

Claims (13)

  1. 발광 다이오드 칩에 있어서,
    n 전도 영역(1),
    p 전도 영역(2),
    상기 n 전도 영역(1)과 상기 p 전도 영역(2) 사이의 활성 영역(3),
    상기 활성 영역(3)으로부터 멀리 떨어진 p 전도 영역(2) 측에 배치된 거울층(4), 및
    전기 절연성 재료로 형성된 절연층(5)을 포함하고,
    상기 거울층(4)은 상기 활성 영역(3)에서 생성된 전자기 복사를 반사하도록 설계되고,
    상기 거울층(4)은 천공(41)을 가지며, 상기 거울층(4)의 측면(4a)은 상기 천공(41) 영역 내의 상기 절연층(5)에 의해 완전히 덮여 있는 것인, 발광 다이오드 칩.
  2. 제 1 항에 있어서,
    상기 거울층(4)의 나머지 외측 영역에는 상기 절연층(5)이 없는 것인, 발광 다이오드 칩.
  3. 제 2 항에 있어서,
    상기 절연층(5)은 오르토인산(orthophosphoric acid)에 의해 에칭될 수 있는 것인, 발광 다이오드 칩.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 절연층(5)은 비정질 세라믹 재료로 구성되는 것인, 발광 다이오드 칩.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 절연층(5)은 비정질 Al2O3로 형성되거나 비정질 Al2O3로 구성되는 것인, 발광 다이오드 칩.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 천공(41)은, 상기 p 전도 영역(2) 및 상기 활성 영역(3)을 통과하여 상기 n 전도 영역(1)에 다다르거나 또는 상기 n 전도 영역 바로 안쪽까지(right into) 확장된 개구부(8)와 접하는(adjoin) 것인, 발광 다이오드 칩.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 천공(41) 및 상기 개구부(8)는 전기 전도성 재료(6)로 채워지고, 상기 절연층(5)은 상기 전기 전도성 재료(6)와 상기 거울층(4) 사이에 배치되는 것인, 발광 다이오드 칩.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 p 전도 영역(2)으로부터 멀리 떨어진 상기 n 전도 영역(1)의 외측 영역에 의해 곳곳에 형성된 복사 통과 영역(102)을 포함하고,
    상기 발광 다이오드 칩의 동작 동안 상기 활성 영역(3)을 활성화시키기(energizing) 위한 전류 분포가 상기 복사 통과 영역(102) 아래에서 일어나는 것인, 발광 다이오드 칩.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 거울층(4)은 은을 포함하거나 은으로 구성되는 것인, 발광 다이오드 칩.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 p 전도 영역(2)에서 멀리 떨어진 상기 거울층(4)의 외측 영역에 전기 전도성 층(7)이 배치되고,
    상기 전기 전도성 층은 상기 거울층(4), 상기 n 전도 영역(1), 상기 p 전도 영역(2) 및 상기 활성 영역(3)을 넘어 측면 방향으로 돌출하고,
    상기 전기 전도성 층(7)은 상기 거울층(4)과 마주한 측의 곳곳에서 자유롭게 접근가능한 것인, 발광 다이오드 칩.
  11. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 전기 전도성 재료(6)는 전기 절연성 방식으로 패시베이션층(12)에 의해 상기 전기 전도성 층(7)으로부터 분리되고,
    상기 패시베이션층(12)은 상기 전기 전도성 재료(6)로 채워지는 개구부(12')를 갖는 것인, 발광 다이오드 칩.
  12. 발광 다이오드 칩을 생산하기 위한 방법에 있어서,
    p 도핑층(2')을 제공하는 단계,
    상기 p 도핑층(2')의 외측 영역(21)에 거울층(4)을 도포하는 단계,
    상기 거울층(4) 곳곳을 제거함에 의해 상기 p 도핑층(2')을 곳곳에서 드러나게 하는(uncovering) 단계,
    상기 거울층(4)이 없는 영역들 내로 절연층(5)을 도포하는 단계로서, 상기 거울층(4)은 상기 p 도핑층(2')으로부터 멀리 떨어진 측에서, 상기 절연층(5) 및 상기 절연층(5)과 직접적으로 접한 상기 p 도핑층(2')의 측면들(2'a)과 동일한 높이로 끝나는(terminate flush with) 것인, 상기 절연층(5)을 도포하는 단계,
    상기 p 도핑층(2')으로부터 멀리 떨어진 상기 거울층(4)의 측에 캐리어(9)를 도포하는 단계, 및
    상기 캐리어(9)와 상기 p 도핑층(2') 사이에서 중공 그루브(hollow groove)(10)를 생성하기 위해 곳곳에서 상기 절연층(5)을 제거하는 단계
    를 포함하는, 발광 다이오드 칩을 생산하기 위한 방법.
  13. 제 12 항에 있어서,
    제 1항 내지 제 11항 중 어느 한 항에 따른 발광 다이오드 칩이 생산되는 것인, 발광 다이오드 칩을 생산하기 위한 방법.
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