KR20130056327A - 스핀 토크 전달 메모리 셀 구조들 및 방법들 - Google Patents

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Abstract

스핀 토크 전달(STT) 메모리 셀 구조들 및 방법들이 여기에 설명된다. 하나 이상의 STT 메모리 셀 구조들은: 반강자성 재료와 접촉하는 피닝된 강자성 재료; 강자성 저장 재료 및 상기 피닝된 강자성 재료 사이에 위치된 터널링 배리어 재료; 상기 강자성 저장 재료와 접촉하는 다중강성 재료; 및 제 1 전극과 제 2 전극을 포함하는 STT 스택을 포함하며, 상기 반강자성 재료, 상기 피닝된 강자성 재료, 및 상기 강자성 저장 재료는 상기 제 1 전극 및 상기 제 2 전극 사이에 위치된다. 상기 STT 메모리 셀 구조는 제 3 전극 및 제 4 전극을 포함할 수 있으며, 상기 다중강성 재료의 적어도 제 1 부분은 상기 제 3 및 상기 제 4 전극 사이에 위치된다.

Description

스핀 토크 전달 메모리 셀 구조들 및 방법들{SPIN TORQUE TRANSFER MEMORY CELL STRUCTURES AND METHODS}
본 개시 내용은 일반적으로 반도체 메모리 디바이스들, 방법들, 및 시스템들에 관한 것으로, 더욱 상세하게는, 스핀 토크 전달(STT) 메모리 셀 구조들 및 방법들에 관한 것이다.
메모리 디바이스들은 통상적으로 컴퓨터들 또는 다른 전자 디바이스들에서의 내부의 반도체 집적 회로들로서 제공된다. 그 중에서도, 랜덤-액세스 메모리(RAM), 판독 전용 메모리(ROM), 동적 랜덤 액세스 메모리(DRAM), 동기식 동적 랜덤 액세스 메모리(SDRAM), 플래시 메모리, 위상 변화 랜덤 액세스 메모리(PCRAM) 및 저항성 랜덤 액세스 메모리(RRAM)와 같은 저항 가변 메모리, 및 스핀 토크 전달 랜덤 액세스 메모리(STT RAM)와 같은 자기 랜덤 액세스 메모리(MRAM)를 포함한 많은 상이한 유형들의 메모리가 존재한다.
MRAM 디바이스들은 상기 디바이스를 통과하는 전류의 규모를 변경할 수 있는, 자기 모멘트들의 상이한 상대적 배향(orientation)들(예를 들어, 평행 및 역평행)로 인해 다중-상태 저항기로서 보여질 수 있는 자기 터널링 접합(magnetic tunneling junction; MTJ)을 이용할 수 있다. 기록 프로세스에서, 전도 라인들(예를 들어, 워드 및 비트 라인들)을 통과하는 전류들에 의해 야기된 자기장들은 상기 MTJ의 "자유(free)" 재료의 자기 모멘트 방향을 스위칭하기 위해 사용될 수 있으며, 이것은 상기 디바이스를 높거나 또는 낮은 저항 상태에 둘 수 있다. 판독 프로세스가 그 후 셀의 상태를 결정하기 위해 사용될 수 있다.
MRAM 셀들의 크기가 감소함에 따라, 인접한 셀들 간의 거리가 또한 감소하며, 이것은 상기 자기 모멘트 방향들을 스위칭하기 위해 사용된 전류 전달 라인들에 의해 야기된 셀 방해의 증가를 초래할 수 있다. 일 예로서, MRAM 디바이스와 연관된 상기 기록 전류는 약 10 mA일 수 있다. 상기 MRAM 셀들의 크기 및 전류 전달 라인들의 크기가 감소하기 때문에 어려울 수 있다. 예를 들면, 보다 작은 폭 라인들은 필요한 스위칭 필드(field)들을 생성하기 위해 보다 큰 전류들을 요구할 수 있으며, 이것은 전력 소비를 증가시킨다.
STT 디바이스들은 이전 MTJ 셀들의 동작 특성들의 일부를 공유하지만; 상기 자유 재료 자기 모멘트의 스위칭(예를 들어, 기록 프로세스)은 스핀 분극 전류 자체의 통로에 의해 생성될 수 있다. 예를 들면, 주어진 방향으로 배향된 그것의 자기 모멘트를 가진 제 1 자기 재료(예를 들어, "피닝된" 재료)를 통과하는 분극되지 않은 전도 전자들은 상기 재료에서의 분극된 속박 전자들과의 양자 기계적 교환 상호작용에 의해 상기 재료를 통해 그것들의 통로에 의해 우선적으로 분극된다. 이러한 분극은 그것을 통과하는 것들에 대해 뿐만 아니라 자기화된 재료의 표면으로부터 반사하는 전도 전자들에 대해 발생할 수 있다. 이러한 분극 프로세스의 효율성은 상기 재료의 결정 구조에 의존할 수 있다. 분극된 전도 전자들의 이러한 스트림이 그 뒤에 분극 방향이 공간에서 고정되지 않는 제 2 자기 재료(예를 들어, 상기 "자유" 재료)를 통과할 때, 상기 분극된 전도 전자들은 충분하다면, 상기 속박 전자들의 분극을 역전시킬 수 있고, 그에 의해 상기 자기 재료의 자기 모멘트를 역전시킬 수 있는 상기 자기 재료들에서의 상기 속박 전자들에 토크를 가한다.
상기 자기 모멘트 역전을 야기하기 위해 상기 셀의 내부에 있는 전류의 사용은 상기 모멘트 스위칭을 생성하기 위해 (예를 들어, 인접한 전류 전달 라인들로부터) 외부 자기장을 생성하는데 요구되는 것들보다 작은 전류들(예를 들어, 약 200 마이크로앰프(microamp)들)에 대해 제공한다. 그러나, STT RAM 셀들에서 자기 모멘트 스위칭을 생성하기 위해 사용된 상기 전류에서의 추가 감소는 이러한 셀들과 연관된 재료들에서의 열적 프로파일 및 에너지 소비를 추가로 감소시키는 것과 같은 장점들을 제공할 수 있으며, 이것은 특히 셀 무결성 및 신뢰성을 향상시킬 수 있다.
도 1a 내지 도 1c는 본 개시 내용의 하나 이상의 실시예들에 따른 STT 메모리 셀 구조를 도시한다.
도 1d는 본 개시 내용의 실시예들에 따라 도 1a에 도시된 절개 라인(A)을 지나는다수의 예시적인 오버 헤드 단면도들을 도시한다.
도 1e는 본 개시 내용의 실시예들에 따라 도 1a에 도시된 절개 라인(A)을 지나는 다수의 예시적인 오버 헤드 단면도들을 도시한다.
도 2a는 본 개시 내용의 하나 이상의 실시예들에 따른 STT 메모리 셀 구조를 도시한다.
도 2b는 본 개시 내용의 하나 이상의 실시예들에 따라 도 2a에 도시된 절개 라인(B)을 지나는 예시적인 오버 헤드 단면도를 도시한다.
도 3a는 본 개시 내용의 하나 이상의 실시예들에 따른 STT 메모리 셀 구조를 도시한다.
도 3b는 본 개시 내용의 실시예들에 따라 도 3a에 도시된 절개 라인(C)을 지나는 다수의 예시적인 오버 헤드 단면도들을 도시한다.
도 4a는 본 개시 내용의 하나 이상의 실시예들에 따른 STT 메모리 셀 구조를 도시한다.
도 4b는 본 개시 내용의 하나 이상의 실시예들에 따라 도 4a에 도시된 절개 라인(D)을 지나는 예시적인 오버 헤드 단면도를 도시한다.
도 5는 본 개시 내용의 하나 이상의 실시예들에 따른 STT 메모리 셀 구조를 도시한다.
도 6은 본 개시 내용의 하나 이상의 실시예들에 따른 STT 메모리 셀 구조를 도시한다.
도 7은 본 개시 내용의 하나 이상의 실시예들에 따른 STT 메모리 셀 구조를 도시한다.
도 8은 본 개시 내용의 하나 이상의 실시예들에 따른 하나 이상의 STT 메모리 셀 구조들을 가진 메모리 어레이의 일부를 도시한다.
STT 메모리 셀 구조들 및 방법들이 여기에 설명된다. 하나 이상의 STT 메모리 셀 구조들은: 반강자성 재료(antiferromagnetic material)와 접촉하는 피닝된 강자성 재료(pinned ferromagnetic material); 강자성 저장 재료 및 상기 피닝된 강자성 재료 사이에 위치된 터널링 배리어 재료(tunneling barrier material); 상기 강자성 저장 재료와 접촉하는 다중강성 재료(multiferroic material); 및 제 1 전극과 제 2 전극을 포함하는 STT 스택을 포함하며, 상기 반강자성 재료, 상기 피닝된 강자성 재료, 및 상기 강자성 저장 재료는 상기 제 1 전극 및 상기 제 2 전극 사이에 위치된다. 상기 STT 메모리 셀 구조는 제 3 전극 및 제 4 전극을 포함할 수 있으며, 상기 다중강성 재료의 적어도 제 1 부분은 상기 제 3 및 상기 제 4 전극 사이에 위치된다.
본 개시 내용의 실시예들은 (예를 들어, 상기 셀과 연관된 강자성 저장 재료와 접촉하는 다중강성 재료 사이에서의 교환 결합(exchange coupling)으로 인해) 인가된 전기장을 통해 STT 메모리 셀들 내에 자기 스위칭을 제공하는 것과 같은 다양한 장점들을 제공한다. 실시예들은 이전 STT 메모리 셀들과 비교하여 감소된 프로그래밍 전류를 제공할 수 있다. 실시예들은 또한 다른 장점들 중에서, 이전 STT 메모리 셀들과 비교하여, (예를 들어, 열 유도 자기 스위칭을 방지함으로써) 스위칭시의 부가된 데이터 신뢰성 및/또는 안정성, 다중-비트 STT 메모리 셀 능력, 및 감소된 물리적 풋프린트(physical footprint)와 같은 장점들을 제공할 수 있다.
여기에서의 도면들은 첫 번째 숫자 또는 숫자들이 도면의 도면 부호에 대응하며 나머지 숫자들이 도면에서 요소 또는 구성요소를 식별하는 넘버링 관례를 따른다. 상이한 도면들 간의 유사한 요소들 또는 구성요소들은 유사한 숫자들의 사용에 의해 식별될 수 있다. 예를 들면, 104는 도 1에서 요소 "04"를 참조할 수 있으며 유사한 요소는 도 2에서 204로서 참조될 수 있다. 이해되는 바와 같이, 여기에서의 다양한 실시예들에 도시된 요소들은 본 개시 내용의 다수의 부가적인 실시예들을 제공하도록 부가되고, 교환되고, 및/또는 제거될 수 있다. 또한, 이해되는 바와 같이, 도면들에서 제공된 요소들의 비율 및 상대적인 축척은 본 발명의 실시예들을 예시하도록 의도되며, 제한적인 의미로서 취해지지 않아야 한다.
도 1a 내지 도 1c는 본 개시 내용의 하나 이상의 실시예들에 따른 STT 메모리 셀 구조를 도시한다. 도 1a 내지 도 1c에 도시된 상기 메모리 셀 구조는 제 1 전극(104)(예를 들어, 상부 전극) 및 제 2 전극(114)(예를 들어, 하부 전극) 사이에 위치된 자기 터널링 접합(magnetic tunneling junction; MTJ) 소자를 포함하는 STT 스택 구조(100)이다. 상기 MTJ 소자는 반강자성 재료(112)와 접촉하는 피닝된 강자성 재료(110)와 강자성 저장 재료(106)(예를 들어, "자유" 강자성 재료) 사이에 위치된 터널링 배리어 재료(108)를 포함한다.
상기 피닝된 강자성 재료(110)에 도시된 화살표는 상기 재료(110) 내에서의 자화(magnetization)의 방향을 표시한다. 구조(100-1)의 강자성 저장 재료(106)에서의 화살표(105)는 재료(106) 내의 자화의 대안 방향들(예를 들어, 재료(110)의 자화 방향에 대해 평행 또는 역평행임)을 표시한다. 이 기술분야의 숙련자가 이해하는 바와 같이, 스핀 분극 전류는 (예를 들어, 상기 전극들(104 및 114) 사이에서의 평면 구성에 수직인 전류에서) 상기 MTJ 소자에 인가될 수 있으며, 이것은 임계 스위칭 전류 밀도(JC)가 초과될 때 상기 강자성 저장 재료(106)의 자화 방향을 스위칭할 수 있다. 자화(105)의 상이한 방향들은 STT RAM 셀의 특정 데이터 상태들에 대응할 수 있다.
본 개시 내용의 하나 이상의 실시예들은 전기장들의 인가를 통해 STT 메모리 셀에서의 "자유" 자기 재료의 자기 분극(예를 들어, 강자성 저장 재료(106)의 자화 바향(105))을 변경 및/또는 제어할 수 있으며, 이것은 다른 장점들 중에서, 자기 분극 스위칭을 달성하기 위해 사용된 프로그래밍 전류를 감소시킬 수 있다. 하나 이상의 실시예들은 MTJ의 강자성 저장 재료와 접촉하는 다중강성 재료(예를 들어, 강유전성 반강자성 다중강성 재료 및/또는 강유전성 강자성 재료)를 포함한다. 상기 다중강성 재료로의 전기장의 인가는 (예를 들어, 상기 다중강성 재료 내에서의 강자성 및/또는 반강자성 배열에 결합된 강유전성 배열을 변경함으로써) 상기 다중강성 재료 내에서의 반강자성 배열 및/또는 강자성 배열을 조작하기 위해 사용될 수 있다. 상기 다중강성 재료(예를 들어, 116-1 및 116-2) 및 상기 강자성 저장 재료(예를 들어, 106) 사이에서의 교환 결합은 상기 강자성 저장 재료(예를 들어, 106)의 자화 방향(예를 들어, 105)에 영향을 미친다. 이와 같이, 다중강성 재료(예를 들어, 116-1 및 116-2) 내에서의 상기 강성 순서 파라미터들의 고유 결합(예를 들어, 상기 강자성 및 반강자성 순서 파라미터 중 하나 또는 둘 모두와의 강유전성 순서 파라미터 결합)은 그것에 결합된 강자성 재료(예를 들어, 106)의 자기 분극(예를 들어, 105)을 조작(예를 들어, 스위칭)하기 위해 사용될 수 있다.
몇몇 사례들에서, 상기 다중강성 재료 및 상기 강자성 저장 재료 사이에서의 교환 결합(예를 들어, 반강자성 및/또는 강자성 교환 결합)은 상기 저장 재료의 자화 방향을 (예를 들어, 평행에서 역평행으로 또는 그 역으로) 스위칭하기에 충분할 수 있다. 상기 다중강성 재료 및 상기 저장 재료 사이에서의 교환 결합이 상기 저장 재료의 자화 방향의 전체 스위칭을 유도하기에 불충분한 사례들에서, 상기 STT 메모리 셀에서 전체 스위칭을 유도하기 위해 요구된 전류를 감소시킬 수 있는 "자기 토크(magnetic torque)"가 유도될 수 있다. 게다가, 상기 유도된 자기 토크는 (예를 들어, 열 유도 자기 스위칭을 방지함으로써) 스위칭시의 부가된 데이터 신뢰성 및/또는 안정성을 제공할 수 있다.
도 1a 내지 도 1c에 도시된 예에서, 메모리 셀 구조(100)는 강자성 저장 재료(106)와 접촉하는 다중강성 재료(116-1) 및 강자성 저장 재료(106)와 접촉하는 다중강성 재료(116-2)를 포함한다. 다양한 실시예들에서, 상기 다중강성 재료는 (예를 들어, 전극들 사이에 인가된 전압 차를 통해) 상기 다중강성 재료에 전기장을 제공하도록 구성되는 전극들 사이에 위치될 수 있다. 예를 들면, 도 1a 내지 도 1c에서, 상기 구조(100)는 상기 다중강성 재료(116-1 및 116-2)에 전기장을 제공하도록 구성되는 전극들(118-1 및 118-2)을 포함한다. 상기 전극들(118-1 및 118-2)은 STT 메모리 셀에 대응하는 수직 액세스 디바이스(125)의 사이드 게이트 전극들이다. 도 1a 내지 도 1c에 도시된 바와 같이, 상기 액세스 디바이스(125)는 수직 전계 효과 트랜지스터(VFET)일 수 있지만; 그러나 실시예들은 특별한 유형의 액세스 디바이스에 제한되지 않는다. 상기 수직 액세스 디바이스(125)는 그 중에서도 실리콘 기판, 절연체상 실리콘(silicon on insulator; SOI) 기판, 또는 사파이어 위 실리콘(silicon on sapphire; SOS) 기판일 수 있는, 기판(101)으로부터 또는 그것 상에 형성된다.
상기 게이트 전극들(118-1 및 118-2) 간의 인가된 전압 차는 상기 다중강성 재료(116-1 및 116-2)의 반강자성 및/또는 강자성 배열에 영향을 미치는 전기장을 생성하며, 이것은 상기 강자성 저장 재료(106)의 자화 방향(105)을 변경할 수 있다. 이 예에서, 상기 게이트 전극들(118-1 및 118-2)은 각각 다중강성 재료(116-1 및 116-2)에 직접 결합된다. 그러나, 절연 재료는 상기 전극들(118-1 및 118-2) 사이에 위치될 수 있다. 예를 들면, 상기 게이트 산화물 재료(122-1 및 122-2)는, 다양한 실시예들에서 상기 게이트 전극들(118-1 및 118-2) 및 각각의 다중강성 재료(116-1 및 116-2) 사이에 위치될 수 있다. 하나 이상의 실시예들에서, 상기 게이트 전극들(118-1/118-2)은 "서라운드 게이트(surround gate)" 구조를 형성할 수 있다. 예를 들면, 상기 전극들(118-1/118-2)은 상기 액세스 디바이스(125)를 랩 어라운드할 수 있다. 몇몇 이러한 실시예들에서, 상기 전극들(118-1/118-2)은 액세스 디바이스(125) 및/또는 다중강성 재료(예를 들어, 116-1 및 116-2)를 둘러쌀 수 있는 단일 게이트 전극일 수 있다.
도 1b의 실시예는 상기 게이트 전극들(118-1 및 118-2) 간의 인가된 전압 차를 통해 다중강성 재료(116-1 및 116-2)에 제공된 전기장(120-1)을 도시한다. 화살표들(117-1 및 117-2)은 상기 인가된 전기장(120-1)으로 인해, 각각 상기 다중강성 재료(116-1 및 116-2) 내의 유도된 자화 방향을 표시한다. 도 1a 내지 도 1c에 도시된 실시예에서, 상기 전극들(118-1 및 118-2)은 각각의 다중강성 재료(116-1 및 116-2)에 결합되지만(예를 들어, 접촉하지만); 실시예들은 그렇게 제한되지 않는다. 화살표(105-1)는 상기 강자성 저장 재료(106)의 자화 방향(예를 들어, 이 예에서, 피닝된 강자성 재료(110)의 자화 방향에 역평행임)을 표시한다. 화살표들(117-1, 117-2 및 105-1)은 예들이며 각각의 재료들 내에서 실제 순서 파라미터 방향들을 표현하지 않을 수 있다.
도 1c에 도시된 실시예는 상기 게이트 전극들(118-1 및 118-2) 간의 인가된 전압 차를 통해 다중강성 재료(116-1 및 116-2)에 제공된 전기장(120-2)을 도시한다. 상기 다중강성 재료(116-1/116-2)에 전기장(120-1/120-2)을 제공하기 위해 액세스 디바이스(125)의 게이트 전극들(118-1 및 118-2)을 사용하는 것은 (예를 들어, 상기 전기장(120-1/120-2)을 제공하기 위해, 셀 스택의 외부에 있을 수 있는, 별개의 전극들을 사용하는 STT 메모리 셀과 대조적으로) STT 메모리 셀의 물리적 풋프린트를 감소시키는 것과 같은 장점들을 제공할 수 있다.
상기 화살표들(119-1 및 119-2)은 인가된 전기장(120-2)으로 인해, 각각 다중강성 재료(116-1 및 116-2) 내에서의 유도된 자화 방향을 표시한다. 도 1c에 도시된 화살표(105-1)는 STT 메모리 구조의 강자성 저장 재료(106)에 대응하는 자화 방향(예를 들어, 이 예에서, 피닝된 강자성 재료(110)의 자화 방향에 평행임)을 표시한다. 도 1c에 도시된 예에서, 다중강성 재료(116-1/116-2) 및 전기장(120-2)으로부터 기인한 강자성 저장 재료(106) 사이의 교환 결합은 저장 재료(106) 내에서의 자화의 방향을 스위칭(예를 들어, 도 1b에 도시된 역평행 방향(105-1)으로부터 도 1c에 도시된 평행 방향(105-1)으로)하기에 충분하다. 화살표들(119-1, 119-2 및 105-1)은 예들이며, 각각의 재료들 내에서 실제 순서 파라미터 방향들을 표현하지 않을 수 있다.
상기 주지된 바와 같이, 하나 이상의 실시예들에서, 상기 전극들(예를 들어, 118-1 및 118-2) 간의 전기장은 강자성 저장 재료(106)의 자화를 완전히 스위칭하기에 충분하지 않을 수 있다. 그러나, 이러한 경우들에서, 잔류 자기 토크(remnant magnetic torque)가 상기 저장 재료(106) 내에 유도될 수 있으며, 이것은 STT 메모리 셀에서의 스위칭에 대한 배리어를 감소시킬 수 있다. 예를 들면, 상기 자화의 스위칭(예를 들어, 역평행에서 평행으로)을 유도하기 위해 요구된 전류 밀도는 상기 인가된 전기장(120-2) 하에서 다중강성(116-1/116-2) 및 저장 재료(106) 사이에서의 교환 결합으로 인해 감소된다.
도 1a 내지 도 1c에 도시된 바와 같이, 상기 메모리 셀 구조(100)는 다중강성 재료(116-1)의 내부 에지 부분이 강자성 저장 재료(106)의 제 1 에지 부분과 접촉하고 다중강성 재료(116-2)의 내부 에지 부분이 강자성 저장 재료(106)의 제 2 에지 부분과 접촉하도록 구성된다. 이와 같이, 다중강성 재료들(116-1 및 116-2)은 강자성 저장 재료(106)와 일치한다. 다중강성 재료들(116-1 및 116-2)의 각각의 외부 에지들은 이 예에서 터널링 배리어 재료(108)의 외부 에지에 맞추어 조정된다. 이 예에서, 상기 다중강성 재료(116-1 및 116-2)의 적어도 한 부분은 터널링 배리어 재료(108)와 접촉한다. 하나 이상의 실시예들에서, 다중강성 재료(116-1 및 116-2)는 (예를 들어, 도 1d에 도시된 단면(102-2)에 도시된 바와 같이) 강자성 저장 재료(106) 주변에서 연속적일 수 있다.
도 1e와 관련되어 아래에 추가로 설명된 바와 같이, STT 메모리 셀 구조(100)는 다중-비트 구조(예를 들어, 상기 셀은 다수의 데이터 비트들을 저장하도록 구성될 수 있음)일 수 있다. 몇몇 이러한 실시예들에서, 수직 액세스 디바이스(125)는 이중 대향 게이트 전극들(예를 들어, 도 1e에 도시된 전극들(118-3 및 118-4)과 같은 제 3 및 제 4 게이트 전극)을 포함할 수 있다. 이러한 실시예들에서, 상기 STT 메모리 셀(100)은 강자성 저장 재료(106)와 접촉하고 상기 제 3 및 상기 제 4 게이트 전극들 사이에 위치된 적어도 제 3 다중강성 재료(예를 들어, 도 1e에 도시된 116-3/116-4)를 포함할 수 있다.
도 1d는 본 개시 내용의 실시예들에 따라 도 1a에 도시된 절개 라인(A)을 지나는 다수의 예시적인 오버 헤드 단면도들을 도시한다. 도 1d에 도시된 바와 같이, 강자성 저장 재료(106) 및 상기 저장 재료(106)와 접촉하는 다중강성 재료(116-1/116-2)는 다양한 형상들을 가질 수 있다.
예를 들면, 단면도들(102-1 및 102-2)은 가늘고 긴 구조(예를 들어, 타원형)를 가진 강자성 저장 재료(106)를 도시한다. 가늘고 긴 구조를 가진 강자성 저장 재료(106)를 제공하는 것은 (예를 들어, 형태 이방성으로 인해) 긴 축을 따라 우선 자화 "용이" 축에 대해 제공할 수 있다. 이 예에서, 상기 재료(106)는 상기 "용이" 축이 상기 게이트 전극들(118-1/118-2) 사이에 제공된 전기장(예를 들어, 120-1/120-2)에 평행하도록 위치된다.
단면도(102-3)는 4변형(예를 들어, 정사각형) 형상을 가진 강자성 저장 재료(106)를 포함한다. 상기 단면도(102-4)는 뷰(view)들(102-1 및 102-2)에 도시된 것으로부터 90도 회전된 타원형 구조를 가진 강자성 저장 재료(106)를 포함한다. 이와 같이, 상기 재료(106)는 상기 "용이" 축이 상기 게이트 전극들(118-1/118-2) 사이에 제공된 전기장(예를 들어, 120-1/120-2)에 가로놓이도록 위치된다.
도 1e는 본 개시 내용의 실시예들에 따라 도 1a에 도시된 절개 라인(A)을 지나는 다수의 예시적인 오버 헤드 단면도들을 도시한다. 상기 오버 헤드 뷰들(102-5, 102-6, 및 102-7)의 각각에서, STT 메모리 셀 구조(100)는 이중 대향 게이트 전극들(예를 들어, 게이트 전극들(118-1 및 118-2)은 서로 대향하며 게이트 전극들(118-3 및 118-4)은 서로 대향함)을 포함한다.
상기 전극들(118-1 및 118-2)은 인가된 전압 차에 따라 다중강성 재료(116-1 및 116-2)에 전기장을 제공하도록 구성된다. 상기 전극들(118-3 및 118-4)은 인가된 전압 차에 따라 다중강성 재료(116-3 및 116-4)에 전기장(전극들(118-1 및 118-2) 사이에서의 전기장에 대해 횡 방향으로)을 제공하도록 구성된다. 이와 같이, 상기 이중 대향 게이트 구조는 인가된 전기장들을 통해 두 개의 상이한 방향들에서 상기 강자성 재료(106)의 자화의 조작을 허용한다. 예를 들면, 전극들(118-1 및 118-2) 사이에서의 전기장은 강자성 재료(106)의 자화 방향(105-1)을 변경하기 위해 사용될 수 있으며, 전극들(118-3 및 118-4) 사이에서의 전기장은 강자성 재료(106)의 자화 방향(105-2)을 (예를 들어, 방향(105-1)에 대해 횡 방향으로) 변경하기 위해 사용될 수 있다.
예를 들어, 상기 자화 방향(105-1)은 제 1 및 제 2 데이터 상태에 대응할 수 있으며, 상기 자화 방향(105-2)은 제 3 및 제 4 데이터 상태에 대응할 수 있다. 이와 같이, 자화 방향들(105-1 및 105-2)의 상이한 배향들은 STT 메모리 셀(100)에 저장된 다수의 비트들의 데이터에 대응할 수 있다.
도 2a는 본 개시 내용의 하나 이상의 실시예들에 따른 STT 메모리 셀 구조(200)를 도시한다. 도 2a에 도시된 상기 메모리 셀 구조(200)는 상기 구조(200)가 제 1 전극(204) 및 제 2 전극(214) 사이에 위치된 MTJ 소자를 포함한다는 점에서 도 1a 내지 도 1c에 도시된 메모리 셀 구조(100)와 유사하다. 상기 MTJ 소자는 반강자성 재료(212)와 접촉하는 피닝된 강자성 재료(210)와 강자성 저장 재료(206) 사이에 위치된 터널링 배리어 재료(208)를 포함한다.
상기 구조(200)는 강자성 저장 재료(206)와 접촉하는 다중강성 재료(216-1)를 포함한다. 상기 구조(200)는 게이트 전극들(218-1/218-2) 사이에 인가된 전압에 따라 다중강성 재료(216-1)에 전기장(예를 들어, 220)을 제공하도록 구성된 게이트 전극들(218-1 및 218-2)을 포함한다. 상기 전기장(220)은 다중강성 재료(216-1)(예를 들어, 화살표(217-1)에 의해 표시된 바와 같이)에서의 자기 분극 변화를 유도하기에 충분하다. 다중강성(216-1) 및 강자성 저장 재료(206) 사이에서의 교환 결합은 강자성 저장 재료(206)의 자화 방향(205-1)에 영향을 미칠 수 있다. 도 2a에 도시된 예에서, 수직 액세스 디바이스(225)에 대응하는 게이트 산화물 재료(222-1)는 게이트 전극(218-1)으로부터 다중강성 재료(216-1)를 분리하고 게이트 산화물 재료(222-2)는 게이트 전극(218-2)으로부터 강자성 저장 재료(206)를 분리한다. 화살표들(217-1 및 205-1)은 예들이며 각각의 재료들 내에서 실제 순서 파라미터 배향들을 표현하지 않을 수 있다.
도 2b는 본 개시 내용의 하나 이상의 실시예들에 따라 도 2a에 도시된 절개 라인(B)을 지나는 예시적인 오버 헤드 단면도(202-1)를 도시한다. 도 1e와 관련되어 상기 설명된 실시예들과 유사하게, 상기 STT 메모리 셀 구조(200)는 이중 대향 게이트 전극들(예를 들어, 게이트 전극들(218-1 및 218-2)은 서로 대향하며 게이트 전극들(218-3 및 218-4)은 서로 대향함)을 포함한다.
상기 전극들(218-1 및 218-2)은 인가된 전압 차에 따라 다중강성 재료(216-1)에 전기장을 제공하도록 구성된다. 상기 전극들(218-3 및 218-4)은 인가된 전압 차에 따라 (예를 들어, 전극들(218-1 및 218-2) 사이에서의 전기장에 대해 횡 방향으로) 다중강성 재료(216-2)에 전기장을 제공하도록 구성된다. 이와 같이, 상기 이중 대향 게이트 구조는 인가된 전기장들을 통해 두 개의 상이한 방향들로 상기 강자성 재료(206)의 자화의 조작을 허용한다. 예를 들면, 전극들(218-1 및 218-2) 사이에서의 전기장은 강자성 재료(206)의 자화 방향(205-1)을 변경하기 위해 사용될 수 있으며, 전극들(218-3 및 218-4) 사이에서의 전기장은 강자성 재료(206)의 자화 방향(205-2)을 (예를 들어, 방향(205-1)에 대해 횡 방향으로) 변경하기 위해 사용될 수 있다. 이와 같이, 자화 방향들(205-1 및 205-2)의 상이한 배향들은 STT 메모리 셀(200)에 저장된 다수의 비트들의 데이터에 대응할 수 있다.
도 3a는 본 개시 내용의 하나 이상의 실시예들에 따른 STT 메모리 셀 구조(300)를 도시한다. 상기 메모리 셀 구조(300)는 구조가 제 1 전극(304)(예를 들어, 상부 전극) 및 제 2 전극(314)(예를 들어, 하부 전극) 사이에 위치된 MTJ 소자를 포함하는 STT 스택 구조(300)인 점에서 도 1a 내지 도 1c에 도시된 메모리 셀 구조와 유사하다. 상기 MTJ 소자는 반강자성 재료(312)와 접촉하는 피닝된 강자성 재료(310)와 강자성 저장 재료(306) 사이에 위치된 터널링 배리어 재료(108)를 포함한다.
강자성 저장 재료(306)에서의 화살표(305-1)는 재료(306) 내에서 자화의 방향(예를 들어, 이 예에서, 전기장(320)으로 인해 재료(310)의 자화 방향에 역평행임)을 표시한다. 상기 메모리 셀 구조(300)는 강자성 저장 재료(306)와 접촉하는 다중강성 재료(316-1) 및 강자성 저장 재료(306)와 접촉하는 다중강성 재료(316-2)를 포함한다. 이 예에서, 다중강성 재료(316-1)의 상부 표면은 강자성 저장 재료(306)의 하부 표면과 접촉하며 다중강성 재료(316-2)의 상부 표면은 강자성 저장 재료(306)의 하부 표면과 접촉한다. 다중강성 재료들(316-1 및 316-2)은 게이트 전극들(318-1 및 318-2) 사이에 위치되며, 이것은 다중강성 재료들(316-1 및 316-2)에 전기장(예를 들어, 320)을 제공하도록 구성된다. 상기 게이트 전극들(318-1 및 318-2)은 STT 메모리 셀에 대응하는 수직 액세스 디바이스(325)의 사이드 게이트 전극들이다. 이 예에서, 상기 게이트 전극들(318-1 및 318-2)은 각각 다중강성 재료(316-1 및 316-2)에 직접 결합된다. 그러나, 몇몇 실시예들에서, 절연 재료(예를 들어, 게이트 산화물 재료)는 전극들(318-1 및 318-2) 사이에 위치될 수 있다.
도 3a에 도시된 예에서, 다중강성 재료들(316-1 및 316-2)은 하부 전극(314)과 일치한다. 도시된 바와 같이, 상기 하부 전극(314)은 제 1 및 제 2 다중강성 재료들(316-1 및 316-2) 사이에 위치된다.
(예를 들어, 상기 전극들(318-1/318-2) 사이에서의 인가된 전압 차를 통한) 상기 전기장(320)은 (예를 들어, 화살표들(317-2 및 317-2)에 의해 표시된 바와 같이) 다중강성 재료(316-1/316-2)에 자기 분극 방향 변화를 유도할 수 있다. 상기 설명된 바와 같이, 다중강성 재료(316-1/316-2) 및 강자성 저장 재료(306) 사이에서의 교환 결합은 자화 방향(305-1)을 초래할 수 있다. 화살표들(317-1, 317-2 및 305-1)은 예들이며 각각의 재료들 내에서 실제 순서 파라미터 배향들을 표현하지 않을 수 있다.
상기 주지된 바와 같이, 하나 이상의 실시예들에서, 전극들(예를 들어, 318-1, 318-2) 사이에서의 전기장은 강자성 저장 재료(306)의 자화 배향을 완전히 스위칭하기에 충분하지 않을 수 있다. 그러나, 이러한 경우들에서, 잔류 자기 토크가 상기 저장 재료(306) 내에 유도될 수 있으며, 이것은 STT 메모리 셀(300)에서의 스위칭에 대한 배리어를 감소시킬 수 있다. 예를 들면, 상기 자화의 스위칭(예를 들어, 역평행으로부터 평행으로)을 유도하기 위해 요구된 전류 밀도는 인가된 전기장(320) 하에서 다중강성(316-1/316-2) 및 저장 재료(306) 사이에서의 교환 결합으로 인해 감소된다.
상기 메모리 셀 구조(300)는 다중강성 재료(316-1)의 적어도 일부 및 상기 다중강성 재료(316-2)의 적어도 일부가 강자성 저장 재료(306) 아래에 위치되도록 구성된다. 다중강성 재료(316-1)의 내부 에지 부분은 하부 전극(314)의 에지 부분과 접촉하며 다중강성 재료(316-2)의 내부 에지 부분은 하부 전극(314)의 에지 부분과 접촉한다. 이 예에서, 다중강성 재료들(316-1 및 316-2)의 각각의 외부 에지들은 강자성 저장 재료(306)의 외부 에지 및 터널링 배리어 재료(308)의 외부 에지에 맞추어 조정된다.
도 1e 및 도 2b와 관련되어 상기 설명된 바와 같이, STT 메모리 셀 구조(300)는 다중-비트 구조일 수 있다. 예를 들면, 도 3b의 오버헤드 단면도들(예를 들어, 302-1, 302-2, 및 302-3)에 도시된 바와 같이, 수직 액세스 디바이스(325)는 이중 대향 게이트 전극들(예를 들어, 대향 게이트들(318-1/318-2) 및 대향 게이트들(318-3/318-4))을 포함할 수 있다. 이러한 실시예들에서, STT 메모리 셀(300)은 상기 다중강성 저장 재료(306)와 접촉하며 제 3 및 제 4 게이트 전극들(318-3/318-4) 사이에 위치된 제 3 다중강성 재료(316-3) 및 제 4 다중강성 재료(316-4)를 포함할 수 있다.
상기에 설명된 것과 유사하게, 전극들(318-1 및 318-2) 사이에서의 전기장(예를 들어, 320)은 강자성 재료(306)의 자화 방향(305-1)을 변경하기 위해 사용될 수 있으며 전극들(318-3 및 318-4) 사이에서의 전기장은 강자성 재료(306)의 자화 방향(305-2)을 (예를 들어, 방향(305-1)에 대해 횡 방향으로) 변경하기 위해 사용될 수 있다. 상기 자화 방향(305-1)은 제 1 및 제 2 데이터 상태(예를 들어, 제 1 데이터 비트)에 대응할 수 있으며, 상기 자화 방향(305-2)은 제 3 및 제 4 데이터 상태(예를 들어, 제 2 데이터 비트)에 대응할 수 있다. 이와 같이, 자화 방향들(305-1 및 305-2)의 상이한 배향들은 STT 메모리 셀(300)에 저장된 다수의 비트들의 데이터에 대응할 수 있다.
도 4a는 본 개시 내용의 하나 이상의 실시예들에 따른 STT 메모리 셀 구조(400)를 도시한다. 도 4a에 도시된 메모리 셀 구조(400)는 상기 구조(400)가 제 1 전극(404) 및 제 2 전극(414) 사이에 위치된 MTJ 소자를 포함한다는 점에서 도 3a에 도시된 메모리 셀 구조(300)와 유사하다. 상기 MTJ 소자는 반강자성 재료(412)와 접촉하는 피닝된 강자성 재료(410)와 강자성 저장 재료(406) 사이에 위치된 터널링 배리어 재료(408)를 포함한다.
상기 구조(400)는 강자성 저장 재료(406)와 접촉하는 다중강성 재료(416-1)를 포함한다. 상기 구조(400)는 게이트 전극들(418-1/418-2) 사이에 인가된 전압에 따라 다중강성 재료(416-1)에 전기장(예를 들어, 420)을 제공하도록 구성된 게이트 전극들(418-1 및 418-2)을 포함한다. 상기 전기장(420)은 (예를 들어, 화살표(417-1)에 의해 표시된 바와 같이) 다중강성 재료(416-1)에서의 자기 분극 변화를 유도하기에 충분하다. 상기 다중강성(416-1) 및 강자성 저장 재료(406) 사이에서의 교환 결합은 상기 강자성 저장 재료(406)의 자화 방향(405-1)에 영향을 미칠 수 있다. 도 4a에 도시된 예에서, 수직 액세스 디바이스(425)에 대응하는 게이트 산화물 재료(422-2)는 게이트 전극(418-2)으로부터 다중강성 재료(416-1)를 분리하며 게이트 산화물 재료(422-1)는 게이트 전극(418-1)으로부터 하부 전극(414)을 분리한다. 다중강성 재료(416-1)의 내부 에지 부분은 하부 전극(414)의 내부 에지 부분과 접촉한다.
도 4b는 본 개시 내용의 하나 이상의 실시예들에 따라 도 4a에 도시된 절개 라인(D)을 지나는 예시적인 오버 헤드 단면도(402-1)를 도시한다. 도 1e, 도 2b, 및 도 3b와 관련되어 상기 설명된 실시예들과 유사하게, STT 메모리 셀 구조(400)는 이중 대향 게이트 전극들(예를 들어, 게이트 전극들(418-1 및 418-2)은 서로 대향하며 게이트 전극들(418-3 및 418-4)은 서로 대향함)을 포함한다.
상기 전극들(418-1 및 418-2)은 인가된 전압 차에 따라 다중강성 재료(416-1)에 전기장을 제공하도록 구성된다. 전극들(418-3 및 418-4)은 인가된 전압 차에 따라 (예를 들어, 전극들(418-1 및 418-2) 사이에서의 전기장에 횡 방향으로) 다중강성 재료(416-2)에 전기장을 제공하도록 구성된다. 이와 같이, 상기 이중 대향 게이트 구조는 인가된 전기장들을 통해 두 개의 상이한 방향들에서 강자성 재료(406)의 자화의 조작을 허용한다. 예를 들면, 전극들(418-1 및 418-2) 사이에서의 전기장은 강자성 재료(406)의 자화 방향(405-1)을 변경하기 위해 사용될 수 있으며, 전극들(418-3 및 418-4) 사이에서의 전기장은 강자성 재료(406)의 자화 방향(405-2)을 (예를 들어, 방향(405-1)에 대해 횡 방향으로) 변경하기 위해 사용될 수 있다. 이와 같이, 자화 방향들(405-1 및 405-2)의 상이한 배향들은 STT 메모리 셀(400)에 저장된 다수의 비트들의 데이터에 대응할 수 있다.
도 5는 본 개시 내용의 하나 이상의 실시예들에 따른 STT 메모리 셀 구조(500)를 도시한다. 상기 메모리 셀 구조(500)는 다중-비트 STT RAM 구조이며 도 1a 내지 도 1c에 도시된 STT 스택 구조(100)와 유사하다. 그러나, 상기 스택 구조(500)는 데이터 저장을 위해 구성된 다수의 레벨들을 포함한다. 예를 들면, 상기 스택 구조(500)는 제 1 다중강성 재료(516-1) 및 제 2 다중강성 재료(516-2)와 접촉하는 제 1 강자성 저장 재료(506-1)를 포함한 제 1 레벨을 포함한다. 제 1 터널링 배리어 재료(508-1)는 상기 제 1 강자성 저장 재료(506-1) 및 제 1 피닝된 강자성 재료(510-1) 사이에 위치된다. 상기 스택 구조(500)는 제 3 다중강성 재료(516-3) 및 제 4 다중강성 재료(516-4)와 접촉하는 제 2 강자성 저장 재료(506-2)를 포함한 제 2 레벨을 포함한다. 제 2 터널링 배리어 재료(508-2)는 제 2 강자성 저장 재료(506-2) 및 제 2 피닝된 강자성 재료(510-2) 사이에 위치된다. 스택 구조(500)의 제 1 및 제 2 레벨들은 각각 제 1 및 제 2 피닝된 강자성 재료들(510-1 및 510-2) 사이에 위치되고, 그것과 접촉하는 반강자성 재료(512)에 의해 분리된다. 상기 다중강성 재료들(516-1, 516-2, 516-3, 및 516-4)은 각각 상기 스택 구조(500)에 결합된 수직 액세스 디바이스(525)의 제 1 게이트 전극(518-1) 및 제 2 게이트 전극(518-2) 사이에 위치된다. 이 예에서, 수직 액세스 디바이스(525)와 연관된 게이트 산화물 재료(522-1 및 522-2)는 각각 상기 게이트 전극들(518-1 및 518-2)로부터 상기 스택(500)의 부분들을 분리한다.
상기 제 1 및 제 2 피닝된 강자성 재료들(510-1 및 510-2)에 도시된 화살표는 각각의 재료(510-1 및 510-2) 내에서의 자화 방향을 표시한다. 상기 제 1 및 제 2 저장 재료들(506-1 및 506-2) 각각은 스위칭 가능한 자화를 가진다(예를 들어, 재료(506-1)의 자화 방향(505-1) 및 재료(506-2)의 자화 방향(505-2)은 각각의 피닝된 강자성 재료(510-1 및 510-2)의 자화의 배향에 대하여 평행 및 역평행 배향 사이에서 스위칭 가능함). 프로그래밍(예를 들어, 기록) 동작에서, 스핀 분극 전류는 (예를 들어, 임계 스위칭 전류 밀도(JC)가 초과될 때) 강자성 저장 재료(506-1 및/또는 506-2)의 자화 방향을 스위칭하기 위해 스택 구조(500)를 통해 (예를 들어, 하부 전극(514) 및 상부 전극(504) 사이에서) 인가될 수 있다. 자화들의 상이한 방향들(505-1 및 505-2)은 STT RAM 셀의 특정 데이터 상태들에 대응할 수 있다.
본 개시 내용의 하나 이상의 실시예들은 전기장들의 인가를 통해 강자성 저장 재료(506-1)의 자화 방향(505-1) 및 강자성 저장 재료(506-2)의 자화 방향(505-2)을 변경 및/또는 제어할 수 있으며, 이것은 다른 장점들 중에서 강자성 재료들(506-1 및 506-2)의 자기 분극 스위칭을 달성하기 위해 사용된 프로그래밍 전류를 감소시킬 수 있다. 예를 들면, (예를 들어, 게이트 전극들(518-1 및 518-2) 사이에서의 인가된 전압 차를 통한) 상기 다중강성 재료들(516-1, 516-2, 516-3, 및 516-4)로의 전기장의 인가는 상기 다중강성 재료들(516-1, 516-2, 516-3, 및 516-4)의 반강자성 배열 및/또는 강자성 배열을 조작하기 위해 사용될 수 있다. 다중강성 재료들(516-1/516-2) 및 강자성 저장 재료(506-1) 사이에서의 교환 결합으로 인해 및 다중강성 재료들(516-3/516-4) 및 강자성 저장 재료(506-2) 사이에서의 교환 결합으로 인해, 상기 다중강성 재료들(516-1, 516-2, 516-3, 및 516-4)의 반강자성 및/또는 강자성 배열은 강자성 저장 재료들(506-1 및 506-2)의 자화 방향들(505-1 및 505-2)에 영향을 미친다. 화살표들(517-1, 517-2-2, 517-3, 517-4, 505-1, 및 505-2)은 예들이며 각각의 재료들 내에서 실제 순서 파라미터 배향들을 표현하지 않을 수 있다.
상기에 설명된 바와 같이, 다중강성 재료 및 상기 저장 재료 사이에서의 교환 결합이 상기 저장 재료의 자화 방향의 전체 스위칭을 유도하기에 불충분한 사례들에서, STT 메모리 셀(500)에 전체 스위칭을 유도하기 위해 요구된 전류를 감소시킬 수 있는 "자기 토크"가 유도될 수 있다. 게다가, 유도된 자기 토크는 (예를 들어, 열 유도 자기 스위칭을 방지함으로써) 스위칭시 부가된 데이터 신뢰성 및/또는 안정성을 제공할 수 있다.
도 5의 실시예는 게이트 전극들(518-1 및 518-2) 사이에서 인가된 전압 차를 통해 다중강성 재료들(516-1, 516-2, 516-3, 및 516-4)에 제공된 전기장(520)을 도시한다. 화살표들(517-1 및 517-2)은 인가된 전기장(520)으로 인해, 각각 다중강성 재료(516-1 및 516-2) 내에서의 유도된 자화 방향을 표시한다. 화살표들(517-3 및 517-4)은 인가된 전기장(520)으로 인해, 각각 다중강성 재료(516-3 및 516-4) 내에서의 유도된 자화 방향을 표시한다. 화살표(505-1)는 강자성 저장 재료(506-1)의 자화 방향(예를 들어, 이 예에서 피닝된 강자성 재료(510-1)의 자화 방향에 역평행임)을 표시한다. 화살표(505-2)는 강자성 저장 재료(506-2)의 자화 방향(예를 들어, 이 예에서, 피닝된 강자성 재료(510-2)의 자화 방향에 역평행임)을 표시한다.
다중강성 재료들(516-1, 516-2, 516-3, 및 516-4)에 전기장(예를 들어, 520)을 제공하기 위한 액세스 디바이스(525)의 게이트 전극들(518-1 및 518-2)의 사용은 (예를 들어, 전기장(520)을 제공하기 위해, 셀 스택(500)의 외부에 있는, 별개의 전극들을 사용하는 STT 메모리 셀과 비교하여) STT 메모리 셀의 물리적 풋프린트를 감소시키는 것과 같은 장점들을 제공할 수 있다.
상기 STT 메모리 셀 구조(500)는 다중강성 재료(516-1)의 내부 에지 부분이 제 1 강자성 저장 재료(506-1)의 제 1 에지 부분과 접촉하고 다중강성 재료(516-2)의 내부 에지 부분이 제 1 강자성 저장 재료(506-1)의 제 2 에지 부분과 접촉하도록 구성된다. 다중강성 재료(516-3)의 내부 에지 부분은 제 2 강자성 저장 재료(506-2)의 제 1 에지 부분과 접촉하며 다중강성 재료(516-4)의 내부 에지 부분은 제 2 강자성 저장 재료(506-2)의 제 2 에지 부분과 접촉하다. 이와 같이, 상기 다중강성 재료들(516-1 및 516-2)은 제 1 강자성 저장 재료(506-1)와 일치하며 상기 다중강성 재료들(516-3 및 516-4)은 제 2 강자성 저장 재료(506-2)와 일치한다. 이 예에서, 상기 다중강성 재료들(516-1 및 516-2)의 각각의 외부 에지들은 제 1 터널링 배리어 재료(508-1)의 외부 에지에 맞추어 조정되며 다중강성 재료들(516-3 및 516-4)의 각각의 외부 에지들은 제 2 터널링 배리어 재료(508-2)의 외부 에지에 맞추어 조정된다. 이 예에서, 다중강성 재료(516-1 및 516-2)의 적어도 일부는 제 1 터널링 배리어 재료(508-1)와 접촉하며, 다중강성 재료(516-3 및 516-4)의 적어도 일부는 제 2 터널링 배리어 재료(508-2)와 접촉한다. 하나 이상의 실시예들에서, (예를 들어, 도 1d에 도시된 단면(102-2)에 도시된 바와 같이) 다중강성 재료(516-1 및 516-2)는 강자성 저장 재료(506-1) 주변에서 연속적인 재료일 수 있으며 및/또는 다중강성 재료(516-3 및 516-4)는 강자성 저장 재료(506-2) 주변에서 연속적인 재료일 수 있다.
도 5에 도시된 절개 라인(E-1) 또는 절개 라인(E-2)을 지나는 오버헤드 단면도는 도 1d에 도시된 것들과 같은 단면도일 수 있다. 이와 같이, 강자성 저장 재료들(506-1 및 506-2), 다중강성 재료들(516-1, 516-2, 516-3, 및 516-4), 및 게이트 전극들(518-1 및 518-2)은 다양한 물리적 구조들을 가질 수 있다. 몇몇 실시예들에서, 수직 액세스 디바이스(525)는 이중 대향 게이트 전극들을 포함할 수 있다. 이러한 실시예들에서, 도 5에 도시된 절개 라인(E-1) 또는 절개 라인(E-2)을 지나는 단면도는 예를 들면, 도 1e에 도시된 것들과 같은 단면도일 수 있다. 실시예들은 특정 구조에 제한되지 않는다.
상기 언급된 바와 같이, 하나 이상의 실시예들에서, 게이트 전극들(518-1/518-2)은 "서라운드 게이트" 구조를 형성할 수 있다. 예를 들면, 상기 전극들(518-1/518-2)은 상기 액세스 디바이스(525)를 랩 어라운드할 수 있다. 몇몇 이러한 실시예들에서, 상기 전극들(518-1/518-2)은 상기 액세스 디바이스(525) 및/또는 상기 다중강성 재료(예를 들어, 516-1/516-2 및 516-3/516-4)를 둘러쌀 수 있는 단일 게이트 전극일 수 있다.
하나 이상의 실시예들에서, 다중강성 재료들(516-1 및 516-2)은 다중강성 재료들(516-3 및 516-4)의 강유전성 분극률과 상이한 강유전성 분극률을 가질 수 있다. 다른 강유전성 분극률들은 특정 다중강성 재료와 연관된 상이한 전압 요건들을 이끌 수 있다. 이와 같이, 다중강성 재료(예를 들어, 516-1, 516-2, 516-3, 및 516-4) 내에서의 반강자성 및/또는 강자성 순서를 순환시키기에 충분한 전기장을 생성하기 위해 요구된 게이트 전극들(518-1 및 518-2) 사이에서의 인가된 전압 차는 다중강성 재료의 유형에 의존하여 변할 수 있다. 일 예로서, 제 1 및 제 2 다중강성 재료(516-1/516-2)는 BiFeO3(BFO)일 수 있으며, 제 3 및 제 4 다중강성 재료는 TbMn2O5일 수 있다. 몇몇 이러한 실시예들에서, 스택 구조(500)에 제공된 특정 전기장(예를 들어, 520)은 다른 강자성 저장 재료(506-1/506-2)의 자화 방향을 스위칭하기에 불충분한 동안 제 1 및 제 2 강자성 저장 재료(506-1/506-2) 중 하나의 자화 방향을 스위칭하기에 충분할 수 있다. 이와 같이, 자화 방향들(505-1 및 505-2)의 상대적인 배향들은 인가된 전기장(예를 들어, 520)을 통해 제어될 수 있다.
도 6은 본 개시 내용의 하나 이상의 실시예들에 따른 STT 메모리 셀 구조(600)를 도시한다. 메모리 셀 구조(600)는 도 5에 도시된 STT 스택 구조(500)와 유사한 다중-비트 STT RAM 구조이다. 예를 들면, 상기 스택 구조(600)는 데이터 저장을 위해 구성된 다수의 레벨들을 포함한다. 상기 스택 구조(600)는 제 1 다중강성 재료(616-1)와 접촉하는 제 1 강자성 저장 재료(606-1)를 포함한 제 1 레벨을 포함하고, 제 1 터널링 배리어 재료(608-1)는 제 1 강자성 저장 재료(606-1) 및 제 1 피닝된 강자성 재료(610-1) 사이에 위치된다. 상기 스택 구조(600)는 제 2 다중강성 재료(616-2)와 접촉하는 제 2 강자성 저장 재료(606-2)를 포함한 제 2 레벨을 포함하고, 제 2 터널링 배리어 재료(608-2)는 제 2 강자성 저장 재료(606-2) 및 제 2 피닝된 강자성 재료(610-2) 사이에 위치된다. 스택 구조(600)의 상기 제 1 및 제 2 레벨들은 각각 상기 제 1 및 제 2 피닝된 강자성 재료들(610-1 및 610-2) 사이에 위치되며 그것과 접촉하는 반강자성 재료(612)에 의해 분리된다. 상기 다중강성 재료(616-1 및 616-2)는 각각 스택 구조(600)에 결합된 수직 액세스 디바이스(625)의 제 1 게이트 전극(618-1) 및 제 2 게이트 전극(618-2) 사이에 위치된다. 이 예에서, 수직 액세스 디바이스(625)와 연관된 게이트 산화물 재료(622-1 및 622-2)는 각각 게이트 전극들(618-1 및 618-2)로부터 상기 스택(600)의 부분들을 분리한다.
(예를 들어, 게이트 전극들(618-1 및 618-2) 사이에서의 인가된 전압 차를 통한) 다중강성 재료들(616-1 및 616-2)로의 전기장의 인가는 다중강성 재료들(616-1 및 616-2)의 반강자성 및/또는 강자성 배열을 조작하기 위해 사용될 수 있다. 제 1 다중강성 재료(616-1) 및 제 1 강자성 저장 재료(606-1) 사이에서의 교환 결합으로 인해 및 제 2 다중강성 재료(616-2) 및 제 2 강자성 저장 재료(606-2) 사이에서의 교환 결합으로 인해, 다중강성 재료들(616-1 및 616-2)의 자기 배열은 각각 강자성 저장 재료들(606-1 및 606-2)의 자화 방향들(605-1 및 605-2)에 영향을 미칠 수 있다.
도 6의 실시예는 다중강성 재료들(616-1 및 616-2)에 제공된 전기장(620)을 도시한다. 화살표들(617-1 및 617-2)은 인가된 전기장(620)으로 인해, 상기 다중강성 재료(616-1 및 616-2) 내에서의 유도된 자화 방향을 표시한다. 화살표(605-1)는 제 1 강자성 저장 재료(606-1)의 자화 방향(예를 들어, 이 예에서, 피닝된 강자성 재료(610-1)의 자화 방향에 역평행임)을 표시한다. 화살표(605-2)는 제 2 강자성 저장 재료(606-2)의 자화 방향(예를 들어, 이 예에서, 피닝된 강자성 재료(610-2)의 자화 방향에 역평행임)을 표시한다. 화살표들(617-1, 617-2, 605-1, 및 605-2)은 예들이며, 각각의 재료들 내에서 실제 순서 파라미터 배향들을 표현하지 않을 수 있다.
STT 메모리 셀 구조(600)는 제 1 다중강성 재료(616-1)의 내부 에지 부분이 제 1 강자성 저장 재료(606-1)의 제 1 에지 부분과 접촉하며 제 2 다중강성 재료(616-2)의 내부 에지 부분은 제 2 강자성 저장 재료(606-2)의 제 1 에지 부분과 접촉한다. 이와 같이, 상기 다중강성 재료들(616-1 및 616-2)은 각각 제 1 강자성 저장 재료(606-1) 및 제 2 강자성 저장 재료(606-2)와 일치한다. 이 예에서, 다중강성 재료(616-1 및 616-2)의 각각의 외부 에지들은 제 1 터널링 배리어 재료(608-1) 및 제 2 터널링 배리어 재료(608-2)의 각각의 외부 에지들에 맞추어 조정된다.
도 6에 도시된 절개 라인(F-1) 또는 절개 라인(F-2)을 지나는 오버헤드 단면 도는 도 2b에 도시된 것과 같은 단면도일 수 있다. 그러나, 실시예들은 특정 구조에 제한되지 않는다. 예를 들면, 상기 구조(600)는 이중 대향 게이트 전극들을 포함하지 않을 수 있다.
하나 이상의 실시예들에서, 제 1 다중강성 재료(616-1)는 제 2 다중강성 재료(616-2)의 강유전성 분극률과 상이한 강유전성 분극률을 가질 수 있다(예를 들어, 몇몇 실시예들에서, 제 1 및 제 2 다중강성 재료들은 상이한 다중강성 재료들일 수 있음). 일 예로서, 제 1 다중강성 재료(616-1)는 BiFeO3(BFO)일 수 있으며 제 2 다중강성 재료는 TbMn2O5일 수 있다.
다양한 실시예들에서, 자화 방향들(605-1 및 605-2)은 여기에 설명된 바와 같이, 인가된 전기장(예를 들어, 620)을 통해 변경될 수 있다. 자화 방향들(605-1 및 605-2)의 상이한 상대적 배향들은 스택 구조(600)의 상이한 저항 값들에 대응할 수 있으며, 결국 다수의 상이한 데이터 상태들에 대응할 수 있다. 예를 들면, 판독 동작은 상기 스택(600)을 통해(예를 들어, 도 8에 설명된 바와 같은 비트 라인 및 소스 라인을 통해) 판독 전류를 제공하고 (상기 비트 라인 및 소스 라인 사이에서의 감지된 전압 차를 통해) 그와 연관된 저항 레벨을 결정함으로써 수행될 수 있다. 일 예로서, (예를 들어, 도 6에 도시된 바와 같이) 상기 자화(605-1 및 605-2)가 둘 모두 피닝된 강자성 재료들(610-1 및 610-2)의 자화에 역평행할 때 구조(600)의 저항 레벨은 제 1 다중-비트 데이터 상태(예를 들어, "11")에 대응할 수 있다. 이 예에서, 자화(605-1)가 재료(610-1)에 역평행하고 자화(605-2)가 재료(610-2)에 평행할 때 구조(600)의 저항 레벨은 제 2 다중-비트 데이터 상태(예를 들어, "10")에 대응할 수 있으며, 상기 자화(605-1)가 재료(610-1)에 평행하고 상기 자화(605-2)가 재료(610-2)에 역평행할 때 구조(600)의 저항 레벨은 제 3 다중-비트 데이터 상태(예를 들어, "01")에 대응할 수 있으며, 자화들(605-1 및 605-2)이 둘 모두 재료들(610-1 및 610-2)에 평행할 때 구조(600)의 저항 레벨은 제 4 다중-비트 데이터 상태(예를 들어, "00")에 대응할 수 있다.
도 7은 본 개시 내용의 하나 이상의 실시예들에 따른 STT 메모리 셀 구조(700)를 도시한다. 상기 메모리 셀 구조(700)는 다중-비트 STT RAM 구조이며 도 3a에 도시된 STT 스택 구조(300)와 유사하다. 그러나, 상기 스택 구조(700)는 데이터 저장을 위해 구성된 다수의 레벨들을 포함한다. 예를 들면, 상기 스택 구조(700)는 제 1 다중강성 재료(716-1) 및 제 2 다중강성 재료(716-2)와 접촉하는 제 1 강자성 저장 재료(706-1)를 포함한 제 1 레벨을 포함한다. 제 1 터널링 배리어 재료(708-1)는 제 1 강자성 저장 재료(706-1) 및 제 1 피닝된 강자성 재료(710-1) 사이에 위치된다. 상기 스택 구조(700)는 제 3 다중강성 재료(716-3) 및 제 4 다중강성 재료(716-4)와 접촉하는 제 2 강자성 저장 재료(706-2)를 포함한 제 2 레벨을 포함한다. 제 2 터널링 배리어 재료(708-2)는 제 2 강자성 저장 재료(706-2) 및 제 2 피닝된 강자성 재료(710-2) 사이에 위치된다. 스택 구조(700)의 제 1 및 제 2 레벨들은 각각 제 1 및 제 2 피닝된 강자성 재료들(710-1 및 710-2) 사이에 위치되며 그것과 접촉하는 반강자성 재료(712)에 의해 분리된다. 상기 다중강성 재료들(716-1, 716-2, 716-3, 및 716-4)은 각각 상기 스택 구조(700)에 결합된 수직 액세스 디바이스(725)의 제 1 게이트 전극(718-1) 및 제 2 게이트 전극(718-2) 사이에 위치된다. 이 예에서, 수직 액세스 디바이스(725)와 연관된 게이트 산화물 재료(722-1 및 722-2)은 각각 게이트 전극들(718-1 및 718-2)로부터 상기 스택(700)의 부분들을 분리한다.
강자성 저장 재료(706-1)의 자화 방향(705-1) 및 강자성 저장 재료(706-2)의 자화 방향(705-2)은 (예를 들어, 여기에 설명된 바와 같이, 다중강성 재료(716-1, 716-2, 716-3, 및 716-4) 및 강자성 저장 재료들(706-1 및 706-2) 사이에서의 교환 결합으로 인해) 전기장들의 인가를 통해 변경 및/또는 제어될 수 있다. 도 7의 실시예는 게이트 전극들(718-1 및 718-2) 사이에서의 인가된 전압 차를 통해 다중강성 재료들(716-1, 716-2, 716-3, 및 716-4)에 제공된 전기장(720)을 도시한다. 화살표들(717-1 및 717-2)은 인가된 전기장(720)으로 인해, 각각 다중강성 재료(716-1 및 716-2) 내에서의 유도된 자화 방향을 표시한다. 화살표들(717-3 및 717-4)은 인가된 전기장(720)으로 인해, 각각 다중강성 재료(716-3 및 716-4) 내에서의 유도된 자화 방향을 표시한다. 화살표(705-1)는 강자성 저장 재료(706-1)의 자화 방향(예를 들어, 이 예에서, 피닝된 강자성 재료(710-1)의 자화 방향에 역평행임)을 표시한다. 화살표(705-2)는 강자성 저장 재료(706-2)의 자화 방향(예를 들어, 이 예에서, 피닝된 강자성 재료(710-2)의 자화 방향에 역평행임)을 표시한다. 화살표들(717-1, 717-2-2, 717-3, 717-4, 705-1, 및 705-2)은 예들이며 각각의 재료들 내에서 실제 순서 파라미터 배향들을 표현하지 않을 수 있다.
STT 메모리 셀 구조(700)는 제 1 다중강성 재료(716-1) 및 제 2 다중강성 재료(716-2)가 제 1 강자성 저장 재료(706-1)의 상부 표면과 접촉하도록 구성된다. 제 3 다중강성 재료(716-3) 및 제 4 다중강성 재료(716-4)는 제 2 강자성 저장 재료(706-2)의 하부 표면과 접촉한다. STT 메모리 셀 구조(700)는 제 1 다중강성 재료(716-1)의 내부 에지 부분 및 제 2 다중강성 재료(716-2)의 내부 에지 부분이 각각 상부 전극(704)의 각각의 에지 부분과 접촉하도록 구성된다. 제 3 다중강성 재료(716-3)의 내부 에지 부분 및 제 4 다중강성 재료(716-4)의 내부 에지 부분은 각각 하부 전극(714)의 각각의 에지 부분과 접촉한다. 몇몇 실시예들에서, 다중강성 재료(716-1/716-2)는 다중강성 재료(716-3/716-4)와 상이한 강유전성 분극률을 가질 수 있다.
도 7에 도시된 절개 라인(G-1) 또는 절개 라인(G-2)을 지나는 오버헤드 단면도는 도 3b에 도시된 것들과 같은 단면도일 수 있다. 그러나, 실시예들은 특정 구조에 제한되지 않는다. 예를 들면, 상기 구조(700)는 도 3b에 도시된 이중 대향 게이트 전극들을 포함하지 않을 수 있다.
여기에 설명된 전극들(예를 들어, 104, 114, 118-1, 118-2, 118-3, 118-4)은 이에 제한되지 않지만, 예를 들면, 티타늄(Ti), 질화 티타늄(TiN), 질화 탄탈륨(TaN), 구리, 이리듐, 백금, 루테늄, 탄탈륨, 및/또는 텅스텐을 포함한 다양한 전도 재료들 또는 복합 구조로 만들어질 수 있다. 일 예로서, 하나 이상의 실시예들에서, 하부 전극(예를 들어, 114, 214, 314 등)은 시드 재료를 포함할 수 있거나 또는 시드 재료/전도 재료/캡핑 재료 복합 구성을 포함할 수 있다.
비록 실시예들이 특정 재료들에 제한되지 않지만, 강자성 저장 재료들(예를 들어, 106, 206, 306, 406, 506-1, 506-2 등)은 예를 들면, CoFeB, NiFe, 또는 CoFeB/Ru/CoFeB와 같은 반강자성 결합된 재료들일 수 있다. 터널링 배리어 재료(예를 들어, 108, 208, 308, 408, 508-1, 508-2 등)는 예를 들면, MgO, Al2O3, 또는 다른 자기 절연체들일 수 있다. 상기 피닝된 강자성 재료(예를 들어, 110, 210, 310, 410, 510-1, 510-2 등)는 예를 들면, Fe, FeNi, Co, FeB, CoFeB, 또는 CoFe/Ru/CoFe 또는 CoFe/Ru/CoFeB와 같은 다양한 합성 반강자성(SAF) 구조들일 수 있다. 반강자성 재료(예를 들어, 112, 212, 312, 412, 512 등)는 예를 들면, NiO, CoO, FeMn, PtMn, IrMn, 또는 NiMn, 또는 합성 반강자성체(예를 들어, 복합 구조화된 반강자성체)일 수 있다. 다중강성 재료(예를 들어, 116-1, 116-2, 116-3, 116-4, 516-1, 516-2, 516-3, 516-4 등)는 예를 들면, BiFeO3(BFO), TbMn2O5, 또는 TbMnO3일 수 있다. (예를 들어, 다중강성이 강유전성 강자성 다중강성일 때) 다중강성 재료는 또한 Bi4Fe2TiO12 또는 NiBi2O4일 수 있다.
도 8은 본 개시 내용의 하나 이상의 실시예들에 따른 하나 이상의 STT 메모리 셀 구조들을 가진 메모리 어레이(450)의 일부를 도시한다. STT RAM 셀은 액세스 트랜지스터(825)에 결합된 (예를 들어, 상기 설명된 구조들(100, 200, 300, 400, 500, 600, 및 700)과 같은) STT 메모리 셀 구조를 포함할 수 있다. 상기 액세스 트랜지스터(825)는 도 1a 내지 도 7에 도시된 것들과 같은 수직 FET일 수 있다.
이 예에서, 어레이(850)는 비트 라인(852), 워드 라인(854), 소스 라인(856), 판독/기록 회로(860), 비트 라인 기준(866), 및 감지 증폭기(862)를 포함한다. 상기 STT 메모리 구조(800)는 하나 이상의 MTJ 소자들을 포함할 수 있다. 상기 설명된 바와 같이, 상기 STT 메모리 구조(800)는 상기 STT 메모리 셀 구조(800)의 강자성 저장 재료의 하나 이상의 부분들에 결합된(예를 들어, 그와 접촉한) 다중강성 재료를 포함할 수 있다.
동작시, 상기 STT 메모리 셀 구조(800)는 프로그램되도록 선택될 수 있다. 전기장은 상기 구조(800)의 다중강성 재료에서의 자기 분극 변화들을 유도하기 위해 구조(800)에 대응하는 전극들에 걸쳐 인가된 전압 차들을 통해 제공될 수 있으며, 이것은 구조(800)의 강자성 저장 재료(들) 내에서의 대응하는 자화 변화들을 초래한다. 다양한 사례들에서, 상기 인가된 전기장은 (예를 들어, 상기 셀에 부가적인 프로그래밍 전류를 제공하지 않고) 상기 저장 재료(들)의 자화 방향을 스위칭하기에 충분할 수 있다.
상기 인가된 전기장이 강자성 저장 재료(들)의 자화의 전체 스위칭을 유도하기에 충분하지 않은 사례들에서, 프로그래밍 전류는 상기 셀에 인가될 수 있으며, 상기 전류는 토크(예를 들어, 저장 재료(들) 및 그것과 접촉하는 하나 이상의 다중강성 재료들 사이에서의 교환 결합으로 인해 강자성 저장 재료(들) 내에서의 자기 모멘트들에 제공된 토크 외의 토크)가 상기 셀을 프로그램하기 위해(예를 들어, 그것에 기록하기 위해) 상기 강자성 저장 재료(들)의 자화를 스위칭할 수 있는 강자성 저장 재료(들)(예를 들어, 상기 설명된 바와 같이, 강자성 저장 재료들(106, 206, 306, 506-1, 또는 506-2 등))에 가해지도록 셀 구조(800)의 피닝된 강자성 재료(들)에 의해 스핀-분극될 수 있다. 이러한 방식으로, 전기장의 인가는 상기 STT 메모리 셀의 강자성 저장 재료(들) 내에서의 자화 방향들을 스위칭하기 위해 요구된 프로그래밍 전류(예를 들어, 임계 스위칭 전류)를 감소시키기 위해 사용될 수 있다.
프로그래밍 전류가 사용되는 프로그래밍 동작들에서, 판독/기록 회로(860)는 비트 라인(852) 및 소스 라인(856)에 프로그래밍 전류를 발생시킬 수 있다. 상기 강자성 저장 재료가 프로그래밍 전류의 스핀 극성에 따라 자화될 때, 프로그램된 상태는 STT RAM 셀에 기록된다.
STT RAM 셀을 판독하기 위해, 상기 판독/기록 회로(860)는 구조(800) 및 트랜지스터(825)를 통해 비트 라인(852) 및 소스 라인(856)에 판독 전류를 발생시킨다. 상기 STT RAM 셀의 프로그램된 상태는 상기 구조(800)에 걸쳐 저항에 의존하며, 이것은 비트 라인(852) 및 소스 라인(856) 사이에서의 전압 차에 의해 결정될 수 있다. 하나 이상의 실시예들에서, 전압 차는 기준(866)에 비교될 수 있으며 감지 증폭기(862)에 의해 증폭될 수 있다.
본 개시 내용의 하나 이상의 실시예들은 인가된 전기장들을 통해 STT RAM 셀 내에서의 자화 스위칭을 유도할 수 있으며, 이것은 다양한 장점들을 제공할 수 있다. 예를 들면, 실시예들은 STT RAM 셀들에서 자화 스위칭을 유도하기 위해 요구된 전류 밀도를 감소시킬 수 있다. 실시예들은 또한 열 유도 자기 스위칭을 방지하는 것을 도울 수 있으며, 이것은 다른 장점들 중에서, STT RAM 셀들과 연관된 부가된 신뢰성 및/또는 안정성을 제공할 수 있다. 실시예들은 프로그래밍에 대한 감소된 전류 밀도 요건들을 가진 다중-비트 STT 메모리 셀 구조들을 포함할 수 있으며 이전 STT 메모리 셀들과 비교하여 감소된 물리적 풋프린트를 가질 수 있다.
STT 메모리 셀 구조들 및 방법들이 여기에 설명된다. 하나 이상의 STT 메모리 셀 구조들은: 반강자성 재료와 접촉하는 피닝된 강자성 재료; 강자성 저장 재료 및 상기 피닝된 강자성 재료 사이에 위치된 터널링 배리어 재료; 상기 강자성 저장 재료와 접촉하는 다중강성 재료; 및 제 1 전극과 제 2 전극을 포함한 STT 스택을 포함하며, 상기 반강자성 재료, 상기 피닝된 강자성 재료, 및 상기 강자성 저장 재료는 상기 제 1 전극 및 상기 제 2 전극 사이에 위치된다. 상기 STT 메모리 셀 구조는 제 3 전극 및 제 4 전극을 포함할 수 있으며, 상기 다중강성 재료의 적어도 제 1 부분은 상기 제 3 및 제 4 전극 사이에 위치된다.
비록 특정 실시예들이 여기에 도시되고 설명되었지만, 이 기술분야의 숙련자들은 동일한 결과들을 달성하기 위해 산출된 배열이 도시된 특정 실시예들을 대신할 수 있음을 이해할 것이다. 이러한 개시 내용은 본 개시 내용의 다양한 실시예들의 적응화들 또는 변형들을 커버하도록 의도된다. 상기 설명은 예시적인 방식으로 이루어지며 제한적인 것이 아님이 이해될 것이다. 상기 실시예들의 조합, 및 여기에 구체적으로 설명되지 않은 다른 실시예들이 상기 설명을 검토할 때 이 기술분야의 숙련자들에게 명백할 것이다. 본 개시 내용의 다양한 실시예들의 범위는 상기 구조들 및 방법들이 사용되는 다른 애플리케이션들을 포함한다. 그러므로, 본 개시 내용의 다양한 실시예들의 범위는 청구항들이 자격을 부여받은 전체 범위의 등가물들과 함께, 첨부된 청구항들을 참조하여 결정되어야 한다.
상기한 상세한 설명에서, 다양한 특징들은 상기 개시 내용을 간소화하기 위해 단일 실시예에서 함께 그룹화된다. 개시 내용의 이러한 방법은 본 개시 내용의 개시된 실시예들이 각각의 청구항에 명확하게 열거된 것보다 많은 특징들을 사용해야 하는 의도를 반영하는 것으로서 해석되어서는 안된다. 오히려, 다음 청구항들이 반영하는 것과 같이, 본 발명의 주제는 단일의 개시된 실시예의 모든 특징들보다 적다. 따라서, 다음의 청구항들은 상세한 설명으로 통합되며, 각각의 청구항은 별개의 실시예로서 독립적이다.

Claims (51)

  1. 스핀 토크 전달(spin torque transfer; STT) 메모리 셀 구조에 있어서,
    STT 스택으로서,
    반강자성 재료와 접촉하는 피닝된 강자성 재료;
    강자성 저장 재료 및 상기 피닝된 강자성 재료 사이에 위치된 터널링 배리어 재료;
    상기 강자성 저장 재료와 접촉하는 다중강성 재료; 및
    제 1 전극 및 제 2 전극으로서, 상기 반강자성 재료, 상기 피닝된 강자성 재료, 및 상기 강자성 저장 재료가 상기 제 1 전극 및 상기 제 2 전극 사이에 위치되는, 상기 제 1 전극 및 상기 제 2 전극을 포함하는 상기 STT 스택; 및
    제 3 전극 및 제 4 전극으로서, 상기 다중강성 재료의 적어도 제 1 부분이 상기 제 3 및 상기 제 4 전극 사이에 위치되는 상기 제 3 전극 및 상기 제 4 전극을 포함하는, STT 메모리 셀 구조.
  2. 청구항 1에 있어서,
    상기 제 3 전극 및 상기 제 4 전극은 상기 제 3 전극 및 상기 제 4 전극 사이에서의 인가된 전압에 따라 상기 다중강성 재료의 적어도 제 1 부분에 전기장을 제공하도록 구성되는, STT 메모리 셀 구조.
  3. 청구항 2에 있어서,
    상기 다중강성 재료의 상기 적어도 제 1 부분에 제공된 상기 전기장은,
    상기 다중강성 재료의 반강자성 및/또는 강자성 배열에서의 변화를 유도하고,
    상기 강자성 저장 재료의 자화가 변경되도록 상기 다중강성 재료 및 상기 강자성 저장 재료 사이에 반강자성 교환 결합 및/또는 강자성 교환 결합을 제공하기에 충분한, STT 메모리 셀 구조.
  4. 청구항 2에 있어서,
    상기 제 3 전극 및 상기 제 4 전극 중 적어도 하나는 상기 STT 메모리 셀 구조에 결합된 수직 액세스 디바이스의 게이트인, STT 메모리 셀 구조.
  5. 청구항 1에 있어서,
    제 5 전극 및 제 6 전극을 포함하며, 상기 다중강성 재료의 적어도 제 2 부분은 상기 제 5 및 상기 제 6 전극 사이에 위치되는, STT 메모리 셀 구조.
  6. 청구항 5에 있어서,
    상기 제 5 전극 및 상기 제 6 전극은 상기 제 5 전극 및 상기 제 6 전극 사이에서의 인가된 전압에 따라 상기 다중강성 재료의 적어도 제 2 부분에 전기장을 제공하도록 구성되는, STT 메모리 셀 구조.
  7. 청구항 1 내지 청구항 6 중 어느 한 항에 있어서,
    상기 제 3 및 상기 제 4 전극 중 적어도 하나는 상기 다중강성 재료의 적어도 제 1 부분과 접촉하는, STT 메모리 셀 구조.
  8. 청구항 1 내지 청구항 6 중 어느 한 항에 있어서,
    상기 다중강성 재료의 상기 적어도 제 1 부분의 적어도 일부는 상기 강자성 저장 재료 아래에 위치되는, STT 메모리 셀 구조.
  9. 청구항 8에 있어서,
    상기 다중강성 재료의 상기 적어도 제 1 부분의 내부 에지 부분은 상기 제 2 전극의 내부 에지 부분과 접촉하는, STT 메모리 셀 구조.
  10. 청구항 8에 있어서,
    상기 다중강성 재료의 상기 적어도 제 1 부분의 외부 에지 부분은 상기 강자성 저장 재료의 외부 에지 부분과 일치하는, STT 메모리 셀 구조.
  11. 청구항 1 내지 청구항 6 중 어느 한 항에 있어서,
    상기 다중강성 재료의 상기 적어도 제 1 부분의 내부 에지 부분은 상기 강자성 저장 재료의 외부 에지 부분과 접촉하는, STT 메모리 셀 구조.
  12. 청구항 1 내지 청구항 6 중 어느 한 항에 있어서,
    상기 다중강성 재료의 상기 적어도 제 1 부분의 적어도 일부는 상기 제
    2 전극 및 상기 터널링 배리어 재료와 접촉하는, STT 메모리 셀 구조.
  13. 청구항 12에 있어서,
    상기 다중강성 재료의 상기 적어도 제 1 부분의 외부 에지 부분은 상기 터널링 배리어 재료의 외부 에지 부분과 일치하는, STT 메모리 셀 구조.
  14. 청구항 1 내지 청구항 6 중 어느 한 항에 있어서,
    상기 다중강성 재료는 상기 강자성 저장 재료 주변에서 연속적인, STT 메모리 셀 구조.
  15. 스핀 토크 전달(STT) 메모리 셀에 있어서,
    제 1 전극 및 제 2 전극 사이에 위치된 자기 터널링 접합(magnetic tunneling jucntion; MTJ) 소자;
    상기 MTJ 소자의 강자성 저장 재료와 접촉하는 내부 에지 부분을 가진 제 1 다중강성 재료; 및
    상기 MTJ 소자에 결합된 수직 액세스 디바이스로서, 상기 제 1 다중강성 재료가 상기 수직 액세스 디바이스의 제 1 게이트 전극 및 제 2 게이트 전극 사이에 위치되는 상기 수직 액세스 디바이스를 포함하는, STT 메모리 셀.
  16. 청구항 15에 있어서,
    상기 제 1 다중강성 재료의 상기 내부 에지 부분은 상기 강자성 저장 재료의 제 1 에지 부분과 접촉하는, STT 메모리 셀.
  17. 청구항 15에 있어서,
    상기 제 1 게이트 전극 및 상기 제 2 게이트 전극은 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극 사이에서의 인가된 전압 차에 따라 상기 제 1 다중강성 재료에 전기장을 제공하도록 구성되는, STT 메모리 셀.
  18. 청구항 15 내지 청구항 17 중 어느 한 항에 있어서,
    상기 MTJ 소자의 상기 강자성 저장 재료와 접촉하는 내부 에지 부분을 가진 제 2 다중강성 재료를 포함하는, STT 메모리 셀.
  19. 청구항 18에 있어서,
    상기 제 2 다중강성 재료의 상기 내부 에지 부분은 상기 강자성 저장 재료의 제 2 에지 부분과 접촉하는, STT 메모리 셀.
  20. 청구항 18에 있어서,
    상기 제 2 다중강성 재료는 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극 사이에 위치되는, STT 메모리 셀.
  21. 청구항 18에 있어서,
    상기 수직 액세스 디바이스는 제 3 및 제 4 게이트 전극을 포함하며, 상기 메모리 셀은 상기 강자성 저장 재료와 접촉하고 상기 제 3 및 상기 제 4 게이트 전극 사이에 위치된 적어도 제 3 다중강성 재료를 포함하는, STT 메모리 셀.
  22. 스핀 토크 전달(STT) 메모리 셀에 있어서,
    제 1 전극 및 제 2 전극 사이에 위치된 자기 터널링 접합(MTJ) 소자;
    상기 MTJ 소자의 강자성 저장 재료와 접촉하는 상부 표면 부분을 가진 제 1 다중강성 재료; 및
    상기 MTJ 소자에 결합된 수직 액세스 디바이스로서, 상기 제 1 다중강성 재료는 상기 수직 액세스 디바이스의 제 1 게이트 전극 및 제 2 게이트 전극 사이에 위치되는 상기 수직 액세스 디바이스를 포함하는, STT 메모리 셀.
  23. 청구항 22에 있어서,
    상기 제 1 다중강성 재료의 에지 부분은 상기 제 2 전극과 접촉하는, STT 메모리 셀.
  24. 청구항 22에 있어서,
    상기 제 1 게이트 전극 및 상기 제 2 게이트 전극은 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극 사이에서의 인가된 전압 차에 따라 상기 제 1 다중강성 재료에 전기장을 제공하도록 구성되는, STT 메모리 셀.
  25. 청구항 22 내지 청구항 24 중 어느 한 항에 있어서,
    상기 MTJ 소자의 상기 강자성 저장 재료와 접촉하는 상부 표면 부분을 가진 제 2 다중강성 재료를 포함하는, STT 메모리 셀.
  26. 청구항 25에 있어서,
    상기 제 2 다중강성 재료의 에지 부분은 상기 강자성 저장 재료와 접촉하는, STT 메모리 셀.
  27. 청구항 25에 있어서,
    상기 제 2 다중강성 재료는 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극 사이에 위치되는, STT 메모리 셀.
  28. 청구항 25에 있어서,
    상기 수직 액세스 디바이스는 제 3 및 제 4 게이트 전극을 포함하며, 상기 메모리 셀은 상기 강자성 저장 재료와 접촉하고 상기 제 3 및 상기 제 4 게이트 전극 사이에 위치된 적어도 제 3 다중강성 재료를 포함하는, STT 메모리 셀.
  29. 스핀 토크 전달(STT) 메모리 셀에 있어서,
    제 1 다중강성 재료와 접촉하는 제 1 강자성 저장 재료;
    상기 제 1 강자성 저장 재료 및 제 1 피닝된 강자성 재료 사이에 위치된 제 1 터널링 배리어 재료;
    제 2 다중강성 재료와 접촉하는 제 2 강자성 저장 재료;
    상기 제 2 강자성 저장 재료 및 제 2 피닝된 강자성 재료 사이에 위치된 제 2 터널링 배리어 재료; 및
    제 1 게이트 전극 및 제 2 게이트 전극을 가진 수직 액세스 디바이스로서, 상기 제 1 다중강성 재료 및 상기 제 2 다중강성 재료는 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극 사이에 위치되는 상기 수직 액세스 디바이스를 포함하는, STT 메모리 셀.
  30. 청구항 29에 있어서,
    상기 제 1 및 상기 제 2 피닝된 강자성 재료 사이에 위치되고 그것과 접촉하는 반강자성 재료를 포함하며, 상기 반강자성 재료는 또한 상기 제 1 및 상기 제 2 강자성 재료 사이에 위치되는, STT 메모리 셀.
  31. 청구항 29에 있어서,
    상기 제 1 강자성 저장 재료와 접촉하는 제 3 다중강성 재료를 포함하는, STT 메모리 셀.
  32. 청구항 31에 있어서,
    상기 제 2 강자성 저장 재료와 접촉하는 제 4 다중강성 재료를 포함하는, STT 메모리 셀.
  33. 청구항 32에 있어서,
    상기 제 1 및 상기 제 3 다중강성 재료들은 제 1 강유전성 분극률을 가지며, 상기 제 2 및 상기 제 4 다중강성 재료는 상기 제 1 강유전성 분극률과 상이한 제 2 강유전성 분극률을 갖는, STT 메모리 셀.
  34. 청구항 32에 있어서,
    상기 제 1 다중강성 재료는 상기 제 1 강자성 저장 재료의 제 1 측 표면과 접촉하며 상기 제 3 다중강성 재료는 상기 제 1 강자성 저장 재료의 제 2 측 표면과 접촉하는, STT 메모리 셀.
  35. 청구항 34에 있어서,
    상기 제 2 다중강성 재료는 상기 제 2 강자성 저장 재료의 제 1 측 표면과 접촉하며 상기 제 4 다중강성 재료는 상기 제 2 강자성 저장 재료의 제 2 측 표면과 접촉하는, STT 메모리 셀.
  36. 청구항 29 내지 청구항 35 중 어느 한 항에 있어서,
    상기 제 1 다중강성 재료 및 상기 제 3 다중강성 재료는 상기 제 1 강자성 저장 재료의 상부 표면과 접촉하는, STT 메모리 셀.
  37. 청구항 36에 있어서,
    상기 제 2 다중강성 재료 및 상기 제 4 다중강성 재료는 상기 제 2 강자성 저장 재료의 하부 표면과 접촉하는, STT 메모리 셀.
  38. 청구항 29 내지 청구항 35 중 어느 한 항에 있어서,
    상기 제 1 및 상기 제 2 다중강성 재료들은 상이한 강유전성 분극률들을 갖는, STT 메모리 셀.
  39. 청구항 38에 있어서,
    상기 제 1 다중강성 재료는 연속적이며 상기 제 1 강자성 저장 재료를 둘러싸고, 상기 제 2 다중강성 재료는 연속적이며 상기 제 2 강자성 저장 재료를 둘러싸는, STT 메모리 셀.
  40. 청구항 38에 있어서,
    상기 제 1 강자성 저장 재료와 접촉하는 상부 전극 및 상기 제 2 강자성 저장 재료와 접촉하는 하부 전극을 포함하는, STT 메모리 셀.
  41. 스핀 토크 전달(STT) 메모리 셀을 동작시키는 방법에 있어서,
    수직 액세스 디바이스의 제 1 및 제 2 게이트 전극 사이에서의 인가된 전압 차를 통해, 제 1 강자성 저장 재료와 접촉하는 제 1 다중강성 재료에 전기장을 제공하는 단계를 포함하며,
    상기 전기장은 상기 제 1 다중강성 재료 및 상기 제 1 강자성 저장 재료 사이에서의 교환 결합을 통해 상기 제 1 강자성 저장 재료의 자화 방향을 변경하기에 충분한, STT 메모리 셀을 동작시키는 방법.
  42. 청구항 41에 있어서,
    상기 전기장은 상기 STT 메모리 셀의 제 1 데이터 상태에 대응하는 제 1 구성으로부터 상기 STT 메모리 셀의 제 2 데이터 상태에 대응하는 제 2 구성으로 상기 제 1 강자성 저장 재료의 상기 자화 방향의 스위칭을 유도하기에 충분한, STT 메모리 셀을 동작시키는 방법.
  43. 청구항 42에 있어서,
    상기 제 1 강자성 저장 재료의 상기 자화 방향의 상기 스위칭은,
    피닝된 강자성 재료의 자화 방향에 역평행한 자화 방향으로 상기 제 1 강자성 저장 재료에 결합된 상기 피닝된 강자성 재료의 상기 자화 방향에 평행한 구성; 및
    상기 피닝된 강자성 재료의 상기 자화 방향에 평행한 자화 방향으로 상기 피닝된 강자성 재료의 상기 자화 방향에 역평행한 구성, 중 적어도 하나로부터 상기 자화 방향을 스위칭하는 것을 포함하는, STT 메모리 셀을 동작시키는 방법.
  44. 청구항 41에 있어서,
    그 뒤에 평면(CPP) 구성에 수직인 전류에서 상기 STT 메모리 셀 소자를 통해 프로그래밍 전류를 제공하는 단계를 포함하는, STT 메모리 셀을 동작시키는 방법.
  45. 청구항 44에 있어서,
    상기 프로그래밍 전류를 제공하는 단계 다음에 상기 STT 메모리 셀의 데이터 상태를 결정하는 단계를 포함하는, STT 메모리 셀을 동작시키는 방법.
  46. 청구항 41 내지 청구항 45 중 어느 한 항에 있어서,
    상기 STT 메모리 셀은 하부 전극 및 상부 전극 사이에 위치된 재료들의 스택을 포함하고, 상기 스택은:
    상기 제 1 강자성 저장 재료;
    상기 제 1 다중강성 재료;
    상기 피닝된 강자성 재료와 접촉하는 반강자성 재료; 및
    상기 피닝된 강자성 재료 및 상기 반강자성 재료 사이에서의 터널링 배리어 재료를 포함하고,
    상기 제 1 강자성 저장 재료는 상기 하부 전극 및 상기 상부 전극 중 적어도 하나와 접촉하는, STT 메모리 셀을 동작시키는 방법.
  47. 청구항 41 내지 청구항 45 중 어느 한 항에 있어서,
    상기 수직 액세스 디바이스의 제 3 및 제 4 게이트 전극 사이에서의 인가된 전압 차를 통해, 상기 제 1 강자성 저장 재료와 접촉하는 제 2 다중강성 재료에 전기장을 제공하는 단계를 포함하고,
    상기 전기장은 상기 제 1 다중강성 재료 및 상기 제 1 강자성 저장 재료 사이에서의 교환 결합을 통해 상기 제 1 강자성 저장 재료의 자화 방향을 변경하기에 충분한, STT 메모리 셀을 동작시키는 방법.
  48. 청구항 41 내지 청구항 45 중 어느 한 항에 있어서,
    상기 방법은,
    상기 수직 액세스 디바이스의 상기 제 1 및 상기 제 2 게이트 전극 사이에서의 상기 인가된 전압 차를 통해, 제 2 강자성 저장 재료와 접촉하는 제 2 다중강성 재료에 상기 전기장을 제공하는 단계를 포함하고,
    상기 전기장은 상기 제 2 다중강성 재료 및 상기 제 2 강자성 저장 재료 사이에서의 교환 결합을 통해 상기 제 2 강자성 저장 재료의 자화 방향을 변경하기에 충분한, STT 메모리 셀을 동작시키는 방법.
  49. 청구항 48에 있어서,
    상기 STT 메모리 셀은 하부 전극 및 상부 전극 사이에 위치된 재료들의 스택을 포함하고, 상기 스택은:
    상기 제 1 강자성 저장 재료 및 상기 제 2 강자성 저장 재료;
    상기 제 1 다중강성 재료 및 상기 제 2 다중강성 재료;
    상기 제 1 강자성 저장 재료 및 제 1 피닝된 강자성 재료 사이에서의 제 1 터널링 배리어 재료;
    상기 제 2 강자성 저장 재료 및 제 2 피닝된 강자성 재료 사이에서의 제 2 터널링 배리어 재료;
    상기 제 1 피닝된 강자성 재료 및 상기 제 2 피닝된 강자성 재료와 접촉하며 그 사이에 있는 반강자성 재료를 포함하고;
    상기 제 1 강자성 저장 재료는 상기 상부 전극과 접촉하며 상기 제 2 강자성 저장 재료는 상기 하부 전극과 접촉하는, STT 메모리 셀을 동작시키는 방법.
  50. 청구항 48에 있어서,
    상기 STT 메모리 셀은 적어도 두 개의 데이터 비트들을 저장하도록 구성되는, STT 메모리 셀을 동작시키는 방법.
  51. 청구항 48에 있어서,
    상기 제 1 다중강성 재료 및 상기 제 2 다중강성 재료는 상이한 강유전성 분극률들을 갖는, STT 메모리 셀을 동작시키는 방법.
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