KR20130055982A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 기판상에 게이트 패턴을 형성한 후, 반도체 기판 내에 도펀트(dopant) 확산을 억제하기 위한 탄소(C) 이온 주입 공정을 실시한 다음에 인(P)을 포함한 할로(Halo) 이온 주입 공정을 실시함으로써 도펀트 프로파일의 변화로 인한 핫 캐리어 효과 및 GIDL(Gate Induced Drain Leakage)의 특성 열화를 개선하는 반도체 소자의 제조 방법을 제공한다.

Description

반도체 소자의 제조 방법{Method for Manufacturing Semiconductor Device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 고집적 반도체 소자를 제조함에 있어 PMOS 트랜지스터의 특성을 개선하기 위한 반도체 소자의 제조 방법에 관련된 기술이다.
반도체 기억 장치는 캐패시터 및 트랜지스터로 구성된 단위 셀을 다수 포함하고 있으며, 이중 캐패시터는 데이터를 임시 저장하기 위해 사용되고 트랜지스터는 환경에 따라 전기전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트 라인과 캐패시터간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source), 및 드레인(drain)의 세 영역으로 구성되어 있으며, 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어진다.
통상적인 트랜지스터를 반도체 기판에 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해왔다. 반도체 기억 장치의 데이터 저장용량이 증가하고 집적도는 높아지면서 각각의 단위셀의 크기는 점점 작게 제조되도록 요구되고 있다. 즉, 단위셀에 포함된 캐패시터와 트랜지스터의 디자인 규칙(Design Rule)이 감소하였고, 이에 따라 셀 트랜지스터의 채널 길이도 점점 줄어들면서 통상적인 트랜지스터에 단채널 효과 및 DIBL(Drain Induced Barrier Lower) 등이 발생하여 동작의 신뢰성이 저하되었다. 채널의 길이가 감소하면서 발생한 현상들은 셀 트랜지스터가 정상적인 동작을 수행할 수 있도록 문턱 전압을 유지할 경우 극복이 가능하다. 통상적으로, 트랜지스터의 채널이 짧아질수록 채널이 형성되는 영역에 불순물의 도핑 농도를 증가시켜왔다.
현재 당면하고 있는 문제 중 가장 큰 문제는 게이트 채널 길이(Gate Channel Length)가 감소함에 따라 발생하는 단채널효과라 할 수 있다.
즉, 채널의 길이가 종래의 장채널(long channel)에서 0.5㎛ 이하의 단채널(short channel)로 감소함에 따라, 소스/드레인의 공핍 영역이 채널속으로 침투하여 유효 채널 길이가 줄어들고, 문턱전압(Threshold voltage)이 감소함으로써, 모스 트랜지스터에서 게이트 제어의 기능이 상실되는 단채널 효과가 발생하기 때문이다.
반도체 소자가 고집적화됨에 따라 나노(nm)급 소자에서는 속도 향상과 1 ~ 2V의 낮은 동작전압에서 작동하는 소자를 요구하게 되었고 그에 따라 문턱 전압도 낮은 전압을 요구하고 있다. 그러나 문턱 전압은 더 낮아지게 되면 단채널효과에 의해 소자를 제어하기가 불가능하게 된다. 또한, 단채널효과는 핫캐리어(Hot Carrier)에 의한 DIBL(Drain Induced Built-in Leakage) 현상을 유발시키는 문제가 있다.
또한, 주변회로영역에 형성되는 PMOS 트랜지스터에서는 다수 캐리어(majority carrier)인 정공(hole)에 의해 전자(electron)가 부수적으로 생성되는데, 이 전자는 채널과 인접한 소자분리막 내부로 유입(trapping)되어 PMOS 트랜지스터의 채널을 인버전(inversion)시킴으로써, 유효 채널 길이를 감소시킨다. 이와 같은 전자의 유입에 의한 채널의 인버전(inversion) 현상은 게이트 패턴 아래의 소자분리막과 접하는 활성 영역의 가장자리에서 발생한다.
상술한 바와 같이, PMOS 트랜지스터에서의 원치 않는 채널 인버전(inversion) 현상은 턴-오프(turn-off) 시의 누설 전류를 증가시켜 전력 소모를 증가시키고, 동작 속도를 저하시킬 뿐만 아니라, 항복 전압(Breakdown Voltage, BV)을 감소시키는 문제를 일으킨다. 이러한 현상을 HEIP(Hot Electron Induced Punchthrough) 현상이라고 한다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 반도체 기판상에 게이트 패턴을 형성한 후, 반도체 기판 내에 도펀트(dopant) 확산을 억제하기 위한 탄소(C) 이온 주입 공정을 실시한 다음에 인(P)을 포함한 할로(Halo) 이온 주입 공정을 실시함으로써 도펀트 프로파일의 변화로 인한 핫 캐리어 효과 및 GIDL(Gate Induced Drain Leakage)의 특성 열화를 개선하는 반도체 소자의 제조 방법을 제공한다.
본 발명은 반도체 기판상에 게이트 패턴을 형성하는 단계, 상기 반도체 기판상에 탄소(C) 이온 주입 공정을 실시하는 단계 및 상기 반도체 기판상에 할로(Halo) 이온 주입 공정을 실시하되, 경사 이온 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 탄소(C) 이온 주입 공정은 1E14 ~ 1E15의 도우즈와1keV ~ 15keV의 빔 에너지를 이용하여 실시하는 것을 특징으로 한다.
바람직하게는, 상기 탄소 이온 주입하는 단계는 경사 이온 주입을 실시하되, 반도체 기판의 수직한 방향을 기준으로 0 ~ 20도의 각도로 이온 주입을 실시하는 것을 특징으로 한다.
바람직하게는, 상기 할로(Halo) 이온 주입 공정 시, 이온은 인(P)을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 할로(Halo) 이온 주입 공정은 1E12 ~ 1E14의 도우즈(Dose)와 10keV ~ 100keV의 빔 에너지를 이용하여 실시하는 것을 특징으로 한다.
상기 할로(Halo) 이온 주입하는 단계는 반도체 기판의 수직한 방향을 기준으로 0 ~ 20도의 각도로 이온 주입을 실시하는 것을 특징으로 한다.
도 1a 내지 도 1c는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도.
도 2는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 그래프.
도 3은 본 발명에 따른 셀 어레이(Cell Array)의 구성을 설명하기 위한 블록도.
도 4는 본 발명에 따른 반도체 소자(Semiconductor Device)의 구성을 설명하기 위한 블록도.
도 5는 본 발명에 따른 반도체 모듈(Semiconductor Module)의 구성을 설명하기 위한 블록도.
도 6은 본 발명에 따른 반도체 시스템의(Semiconductor System) 구성을 설명하기 위한 블록도.
도 7은 본 발명에 따른 전자 유닛(Electronic Unit) 및 전자 시스템(Electronic System)의 구성을 설명하기 위한 블록도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 명세서 전체에 걸쳐서 동일한 참조 번호가 표시된 부분은 동일한 구성요소들을 나타낸다.
본 발명은 쇼트 채널 효과(Short Channel effect)를 개선하기 위하여 PMOS의 경우 비소(As) 이온 주입 공정을 실시하는 기존의 할로 이온 주입 공정 대신하여 인(P)을 이온 주입하는 할로 이온 주입 공정을 실시한다. 구체적인 인(P)을 포함하는 할로 이온 주입 공정을 구체적으로 설명하고자 한다.
도 1a 내지 도 1c는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
도 1a를 참조하면, 반도체 기판(100) 상에 게이트 패턴(140)을 형성한다. 여기서, 게이트 패턴(140)은 게이트 산화막(110), 게이트 도전막(120) 및 게이트 폴리실리콘층(130)으로 구성한다.
도 1b를 참조하면, 노출된 반도체 기판(100)에 탄소(C) 이온 주입 공정(150)을 실시한다. 여기서, 탄소(C) 이온 주입 공정(150)은 1E14 ~ 1E15의 도우즈와1keV ~ 15keV의 빔 에너지를 이용하여 실시하며, 상기 탄소 이온 주입 시, 경사 이온 주입을 실시하되, 반도체 기판(100)의 수직한 방향을 기준으로 0 ~ 20도의 각도로 이온 주입을 실시하는 것이 바람직하다. 또한, 탄소(C) 이온 주입 공정(160)을 수차례 반복적으로 실시가능하고, 반도체 기판(100)을 일정 각도로 경사지게 하거나 90도씩 회전하여 반도체 기판(100) 내에 고르게 이온 주입 가능하다.
도 1c를 참조하면, 노출된 반도체 기판(100)에 할로(Halo) 이온 주입 공정(160)을 실시한다. 여기서, 할로(Halo) 이온 주입 공정(160) 시, 이온은 인(P)을 포함하며, 할로(Halo) 이온 주입 공정은 1E12 ~ 1E14의 도우즈(Dose)와 10keV ~ 100keV의 빔 에너지를 이용하여 실시하는 것을 특징으로 하고, 할로(Halo) 이온 주입 시, 반도체 기판의 수직한 방향을 기준으로 0 ~ 20도의 각도로 이온 주입을 실시하는 것이 바람직하다. 또한, 할로(Halo) 이온 주입 공정(160)을 수차례 반복적으로 실시가능하고, 반도체 기판(100)을 일정 각도로 경사지게 하거나 90도씩 회전하여 반도체 기판(100) 내에 고르게 이온 주입 가능하다. 이러한 이온 주입 공정을 실시하여 도펀트(dopant) 프로파일의 변화로 인한 핫 캐리어 효과 및 GIDL(Gate Induced Drain Leakage)의 특성 열화를 개선할 수 있다.
도 2는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 그래프이다.
도 2를 참조하면, X축은 문턱 전압(Vt)의 변화량 및 Y축은 GIDL(Gate Induced Drain Leakage)의 변화량을 도시한 것이다. 도시된 A와 같은 탄소(C) 이온 주입 공정 및 비소(As)를 포함한 이온주입 공정과 도시된 B와 같은 탄소 이온 주입 공정 및 인(P)을 포함한 이온주입 공정을 대비한 그래프로써, 도시된 바와 같이, X축의 문턱 전압(Vt)의 변화량은 미미한 차이가 있지만, Y축의 GIDL(Gate Induced Drain Leakage)의 변화량은 크게 개선됨을 알 수 있다.
도 3은 본 발명에 따른 셀 어레이의 구성을 설명하기 위한 블록도이다.
도 3을 참조하면, 셀 어레이(Cell Array)는 다수의 메모리 셀을 포함하며, 각각의 메모리 셀은 하나의 트랜지스터(Transistor)와 하나의 캐패시터(Capacitor)로 이루어져 있다. 이러한 메모리 셀들은 비트라인(BL1, ., BLn)과 워드라인(WL1, ., WLm)의 교차점에 위치한다. 메모리 셀들은 컬럼 디코더 및 로우 디코더에 의해서 선택된 비트라인(BL1, ., BLn) 및 워드라인(WL1, ., WLm)에 인가된 전압에 기초하여 데이터를 저장하거나 출력한다.
도시된 바와 같이, 셀 어레이에서 비트라인 (BL1, ., BLn)은 제 1 방향(즉, 비트라인 방향)을 길이 방향으로 형성되고 워드라인 (WL1, ., WLm)은 제 2 방향(즉, 워드라인 방향)을 길이 방향으로 형성되어 서로 교차하는 형태로 배열된다. 트랜지스터의 제 1 단자(예를 들어, 드레인 단자)는 비트라인(BL1, ..., BLn)에 연결되고, 제 2 단자(예를 들어, 소스 단자)는 커패시터에 연결되며, 제 3 단자(예를 들어, 게이트 단자)는 워드라인(WL1, ..., WLm)에 연결된다. 이러한 비트라인들(BL1, ..., BLn), 워드라인들(WL1, ..., WLm)을 포함하는 다수의 메모리 셀들이 반도체 셀 어레이의 내에 위치한다.
도 4는 본 발명에 따른 반도체 소자의 구성을 설명하기 위한 블록도이다.
도 4를 참조하면, 반도체 소자는 셀 어레이(Cell Array), 로우 디코더(Row Decorder), 컬럼 디코더(Column Decorder) 및 센스 앰프(Sense Amplifier, SA)를 포함할 수 있다. 로우 디코더는 반도체 셀 어레이의 워드라인들 중에서 독출 동작 또는 기입 동작을 수행할 메모리 셀에 상응하는 워드라인을 선택하여 반도체 셀 어레이에 워드라인 선택 신호(RS)를 출력한다. 그리고, 컬럼 디코더는 반도체 셀 어레이의 비트라인들 중에서 독출 동작 또는 기입 동작을 수행할 메모리 셀에 상응하는 비트라인을 선택하여 반도체 셀 어레이에 비트라인 선택 신호(CS)를 출력한다. 또한, 센스 앰프들은 로우 디코더 및 컬럼 디코더에 의해 선택된 메모리 셀에 저장된 데이터(BDS)를 센싱한다.
이 외에 반도체 소자는 마이크로 프로세서(Micro-Processor)와 연결되거나 메모리 콘트롤러(Memory Controller)와 연결될 수 있으며, 반도체 소자는 마이크로 프로세서로부터 WE*, RAS* 및 CAS*와 같은 제어 신호를 받고, 입출력 회로를 통하여 데이터를 받아서 저장한다. 이러한 반도체 소자는 디램(Dynamic Random Access Memory), 피램(Random Access Memory), 엠램(Random Access Memory), 낸드 플래쉬, CIS(CMOS Image Sensor) 등에 적용할 수 있다. 특히, 디램을 이용하여 데스크탑, 노트북, 서버에 사용되거나, 그래픽 메모리 및 모바일 메모리에도 이용할 수 있으며, 낸드 플래쉬는 메모리 스틱, MMC, SD, CF, xD Picture Card, USB Flash Drive 등과 같은 휴대용 저장 장치, MP3, PMP, 디지털 카메라, 캠코더, 메모리카드, USB, 게임기, 네비게이션, 노트북 및 데스트탑 컴퓨터 및 핸드폰 등 다양한 디지털 어플리케이션에 적용할 수 있으며, CIS는 디지털 기기에서 일종의 전자 필름 역할을 하는 촬상 소자로써, 카메라 폰, 웹 카메라, 의학용 소형 촬영장비에 적용가능하다.
도 5는 본 발명에 따른 반도체 모듈의 구성을 설명하기 위한 블록도이다.
도 5를 참조하면, 반도체 모듈은 모듈 기판상에 탑재된 복수 개의 반도체 소자들, 반도체 소자가 외부의 제어기(미도시)로부터 제어신호(어드레스 신호(ADDR), 커맨드 신호(CMD), 클럭 신호(CLK))를 제공받을 수 있도록 해주는 커맨드 링크(Command Link) 및 반도체 소자와 연결되어 데이터를 전송하는 데이터 링크(Data Link)를 포함한다.
이때, 반도체 소자는 예컨대 도 3에 대한 설명에서 예시된 반도체 소자들이 사용될 수 있다. 그리고, 커맨드 링크 및 데이터 링크는 통상의 반도체 모듈에서 사용되는 것들과 동일 또는 유사하게 형성될 수 있다.
도 5에서는 모듈 기판의 전면에 8개의 반도체 소자(chip)들이 탑재되어 있는 모습을 도시하고 있으나 모듈 기판의 후면에도 동일하게 반도체 소자들이 탑재될 수 있다. 즉, 모듈 기판의 일측 또는 양측에 반도체 소자들이 탑재될 수 있으며, 탑재되는 반도체 소자의 수는 도 5에 한정되지 않는다. 또한, 모듈 기판의 재료 및 구조도 특별히 제한되지 않는다.
도 6은 본 발명에 따른 반도체 시스템의 구성을 설명하기 위한 블록도이다.
도 6을 참조하면, 반도체 시스템은 복수 개의 반도체 소자들이 탑재된 적어도 하나의 반도체 모듈 및 반도체 모듈과 외부의 시스템(미도시) 사이에서 양방향 인터페이스를 제공하여 반도체 모듈의 동작을 제어하는 제어기(Controller)를 포함한다. 이러한 제어기는 통상의 데이터 프로세싱 시스템에서 복수의 반도체 모듈들의 동작을 제어하기 위한 제어기와 그 기능이 동일 또는 유사하게 형성될 수 있다. 따라서, 본 실시 예에서는 이에 대한 상세한 설명은 생략한다. 이때, 반도체 모듈은 예컨대 도 5에 예시된 반도체 모듈이 사용될 수 있다.
도 7은 본 발명에 따른 전자 유닛 및 전자 시스템의 구성을 설명하기 위한 블록도이다.
도 7의 왼쪽 도면을 참조하면, 본 발명에 따른 전자 유닛(Electronic Unit)은 반도체 시스템(Semiconductor System)과 전기적으로 연결되는 프로세서(Processor)를 포함한다. 이때, 반도체 시스템은 도 6의 반도체 시스템과 동일하다. 여기서, 프로세서는 CPU(Central Processing Unit), MPU(Micro Processor Unit), MCU(Micro Controller Unit), GPU(Graphics Processing Unit) 및 DSP(Digital Signal Processor)를 포함한다.
여기서, CPU 또는 MPU는 산술, 논리 연산 유닛인 ALU(Arithmetic Logic Unit)과 명령어를 읽어오고 해석해서 각 유닛을 제어하는 컨트롤 유닛(CU, control unit)을 묶은 형태이다. 프로세서가 CPU 또는 MPU일 경우 전자 유닛은 컴퓨터 기기 또는 모바일 기기를 포함하는 것이 바람직하다. 또한, GPU는 그래픽을 위한 CPU로서 소수점을 가진 숫자들을 계산하는데 사용되는 것으로 그래픽들을 실시간 화면으로 그려주기 위한 프로세스이다. 프로세서가 GPU인 경우 전자 유닛은 그래픽 기기를 포함하는 것이 바람직하다. 그리고, DSP는 아날로그 신호(예를 들면 음성)를 디지털로 고속 변환 후 계산하여 그 결과를 이용하거나 다시 아날로그로 변환하여 사용하는 프로세스를 일컫는다. DSP는 주로 디지털 값을 계산한다. 프로세서가 DSP인 경우 전자 유닛은 음향 및 영상 기기를 포함하는 것이 바람직하다.
이 외에도 프로세서는 APU(Accelerate Procesor Unit)를 포함하는데 이는 CPU를 GPU에 통합하는 형태로써 그래픽 카드의 역할을 포함하는 형태의 프로세서이다.
도 7의 오른쪽 도면을 참조하면, 전자 시스템(Electronic System)은 전자 유닛과 전기적으로 연결되는 하나 또는 다수의 인터페이스(Interface)를 포함한다. 이때, 전자 유닛은 도 7의 전자 유닛과 동일하다. 여기서, 인터페이스는 모니터, 키보드, 프린터, 포인팅 디바이스(마우스), USB, 스위치, 카드 리더기, 키패드, 디스펜서, 전화기, 디스플레이 또는 스피커를 포함한다. 하지만 이에 한정되지 않고 변경 가능하다.
전술한 바와 같이, 본 발명은 반도체 기판상에 게이트 패턴을 형성한 후, 반도체 기판 내에 도펀트(dopant) 확산을 억제하기 위한 탄소(C) 이온 주입 공정을 실시한 다음에 인(P)을 포함한 할로(Halo) 이온 주입 공정을 실시함으로써 도펀트 프로파일의 변화로 인한 핫 캐리어 효과 및 GIDL(Gate Induced Drain Leakage)의 특성 열화를 개선하는 장점을 가진다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (6)

  1. 반도체 기판상에 게이트 패턴을 형성하는 단계;
    상기 반도체 기판상에 탄소(C) 이온 주입 공정을 실시하는 단계; 및
    상기 반도체 기판상에 할로(Halo) 이온 주입 공정을 실시하되, 경사 이온 주입하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법
  2. 청구항 1에 있어서,
    상기 탄소(C) 이온 주입 공정은 1E14 ~ 1E15의 도우즈와 1keV ~ 15keV의 빔 에너지를 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 청구항 1에 있어서,
    상기 탄소 이온 주입하는 단계는 경사 이온 주입을 실시하되, 반도체 기판의 수직한 방향을 기준으로 0 ~ 20도의 각도로 이온 주입을 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 청구항 1에 있어서,
    상기 할로(Halo) 이온 주입 공정 시, 이온은 인(P)을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 청구항 1에 있어서,
    상기 할로(Halo) 이온 주입 공정은 1E12 ~ 1E14의 도우즈(Dose)와 10keV ~ 100keV의 빔 에너지를 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 청구항 1에 있어서,
    상기 할로(Halo) 이온 주입하는 단계는 반도체 기판의 수직한 방향을 기준으로 0 ~ 20도의 각도로 이온 주입을 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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