KR20130050989A - 상변화 메모리 구조 및 방법 - Google Patents
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Abstract
상변화 물질 메모리와 관련된 방법, 장치, 및 시스템이 여기서 설명된다. 하나 이상의 실시예에서, 상변화 물질 메모리 셀의 형성 방법은, 하부 전극 물질 및 희생 물질을 각각 포함하는 복수의 메모리 구조 영역을 형성하는 단계와, 복수의 메모리 구조 영역 사이에 복수의 절연체 영역을 형성하는 단계와, 상기 복수의 절연체 영역의 일부분과 상기 희생 물질을 제거함으로써, 상기 복수의 절연체 영역 사이에 복수의 개구부를 형성하고, 상기 복수의 절연체 영역 상에 윤곽형성된 표면을 형성하는 단계와, 상기 복수의 절연체 영역 상에 복수의 유전 스페이서를 형성하는 단계와, 상기 복수의 유전 스페이서의 일부분을 제거함으로써, 상기 복수의 절연체 영역 사이에 윤곽형성된 개구부를 형성하고, 상기 하부 전극 물질을 노출시키는 단계와, 상기 복수의 절연체 영역 사이의 상기 개구부에 상변화 물질을 형성하는 단계를 포함한다.
Description
본 발명은 일반적으로 반도체 메모리 소자에 관한 것이고, 특히, 상변화 메모리 구조 및 방법에 관한 것이다.
컴퓨터 또는 다른 전자 장치의 내부, 반도체, 집적 회로로 메모리 소자가 통상적으로 제공된다. 다른 것들 중에서도, RAM, ROM, DRAM, SDRAM, 상변화 RAM(PCRAM), 및 플래시 메모리를 포함한, 서로 다른 많은 타입의 메모리가 존재한다.
PCRAM 소자와 같은 가변 저항 메모리 소자는 데이터 저장을 위해 서로 다른 저항 상태로 프로그래밍될 수 있는, 예를 들어, 칼코게나이드 합금과 같은, 구조적 상변화 물질을 포함할 수 있다. 상변화 메모리 셀은 비휘발성이고, 상변화 메모리 셀에 저장된 특정 데이터는 셀의 저항을 감지함으로써, 예를 들어, 상변화 물질의 저항에 기초하여 전류 및/또는 전압 변화를 감지함으로써, 판독될 수 있다.
가변 저항 메모리 소자가 칼코게나이드 합금을 포함하는 경우에, 칼코게나이드 합금은 예를 들어, 비정질로부터 결정질로, 가역적인 구조적 상변화를 나타낼 수 있다. 작은 부피의 칼코게나이드 합금이 회로에 포함되어, 셀을 고속 스위칭 프로그래머블 저항기로 작용할 수 있게 한다. 이러한 프로그래머블 저항기는 결정질 상태(저저항)와 비정질 상태(고저항) 사이에서 더 큰 동적 범위의 저항을 나타낼 수 있고, 각각의 셀에서 멀티-비트 저장을 가능하게 하는 멀티플 중간 상태를 또한 나타낼 수 있다. 즉, 가변 저항 메모리는 서로 다른 다수의 저항 레벨 중 하나로 메모리 셀을 프로그래밍함으로써 멀티-레벨 셀(MLC) 기능을 실현할 수 있다.
시간에 따른 상변화 메모리 셀의 신뢰도는, 다른 요인들 중에서도, 상변화 물질을 변경시키기에 충분한 전력을 제공하는 데 사용되는 전류 밀도 및/또는 어레이 내 상변화 메모리 셀과 하부 기판 사이의 분리와 같은 다양한 요인에 의해 영향받을 수 있다. 일례로서, 적절하게 분리되지 않은 인접 셀들로부터 기생 용량(parasitic capacitance)이 셀에 나타날 수 있다. 이러한 기생 용량은 상변화 메모리 셀의 전도 물질에 바람직하지 않은 전계-이동(electromigration)을 야기할 수 있고, 일부 예에서, 상변화 물질의 상분리를 야기할 수 있다.
상변화 물질 메모리와 관련된 방법, 장치, 및 시스템이 여기서 설명된다. 하나 이상의 실시예에서, 상변화 물질 메모리 셀의 형성 방법은, 하부 전극 물질 및 희생 물질을 각각 포함하는 복수의 메모리 구조 영역을 형성하는 단계와, 복수의 메모리 구조 영역 사이에 복수의 절연체 영역을 형성하는 단계와, 상기 복수의 절연체 영역의 일부분과 상기 희생 물질을 제거함으로써, 상기 복수의 절연체 영역 사이에 복수의 개구부를 형성하고, 상기 복수의 절연체 영역 상에 윤곽형성된 표면을 형성하는 단계와, 상기 복수의 절연체 영역 상에 복수의 스페이서를 형성하는 단계와, 상기 복수의 스페이서의 일부분을 제거함으로써, 상기 복수의 절연체 영역 사이에 윤곽형성된 개구부를 형성하고, 상기 하부 전극 물질을 노출시키는 단계와, 상기 복수의 절연체 영역 사이의 상기 개구부에 상변화 물질을 형성하는 단계를 포함한다.
본 발명의 하나 이상의 실시예는 어레이 내 상변화 메모리 셀 사이의 기생 저항 감소와 같은 이점을 제공할 수 있다. 예를 들어 하나 이상의 실시예는 하부 전극과 상변화 물질 사이의 접촉과, 상변화 물질과 상부 전극 사이의 접촉을 분리시키는 기능을 제공할 수 있고, 따라서, 인접 상변화 메모리 셀에 인가되는 전류에 의해 야기되는 상변화 메모리 셀 내 기생 저항을 감소시킬 수 있다. 본 발명의 하나 이상의 실시예는 하부 전극 및 상변화 물질에 대한, 및/또는, 상부 전극 및 또는 상변화 물질에 대한, 자체-정렬 접촉과, 자체-정렬 접촉 영역을 제공할 수 있다. 본 발명의 일부 실시예에서, 상변화 물질 어레이는 상변화 물질 어레이를 형성하는 종래의 기법에 비해 피치 더블링(ptich doubling)을 가능하게 하도록 형성될 수 있다.
도 1a-1h는 본 발명의 실시예에 따른 상변화 메모리 셀의 형성과 관련된 공정 단계들을 도시한다.
도 2a-2d는 본 발명의 실시예에 따른 상변화 메모리 셀의 형성과 관련된 공정 단계들을 도시한다.
도 3은 본 발명의 실시예에 따른 상변화 메모리 어레이의 개략적 부분도다.
도 2a-2d는 본 발명의 실시예에 따른 상변화 메모리 셀의 형성과 관련된 공정 단계들을 도시한다.
도 3은 본 발명의 실시예에 따른 상변화 메모리 어레이의 개략적 부분도다.
본 발명의 다음의 상세한 설명에서, 발명의 하나 이상의 실시예가 어떻게 실시될 수 있는 지를 도해를 통해 도시하는, 발명의 일부분을 형성하는, 첨부 도면을 참조한다. 이러한 실시예는 본 발명의 실시예를 당 업자가 실시할 수 있도록 충분히 상세하게 설명되며, 다른 실시예들이 이용될 수도 있고, 프로세스 변화, 전기적 변화, 및/또는 구조적 변화가 본 발명의 범위로부터 벗어남이 없이 이루어질 수 있다.
여기 도면에서의 도면부호 호칭 규약에 따르면, 첫 번째 자리는 도면번호에 대응하고, 나머지 자리는 도면 내 요소 또는 구성요소를 식별한다. 서로 다른 도면 간에 유사한 요소 또는 구성요소는 유사한 자리의 이용에 의해 식별될 수 있다. 예를 들어, (116)은 도 1a의 요소(16)을 나타낼 수 있고, 유사한 요소는 도 2a에서 (216)으로 표시될 수 있다. 이와 같이, 여기서 다양한 실시예에 도시되는 요소들은, 본 발명의 다수의 추가적인 실시예를 제공하도록 추가, 교환, 및/또는 제거될 수 있다. 추가적으로, 도면에 제공되는 요소들의 비율 및 상대적 축적은 본 발명의 다양한 실시예를 나타내고자 하는 것이며, 제한적인 측면에서 사용되어서는 안된다.
도 1a-1h는 본 발명의 실시예에 따른 상변화 메모리 셀의 형성과 관련된 공정 단계들을 도시한다. 도 1a-1h 및 도 2a-2d에서, 각각의 서브도면, 예를 들어, 1a, 1b,..., 1h 및 2a, 2b,..., 2d에 대해, 3개의 모습이 존재한다. 예를 들어, 도 1a의 (1)은 평면도이고, 도 1a의 (2)는 도 1a의 (1)에 도시되는 라인 x-x를 따라 취한 단면도다. 도 1a의 (3)은 도 1a의 (1)에 도시되는 라인 y-y를 따라 취한 단면도다. 도 1a-1h에 도시되는 상변화 메모리 어레이는 교차점 구조로 형성되지만, 본 발명의 실시예는 이러한 구조에 제한되지 않는다.
도 1a-1h에 도시되는 메모리 구조는 기판(102) 및 매립 옥사이드(BOX)(104)를 포함하는 베이스 반도체 구조를 포함한다. 기판(102)은 다른 것들 중에서도, 실리콘 기판, 실리콘 온 인설레이터(SOI), 또는 실리콘 온 사파이어(SOS) 기판일 수 있다. 다른 것들 중에서도, 인 또는 비소로 주입된 실리콘은, 메모리 구조에 대한, 예를 들어, 워드 라인과 같은 액세스 라인과, 다이오드와 같은 액세스 소자의 N+/N- 영역(106)을 형성하는 데 사용될 수 있다. 에피택시 방식으로 성장될 수 있는 실리콘은 N+/N- 영역(106) 위에 형성될 수 있고, 붕소 또는 다른 적절한 물질로 주입될 수 있어서, 메모리 구조에 대한 액세스 소자의 양의(P+) 영역(108)을 형성할 수 있다.
하부 전극 물질(112)은 P+ 영역(108) 위에 형성될 수 있다. 하부 전극 물질(112)은 예를 들어, 티타늄(Ti), 텅스텐(W), 및/또는 티타늄 나이트라이드(TiN)일 수 있다. 일부 실시예에서, P+ 영역(108)에 대한 하부 전극의 접착을 개선시킬 수 있는 접착 개선 물질(110)이 P+ 영역(108) 위에 형성될 수 있다. 접착 개선 물질(110)은 다른 물질 중에서도, 금속 모드 티타늄(MMTi), 티타늄 나이트라이드(TiN), 티타늄-풍부 TiN, 티타늄 실리콘(TiSix)일 수 있다. 폴리실리콘과 같은 희생 물질(114)이 하부 전극 물질(112) 위에 형성될 수 있다. 일부 실시예에서, 희생 물질(114)은 대략 600-1000 옹스트롬(Å) 두께일 수 있다. 도 1a의 (2) 및 도 1a의 (4)의 단면도에 도시되는 바와 같이, 희생 물질(114), 하부 전극 물질(112), 접착 개선 물질(110), P+ 영역(108), N+/N- 영역(106), 및 BOX(104)의 일부분들은 x-축을 따라 제거되어, 상변화 메모리 어레이를 패턴처리할 수 있다. 이러한 물질 제거는 BOX(106)의 일부분을 제거할 수 있고, BOX(106) 내에서 및/또는 상에서 중지될 수 있다. 일부분의 희생 물질(114), 하부 전극 물질(112), 접착 개선 물질(110), P+ 영역(108), 및 N+/N- 영역(106)이 y-축을 따라 제거되어 상변화 메모리 어레이를 패턴처리할 수 있다. 이러한 물질 제거는 N+/N- 영역(106)의 일부분을 제거할 수 있고, N+/N- 영역(106) 내에서 중지되어, 메모리 어레이의 각각의 메모리 셀에 대해 개별 다이오드를 형성할 수 있다.
일부 실시예에서, 희생 물질(114), 하부 전극 물질(112), 접착 개선 물질(110), P+ 영역(108), N+/N- 영역(106), 및 BOX(104)는 반응성 이온 에칭(RIE)에 의해 제거될 수 있다. 일부분의 희생 물질(114), 하부 전극 물질(112), 접착 개선 물질(110), P+ 영역(108), N+/N- 영역(106), 및 BOX(104)를 제거함으로써 생성되는 개구부는 도 1a의 (1), 1a의 (2), 1a의 (3), 1a의 (4)에 도시되는 바와 같이, 유전체(116)로 충전될 수 있다. 유전체(116)는 다른 유전 물질 및 형성 프로세스 중에서도, 붕소-도핑된 포스포 실리케이트 글래스(BPSG), 고-종횡비 프로세스 유전체(HARP), 및/또는 스핀-온 유전체(SOD)일 수 있다. 일부분의 희생 물질(114), 하부 전극 물질(112), 접착 개선 물질(110), P+ 영역(108), N+/N- 영역(106), 및 BOX(104)의 제거는 메모리 구조 영역을 추가적으로 형성할 수 있다. 유전체(116)로 개구부를 충전함으로써, 메모리 구조 영역을 서로로부터 분리시키는 절연체 영역이 생성될 수 있고, 각각의 메모리 구조 영역은 아래 설명되는 추가적인 공정 단계 이후의 메모리 셀을 포함할 수 있다.
도 1b의 (1), 1b의 (2), 1b의 (3), 및 1b의 (4)는 본 발명의 실시예에 따른 상변화 메모리 셀을 형성함에 있어서 추가적인 공정 단계를 도시한다. 도 1b의 (2) 및 1b의 (4)에 도시되는 바와 같이, 일부분의 희생 물질(114) 및 유전체(116)가 제거될 수 있다. 유전체(116)의 일부분 제거는 유전체(116)를 포함하는 절연체 영역에 대한 윤곽 형상을 생성할 수 있다. 유전체(116)의 일부분 제거는 상변화 물질을 형성할 개구부를 생성 및 형성함으로써 상변화 물질과 하부 전극(112)에 대한 접촉 영역을 또한 형성할 수 있다. 일부 실시예에서, 희생 물질(114)의 대략 1/3이 RIE를 통해 제거될 수 있고, 다른 방법들 중에서도, 유전체(116)의 일부분을 제거하여 물리적 플라즈마 패시팅(physical plasma faceting)을 통해 유전체(116)의 윤곽을 형성할 수 있다.
도 1c의 (1), 1c의 (2), 1c의 (3), 1c의 (4)는 본 발명의 실시예에 따른 상변화 메모리 셀 형성의 추가적인 공정 단계들을 도시한다. 도 1c의 (2) 및 1c의 (4)에 도시되는 바와 같이, 유전체(116) 및 희생 물질(114)이 추가적으로 윤곽형성되고 제거될 수 있다. 유전체(116)는 묽은 플루오르산으로 세척 및 제거되어 유전체(116)를 추가적으로 윤곽 형성할 수 있다. 나머지 희생 물질(114)은 다른 방법들 중에서도, 트리메탄 암모늄 하이드록사이드(TMAH) 에칭을 통해 제거될 수 있다. 묽은 플루오르산으로 유전체(116)를 세척하여 유전체(116)를 추가적으로 윤곽형성하고 TMAH 에칭을 통해 희생 물질(114)을 제거함으로써, 플루오르산 세척 및 TMAH 에칭에 의해 생성되는 개구부 내에 수직 측벽 접촉 영역을 형성할 수 있다.
도 1d의 (1), 1d의 (2), 1d의 (3), 1d의 (4)는 본 발명의 실시예에 따른 상변화 메모리 셀 형성의 추가적인 공정 단계들을 도시한다. 스페이서(120)가 유전체(116) 상에 형성될 수 있다. 스페이서(120)는 하부 전극 물질(112)에 대한 접촉 영역을 형성할 수 있다. 스페이서(120)는 절연체 영역들 사이의 개구부에 대한 윤곽형성된 프로파일을 또한 생성할 수 있고, 예를 들어, 상변화 물질과 하부 전극 물질에 대한 접촉 영역과 같이, 상변화 물질이 형성될 수 있는 절연체 영역들 사이의 개구부의 크기를 규정할 수 있다. 스페이서(120)는 다양한 적절한 물질, 가령, 적절한 유전체로, 형성될 수 있다.
도 1e의 (1), 1e의 (2), 1e의 (3), 1e의 (4)는 본 발명의 실시예에 따른 상변화 메모리 셀 형성의 추가적인 공정 단계들을 도시한다. 도시되는 바와 같이, 상변화 물질(122)은 절연체 영역(116) 사이의 개구부에 형성될 수 있다. 상변화 물질(122)은 개구부 내 하부 전극 물질(112)과 접촉할 수 있다. 상변화 물질(122) 및 하부 전극 물질(112)에 대한 접촉 영역은 이전 공정 단계들 중 제거된 유전체의 양과 절연체 영역 위에 형성된 스페이서(120)의 크기에 의해 결정될 수 있다. 일부 실시예에서, 하부 전극(112)과 상변화 물질(122) 사이의 접촉 영역은 절연체 영역 상의 스페이서의 수, 및/또는, 절연체 영역의 수 사이의 거리에 의해 형성된다. 상변화 물질(122)은 물리적 기상 증착(PVD)에 의해 구멍 내에 형성될 수 있고, 화학 기계적 평탄화(CMP)는 유전체(116)의 상부까지 상변화 물질(122)의 일부분을 제거하는 데 사용될 수 있다.
도 1f의 (1), 1f의 (2), 1f의 (3), 1f의 (4)는 본 발명의 실시예에 따른 상변화 메모리 셀 형성의 추가적인 공정 단계들을 도시한다. 도시되는 바와 같이, 상변화 물질(122) 및 유전체(116) 위에 나이트라이드 물질(124)이 형성될 수 있다. 나이트라이드 물질(124)이 추가적인 공정 단계에서 에칭 정지 수단으로 사용될 수 있다. 테트라에틸 오소실리케이트(TEOS)(126)가 나이트라이드 물질(124) 위에 형성될 수 있다. TEOS의 두께는 추가적인 공정 단계에서 형성되는 비트 라인의 두께를 결정할 수 있다.
도 1g의 (1), 1g의 (2), 1g의 (3), 1g의 (4)는 본 발명의 실시예에 따른 상변화 메모리 셀 형성의 추가적인 공정 단계들을 도시한다. 도시되는 바와 같이, TEOS(126)의 일부분이, 예를 들어, RIE에 의한 포토 패턴처리 및 에칭을 통해, 제거될 수 있다. TEOS(126)의 제거는 나이트라이드 물질(124)을 제거하지 않는다. TEOS는 상변화 물질(122) 위에 y-축을 따라 제거된다. 나이트라이드 물질(124)은 나이트라이드 펀치를 통해 또한 제거되고, 그 위의 TEOS가 제거되어 상변화 물질(122)을 노출시키게 된다.
도 1h의 (1), 1h의 (2), 1h의 (3), 1h의 (4)는 본 발명의 실시예에 따른 상변화 메모리 셀 형성의 추가적인 공정 단계들을 도시한다. 도시되는 바와 같이, 상술한 대로 TEOS 및나이트라이드 물질을 제거함으로써 형성되는 개구부 내에 상부 전극 물질(128)이 형성될 수 있다. 상부 전극 물질(128)은 다른 물질들 중에서도, 티타늄 나이트라이드(TiN) 또는 텅스텐(W)일 수 있다. 상부 전극 물질(128)은 메모리 어레이 내 메모리 셀에 대한 상부 전극일 수 있고, 메모리 셀의 비트 라인으로 작용할 수 있다.
도 2a-2d는 본 발명의 실시예에 따른 상변화 메모리 셀 형성과 관련된 공정 단계들을 도시한다. 도 2a-2d에 도시되는 실시예에서, 절연체 영역(216)들 사이의 개구부에 전도 물질(230)이 형성되고, 전도 물질(230) 위에 상변화 물질(222)이 형성된다. 상변화 물질(222)과 하부 전극(212) 간의 접촉은 전도 물질(230)을 통해 이루어진다. 도 2a-2d에 도시되는 공정 단계들은 도 1a-1d와 관련하여 앞서 설명한 공정 단계 다음에 시작된다.
도 2a의 (1), 2a의 (2), 2a의 (3), 2a의 (4)는 본 발명의 실시예에 따른 상변화 메모리 셀 형성시 추가적인 공정 단계들을 도시한다. 도시되는 바와 같이, 절연체 영역(216) 사이의 개구부에 전도 물질(230)이 형성될 수 있다. 전도 물질(230)은 개구부 내에서 하부 전극 물질(212)과 접촉할 수 있다. 전도 물질(230) 및 하부 전극 물질(212)에 대한 접촉 영역은 절연체 영역(216) 위에 형성되는 스페이서(220)의 크기와, 공정 단계 중 제거되는 유전체의 양에 의해 결정될 수 있다. 전도 물질(230)은 PDV에 의해 개구부 내에 형성될 수 있고, 화학 기계적 평탄화(CMP)를 이용하여 유전체(216)의 상부 표면까지 전도 물질(230)의 일부분을 제거할 수 있다.
도 2b의 (1), 2b의 (2), 2b의 (3), 2b의 (4)는 본 발명의 실시예에 따른 상변화 메모리 셀 형성시 추가적인 공정 단계를 도시한다. 도 2b에 도시되는 바와 같이, 상변화 물질(222)이 유전체(216) 및 전도 물질(230) 위에 형성될 수 있다. 상부 전극 물질(228)이 상변화 물질(222) 위에 형성될 수 있다. 상부 전극 물질은 다른 적절한 프로세스들 중에서도, 원자층 증착(ALD)을 이용하여 형성될 수 있다. 상부 전극 물질(228)은 다른 물질들 중에서도, 티타늄 나이트라이드(TiN) 또는 텅스텐(W)일 수 있다. 상부 전극 물질(228)은 메모리 어레이 내 메모리 셀에 대한 상부 전극일 수 있고, 메모리 어레이 내 메모리 셀에 대한 비트 라인일 수 있다.
도 2c의 (1), 2c의 (2), 2c의 (3), 2c의 (4)는 본 발명의 실시예에 따른 상변화 메모리 셀 형성시 추가적인 공정 단계를 도시한다. 일부 실시예에서, 일부분의 상변화 물질(222) 및 상부 전극 물질(228)이 RIE와 같은 에칭 프로세스를 통해 제거될 수 있다. 상변화 물질(222) 및 상부 전극 물질(228)은 상변화 물질(222) 위에서 y-축을 따라 제거되어 유전체(216)를 노출시킬 수 있다.
도 2d의 (1), 2d의 (2), 2d의 (3), 2d의 (4)는 본 발명의 실시예에 따른 상변화 메모리 셀 형성시 추가적인 공정 단계를 도시한다. 도시되는 바와 같이, 상술한 대로 상부 전극 물질(228) 및 상변화 물질(222)을 제거함으로써 형성되는 개구부 내에 유전체(232)가 형성될 수 있다. 유전체(232)는 인접 메모리 셀로부터 해당 메모리 셀을 분리시키도록 형성될 수 있다. 일부분의 유전체 및 상부 전극 물질(228)이 CMP를 통해 제거되어 추가적인 액세스 소자, 메모리 구조, 및/또는 다른 관련 회로를 구축하기 위한 표면을 형성할 수 있다.
도 3은 본 발명의 하나 이상의 실시예에 따른 하나 이상의 상변화 메모리 셀을 갖는 상변화 메모리 어레이(300)의 개략적 부분도다. 도 3에 도시되는 실시예에서, 메모리 어레이(300)는 관련 액세스 소자(352) 및 가변 저항 요소(354)(예를 들어, 상변화 물질(354))를 각각 구비한 다수의 상변화 메모리 셀을 포함한다.
액세스 소자(352)는 메모리 셀 상의 프로그래밍(가령, 기록) 및/또는 감지(가령, 판독) 작동과 같은 작동들을 수행하기 위해, 메모리 셀에 액세스하도록 작동될 수 있다(가령, 턴-온/오프). 도 3에 도시되는 실시예에서, 액세스 소자(352)는 다이오드다. 다이오드는 예를 들어, p-n 다이오드, 제너 다이오드, 쇼트키 다이오드를 포함할 수 있다. 대안으로서, 액세스 소자(352)는 예를 들어, 전계 효과 트랜지스터(FET) 또는 양극성 접합 트랜지스터(BJT)일 수 있다. 본 발명의 실시예는 특정 타입의 액세스 소자(352)에 제한되지 않는다. 도 3에 도시되는 바와 같이, 각각의 메모리 셀과 관련된 각각의 액세스 소자(352)는 다수의 액세스 라인(355-0 (WL0), 355-1 (WL1),..., 355-N (WLN)) 중 하나에 연결된다(즉, 각각의 액세스 라인(355-0 , 355-1,..., 355-N)은 상변화 메모리 셀의 일 로우(row)에 연결된다). 액세스 라인(355-0 , 355-1,..., 355-N)은 "워드 라인"으로 여기서 불릴 수 있다. 지정자(designator) "N"은 메모리 어레이가 다수의 워드 라인을 포함할 수 있음을 표시하는 데 사용된다.
가변 저항 요소(354)는 게르마늄-안티모니-텔루륨(GST) 물질(예를 들어, Ge2Sb2Te5, Ge2Sb2Te7, Ge1Sb2Te4, Ge1Sb4Te7 등과 같은 Ge-Sb-Te 물질)과 같은 상변화 칼코게나이드 합금일 수 있다. 여기서 사용되는 하이픈-표시된 화학적 조성 표기는 특정 혼합물 또는 화합물에 포함된 원소를 표시하고, 표시된 원소를 포함하는 모든 화학식 구조를 나타냄을 의도한다. 다른 상변화 물질은, 다양한 다른 상변화 물질 중에서도, Ge-Te, In-Se, Sb-Te, Ga-Sb, In-Sb, As-Te, Al-Te, Ge-Sb-Te, Te-Ge-As, In-Sb-Te, Te-Sn-Se, Ge-Se-Ga, Bi-Se-Sb, Ga-Se-Te, Sn-Sb-Te, In-Sb-Ge, Te-Ge-Sb-S, Te-Ge-Sn-O, Te-Ge-Sn-Au, Pd-Te-Ge-Sn, In-Se-Ti-Co, Ge-Sb-Te-Pd, Ge-Sb-Te-Co, Sb-Te-Bi-Se, Ag-In-Sb-Te, Ge-Sb-Se-Te, Ge-Sn-Sb-Te, Ge-Te-Sn-Ni, Ge-Te-Sn-Pd, and Ge-Te-Sn-Pt를 포함할 수 있다.
도 3에 도시되는 실시예에서, 각각의 가변 저항 요소(354)는 다수의 데이터 라인(357-0 (BL0), 357-1 (BL1),..., 357-M (BLM)) 중 하나에 연결된다(즉, 각각의 데이터 라인(357-0, 357-1,..., 357-M)은 상변화 메모리 셀의 일 칼럼에 연결된다). 데이터 라인(357-0, 357-1,..., 357-M)은 "비트 라인" 또는 "감지 라인"으로 여기서 불릴 수 있다. 지정자 "M"은 메모리 어레이가 다수의 비트 라인을 포함할 수 있음을 표시하는 데 사용된다. 디지털 환경에서의 취급을 돕기 위해, 워드 라인(355-1,..., 355-N)의 수 및 비트 라인(357-1,..., 357-M)의 수가 각각 2의 소정의 멱수일 수 있다(예를 들어, 256 워드 라인 x 4096 비트 라인). 그러나, 실시예는 특정 개수의 워드 라인 및/또는 비트 라인에 제한되지 않는다.
작동시, 어레이(300)의 상변화 메모리 셀에/로부터 데이터를 프로그램/판독하기 위해, 적절한 전압 및/또는 전류 신호(예를 들어, 펄스)가 비트 라인(357-0, 357-1,..., 357-M) 및 워드 라인(355-0, 355-1,..., 355-N)에 인가될 수 있다. 일례로서, 어레이(300)의 상변화 메모리 셀에 의해 저장되는 데이터는 액세스 소자(352)를 턴-온시킴으로써, 그리고, 상변화 요소(354)를 통과하는 전류를 감지함으로써, 결정될 수 있다. 판독되고 있는 메모리 셀과 관련된 비트 라인 상에서 감지되는 전류는 상변화 요소(354)의 저항 레벨에 대응하며, 이는 다시 특정 데이터 값, 예를 들어, 1, 0, 001, 111, 1011, 등과 같은 이진 값에 대응한다.
본 발명의 실시예는 도 3에 도시되는 예시적인 어레이(300)에 제한되지 않는다. 예를 들어, 특정 메모리 셀과 관련된 액세스 소자(352)는 MOSFET과는 다른 소자일 수 있다. 일부 실시예에서, 액세스 소자(352)는 다른 타입의 액세스 소자들 중에서도, 양극성 접합 트랜지스터(BJT), 또는 다이오드일 수 있다(예를 들어, p-n 다이오드, 쇼트키 다이오드, 또는 제너 다이오드). 도 3에 도시되지 않지만, 당 업자라면 상변화 메모리 어레이(300)가 컨트롤러 및 다양한 기록/판독 회로 및/또는 다른 제어 회로를 포함하는 다른 메모리 구성요소에 연결될 수 있음을 이해할 수 있을 것이다.
상변화 물질 메모리와 관련된 방법, 장치, 및 시스템이 여기서 설명된다. 하나 이상의 실시예에서, 상변화 물질 메모리 셀의 형성 방법은, 하부 전극 물질 및 희생 물질을 각각 포함하는 복수의 메모리 구조 영역을 형성하는 단계와, 복수의 메모리 구조 영역 사이에 복수의 절연체 영역을 형성하는 단계와, 상기 복수의 절연체 영역의 일부분과 상기 희생 물질을 제거함으로써, 상기 복수의 절연체 영역 사이에 복수의 개구부를 형성하고, 상기 복수의 절연체 영역 상에 윤곽형성된 표면을 형성하는 단계와, 상기 복수의 절연체 영역 상에 복수의 유전 스페이서를 형성하는 단계와, 상기 복수의 유전 스페이서의 일부분을 제거함으로써, 상기 복수의 절연체 영역 사이에 윤곽형성된 개구부를 형성하고, 상기 하부 전극 물질을 노출시키는 단계와, 상기 복수의 절연체 영역 사이의 상기 개구부에 상변화 물질을 형성하는 단계를 포함한다.
요소가 다른 요소의 "상에", "~에 연결되고", 또는 "~와 결합되고"와 같이 표현될 때, 요소는 다른 요소 바로 위에, 또는 직접 연결 또는 직접 결합될 수도 있고, 또는, 중간에 개입 요소들이 존재할 수 있다. 이에 반해, 요소가 다른 요소 "바로 위에", "~에 직접 연결되고", 또는, "~와 직접 결합되고"와 같이 표현될 때, 중간에 개입하는 요소가 층이 존재하지 않는다. 여기서 사용되는 것처럼, "및/또는"이라는 용어는 관련된 나열 품목 중 하나 이상의 임의의 모든 조합을 포함한다.
다양한 요소를 설명하기 위해 여기서 제 1, 제 2, 등의 용어들이 사용되지만, 이러한 요소들이 이러한 용어에 의해 제한되어서는 안된다. 이러한 용어는 일 요소를 다른 요소와 구분하기 위해 사용될 뿐이다. 따라서, 본 발명의 가르침으로부터 벗어나지 않으면서, 제 1 요소가 제 2 요소로 불릴 수 있다.
구체적인 실시예들이 여기서 도시되고 설명되었으나, 당 업자라면 동일 결과를 얻도록 연산되는 구성이, 도시되는 구체적 실시예를 대체할 수 있음을 이해할 수 있을 것이다. 본 개시사항은 본 발명의 다양한 실시예의 적응예 또는 변형예를 커버하는 것을 의도한다.
위 설명은 실례를 드는 것일 뿐, 제한적인 방식이 아니다. 위 실시예들의 조합과, 여기서 구체적으로 설명하지 않은 다른 실시예들은, 위 설명을 살핀 후 당 업자에게 명백할 것이다. 본 발명의 다양한 실시예의 범위는 위 구조 및 방법이 사용되는 다른 응용예를 포함한다. 따라서, 본 발명의 다양한 실시예의 범위는 첨부된 청구범위를 참조하여 결정되어야 하고, 이와 함께, 이러한 청구범위의 자격을 갖는 그 동등물의 완전한 범위를 참조하여 결정되어야 한다.
앞서의 상세한 설명에서, 다양한 특징이 개시사항을 간소화시키기 위한 용도로 단일 실시예에서 함께 군을 이룬다. 본 개시내용의 방법은 본 발명의 개시되는 실시예들이 각 청구항에 명시적으로 언급되는 것보다 많은 특징들을 이용하여야 한다는 의도를 반영하는 것으로 해석되어서는 안된다.
대신에, 다음의 청구범위가 반영하듯이, 발명의 대상은 개시되는 단일 실시예의 모두에 미치지 못하는 특징들에 있다. 따라서, 다음의 청구범위는 상세한 설명 내에 통합되고, 각각의 청구항은 개별적인 실시예로 자체적으로 성립된다.
Claims (23)
- 각각 하부 전극 물질 및 희생 물질을 포함하는 복수의 메모리 구조 영역을 형성하는 단계와,
상기 복수의 메모리 구조 영역 사이에 복수의 절연체 영역을 형성하는 단계와,
상기 복수의 절연체 영역의 일부분과 상기 희생 물질을 제거함으로써, 상기 복수의 절연체 영역 사이에 복수의 개구부를 형성하고, 상기 복수의 절연체 영역 상에 윤곽형성된 표면을 형성하는 단계와,
상기 복수의 절연체 영역 상에 복수의 유전 스페이서를 형성하는 단계와,
상기 복수의 유전 스페이서의 일부분을 제거함으로써, 상기 복수의 절연체 영역 사이에 윤곽형성된 개구부를 형성하고, 상기 하부 전극 물질을 노출시키는 단계와,
상기 복수의 절연체 영역 사이의 상기 개구부에 상변화 물질을 형성하는 단계
를 포함하는, 메모리 구조 형성 방법. - 제 1 항에 있어서,
상기 복수의 절연체 영역 사이의 상기 개구부에 상변화 물질을 형성하는 단계는, 상기 상변화 물질 및 하부 전극의 자체-정렬 접촉을 형성하는 단계를 포함하는
메모리 구조 형성 방법. - 제 1 항에 있어서,
상기 복수의 절연체 영역 상에 복수의 유전 스페이서를 형성하는 단계와, 상기 복수의 유전 스페이서의 일부분을 제거하여 상기 복수의 절연체 영역 사이에 윤곽형성된 개구부를 형성하고, 상기 하부 전극 물질을 노출시키는 단계는,
상기 상변화 물질 및 하부 전극에 대한 접촉 영역을 형성하는
메모리 구조 형성 방법. - 제 1 항에 있어서,
상기 방법은 반응성 이온 에칭(RIE)에 의해 상기 복수의 절연체 영역의 일부분과 상기 복수의 메모리 구조 영역의 희생 물질을 제거하는 단계를 포함하는
메모리 구조 형성 방법. - 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 방법은 상기 상변화 물질 위에 상부 전극을 형성하는 단계를 포함하는
메모리 구조 형성 방법. - 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 상변화 물질은 게르마늄-안티모니-텔루륨(GST) 물질인
메모리 구조 형성 방법. - 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 복수의 절연체 영역 사이의 개구부에 형성되는 상변화 물질의 양은 상기 절연체 영역 상의 유전 스페이서의 크기에 의해 제어되는
메모리 구조 형성 방법. - 복수의 절연체 영역의 일부분과 희생 물질을 제거하여, 복수의 절연체 영역 사이에 윤곽형성된 개구부를 형성하는 단계와,
상기 복수의 절연체 영역 상에 복수의 스페이서를 형성하여, 상기 복수의 절연체 영역 사이에 상기 윤곽형성된 개구부를 추가적으로 형성하는 단계와,
상기 복수의 절연체 영역 사이에서 상기 윤곽형성된 개구부에 상변화 물질을 형성하는 단계
를 포함하는, 메모리 셀 형성 방법. - 제 8 항에 있어서,
상기 복수의 절연체 영역 사이에서 상기 윤곽형성된 개구부에 상변화 물질을 형성하는 단계는, 상기 상변화 물질과 하부 전극 사이에 자체-정렬 접촉을 생성하는
메모리 셀 형성 방법. - 제 8 항에 있어서,
상기 방법은 물리적 기상 증착(PVD)에 의해 상기 복수의 절연체 영역 사이에서 상기 윤곽형성된 개구부 내에 상변화 물질을 형성하는 단계를 포함하는
메모리 셀 형성 방법. - 제 8 항에 있어서,
상기 복수의 절연체 영역 상에 복수의 스페이서를 형성하는 단계는, 상기 하부 전극 물질과 상기 상변화 물질 사이에 접촉 영역을 형성하는
메모리 셀 형성 방법. - 제 8 항 내지 제 11 항 중 어느 한 항에 있어서,
상기 방법은 상기 상변화 물질 위에 상부 전극을 형성하는 단계를 포함하는
메모리 셀 형성 방법. - 제 8 항 내지 제 11 항 중 어느 한 항에 있어서,
상기 복수의 절연체 영역 상에 복수의 스페이서를 형성하여, 상기 복수의 절연체 영역 사이에 상기 윤곽형성된 개구부를 추가적으로 형성하는 단계는, 복수의 스페이서의 일부분을 제거하는 단계를 포함하는
메모리 셀 형성 방법. - 각각 하부 전극 물질 및 희생 물질을 포함하는 복수의 메모리 구조 영역을 형성하는 단계와,
상기 복수의 메모리 구조 영역 사이에 복수의 절연체 영역을 형성하는 단계와,
상기 복수의 절연체 영역의 일부분과 상기 희생 물질을 제거함으로써, 상기 복수의 절연체 영역 사이에 복수의 개구부를 형성하고, 상기 복수의 절연체 영역 상에 윤곽형성된 표면을 형성하는 단계와,
상기 복수의 절연체 영역 상에 복수의 유전 스페이서를 형성하는 단계와,
상기 복수의 절연체 영역 사이에서 상기 개구부 내에 전도 물질을 형성하는 단계와,
상기 전도 물질 위에 상변화 물질을, 그리고, 상기 상변화 물질 위에 상부 전극 물질을, 형성하는 단계와,
상기 상변화 물질의 일부분 및 상부 전극 물질을 제거하여, 상기 복수의 절연체 영역의 일부분을 노출시키는 개구부를 형성하는 단계와,
상기 복수의 절연체 영역의 일부분을 노출시킨 상기 개구부 내에 유전 물질을 형성하는 단계
를 포함하는, 메모리 어레이 형성 방법. - 제 14 항에 있어서,
상기 복수의 절연체 영역의 일부분을 노출시킨 상기 개구부 내에 유전 물질을 형성하는 단계는, 메모리 셀을 인접 메모리 셀로부터 분리시키는
메모리 어레이 형성 방법. - 제 15 항에 있어서,
물리적 기상 증착(PVD)에 의해 상기 복수의 절연체 영역 사이에서 상기 개구부 내에 전도 물질을 형성하고, 화학 기계적 평탄화(CMP)를 이용하여 상기 절연체 영역의 상부 표면까지 상기 전도 물질의 일부분을 제거하는 단계를 포함하는
메모리 어레이 형성 방법. - 제 15 항에 있어서,
상기 복수의 절연체 영역의 일부분을 노출시킨 상기 개구부 내에 유전 물질을 형성하는 단계는, 상기 하부 전극 물질과 상변화 물질 사이에 자체-정렬 접촉을 생성하는
메모리 어레이 형성 방법. - 제 14 항 내지 제 17 항 중 어느 한 항에 있어서,
상기 복수의 절연체 영역의 일부분을 노출시킨 상기 개구부 내에 유전 물질을 형성하는 단계는, 메모리 어레이 내에서 인접 메모리 셀을 서로로부터 분리시키는
메모리 어레이 형성 방법. - 제 18 항에 있어서,
상기 상변화 물질과 상부 전극 사이의 접촉이 자체-정렬되는
메모리 어레이 형성 방법. - 하부 전극과,
상변화 물질과
상부 전극
을 포함하되,
상기 상변화 물질은 윤곽형성된 표면을 갖는 스페이서를 포함하는 복수의 절연체 영역 사이의 개구부 내에서 상기 하부 전극과 접촉하고, 상기 하부 전극과 상변화 물질 사이의 접촉 영역은 상기 복수의 절연체 영역 사이에서 소정 거리에 의해 형성되며,
상기 상부 전극은 상기 상변화 물질 위에 형성되는
메모리 셀. - 제 20 항에 있어서,
상기 상변화 물질은 상기 복수의 절연체 영역 사이에서 자체-정렬 개구부 내의 하부 전극과 접촉하는
메모리 셀. - 제 20 항 또는 제 21 항에 있어서,
상기 스페이서는 상기 복수의 절연체 영역 상에 형성되고, 상기 복수의 절연체 영역 사이의 거리를 또한 형성하는
메모리 셀. - 제 20 항 또는 제 21 항에 있어서,
상기 상변화 물질은 게르마늄-안티모니-텔루륨(GST) 물질인
메모리 셀.
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